TW200818295A - Microelectronic structure including high current density resistor - Google Patents
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Description
200818295 九、發明説明· 【發明所屬之技術領域】 本發明係關於在微電子結構内 本發明係關於在微電子結構内之高效乾電阻^別是’ 【先前技術】 Ο Ο 特別是包含半導體結構的微電 晶體、電容、及二極體外，通常還且^冓除了具有電 結構内的電阻可用以達成以下功能了電阻。微電子 及信號修改功能。 且抗負载功能以 微電子電路最近的發展增加 高電路密度電阻的需求。電阻 t电子電路内之 為是在每微米電阻寬度約05至約流密度一般認 (寬度的方向與具有形成接觸之相對的範圍中 向垂直）。高電流密度電阻通常用在特長度方 ;中。高電流密度電阻也可用在包c的應 中。 兔/原电路的應用 隨著微電子結構中高電流密度電阻 圍繞著高電流密度電阻之 見’有關 電性的不釋定可Β、^、σ構也而要考慮。這類熱或 元件之電性互連内匕的^電流密度電阻至其他電路 於此頰的電性不穩定可能由高電餘度電阻= 200818295 熱散逸所造成。 可用於高電流應用的電阻為微電子製造技術中所 習知的。 舉例來說，Arcidiacono等人所申請之美國專利第 4,251,326號及美國專利第4,410,867號，揭露了使用 / 氮化鈕作為電阻電容網路中的電阻材料。 隨著微電子製造技術持續發展及微電子結構尺寸 持續下降，在微電子結構内製造高電流密度電阻變得 更加重要。因此，需要具有熱及電性穩定度的高電流 密度電阻及南電流密度電阻結構。 【發明内容】 本發明提供一微電子結構及製造此微電子結構的 〇 方法。微電子結構及其製造方法包含有高電流密度電 阻。 根據本發明，微電子結構包含設置於一基板上之 一電阻。微電子結構也包含接觸電阻的一導體接觸 層。導體接觸層的最大長度係使用Blech常數而決定， 以避免包含導體接觸層之導體材料的電遷移。 200818295 •根據本發明，製造微電子結構的方法包含形成一 於基板上。此方法也包含形成接觸此電阻的一 觸層。導體接觸層具有制Bleeh常數來決定 電遷:大長度，簡免包含導體接觸層之導體材料的 【實施方式】 〇 〇 半導包，具有電阻結構的微電子結構(-般為 可Μ由二卩、左^可由以下提供的描述内容而暸解。本文 :稭由附奴的圖式内容 明，而這些圖式並·依比_=圖式係用心 意圖圖顯示-連_^ 果。本發明之if每+ ¥體結構的各個階段所形成的結 錢施例係包含本發明的第一實施例。 導體基板體基板10。隔離區域12係位於半 於由隔離區域12 其中的主動區域。電晶體τ係位 蓋每-電晶體，且的主動區域内。帽蓋層18覆 之上的電阻2〇之底^盖層18也作為位於隔離區域12 半導體基板1() 材料與尺寸可 /上迷所指的其他結構所具有的 、&體製造技術中所習知。半導體基 ,200818295 板10 及上逑所指的其他結構也可使用半導 術中所習㈣料形成。 v體衣 造技 半導體基板10包含半導體材料。半導體 ^性範例包含石夕、鍺、補合金、碳3材=非 〇
U 2金f匕合物半導體材料。化合物半導體材二： ^性靶例包含砷化鎵、砷化銦、及磷化銦半導體材 半導體基板10可包含塊狀半導體材料，如圖J =面不意圖所績示。或者，半導體基板10可 缕 位“ 體Γ其土的埋層介電層、及 不同導體層。混合方位基板包含具有 ，F 1 位(CryStall°graphic orientad〇n)的多重半導 ’ Γ二纟e緣層上半導體基板及混合方位基板可使用 換^方法巾的任—個㈣成。非關 換法、其他層祕、及注氧隔離(SI職)法。3層# ，離區域12包含—般介電f
:料可包含數個介電質材料中的任一個。“;； =非限制性範例包含她物W 氧化物然：不ίΪΐ它元素的氧化物、氮化物、及氮 。刖述介電質隔離材料的層壓片或合成物也包 〇 ο 200818295 3在内。類似地，介電質隔離材料 非結晶材料。隔離區域12可使用材料或 形成。非限制性的範例包含熱或電 w壬一種 化學氣相沉積法（包含原子層化學化法、 理氣相沉積法(包含缝法)。—般來l胃:)、及物 度)從約2_入至約6_a。 4度（即溝渠深 電晶體T包含閘極介電質14。 側壁。源極/汲極區域17位於半導 "6的 位於_㈣底下的通内，且由 寸可為包Ϊ =二:=具有的材歐 :前述結構可使用半導體製造技術;^ 一般而言，閘極介電質14可 質材料二在真空下所量測的介電;== 二Γ及介^質:料的非限制性範例包含氧化 質14 一般也可材料。閉極介電 料，其在直打所〶_極介電質材 、斤里測的介電常數從約20至約100。 -10- Ο ϋ 200818295 ==材抖的非限制性範例包含氧化給、铪 鉛鍅（PZTs)。m化綱、欽酸㈣(BSTs)、及鈦酸 中所習知的方η電質14可使用半導體製造技術 化或氮化法、化g相、性範例包含熱或電浆氧 介電 fl:=厚=== 勺尤、乳化矽閘極介電質材料。 屬合全全】2。其包含但不限於某些金屬、金 限於摻雜的多晶二、广：二其=含但不 =_極謝使用適===方電 儿貝非限制性I巳例包含電鑛方法、化 Γ二及·，沉積濺鑛法。-般來說，間極= 多晶金屬魏閘姆料、或極材料、 間隙壁層15(其剖面係繪示成複數多層，但麻 在俯視圖中為完全環繞閘極電極16的單一声 含介電質間隙壁材料，然而導體間隙壁材料亦；= 電質間隙壁材料可包含與隔離區域12 絲° ^ 體間隙壁材料可使用與閘極電極16相同的材 而言，間隙壁15包含至少部份的錢f _壁材&般 -11- 200818295 門隙土 15可使用毯覆層沉積或異相性回餘 =，其為_般在半導體製造技術中所習知的其他方 源極/沒極區域17包含摻雜物，其極性適 η ο 3^體Τ的極性。一般來說，源極/汲極區域广7 植驟的離子植入製程而形成。兩步驟的離子 +牛职f ‘罩’以形成延伸區域於半導體基板ι〇中。 兩乂穌的離子植入製程中的第 16及間隙壁15做為遮罩，：：用間極電極 極/汲極區域17的接觸區域:原 域的摻雜濃度騎立方公分約11ς Hi延伸區 子，而接觸區域的摻雜濃度為每:至為:16摻雜原 le21摻雜原子。 A母立方公分約lel8至為 巾目盍層18—般包含介電 材料可選自與隔離區域12相同料。介電質覆蓋 盍材料也可使。介電質覆 的方法沉積。-般而古，=區域12之方法相同 至約700A。 °巾目盍層U的厚度從約2〇〇a 電阻20包含阻抗性 20並不-定要為電阻 ^但根據本發明，電随 、又采既，電阻2〇通常為麩 12 η ο 200818295 „的電阻，其—般可包含習知的阻抗 人至約2= §’電阻2()的厚度從約 赫二顯示位於圖1半導體結構之上的鈍化層22。 含多祕化材料中的任—種。鈍化材料 了&自人隔離區域12相同的介電質材 2成2可使:與用以形成隔離區域12相同的 ==:==少物氧化物材 刊二=一連串的接觸柱24,其位於繪示於圖2 „内之鈍化層22内之 中，因而形成鈍化層22,。 韻”層 為攸圖2所、纟會示之剖而+咅回 > 同Q々☆丨一 j面不思圖的半導體結構獲得 22二1:不意圖的半導體結構，首先圖案化鈍化層 2二=鈍化層22,。鈍化層22係圖案化以形成鈍化 :，，、使用—般在半導體製造技術中所f知的光學 2 刻法。關於㈣法，其包含濕式化學餘 』法及乾式_法。乾絲刻法—般較為常見，因並 :=了直侧壁給鈍化層22，。但不排除某些濕式;匕 学蚀刻法。 -13- 200818295 在圖案化鈍化層22以產生鈍介层 ^ 5f 含數個導髀妯接觸柱24可包 屬合金ϊ:=—個:其包含但不限於金屬、金 的金屬包轉接觸柱材料。特定 匕3鎢銅、及紹金屬，但 2發明。鑄金屬特別常用於接觸柱材料 Ο 〇 導體製造技術中所習知的方二/包含 法。、m化學氣相沉積法、及物理氣相沉積 开q古土取制不—鈍化層26。鈍化層26的材料及 二成方法可為用以形成鈍化層22所使用的材料及方 法。因此，鈍化層26包含氧化物、氮化物、氮氧化物、 及其合成物與層壓片。亦不排除其他元素的氧化物、 ttru及氮氧化物。一般而言，純化層26的厚度從 、、勺2000A至約4000人。 圖4首先顯示圖案化鈍化層26以形成鈍化層26, 的、、果。互連層28係位於純化層26’内。可使用半導 體製造技術中所習知的光學微影及蝕刻方法而圖案化 鈍化層26以形成鈍化層26，。互連層28 —般可包含用 以形成接觸柱24的相同材料，除了鎢以外，鎢一般作 為接觸柱材料，但一般不作為互連材料。一般來說， 鈍化層26’的厚度從約2000A至約4000A。 -14 - 200818295 圖4最後顯示位於純化層26，， 3〇,，其中電阻30係用以作為本發: : 組件。鈍化層26，，包含類似26，的材料。=構内的 可包含能夠承載高電流密度之數 / 0 Γ Ο 及㈣度從約至約 Γ=:5°.5至約5〇微米，而侧邊心 :: 約5〇微米。電阻30及3〇,可使用許多 :^ 。非限制性的範例包含電鍍法、化興_相” 法(包含賤錢法）。物理氣相沉積 上述阻抗性㈣群組的氮U抗性&3G’包含選自
圖5顯示位於圖4丰導舻姓姓L 化層％體、，構上之純化層32。鈍 22,及26，^1 材料，且可使用與用以形成純化層 方法形成。If及方法軸、等效、或相_材料及 至約7_A。 ’純化層32的厚度從約_〇A 嵌孔圖J :示位於鈍化層32,内的雙鑲嵌孔％。雙鑲 成。-般來二用製造技術中所習知的方法形 又、義队孔33用以容納導體柱層及鄰近 Ο Ο 200818295 的導體互連層。因此，雙鑲嵌孔33 層孔部份’連接至較高的溝渠部份橫，介 喪孔33,，其暴露了電阻30其中之―，頒不早鑲 底下揭露-致，用以藉域熱層提供=二與 知的方法形成。這些方法的選以== 再形成溝渠’以及先形成溝渠再形成介層孔。丨曰 圖7顯示柱/互連層34,豆#抓 示之雙鑲纽33。柱/i連/3 圖6崎 實施例巾料錄/互^^ 及在此貫施例及其他 用^炎士 連層）在所主張的發明範圍内可 單鑲# t關電阻3〇的導體接觸層。圖7也顯示位於 34,二、..Θ的散熱層34’。柱/互連層34及散敎芦 合適的導體㈣之雜舰範^ s —材料、銘導體材料、及鎢導體材料。柱/互連 二/古及表散熱層、34’—般係使用毯覆層沉積及後續的平 形成’其提供了設置於雙鑲嵌孔33内的柱 連層4及設置於單鑲嵌孔33,内的散熱層34,。 在此實施例中，可選擇雙鑲嵌孔33的尺 當電流通過柱/互連層34及之後的電阻30時，可利用 B1ech效應（即電遷移抑制的短長度效應）的優勢。b以匕 效應由特定導體材料的Bleeh常數 常數為導體材料特定常數，低於此常數將;會發生電 -16- 200818295 遷移）。要使用電遷移抑制考量的Blech常數c，可考 慮乘積JxL’其中J為流經標的導體材料的電流密度， 而L為標的導體材料的互連長度。# ;><L的乘積超過 標的材料的Bleeh常數C時，將發生導體材料的電遷 移。對銅而言，Bleeh常數C —般約·mA/um。mech 常數會隨㈣特性*同W同（含導體本身及周圍的 絕緣體）。
在此貫施例中 … 局ί利用柱/互連層34的 Blech效應(即電遷移效應），當柱部份(或柱部份的集合） 的電流承載能力為(或要求為)約丨以/職2時，圖7所 連層34内的柱長度[較佳在小於約20微米 層34的較高橫臥互連部分(即第二柱/ mi) &具有比柱部分大的俯視面積，因此在此實 加例中可不需受限於電流密度的限制。 、 Ο 30的此Λ Λ此實施例中，散熱層34,係用以減輕電阻 因而提供了均句且較低之電阻3〇的 ㈣^ $阻值。均句且較低的溫”態也t Γΐί，連層34較高的電流承载能力。舉例： :加=:的柱/互連層34而言， 〜加至11 OoC，柱/互連層的最 約4的係紐低。 ^化心心、度將以 -17- 200818295 圖8頒示一剖面示意圖，用以描述圖7之 結構進一步處理後的結果。 ' ,圖8顯示鈍化層36,設置於鈍化層32,之上。圖8 亦-、員示柱/互連層38設置以接觸柱/互連層。回 Ο Ο 純化層36,可使用與用以形成底下鈍化層％,、 的材二、Τί材料、尺寸及方法類似、等效、或相同 ”、 寸、及方法形成。類似地，柱/互連層38 *吏用與心形成柱/互連層34之材料、尺寸及 〜以、等效、或相_材料、尺寸、及方法形成。 圖9顯示—剖面示意圖，用以描述圖8緣示 示忍圖的半導體結構進一步處理後的結果。 圖9顯示位於鈍化層36,之上的純化層4〇，。圖8 也_示柱/互連層42，其係設置以接觸柱/互連層％。 鈍化層40,可使用與用以形成底下鈍化層犯、 、26’、及22’之材料、尺寸及方法類似、等效 同:材料、尺寸、及方法形成。類似地，柱/互連層 2可使用與用以形成柱/互連層38及34之材料、尺寸 夂方法類似、等效、或相同的材料、尺寸、及方法形 -18- 200818295 成0 ，--> - -a'j w /h ,¾ 結構進一步處理後的結果 Ο ο 圖Η)顯示位於鈍化層36,之上的純化層44,。圖 頒不权/互連層46,其係設置以接觸柱/互連層必 36, 化層44’可使用與用以形成底下鈍化層40，、 或相同：及尺 爲4 及方法形成。類似地，柱/互連 =46可^用與用以形成柱/互連層42、％、及& 及方法形成。 ^文次相同的材料、尺寸、 在此實施射，_雜/互連層34 f層38、42及46的尺寸係設計使得在供應電源至帝 阻3〇時，可避免柱/互連層46、幻、及= /原=
應（即電遷移效應）。此外，在此者 、CC Μ Μ ， 在此貝知例中，柱/互連層 :42、38、及34係垂直排列’使得電 ，動，直到到達上面的線路水平面(其-般較大且^ 見仗約0.3至約1微米）。柱/互連層％、l及 34的垂直排列也可用以加強電阻％的熱散逸。 -19- 200818295 Ο -㈤10顯讀縣發明—實_之半導體結構的 示意剖面圖。半導體結構包含位於—基板之上的電阻 3〇，其中基板包含半導體基板1〇。電阻3〇係用以作 為高電流密度電阻。電阻3〇的兩端使用柱/互連芦 34、38、42、46連接至其他電路元件。柱/互連層料曰、 38、42、46係錢㈣以提供錄電流雜。當 路中使用電阻時，柱/互連層34、38、42、46的尺: 係設計以利用Blech效應（即電遷移效應）。柱/互連芦 34、38、42、46的垂直對準也可用 曰 内的熱散逸。 林了w加強+導體結構 實施例也描述一散熱層34，， 流您度電阻30。散熱層34,也幫 阻30内的熱散逸。 其係設置以接觸熱電 助提供熱電流密度電 〇 圖11顯示根據本發明另_ 的示意剖面圖。本發明之此另一 弟二實施例。 實施例之半導體結構 貫施例係包含本發明 圖轉體結構的示意 =:半下導體 =r除了其 化層26底下，而非鈍化層26,頂部。連 的接觸係透過互連層28、再透過柱 电 接，而非直接透過柱/互連層Μ。因此二 -20- 200818295
本發明的較佳實施例係用 所示半導體結構不同。
子結構之方法、材料、 以說明本發明，而非限 、申睛專利範圍所界定之本發 可對本發明較佳實施例中的微電 、結構及尺寸做出修正及變化。 【圖式簡單說明】 本發明之目的、特徵、及優點可藉由較佳實施例 的拙述而瞭解。圖式為揭露内容的重要部分，較佳實 施例的描述可藉由所附隨的圖式而瞭解，其中：、 圖1到圖ίο為根據本發明一實施例而顯示一連串 的剖面示意圖，描述在製造半導體結構的各個階段所 形成的結果；以及 圖11為根據本發明另一實施例而顯示一半導體 結構的剖面示意圖。 【主要元件符號說明】 10 半導體基板 12 隔離區域 14 閘極介電質 15 間隙壁層 16 閉極電極 17 源極/汲極區域 -21 - 200818295 覆蓋層 覆蓋層 電阻 鈍化層 鈍化層 接觸柱 鈍化層 η 鈍化層 鈍化層 互連層 電阻 電阻 鈍化層 鈍化層 雙鑲嵌孔 單鑲嵌孔 柱/互連層 鈍化層 柱/互連層 純化層 柱/互連層 鈍化層 柱/互連層
Claims (1)
- 200818295 十、申請專利範圍： 1. 一種微電子結構，包含： 一電阻，設置於一基板之上；以及 一導體接觸層，接觸該電阻，其中該導體接觸 層之一最大長度係使用一 Blech常數而決定，以避 免包含該導體接觸層之一導體材料的電遷移。 2. 如請求項1所述之結構，更包含接觸該導體接觸層 之至少一額外導體接觸層，其中該至少一額外導體 接觸層及該導體接觸層係垂直排列。 3. 如請求項1所述之結構，更包含一散熱層，設置於 接觸該電阻。 4.如請求項1所述之結構，其中該電阻包含選自以下 所組成之群組中的一材料：欽、鶴、组、以及欽、 〇 鶴、钽的氮化物。 5 ·如請求項1所述之結構’其中該電阻具有從約 200A至約800A的一厚度。 6.如請求項1所述之結構，其中該電阻具有從約0.5 微米至約50微米的一長度。 -23 - 200818295 7. 如請求項1所述之結構，其中該電阻具有從約0.5 微米至約50微米的一寬度。 8. 如請求項1所述之結構，其中該基板包含一半導體 基板。 9. 如請求項1所述之結構，其中該導體接觸層包含一 _ 銅材料。 (、 10. 如請求項1所述之結構，其中該導體接觸層包含一 鶴材料。 11. 如請求項1所述之結構，其中該導體接觸層包含一 |呂材料。 12. 如請求項1所述之結構，其中該導體接觸層包含一 U 互連層於一半導體結構内。 13. 如請求項1所述之結構，其中該導體接觸層包含一 柱/互連層於一半導體結構内。 14. 一種用以製造一微電子結構之方法，包含： 形成一電阻於一基板之上；以及 形成接觸該電阻之一導體接觸層，其中當形成 -24- 200818295 該導體接觸層時，該導體接觸層之一最大長度係使 用一 Blech常數而決定，以避免包含該導體接觸層 之一導體材料的電遷移。 15. 如請求項14所述之方法，更包含形成接觸該電阻 之一散熱層。 16. 如請求項14所述之方法，更包含形成垂直排列於 該導體接觸層之上的一額外導體接觸層。 17. 如請求項14所述之方法，其中形成該電阻係使用 選自以下所組成之群組中的一材料：Μ、鶴、组、 以及鈦、鎢、钽的氮化物。 18. 如請求項14所述之方法，其中形成該導體接觸層 係使用一銅導體材料。 19. 如請求項14所述之方法，其中形成該導體接觸層 係使用一鎢導體材料。 20. 如請求項14所述之方法，其中形成該導體接觸層 係使用一鋁導體材料。 -25 -
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