KR100351399B1 - 혼성 집적 회로의 제조방법 - Google Patents

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미찌오 아라이
유끼오 야마우찌
나오야 사까모또
가쯔또 나가노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
티디케이가부시기가이샤
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Abstract

하이브리드(혼성) 집적 회로 소자는 기판과, 박막 프로세스를 통해 기판상에 형성된 박막형 집적 회로와, 집적 회로상에 형성된 캐패시터, 인덕터, 저항기 및 이들의 조합과 같은 적층형(lamination type) 수동 회로 소자를 포함한다. 수소 분위기에서 수동 회로 소자를 굽는 동안에, 집적 회로를 구성하는 반도체 층도 어닐링(annealing)처리된다. 다양한 기판들, 예를 들어, 수정, 세라믹, 유리층을 사용한 경면 연마(mirror-grinding) 처리되지 않은 싼 반도체 기판이 기판으로서 사용될 수 있다.

Description

혼성 집적 회로의 제조방법{A method of manufacturing a composite integrated circuit component}
본 발명은 박막 집적 회로, 및 저항기, 인덕터, 캐패시터 등을 포함하는 수동 회로(passive circuit)가 조립되어 있는 하이브리드 집적 회로(hybrid IC) 컴포넌트의 제조방법에 관한 것이다. 하이브리드 집적 회로는 또한 혼성(composite) 집적 회로로 불리어진다. 보다 상세하게는, 본 발명은 기판상에 형성된 박막 집적 회로, 및 전기 절연성 자성 재료를 포함하는 기초재료와 도체로 이루어진 적층구조(lamination structure)를 가지는 인덕터와 유전 재료를 포함하는 기초재료와 도체로 이루어진 적층구조를 가지는 캐패시터 중 적어도 하나가 서로 집적되어 있는 혼성 집적 회로의 제조 방법에 관한 것이다.
지금까지, 적층법으로 형성된 캐패시터 또는 인덕터, 또는 이것의 하이브리드 컴포넌트가 알려져 있다. 일반적으로, 하이브리드 컴포넌트에 있어서, 자성 재료와 유전 재료의 분말은 비교적 저온에서 임시로 구워지고, 그리고 나서 바인더(binder)와 혼합되어 페이스트(paste)를 생산한다. 페이스트는 페이스트가 기판으로부터 쉽게 분리될 수 있도록 시트 형태로 임시 지지 기판상에 인쇄된다. 더욱이, 코일 도체 또는 전극 도체는 페이스트가 인쇄된 기판상에 적층되고(laminated), 이들 재료는 교대로 적층된다.
적층체(laminated body)는 고온(예를 들어, Ni-Cu-Zn에 기초한 페라이트(ferrite)의 경우에, 800 내지 900˚C 또는 870 내지 900˚C, TiO2또는 BaTiO3에 기초한 세라믹인 경우에 1400 내지 1500˚C)에서 구워짐으로써, 적층 응용 컴포넌트를 얻는다.
더욱이, 캐패시터 또는 인덕터의 적층 응용 컴포넌트가 기판에 사용되고, 베어 칩(bare chip) IC가 L 및 C 회로 소자들을 포함하는 세라믹 기판상에 제공되어지는 혼성 컴포넌트가 알려져 있다.
혼성 컴포넌트의 개략적인 설명도는 도 2에 도시되어 있다. 도 2에 있어서, 기판은 L 및 C 의 두 회로를 포함한다. 종래 방법에 의해, 자성 재료 또는 유전 재료와 전극 재료는 임시 지지 기판상에 교대로 적층되어지고 이에 의해 적층체를 형성한다. 적층체가 건조된 후, 임시 지지 기판은 이들 재료로부터 분리된다. 그런 후에, 적층체는 고온에서 구워지고 이에 의해 도 2에 도시된 L 및 C의 회로 소자를 포함하는 기판(200)을 형성한다. 도면에서, 인덕터부(202)는 캐패시터부(201)상에 형성되나, 이 배열은 경우에 따라서 변경된다.
이렇게 구성된 L 및 C 회로들을 포함하는 기판상에, 베어 IC 칩(204)이 배치된다. 기판에 제공된 IC 칩(204)의 출력 단자(205)와 전극(206)은 와이어 본딩(207)등을 통해 서로 연결된다. IC 칩(204)은 플라스틱 또는 세라믹으로 만들어진 패키지(208)로 덮여져서, 도 2에 도시한 혼성 컴포넌트가 된다.
이렇게 구성된 하이브리드 집적 회로 컴포넌트에 있어서, 적층체 컴포넌트를 형성할 때, 적층체는 스크린 인쇄 등에 의해 임시 지지 기판상에 형성된다. 그리고 나서, 적층체가 건조된후, 임시 지지 기판은 적층체로부터 분리되어야 한다.
더욱이, 적층된 칩의 기판을 IC 칩 등에 전기적으로 연결하는 연결 단계에 더하여, 전체 디바이스를 패키징하는 단계 등과 같은 복잡한 단계가 요구된다.
또한, 캐패시터, 인덕터등의 적층된 컴포넌트들과 IC 칩은 제각기 다른 스펙에 기초하여 제조되기 때문에, 이들 컴포넌트의 조합은 정합성을 위해 그 형상을 줄여야 하고, 조합의 두께는 증가되고 따라서 고밀도로 컴포넌트들을 충분히 장착하는 것은 불가능하다.
도 2에 도시한 바와 같이, 종래의 하이브리드 집적 회로에 있어서, 단일 박막 집적 회로 칩은 직접 단일 적층체상에 장착되고, 박막 집적 회로 칩과 단일 적층체는 회로설계에 따라서 기판상에 서로 적당히 연결되고 그러므로써 원하는 컴포넌트를 구성한다. 캐패시터, 인덕터 등과 같은 적층된 형태의 수동 소자 컴포넌트는 후막(thick film) 적층체이므로, 각 기능에 대한 특성이 더욱 충분히 설계될 수 있다. 그러나, 박막 집적 회로 칩은 반도체 기판상에 형성된 회로에 단일 기능 이상을 제공할 수 없다. 이런 이유 때문에, 단일 하이브리드 집적 회로 컴포넌트는 단일 기능을 가진 컴포넌트로서 형성되었다.
도 7에 도시한 종래의 하이브리드 집적 회로 컴포넌트는 베어 박막 집적 회로 칩(701)이 적층형 캐패시터(703), 적층형 인덕터(704)와 저항기(705)로 주로 이루어지는 적층체(706)상에 장착되는 방식으로 구성되고, 양자는 금속 와이어(707)로 와이어 본딩을 통해 서로 전기적으로 연결되고, 전체 컴포넌트는 수지(708)로 성형된다.
도 7에 사용된 박막 집적 회로 칩(701)은, 박막 트랜지스터 등과 같은 집적 회로가 석영(qaurtz) 등과 같은 기판상에 형성되는 활성 실리콘 층이, 반도체 공정을 통해 형성되는 방식으로 구성된다.
적층형의 도체 등과 같은 수동 소자의 적층체와 박막 트랜지스터 등을 가지는 기판이 서로 전기적으로 연결되도록 금속 범프로 서로 부착되는 하이브리드 집적 회로 컴포넌트(예를 들어, 일본 특허출원 평4-260363호)는 이미 제안되어 있다.
그러나. 종래 하이브리드 집적 회로 컴포넌트는, 수동 소자부를 이루는 집적체가 상당히 저가로 형성될지라도 박막 집적 회로 칩이 고가이기 때문에, 전체 하이브리드 집적 회로 컴포넌트가 매우 고가인 문제를 가진다.
더욱이, 적층체와 베어 박막 집적 회로 칩의 전기 접속이 와이어 본딩을 통해 이루어지므로, 금속 와이어는 비틀리고 분리되기 쉬우므로, 이에 의해 생산성이 낮아지고 신뢰도가 떨어진다.
또한, 적층체와 집적 회로 기판이 금속 범프 등으로 서로 연결될지라도 집적회로를 구성하는 기판은 유리 등으로 만들어지고 그 결과, 충분한 소자의 특성이 항상 얻어질 수 있는 것은 아니다.
값싸게 이용가능한 세라믹 기판이 상술한 구조를 가진 혼성 집적 회로 컴포넌트용 박막 집적 회로를 구성하는 기판으로서 사용되는 경우가 있다. 그러나, 세라믹 기판은 거친 표면을 가지므로, 만일 박막 집적 회로 소자들의 형성을 위한 반도체 층이 기판상에 직접 형성된다면, 세라믹 기판의 거친 표면이 반도체 층의 표면에 나쁜 영향을 미쳐, 예를 들어 반도체 소자의 채널 길이가 회로 소자의 특성의 손실에 따라 변화된다는 문제점을 야기한다.
더욱이, 상이한 공정들에 의해 박막 집적 회로 칩과 수동 소자로 구성되는 적층체를 형성하지 않고, 박막 형성 처리에 의해 LSI 의 Si 기판내에 대용량의 캐패시터를 만들어 집적 회로 컴포넌트를 형성하는 실험이 제안되어 왔다(1993,5,24, Nikkei Electronices, pp 82 내지 87). 이 경우에, Si 기판 내에 조립된 캐패시터의 용량은 제한되고 그러므로써 기능을 충분히 수행할 수 없다. 또한, 종래의 혼성 집적 회로 컴포넌트에 있어서, 수동 소자부를 형성하는 적층체는 굽는 것을 통해 후막 형성 처리에 의해 형성된다. 그러므로, 유전 재료층 또는 자성 재료층을 다층 구조로 적층하는 경우에도, 적층체는 그 자체로 생산성이 매우 높고 제조 비용이 낮다. 인덕터 또는 캐패시터의 수가 감소되면, 혼성 집적 회로 컴포넌트는 소형의 크기로 만들어진다.
적층체상에 박막 집적 회로를 장착하는 경우에, 적층체는 그것상에 IC를 유지하기 위한 충분한 영역을 가져야 한다. 결국, 적층체의 크기가 충분히 감소될수 없다고 하는 문제점을 일으킨다.
여기에 만들어진 대용량을 가지는 LSI의 경우에, 용량은 한 기판상의 집적 회로에 인접하게 형성될 수 있다. 결국, 디바이스의 크기는 피할 수 없이 증가된다.
본 발명의 목적은 박막형 집적 회로 컴포넌트와 적층형 캐패시터, 적층형 인덕터 또는 캐패시터와 인덕터의 조합이 집적되는 혼성 집적 회로의 제조방법을 제공하고, 능동 소자와 수동 소자의 형성에 필요한 열처리의 횟수를 감소시킬 뿐만 아니라 능동 소자의 안정된 특성을 얻을 수 있는 안정된 혼성 집적 회로의 제조방법을 얻는 것이다.
본 발명의 다른 목적은 충분한 기능을 가지는 적층체를 효과적으로 이용하고 비용이 적고 크기가 작은 하이브리드 집적 회로의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 디바이스의 특성을 감소시키지 않고 저가의 하이브리드 집적 회로의 제조방법을 제공하고, 또 고 생산성과 고 신뢰성을 가진 하이브리드 집적 회로의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 박막 집적 회로를 형성하기 위한 기판으로서 세라믹을 사용하고 또 특성이 양호하고 비용이 적고 크기가 작은 혼성 집적 회로의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 세라믹 기판이 박막 집적 회로용 기판으로 사용되어지는 저가이고 소형인 혼성 집적 회로의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 칩의 크기가 작은 혼성 집적 회로의 제조방법을 제공하는 것이다.
도 1는 본 발명의 제 1 실시예에 따른 혼성 집적 회로 컴포넌트를 도시하는 단면도.
도 2는 종래의 혼성 집적 회로 컴포넌트를 도시하는 단면도.
도 3는 본 발명의 제 1 실시예에 따른 혼성 집적 회로 컴포넌트내에 제공된 박막 트랜지스터를 도시하는 단면도.
도 4a 내지 도 4f는 본 발명에 적용된 박막 트랜지스터 제조 단계들을 도시하는 도면.
도 5a 및 도 5b는 본 발명에 적용된 박막 트랜지스터 제조 단계들을 도시하는 도면.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 혼성 집적 회로 컴포넌트의 적층형 인덕터를 제조하는 단계들을 도시하는 도면.
도 7는 종래의 혼성 집적 회로 컴포넌트를 도시하는 단면도.
도 8는 본 발명의 제 2 실시예에 따른 혼성 집적 회로를 도시하는 단면도.
도 9a 내지 도 9d는 각각 본 발명의 제 2 실시예에 따른 혼성집적 회로의 적층형 인덕터를 제조하는 단계들을 도시하는 도면.
도 10a는 본 발명의 제 3 실시예에 따른 하이브리드 집적 회로 컴포넌트를 도시하는 개략적인 설명도.
도 10b는 도 10a에 도시한 하이브리드 집적 회로 컴포넌트를 도시하는 단면도.
도 11는 본 발명의 제 3 실시예의 다른 예에 따른 하이브리드 집적 회로 컴포넌트를 도시하는 개략적인 설명도.
도 12는 본 발명의 제 3 실시예에 따른 하이브리드 집적 회로 컴포넌트의 다른 예를 도시하는 개략적인 설명도.
도 13는 본 발명의 제 4 실시예에 따른 하이브리드 집적 회로 컴포넌트의 윤곽을 도시하는 단면도.
도 14는 본 발명의 제 4 실시예에 사용된 박막 트랜지스터의 윤곽을 도시하는 단면도.
도 15는 박막 트랜지스터를 형성하는 기판, 처리 온도 및 이동도의 관계를 도시하는 도면.
도 16는 본 발명의 제 5 실시예에 따른 혼성 집적 회로의 윤곽을 도시하는 단면도.
도 17는 본 발명의 제 6 실시예에 따른 혼성 집적 회로의 윤곽을 도시하는 단면도.
도 18a 내지 도 18c는 각각 본 발명의 제 6 실시예에 따른 혼성 집적 회로의 적층형 인덕터를 제조하는 단계를 도시하는 사시도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 기판 101 : 박막 집적 회로
102 : 출력 전극 109 : 산화 실리콘 코팅
103 : 캐패시터부 104 : 인덕터부
301 : 기판 302 : 산화 실리콘
305 : 실리콘 층 306 : 소스 영역
309 : 드레인 영역
상기 문제점을 해결하기 위해서, 본 발명의 제 1 특징은 박막형 집적 회로 소자와 적층형 인덕터 또는 적층형 캐패시터의 적어도 하나가 혼성 방법(composite manner)으로 형성되는 하이브리드 집적 회로를 제공하는 것이고, 여기서 적층형 캐패시터 또는 적층형 인덕터가 박막 집적 회로가 배치되어지는 기판상에 형성된다.
본 발명의 제 2 특징은 박막형 집적 회로 소자와 적층형 인덕터 또는 적층형 캐패시터의 적어도 하나가 혼성 방법으로 형성되는 하이브리드 집적 회로를 제공하는 것이고, 여기서 적층형 캐패시터 또는 인덕터를 형성하는 자성 재료, 유전 재료등과 같은 기초 재료와, 박막 집적 회로가 제공되는 기판은 혼성 집적 회로 컴포넌트의 패키지의 주 컴포넌트를 이룬다.
본 발명의 제 3 특징은 박막형 집적 회로 소자와 적층형 인덕터와 적층형 캐패시터의 적어도 하나가 혼성 방법으로 형성되는 하이브리드 집적 회로를 제조하는 방법을 제공함으로써 성취되며, 이 방법에서 박막 집적 회로부내에 제공된 박막 트랜지스터의 반도체 재료는 적층형 캐패시터 또는 인덕터가 구워질 때 동시에 가열되는 것을 특징으로 한다.
본 발명의 제 4 특징은 하이브리드 집적 회로를 제조하는 방법을 제공함으로써 성취되며, 이 방법에서 박막 집적 회로가 형성되는 기판상에 적층형 수동 소자부로 이루어지는 적층체를 형성할 때, 리플로우막이 박막 집적 회로부와 수동 소자부 사이에 제공되는 것을 특징으로 한다.
본 발명의 제 5 특징은 하이브리드 집적 회로를 제공하는 것으로, 수소 도입 수단이 리플로우막과 접촉하는 수동 소자부로 형성된 적층체의 하단부상에 배치되어 있는 것을 특징으로 한다.
본 발명의 제 6 특징은 적어도 하나의 적층형 수동 소자를 적층체와, 상이한 기능을 가지고 하나의 기판상에서 서로 평행한 다수의 박막 집적 회로 칩을 제공하는 것이다.
본 발명의 제7 특징은 적층형의 캐패시터, 인덕터, 저항기 또는 이들의 조합으로 형성된 수동소자의 적층체와, 박막 집적회로가 서로 조합되어 있는 하이브리드 집적 회로 컴포넌트를 제공하는 것으로, 여기서 박막 집적 회로의 능동 소자를 형성하기 위한 기판은 태양 전지에 사용되는 것처럼 다결정 또는 단결정 반도체 기판으로 형성되고, 박막 집적 회로로 형성된 능동 소자 컴포넌트 절연막을 통해 기판상에 배치된 반도체층에 의해 이루어진다.
본 발명의 제8 특징은 납땜 범프(solder bump)의 사용하여 박막 집적 회로 칩과 적층체를 간단히 연결하는 것을 특징으로 한다.
더욱이, 상기 문제점들을 해결하기 위해서 본 발명의 제 9 특징은 적층형 캐패시터, 인덕터, 저항기 또는 이들 혼성 컴포넌트가 형성된 적층체가, 박막 집적 회로가 형성되어 있는 세라믹 기판상에 형성되는 혼성 집적 회로 컴포넌트를 제공함으로써 성취되며, 여기서 기판 표면의 거침이 평탄해지고, 박막 집적 회로 소자가 기판의 평탄한 표면상에 형성되도록 하기 위하여, 산화 실리콘을 주로 포함하는 층이 세라믹 기판의 표면상에 형성되는 것을 특징으로 한다.
본 발명의 제10 특징은 적층형의 캐패시터, 적층형의 인덕터 또는 이들의 조합을 포함하는 적층형의 수동 회로가 여기에 형성된 박막 집적 회로를 가지는 기판상에 형성되는 혼성 집적 회로 컴포넌트를 제공하는 것으로, 여기에서, 패시베이션막은 박막 집적 회로상에 형성되고 수동 회로는 박막 처리를 통해 여기에 적층된다.
(최선의 실시예의 상세한 설명)이후에, 본 발명의 실시예는 첨부 도면을 참조로 설명되어 있다. 동일한 참조 번호는 동일하거나 유사한 컴포넌트를 가리킨다.
도 1는 본 발명의 제 1 실시예에 따른 혼성 집적 회로 컴포넌트를 도시하는 단면도이다. 도 1에서, 기판(100)은 예를 들어 고내열성(high heat-resistant) 수정 기판으로 형성된다. 실리콘 게이트형 TFT를 가지고 있고 전기 배선으로서 실리콘 재료를 이용하는 박막 집적 회로(101)가 기판(100)상에 배치되어 있다. 박막 집적 회로(101)용 출력 전극들(102)은 동일한 기판(100)상에 형성된다.
산화 실리콘 코팅(109)은 박막 집적 회로(101)를 덮기 위하여 보호막으로서 형성된다. 관통구멍들(through-holes)은 출력 전극들(102)에 대응하는 부분에 형성되어 있다.
캐패시터부(103)와 인덕터부(104)는 적층구조로 보호막(109)상에 제공되어 있다. 이들 적층형 캐패시터와 인덕터가 형성되려고 할 때, 자성 재료 또는 유전 재료를 포함하는 페이스트와 같은 기초 재료(foundation material)와 전극 재료가 교대로 적층되어 소정의 패턴을 형성한다. 이 경우에, 기초 재료가 페이스트 인쇄에 의해 형성되려고 할 때, 관통구멍들은 관통구멍을 관통하는 전극 재료(108)가 제각기 박막 집적 회로(101)용 출력 전극들(102)에 연결되고 최종적으로 혼성 집적 회로 컴포넌트의 전극들(107)에 연결되도록 형성되어 있다. 회로 컴포넌트는 전극부들을 통해 다른 와이어링 보드상에 장착된다.
도면에 있어서, 본 발명에 따른 컴포넌트의 일부만의 단면도를 도시하고 있지만, 다른 부분들도 동일한 방법으로 전극들과 연결되는 경우가 있다.
따라서, 기판(100), 유전 재료 및/또는 자성 재료는 혼성 집적 회로 컴포넌트의 주요 패키지를 구성한다. 이 때문에, 추가적인 보호를 위해 세라믹 또는 플라스틱으로 만든 패키지를 제공할 필요가 없다.
혼성 집적 회로 컴포넌트가 캐패시터 또는 인덕터를 형성할 때 고온에서 구워지기, 즉 소성되기 때문에, 이들 소자들의 기초를 이루는 기판(100)과 박막 집적 회로(101)는 굽는 온도에 견딜 필요가 있다. 이 때문에, 박막 집적 회로의 박막 트랜지스터를 포함하는 구조적 컴포넌트를 주로 실리콘 재료로 만드는 것이 바람직하다. 특히 전기 배선을 위하여 도핑된 실리콘을 이용하는 경우에, 내열성(heat-resistivity)과 신뢰성이 개선된다.
박막 반도체, 특히, 박막 트랜지스터를 형성하는 프로세스에 있어서, 다양한 열처리가 반복적으로 실행된다. 특히, 반도체 층에 다결정 재료 또는 단결정 재료를 사용하는 경우에, 상대적으로 고온(예를들어, 500˚C 이상)으로 오랜 시간동안 반도체를 가열할 필요가 있다.
더욱이, 소스와 드레인 영역내의 불순물들을 활성화할 때, 이들을 상대적으로 고온에서 가열할 필요가 있다. 이들 열처리는 L 과 C 회로들을 형성하는 때와 동시에 행할 수 있고, 이에 의하여 처리를 간단히 하는데 큰 도움을 준다.
이 실시예에 따라, 충분한 기능들을 수행하는 L 과 C의 회로들이 실현될 수 있으며, 또한 L 또는 C 의 회로를 형성할 때, 외부용 전극들은 회로 패턴의 사용에 의해 적층체의 내측에 형성되며, 그 결과, 최종 패키지가 필요없게 하게 위하여 주요 외부 형태는 기판과 기판에 형성된 세라믹들에 의해 구성될 수 있다.
인덕터가 실시예에 따라서 기판상에 형성된 박막 집적 회로상에 제공되어지는 혼성 집적 회로 컴포넌트를 제조하는 공정의 예는 아래에 설명될 것이다.
먼저, 기초를 구성하는 박막 집적 회로 중에 주된 구조적 컴포넌트가 되는 박막 트랜지스터를 제조하는 프로세스의 한 예는 도 3 내지 도 5b에 도시되어 있다.
도 3는 이 실시예에 사용된 박막 트랜지스터의 개략적인 단면도이며, 도면에는 수정으로 만든 기판(301), 산화 실리콘막(302), 활성층(303), 게이트 절연막(304), 게이트 전극(305), 소스 영역(306) 및 드레인 영역(309), 전극(308)이 도시되어 있다.
기판(301)에 사용되는 것은 고내열성 기판, 예를들어, 수정 기판이다. 기판(301)상에는 3000Å의 두께를 가지는 산화 실리콘막(302)이 스퍼터링 방법에 의해 형성되어 있다(도 4a 참조).
그 후에, 산화 실리콘막(302)상에는 약 800Å의 두께를 가지는 비(non)단결정 실리콘막(303)이 감압(decompression) CVD 방법에 의해 형성되어 있다(도 4b 참조).
이 때의 막형성 조건은 다음과 같다.
디실란 가스: 100 내지 500 SCCM
헬륨 가스: 500 SCCM
반응 압력: 0.1 내지 1 토르(Torr)
가열 온도: 430 내지 500˚C
그리고 나서, 비단결정 실리콘막(303)은 소정의 아일랜드(island)의 형태로 패턴화된 후, 약 40시간동안 약 600˚C의 온도로 가열됨으로써, 다 결정(polycrystalline)으로 변화한다(도 4c 참조).
그후, 그 위에 반도체 아일랜드를 가지는 기판상에, 게이트 절연막을 형성하는 산화 실리콘막(304)이 TEOS(tetraethoxy silane)의 개시 재료로 플라즈마 CVD 방법에 의해 형성된다(도 4d 참조).
게이트 절연막의 막형성 조건은 아래와 같다.
TEOS 가스: 10 내지 50 SCCM
산소 가스: 500 SCCM
고 주파수 출력: 50 내지 300 W
기판 온도: 400˚C
다음으로, 게이트 절연막(304)상에는 약 2000Å의 두께를 가지는 게이트 전극을 이루는 실리콘층(305)이 감압 CVD 방법에 의해 형성된다. 막 형성 조건 등은 상술한 경우와 동일하다. 이 막을 형성할 때, 인 등과 같은 도펀트(dopant)가 막에 추가될 수 있다(도 4e 참조).
연속적으로, 게이트 전극(305) 및 게이트 절연막(304)이 소정의 패턴에 따라 각각 에칭 처리에 의해 형성된다(도 4f 참조).
그후, 게이트 전극(305)의 마스크로 소스와 드레인 영역들을 구성할 반도체 아일랜드의 부분들이 이온 도핑 방법에 의해 인으로 도핑되므로써, 소스와 드레인 영역(306, 309)이 게이트 전극에 대해서 자체 정렬되는 방식으로 소스와 드레인 영역(306, 309)을 형성한다(도 5a 참조).
그리고 나서, 이들 소자를 포함하는 기판은 도펀트를 활성화하기 위해 질소 분위기에서 5 시간 동안 550˚C 에서 가열된다. 더욱이 반도체 층의 결함 레벨 밀도가 감소되도록 수소 분위기에서 30 분 동안 400˚C 로 가열되므로써, 수소를 생성한다.
더욱이, 4000Å의 두께를 가지는 산화 실리콘막은 TEOS 의 개시 재료로 전체 기판상에 층간 절연막(307)으로서 형성된다. 막형성 조건은 상술한 경우와 동일하다. 각 전극들을 와이어링할 목적으로, 패턴화 과정이 요구되는 패턴에 따라서 수행되므로써, 도 5b에 도시한 상태를 얻는다.
계속해서, 전극들용의 제 2 도핑된 실리콘막(308)이 동일한 방법으로 형성되므로써, 박막 트랜지스터가 도 3에 도시한 바와 같이 완성된다.
그후, 박막 집적 회로로서 보호막으로도 작용하는 층간 절연막(310)이 예를들어, CVD 방법에 의해 형성되고, 연속해서 관통구멍들이 전극용으로 여기에 형성된다(도 6a 참조).
상술한 설명에 있어서, 박막 집적 회로의 주요 구조인 박막 트랜지스터를 제조하는 프로세스의 예가 기술되었다. 이 프로세스의 중간 또는 동일한 프로세스에 있어, 박막 집적 회로에 필요한 다른 소자들 소정 패턴들에 의해 형성되므로, 박막 집적 회로가 완성된다.
더욱이, 박막 집적 회로를 구성하는데 추가의 와이어링이 요구되는 경우에, 또 다른 층간 절연막과 다른 도핑된 실리콘막이 서로 위에 유사하게 적층되므로써 다층 와이어링을 형성한다.
다음으로, 완성된 박막 집적 회로가 형성되어 있는 기판에는 인덕터가 인쇄 방법의 사용에 의해 형성되어 있다. 개략적인 프로세스도는 도 6a 내지 도 6c에 도시되어 있다.
사용된 자성 재료로는, Ni-Cu-Zn 페라이트가 사용되고, 적어도 이 재료와 유기 합성수지 바인더가 서로 혼합되어 인쇄용 기초 재료 페이스트를 준비한다. 또한, 물론, 요구된 특성에 따라서 이들을 다른 재료와 혼합할 수 있다.
이 페이스트를 이용하는 인쇄 방법에 의해서, 자성 재료(601)는 상술한 박막 집적 회로가 형성되어 있는 기판상에 소정 패턴으로 인쇄된다(도 6a 참조).
그후, Ag-Pd 분말들이 인덕터의 도체 재료로 사용되고, 이들은 합성수지 바인더와 혼합되어 인쇄 페이스트를 생성한다. 도체 재료(602)를 이루는 인쇄 페이스트는 소정 패턴으로 인쇄되어져 있는 자성 재료(601)상에 인쇄된다(도 6b 참조).
이때에, 박막 집적 회로의 패턴이 설계되어서, 출력 전극(600)과 도체 재료(602)가 전기적으로 서로 접속되고, 전극(600)과 재료(602)사이를 연결하기 위한 관통구멍들이 자성 재료(601)의 인쇄시에 형성된다.
유사하게, 자성 재료를 포함하는 기초 재료층과 도전성 재료층 서로 적층되고, 이 적층체는 인덕터를 구성하도록 설계된 패턴에 따라서 동일한 방법으로 여러번 인쇄된다. 또한, 이 때에, 패턴의 일부분을 사용해서, 박막 집적 회로의 출력 전극에 연결된 관통부들을 인덕터내에 형성한다.
최종적으로, 도 6c에 도시한 바와 같이 혼성 집적 회로 컴포넌트의 출력 전극들(605)은 적층형 인덕터가 기판상에 형성되는 방식으로, 동일한 도전성 재료로 인쇄된다.
다음으로, 이들 적층체를 포함하는 전체 기판은 소정 온도, 예를들어 800 내지 1000˚C, 이 실시예에서는 850˚C 에서 구워져서, 적층체내의 유기 바인더가 제거되고 인덕터가 구워짐으로써, 이 실시예의 혼성 집적 회로 컴포넌트를 형성한다. 이 실시예에서 인덕터와 박막 집적 회로의 조합이 기술되었다. 그러나, 유사하게, 다른 회로 소자들, 예를 들어, 저항기와 캐패시터의 조합이 이루어질 수도 있다. 또한, 이들 회로 소자는 길이방향 뿐만 아니라 측면 방향으로도 배열될 수 있다. 이 경우에, 혼성 집적 회로 컴포넌트의 체적은 감소될 수 있으므로, 보다 소형이고 고밀도로 장착된 디바이스를 얻을 수 있다.
이렇게 형성된 혼성 집적 회로 컴포넌트에 있어서, 주요 외부는 박막 집적용 기판과 적층형 인덕터의 기초 재료로 구성된다. 외부로의 전기 접속을 위한 연결부들은, 적층형 컴포넌트를 형성할때 동시에 적층형 컴포넌트내에 형성되고, 최종적으로, 인덕터의 표면상에 형성된다. 결과적으로, 추가의 외부 패키지 재료는 특별히 필요하지 않다.
상술한 실시예에서, 적층형 인덕터는 박막 집적 회로가 그 위에 형성된 기판상에 제공된다. 다른 경우에, 캐패시터, 저항기 등은 필요에 따라 제공될 수 있거나, 혼성 집적 회로 컴포넌트를 만들기 위해 다수의 이들 소자가 서로 조합될 수 있다.
사용되는 도체 재료로서, Ag, Au, Cu, Pd 또는 이들의 합금이 이용될 수 있다. 자성 재료 또는 유전 재료로서, 아연도금(galvanized) 페라이트, Mn-Zn 페라이트, Ni-Cu-Zn 페라이트, 산화철 페라이트, 알루미나, 티탄바륨, 산화티탄 등이사용될 수 있다.
더욱이, 박막 반도체의 기판으로서, 수정, 사파이어, 알루미나등 외에도 고 내열성 기판이 사용될 수 있다.
이들 재료는 다양한 방법으로 조합될 수 있지만, 요구된 가열 온도에 따라 이들을 적당히 선택할 필요가 있다.
제 2 실시예에 따라서, TFT가 다결정 실리콘 기판에 제공되고, 더욱이 TFT 상에 수동 소자를 형성하는 적층체가 형성되는 구조를 가지는 혼성 집적 회로 컴포넌트는 도 8를 참조로 설명하겠다.
도 8에 있어서, 도면부호 100 는 다결정 실리콘 기판을 가리키고, 101 는 활성 실리콘 기판, 102 는 출력전극, 111 는 리플로우막, 112 는 수소 도입 구멍들, 106 는 절연층, 103은 적층형 캐패시터부, 104 는 적층형 인덕터부, 107 및 108 는 전극들을 가리킨다.
도 8에 도시한 바와 같이, 이 실시예에서, 박막 집적 회로를 포함하는 활성 실리콘 기판(101)은 이들 표면상에 SiO2막(도시하지 않음)을 가지는 다결정 실리콘 기판(100) 상에 배치되고, 활성 실리콘 기판(101)의 외면은 예를 들어 인 규산염 유리층(PSG : phospho silicate glass layer)으로 구성되는 리플로우막(111)으로 덮여진다.
유전재료 층(106, 106')은 리플로우막(111)상에 형성되고, 하부 절연층(106')에는 적어도 활성 실리콘 기판(101) 위에 수소 도입 구멍들(112)이 제공되어 있다.
적층형 캐패시터부(103)와 적층형 인덕터부(104)는 리플로우막(111)상에 형성된다.
적층형 캐패시터부(103)와 적층형 인덕터부(104)는 절연재료 또는 자성 재료를 포함하는 기초 재료 페이스트와 전극 재료가 교대로 인쇄되고 적층되는 방식으로 형성됨으로써, 소정 패턴을 형성한다.
각 기초 재료 페이스트가 하나의 층으로 인쇄될 때, 관통구멍들이 전극부들(108)을 형성하기 위하여 제공된다.
본 발명의 한 구조적 소자를 이루는, 다결정 실리콘 기판상에 형성된 박막 트랜지스터를 제조하는 프로세스는 도 3 내지 도 5b를 다시 참조하여 설명하겠다.
1000 내지 5000Å의 두께를 가지는 산화 실리콘 막(302)은 스퍼터링 방법에 의해 다결정 실리콘 기판(301)상에 형성된다(도 4a 참조).
이어서, 막(302)상에, 500 내지 6000Å의 두께를 가지는 비결정(amorphous) 실리콘(α - Si) 층(303)인 저압 CVD 방법에 의해 형성된다(도 4b 참조). 막 형성 조건은 아래와 같다.
Si2H6: 100 내지 500 SCCM
He : 500 SCCM
반응압력 : 0.1 내지 1 토르
막 형성온도 : 430 내지 500˚C
비결정-Si 층(303)이 아일랜드 형태로 패턴화된 후, 질소 분위기에서 약 40 시간동안 약 600˚C 가열되므로써, 활성 실리콘층을 얻는다(도 4c 참조).
더욱이, 게이트 절연막을 형성하기 위하여, 500 내지 2000Å 의 두께를 가지는 산화 실리콘막(304)이 건조 산화법(dry oxidation)에 의해 형성된다(도 4d 참조).
게이트 절연막의 형성 조건은 아래와 같다.
O2: 2.5 SLM
온도 : 850 내지 1100˚C
다음으로, 게이트 전극을 형성하기 위해서, P 또는 B 로 도핑되고 1000 내지 4000Å 의 두께를 가진 실리콘층(305)은, 저압 CVD 방법으로 형성된다(도 4e 참조).
이들 층들이 소정 패턴에 따라서 에칭되므로써 게이트 절연막(304)과 게이트 전극(305)을 형성한다(도 4f 참조).
그후, 게이트 전극(305)의 마스크로, 소스 및 드레인 영역을 이루게 될 부분들이 예를 들어 이온 도핑 방법에 의해 P로 도핑되므로써, 소스 및 드레인 영역들(306, 309)을 형성한다(도 5a 참조).
계속해서, 이들 소자들을 포함하는 기판은 질소 분위기에서 12 시간동안 600˚C 로 가열되어 도펀트를 활성화한다.
더욱이, 4000 내지 8000Å의 두께를 가지는 PSG막(307)은 대기압 CVD 방법에 의해 기판상에 완전히 형성된다. 그런 후, 막(307)은 각 전극 와이어링에 필요한 패턴에 따라 패턴화 된다(도 5b 참조).
다음으로, 전극 및 와이어링을 위한 도핑된 실리콘막은 감압 CVD 방법에 의해 형성되고, 그리고 나서 패턴화되어 전극(308)을 형성하고, 그러므로써 TFT 가 완성된다(도 3 참조). 전극(308)으로서 예를들어 Mo, W 등과 같은 고용융점 금속이 사용될 수 있다.
그후, 보호막으로서도 작용하는 층간절연막이 형성되고, 전극 관통구멍들이 와이어링을 수행하도록 여기에 형성됨으로써, 전극들이 다른 구조적 컴포넌트들에 연결되어 집적 회로를 구성한다.
본 발명에 있어서, 적층 구조를 가진 혼성 컴포넌트는 또한 완성된 박막 집적 회로가 형성됨으로써 기판상에 인쇄 방법에 의해 형성될 때 리플로우막과 수소 도입 수단이 제공된다..
도 9a 내지 도 9d를 참조하여, 적층형 캐패시터가 박막 집적 회로가 형성되는 기판상에 형성되는 제조 공정이 설명될 것이다.
TFT들을 포함하는 대다수의 집적 회로들이 100 x 100 형의 대형 기판의 경우처럼 대형 크기의 기판상에 형성된다. 실리콘 알콕사이드와 인 알콕사이드는 여기에 스크린 인쇄 방법에 의해 10 - 50 μm 의 두께까지 형성되고, 그 다음에 바인더 재료를 제거하기 위해 약 600˚C 로 막을 가열하므로써, 리플로우막(111)을 이루는 PSG 막을 형성한다.
본 발명에 있어서, 적층 구조를 가진 수동 소자로 구성되는 적층체는 박막 집적 회로가 형성되어지는 활성 실리콘 기판(101)상에 형성되고, 그런 후에 구워진다. 적층체는 구워져서 약 20% 정도까지 체적이 감소된다. 이 때문에, 체적 감소는 적층체와 활성 실리콘 기판(101)사이의 표면 내에 응력을 발생시킨다.본 발명의 리플로우막(111)은 박막 집적 회로의 특성이 응력에 의해 불안정하게 되는 것을 방지하기 위해 사용된다.
리플로우막의 형성후, 적층체의 하층인 절연층(106')은 스크린 인쇄을 통해 페이스트를 코팅함으로써 형성된다. 페이스트는 예를 들어 티탄바륨의 혼합물과 유기 혼성 수지 바인더이다.
본 발명에 있어서, 페이스트가 스크린 인쇄에 의해 소정 패턴으로 인쇄되려고 하는 경우에, 수소첨가(hydrogenation) 처리가 수행될 때 수소가 충분히 활성 실리콘 기판(101)에 도달하도록, 수소 도입 수단으로서 리플로우막(111)에 부착하는 수소 도입 구멍(112)이 제공되어 있다(도 9a 참조).
수소 도입 구멍(112)은 예를 들어 기판(100)상에 출력 전극(102)에 대응하는 관통구멍을 형성하는 것과 마찬가지로 스크린 인쇄용 마스크 패턴의 사용에 의해 형성될 수 있다.
리플로우막은 수소를 전달할 수 있는 PSG 막과 같은 산화물로 만들어진다. 그러므로, 이들은 활성층의 수소 첨가를 보다 용이하게 할 수 있다. 다시 말하면, 리플로우막으로서 수소 투과성의 재료를 사용하는 것이 바람직하다. 또한 유전 재료층(106)은 리플로우막(111)(도 9b 참조)상에 형성된다.
계속해서, 캐패시터의 도전성 재료처럼, 예를 들어 Ag-Pd 분말이 준비되고 혼성 수지 바인더와 혼합되어 인쇄 페이스트를 생성한다. 페이스트는 인쇄된 유전 재료상에 소정의 패턴으로 스크린 인쇄되므로써 도전성 재료층(108)(도 9c 참조)을 생성한다.
이와 같은 패턴은 도전성 부분이 리플로우막(111)과 절연재료층(106)내에 제공된 관통구멍을 통해 형성되는 방법으로 설계되어 있으므로, 박막 집적 회로 기판상의 출력 전극(102)과 도전성 재료층(108)이 소정 방법으로 서로 전기적으로 연결되어 있다.
유사하게, 유전 재료층과 도전성 재료층이 차례로 여러번 인쇄되므로, 적층체는 주어진 특성을 가지는 도체를 구성한다. 이 때에, 패턴의 일부는 박막 회로용 출력 전극(102)에 연결된 도전성 부분이 도체내에 형성되는 방법으로 사용된다.
최종적으로, 혼성 집적 회로 컴포넌트용 출력 전극은 도체의 도전성 재료층과 동일한 재료로 형성된다(도 9d 참조).
그리고 나서, 혼성 집적 회로 컴포넌트가 형성되는 기판이 각 칩 크기로 절단된후, 어닐링 처리가 행해진다. 즉, 칩은 적층체내의 유기 혼성 수지 바인더를 제거하고 도체를 굽고 리플로우막으로서 형성된 PSG 막을 굽기 위하여, 0.5 내지 5시간동안 800 내지 950˚C 로 구워진다. 이렇게 굽는 동안, 열팽창 계수의 차이에 의해 생긴 응력이 감소될 수 있게 하기 위하여, 리플로우막은 적어도 부분적으로 용융된다.
그런 후, 활성 실리콘층과 게이트 산화막사이의 인터페이스 레벨을 감소하기 위한 수소첨가 공정을 수행하기 위하여, 칩이 수소 분위기에서 450˚C 에서 2시간 동안 어닐링되어서, 본 실시예에 따른 혼성 집적 회로를 완성한다.
각 소자를 형성하는 대규모 기판이 칩 사이즈로 절단된후 기판이 구워지는 이유는 적층체의 절단을 어렵게 하면서, 두꺼운 적층체가 구워지는 것에 의해 더 단단해지고, 적층체상에 굽는 것에 의해 생긴 수축 응력의 영향도 감소할 수 있기 때문이다.
더욱이, 먼저 기판을 각 칩으로 절단하고 나서 그것을 수소 분위기에서 구움으로써, 수소첨가 처리 그 자체가 용이하게 될 수 있다.
이 실시예에서, 박막 집적 회로, 적층형 캐패시터와 적층형 인덕터를 서로 조합하는 혼성 집적 회로컴포넌트가 설명되어 있지만, 본 발명은 이 조합에 국한되지 않는다. 즉, 박막 집적 회로와 다른 회로소자, 예를 들어 적층형 캐패시터, 인덕터, 저항소자 또는 이들의 조합을 포함하는 혼성 집적 회로 컴포넌트도 유사하게 형성된다.
또한, 이들 회로 소자들은 길이 방향 뿐만 아니라 측면 방향으로도 배열될 수 있으므로 혼성 집적 회로 컴포넌트는 더욱더 소형화되고 회로 컴포넌트는 고밀도로 장착된다.
더욱이, 적층체를 제조하는 방법으로서, 인쇄 방법을 사용하는 예가 기술되었다. 적층체는 또한 스퍼터링, 증착 등과 같은 것에 의해 제조될 수 있으며, 더욱이 이들 방법을 조합함으로써 제조될 수 있다. 적층체의 하부에 형성된 수소 도입 수단으로서, 구멍 외에 홈(grooves)과 같은 다른 수단이 사용될 수 있다.
적층체의 재료로 사용된 절연재료는 본 실시예의 티탄 바륨에 제한되지 않고, 알루미나, 산화티탄 등으로 만들어질 수 있다. 인덕터를 구성하는 자성 재료로서, Ni-Cu-Zn 페라이트, 아연도금 페라이트, Mn-Zn 페라이트, 산화철 페라이트 등이 사용될 수 있다. 또한, 전도성 재료로서, Ag-Pd 분말 대신에, Ag, Au, Cu, Pd 또는 이들의 합금 재료가 사용될 있다.
더욱이 이 실시예에서는 리플로우막으로서 예컨대 PSG(인 규산염)막이 설명되었다. 그러나, 본 발명은 이것으로 제한하는 것이 아니며, B-PSG(붕소-인 규산염)막, NSG-PSG(비도핑된 규산인 규산염)막, BSG(붕소 규산염)이 리플로우막으로 사용될 수 있다.
상기 설명에서, 리플로우막은 단지 박막 집적 회로 주위에서 제공되어 있다. 그러나, 도 8 및 도 9d의 기판(100)의 전체 표면상에 배치될 수 있어서, 전극 접속을 위한 구멍이 에칭에 의해 형성될 수 있다.
본 실시예에서, 리플로우막이 제공됨으로써, 고온에서 적층체를 구울 때, 박막 집적 회로와 적층체 사이에서 발생하는 응력을 감소시킨다. 그 결과, 혼성 집적 회로 컴포넌트에서 박막 집적 회로의 신뢰도 및 생산성은 향상될 수 있다.
더욱이, 적층체의 제 1 재료층에 수소 도입 구멍을 제공함으로써, TFT 와 같은 박막 집적 회로부의 특성이 안정화되어 생산성을 더욱 개선시킨다.
더욱이, 박막 집적 회로부와 적층체부가 다중 칩용의 큰 사이즈의 기판상에 형성된 후에, 기판은 적층체의 굽기 및 수소첨가 처리의 어닐링전에 각 칩 사이즈로 절단된다. 그 결과, 칩으로 절단하기가 용이해질 수 있고, 굽는 것으로 인한 응력은 감소될 수 있으며, 수소의 확산이 쉽게 수행될 수 있다.
본 발명의 제 3 실시예를 도 3, 도 10a, 도 10b, 도 11 및 제 12a 내지 제 12f 도를 참조하여 설명한다.
도 10a, 도 10b 및 도 11는 본 발명에 따른 하이브리드 집적 회로 컴포넌트를 도시한 개략적인 설명도를 도시한 것이며, 여기에서 도 10a는 평면 설명도이며, 도 10b는 도 10a의 선(A-A')을 따라 취한 구조적 횡단면 설명도이다.
도 10a 및 도 10b에는 기판(100), 적층형 수동 회로(113), 박막 집적 회로(114, 115), 출력 단자(116), 수지(117), 적층형 캐패시터(104), 적층형 인덕터(103) 및 저항기(129)가 도시되어 있다.
박막 집적 회로(114)는 DC-DC 변환기의 구동 회로로서 기능하도록 설계되어 있고, 다결정 실리콘 기판상에 형성되며, 박막 집적 회로(115)는 자기헤드 구동 회로로서 기능하도록 설계되어 있고, 다결정 실리콘 기판상에 형성되어 있다.
적층체(113)에서, 예컨대 10μF, 50μF, 100μF, 500μF 및 1000μF 용의 단자(104-1 내지 104-5)가 적층형 캐패시터(104)의 측면에 제공되어 있고, 적층형 인덕터(103)의 측면에는 예컨대 10μH, 50μH, 100μH, 200μH 및 300μH 용의 단자(103-1 내지 103-5)가 제공되어 있다.
본 발명에서, 하이브리드 집적 회로 컴포넌트가 예컨대 CD-CD 변환기로서 사용될 때, 박막 집적 회로(114)의 단자는 도 10a에 도시한 바와 같이 C = 1000 μF 인 단자(104-5)와 적층체(113)의 L = 200μH 인 단자(103-4)에 접속된다.
또한, 하이브리드 집적 회로 컴포넌트가 도 11에 도시한 바와 같이 자기 헤드 구동 회로로서 사용될 때, 박막 집적 회로(115)의 단자는 C = 10μF 인 단자(104-1)와, L = 50μH 인 단자(103-2)에 각각 접속된다.
도 3는 본 발명에 사용된 박막 집적 회로의 일부분을 구성하는 박막 트랜지스터를 도시한 개략적인 구조도이다.
도 3는 다결정 실리콘 기판(301), 실리콘 산화막(302), 활성 실리콘층(303), 게이트 절연막(304), 게이트 전극(305), 소스 영역(306), 드레인 영역(309), 인 규산염막(307, PSG 막) 및 알루미늄 와이어링 층(308)으로 구성되어 있다.
도 4a 내지 도 4f, 도 5a 및 도 5b를 참고하여 설명한 것들과 동일한 방법을 통하여, TFT 및 Al 와이어링을 가진 박막 집적 회로가 다결정 기판상에 형성되어 있다.
또한, 이렇게 형성된 박막 집적 회로(114, 115)와 적층체(113)는 예컨대 도 10a에 도시한 바와 같이 배열된다. Cr, Ni, CrNiAu, Ti 및 Cu 중에 하나가 이들 박막 집적 회로(114, 115)와 적층체(113)사이의 전기 접속부상에 침착되고 패턴화되어, 이에 의해 박막 집적 회로와 적층체사이의 접속을 수행한다.
다음에, 패시베이션막으로서, SiO2막, Si3N4막, PSG 막들 중 적어도 하나가CVD 방법에 의해 형성되며, 적층체와 함께 형성된 막의 전기 접속부만이, 개방되고 범프 땜납되도록 하기 위하여 에칭된다. 마지막으로, 출력 단자(116)가 제공되며 집적 회로는 하이브리드 집적 회로 컴포넌트를 완성하도록 수지(117)로 성형된다.
박막 집적 회로(114, 115)와 적층체(113)사이의 접속은 상술한 것으로 제한되지 않으며, 도 10b에 도시한 와이어 본딩에 의해 수행될 수도 있다.
더욱이, 상술한 실시예에서, 적층형 인덕터, 적층형 캐패시터와 저항기 중 적어도 하나로 구성되는 하나의 혼성 적층체, 및 다수의 박막 집적 회로가, 서로 선택적으로 접속되도록 동일 기판상에서 병렬로 장착된다. 그러나, 이 배열은 반대로도 될 수 있다.
즉, 도 12에 도시한 바와 같이, 박막 집적 회로(118), 다수의 적층체(119, 120)이 기판(100)상에 배열된다. 이렇게 배열된 적층체들(119, 120)은 상이한 사이즈의 각각의 수동 소자 부분들을 갖고 있다. 다음에, 그 사용에 따라 박막 집적 회로(118)는 적층체(119, 120) 중 하나에 선택적으로 접속된다.
상술한 박막 집적 회로에 다양한 기능을 제공하기 위해서, 활성층의 이동도(mobility) 특성을 100 cm2/v.sec 또는 그 이상으로 설정하는 것이 바람직하다. 이러한 이유 때문에 TFT는 바람직하게는 비단결정 실리콘 기판내에 형성된다.
상술한 설명에서, 적층체가 기판상에 장착되는 실시예를 설명했지만, 적층체는 그 사이즈에 따라 박막 집적 회로상에 장착될 수 있다.
더욱이, 다수의 적층체가 기판상에 장착될때, 이 적층체들은 동일한 것으로 제한되지 않으며, LCR 등의 다른 값을 가진 적층체를 기판상에 장착할 수 있다.
본 발명에 따르면, 각각 상이한 기능을 가진 다수의 박막 집적 회로와, 적층형 수동 소자로 구성되는 적층체는 하나의 기판상에 장착되며, 하나의 적층체는 다수의 박막 집적 회로들의 수동 소자로서 흔히 사용되며, 이에 의해 적층체는 효과적으로 활용되고, 하이브리드 박막 집적 회로 컴포넌트는 값이 싸고 크기가 작다.
적층체의 사이즈가 박막 집적 회로의 패키지 영역에 의해 결정되기 때문에, 적층체를 장착하는 것은 확장된 패키지를 필요로 하지 않는다.
더욱이, 박막 집적 회로가 그라운드(기판)를 선택하지 않기 때문에, 다수의 박막 집적 회로는 동일한 공정에 의해 기판상에 형성될 수 있고, 그에 따라 하나의 적층체가 각각 다른 개별의 박막 집적 회로에 선택적으로 접속되는 경우와 비교하여 크기가 작아진다.
본 발명의 제 4 실시예가 도 13 및 도 14를 참조하여 설명될 것이다.
도 13는 본 발명의 제 4 실시예에 따른 하이브리드 집적 회로 컴포넌트를 도시한 개략적인 구조도이다. 도 13에는 박막 집적 회로 칩(121), 박막 집적 회로가 형성된 활성 실리콘 막(122), 태양 전지를 제조하기 위해 이용가능한 다결정 실리콘 기판(123), 패트(pat) 부분(124), 출력 단자(125), 적층형 인덕터(126), 적층형 캐패시터(127), 저항기 회로(128), 저항기 본체(129), 컨덕터(130), 적층체(131)로 구성된다.
박막 집적 회로 칩의 기판으로서 태양 전지용이며 값이 저렴한 다결정 실리콘 기판이나 단결정 실리콘 기판이 사용된다면, 박막 집적 회로 칩은 비용이 감소될 수 있다.
도 13에서, 하이브리드 집적 회로 컴포넌트는 박막 집적 회로 칩(121)과 적층체(131)로 구성된다. 적층체(131)는 저항기(129)와 컨덕터(130)를 구비한 저항 회로(128)와, 적층형 인덕터(126)와, 적층형 캐패시터(127)를 포함한 박막 구조체로 구성되어 있다. 출력 단자는 땜납 범프인 패트 전극을 통해 박막 집적 회로 칩(121)과 적층체(131)를 접속한다.
도 14는 본 발명에 사용된 박막 집적 회로 칩의 구조적 소자를 구성하는 TFT 를 도시하는 개략적인 구조도를 도시한 것이다.
도 14는 태양 전지용 다결정 실리콘 기판(123), 솔라범프로 제조된 패트 전극(124), 실리콘 산화막(132), 활성 실리콘 막(133), 게이트 절연막(134), 게이트 전극(135), 소스 영역(136), 드레인 영역(139), 알루미늄 와이어링 층(138)을 포함한다.
박막 트랜지스터의 제조 방법은 제 4 도 및 제 5 도를 참조하여 설명한 제 1 및 제 2 실시예의 것들과 동일하여 이중 설명은 생략할 것이다.
TFT 가 형성된 기판 재료로서는 태양 전지용 다결정 실리콘 기판(123)이 사용된다. 태양 전지용 다결정 실리콘 기판(123)은 널리 팔리고 있으며, 0.5 내지 3 Ωcm 의 저항을 가진 p-형의 기판으로 형성된다. 기판(123)은 반도체 프로세스에 사용되는 표면이 경면-연마된(mirror-ground) 보통의 실리콘 웨이퍼와 상이하며, 절단 상태 표면을 제공하기 위해서 경면-연마되지 않는다. 즉, 표면은 기판이 반도체 잉곳으로부터 절단되고, 경면-연마와 같은 어떠한 표면 처리도 수행되지 않는 상태를 가지고 있다. 따라서, 기판(123)은 경면-연마 표면을 가진 보통의 실리콘웨이퍼와 명백히 구별된다.
소스 영역과 드레인 영역이 제 1 및 제 2 실시예에서와 같은 프로세스를 통해 활성화된 후에, 수소 분위기에서 1 시간 동안 400˚C 에서 더 가열되며, 그 다음에 수소첨가(hydrogenation) 처리가 행해지며, 이에 의해 활성 실리콘 막의 결함 레벨 밀도(defect level density)가 감소되도록 한다.
계속해서, 4000 내지 8000Å 의 두께를 가지는 PSG 막(137)은 대기압 CVD 방법에 의해 전체 기판상에 형성된 후에, 막(137)은 전극 와이어링을 위해 패턴화된다(도 14 참조). 다음에, 그 위에 알루미늄 막이 형성된 후에, 알루미늄 막은 알루미늄 와이어링 층(138)을 형성하도록 와이어링 패턴에 따라 패턴화된다.
더욱이, 패트 부분(124)은 적층체(131)와의 접속을 위해 형성된다. 이것은 증착법과 스퍼터링 방법을 통하여 Cr, Ni, Au, Cr-Ni, Cr-Ni-Cu 등의 막을 형성함으로써 성취된다. 이렇게 해서, 도 14에 도시된 TFT 가 얻어질 수 있다.
이렇게 해서 형성된 TFT를 포함하는 박막 집적 회로는 박막 집적 회로 칩(121)을 생성하기 위하여 회로 설계에 따라 기판 위에 형성된다. 그리고, 공지된 방법에 의해 형성된 수동 회로로 구성되는 적층체(131)는 도13에 도시된 것과 같은 하이브리드 집적 회로 컴포넌트를 얻기 위하여 솔더 범프를 통하여 단자들(125)에 전기적으로 연결된다.
상기 설명에서, 실시예에서 사용된 실리콘 기판은 다결정이지만, 단결정 반도체 기판이 사용될 수도 있다.
본 발명에서 태양 전지용으로 실리콘 기판이 사용되는 이유는 다음과 같다.
우선, 태양 전지를 위한 실리콘 기판은 대량 생산되고, 경면-연마된 모놀리식(monolithic) IC와 같은 반도체 공정에서 사용되는 실리콘 웨이퍼와 비교하여 매우 낮은 가격으로 이용가능하기 때문에, 박막 집적 회로 칩(121)은 가격을 저가로 할 수 있다.
더욱이, 태양 전지용 단결정 실리콘 기판은 많은 결점을 가지며, 그에 따라 그러한 기판에 트랜지스터 등을 형성하는 것은 아주 부적당하다. 그러나, 상술한 실시예에서 설명한 바와 같이 이것이 기판으로서 사용된다면, 활성 실리콘 막은 반도체 프로세스를 수행하도록 실리콘 산화막등을 통해 형성되어서, 도 15에 도시된 바와 같이 TFT 등과 같은 매우 높은 이동도(mobility) 특성을 가진 능동 소자가 얻어질 수 있다.
도 15는 기판의 차이점과 프로세스 온도에 따른 TFT 의 이동도 특성을 도시한 것이다.
도 15에서, 참조 마크(A)는, TFT 가 600˚C 또는 그 이하의 낮은 온도 프로세스에서 기판으로서 유리나 수정을 사용하여 활성 실리콘 막으로 형성된 경우의 이동도를 나타낸다. 참조 마크(B)는, TFT 가 약 1000˚C 의 높은 온도 프로세스에서 수정 기판상에 활성 실리콘 막이 형성된 경우의 이동도를 도시한 것이다. 참조 마크(C)는, TFT 가 본 발명에 따라 약 1000˚C 의 높은 온도 프로세스에서 태양 전지용 다결정 또는 단결정 실리콘 기판상에 활성 실리콘 막이 형성된 경우의 이동도를 나타낸 것이다. 각각의 이동도는 원형 마크로 표시되어 있다.
도 15에 도시된 바와 같이, 종래의 수정 기판 또는 유리를 이용한 경우와 비교하면, 본 발명은 기판으로서 태양 전지용 실리콘을 사용하고, 고온 프로세스는 반도체 프로세스로서 적용되고, 이에 의해 300 cm2/v.sec 의 매우 높은 이동도 특성을 가진 소자를 형성할 수 있다.
본 발명에 따른 하이브리드 집적 회로 컴포넌트는 고주파수의 영역에 적용할 수 있고, TFT를 사용하는 회로의 응용은 현저하게 확장되었다.
기판으로서 사용되는 태양 전지용 실리콘 기판, 즉 다결정 실리콘 기판과 단결정 실리콘 기판 모두는 대량생산이 가능하고, 낮은 가격으로 이용가능하다. 이 때문에 박막 집적 회로를 이용한다.
더욱이, 박막 집적 회로와 적층체는 솔더 범프를 통해 서로 결합되어 대량 생산 뿐만 아니라 컴포넌트의 신뢰도를 증진시킨다.
본 발명의 제 5 실시예를 도 16를 참조하여 설명한다.
도 16에는 하이브리드 집적 회로 부품(140), 세라믹 기판(141), 인 규산염(PSG) 막(142), 박막 트랜지스터(TFT) 등을 가진 박막 집적 회로(143), 패트 전극(144), 층간 절연막(145), 적층형 캐패시터(146), 적층형 인덕터(147), 전극(148), 출력 전극(149)을 포함한다.
도 16에 도시된 하이브리드 집적 회로 컴포넌트에서, 세라믹 기판(141)의 표면은 예컨대 내열성을 갖는 SiO2를 주로 함유한 PSG 막(142)으로 코팅된다. PSG 막(142)은 세라믹 기판(141)의 거친 표면을 평탄하게 하기에 충분한 두께를 가지고 있다. PSG 막(142)은 850˚C 또는 그 이상의 온도에서 수행될 수 있는 반도체 프로세스를 견딜 수 있다.
적층형 캐패시터(146)와 적층형 인덕터(147)로 구성된 적층체는 표면이 PSG 막(142)에 의해 평탄하게 된 세라믹 기판(141) 상에 층간 절연막(145)을 통해 형성되는데, TFT 등과 같은 박막 집적 회로는 상기 실시예에서 형성되었다. 세라믹 기판(141)은 알루미나로 제조된다.
실리콘 산화물을 주로 함유한 층(142)은 하기 단계에 의해 형성된다.
우선, 알루미나로 제조된 세라믹 기판(141)의 표면은 트리에톡실린과 P(OC2H5)3와 테트라에톡실란 Si(OC2H5)4로 스핀 코팅되며, 이후 산소 분위기에서 5 시간 동안 950˚C 로 어닐링 처리한다. 그 결과, 실리콘 산화물을 주로 함유한 층(142)으로서 5μm 두께를 가진 PSG 막으로 형성된 리플로우막이 얻어진다.
본 실시예에서 세라믹 기판의 거친 표면을 평탄하게 하는 막으로서 SiO2를 주로 함유하는 유리를 사용하는 이유는, 후에 850˚C 에서 수행될 TFT 의 형성을 위한 반도체 프로세스에 견디기에 충분한 내열성을 제공하고, PSG 막과 TFT 사이의 열팽창 계수에 큰 차이를 제공하지 않기 때문이다.
더욱이, PSG 막(142)의 두께를 10 μm 또는 그 이하로 하는 것이 바람직한데, 이는 PSG 막이 열을 보유하지 못하도록 하기 위해서이고, 이에 의해 우수한 열 방출 효과를 가진 저렴한 기판을 얻는다.
박막 집적 회로의 제조는 상술한 실시예 1 내지 4 에서 설명한 방법과 동일하며, 따라서 그 제조 방법의 설명은 생략한다. 그러나, 세라믹 기판(141)의 표면이 실리콘 산화물로 주로 구성된 층(142)에 의해 평탄하게 되어 있기 때문에, 활성 실리콘 층은 또한 평탄한 표면을 갖고 있다. 또한, 형성된 TFT 의 채널 길이(L)는 10μm 또는 그 이하로 조절된다. 따라서, 개선된 주파수 특성을 가진 소자를 얻을 수 있기 때문에, 집적 회로를 설계할 때 회로의 적용 범위가 넓어질 수 있다.
보호막으로서도 작용하는 층간 절연막(145)은 PSG 가 칩-온(chip-on) 방법에 의해 스핀 코팅되고, 그 후 코팅된 PSG에 전극용 구멍을 통해 형성되는 방법으로 형성된다.
다른 대안으로서, 층간 절연막(145)은 굽기 전에 적당한 두께로 실리콘 알콕사이드(alkoxide) 및 인 알콜사이드를 형성함으로써 얻어질 수 있다. 층간 절연막(145)은 또한 다른 방법 예컨대 CVD 방법에 의해 형성될 수 있다.
박막 집적 회로를 구성함에 있어서, 그 이상의 개별 와이어링이 요구되는 경우에, 층간 절연막과 도핑된 실리콘막은 다중층 와이어링을 형성하도록 서로 적층된다.
계속해서, 수동 소자를 구성하는 적층체는 기판(141)상에 제공되며, 그 위에 박막 집적 회로가 제 1 실시예에서와 같은 인쇄 방법으로 형성된다.
적층체에서 유기 접합제를 제거하고, 인덕터와 캐패시터의 굽기가 800 내지 1000˚C 예컨대 850˚C 에서 수행된 후에, 적층체를 포함한 전체 기판은 세라믹 기판(141)상에 형성된 활성 실리콘 막(143)에 포함된 결함 레벨 밀도를 감소시키도록 수소첨가 프로세스를 수행하기 위하여, 수소 분위기에서 1 시간 동안 400˚C 로 열처리된다. 이렇게 해서, 이 실시예의 혼성 박막 집적 회로 컴포넌트는 완성된다.
예로서 상술한 실시예에는 일예로서 박막 집적 회로를 위에 형성한 세라믹 기판(141)상에 직접 리플로우막으로서 PSG 막이 형성되는, 실리콘 산화물을 주로 함유한 층(142)을 형성하는 방법이 설명되어 있다. 본 발명에서, 열전도율이 우수한 높은 용융점의 금속 또는 규산염이 세라믹 기판과 리플로우막(도시하지 않음)사이에 형성될 수 있다.
열전도율이 우수한 높은 용융점의 금속으로서는 몰리브덴(Mo), 텅스텐(W), 탄탈늄(Ta), 지르코늄(Zr), 코발트(Co), 하프늄(Hf)등이 사용될 수 있다. 또한 그 규산염이 사용될 수 있다.
예컨대, Mo 막은 스퍼터링 방법에 의해 알루미나등과 같은 세라믹 기판상에 형성된다.
이때에 막형성 조건은 하기에 설명한다.
아르곤압력 : 0.5 내지 10 m토르(mTorr)
반응온도 : 300 내지 500˚C
전력 : 1 KW
그후, PSG 막은 Mo 막이 형성된 기판상에 스핀 코팅되고, 이에 의해 리플로우막을 형성한다. 그 후에 행해질 프로세스는 상기 실시예의 것과 동일하다.
이후, 반도체 프로세스 등과 같은 열 처리 프로세스가 이뤄질지라도, 기판의 열은 소자 특성에 나쁜 영향을 주지 않도록 충분히 방출된다.
더욱이, 상술한 실시예에서, 적층형 인덕터는 박막 집적 회로가 형성된 기판상에 장착된 적층체로서 형성된다는 것이 설명되었다. 그러나, 본 발명은 이것에 또는 이러한 것에 의해 제한되지 않으며 예컨대, 저항기, 적층형 캐패시터 또는 이들의 조합과 같은 다른 수동 회로 소자를 사용할 수 있다.
또한, 이 적층체를 형성하는 방법은 상술한 실시예에서 기술한 인쇄 방법에 의해 제한되지 않으며, 스퍼터링 방법, 증착법등, 이들의 조합에 의해 수행될 수 있다.
적층체를 형성하기 위한 전도성 재료는 은(Ag), 금(Au), 구리(Cu), 백금(Pd) 또는 이들의 합금이다. 자성 재료는 상술한 재료 외에 아연도금 페라이트, Mn-Zn 페라이트, 산화 아연 페라이트등으로 제조할 수 있다. 유전 재료는 알루미나, 티탄 바륨, 산화 티탄 등으로 제조될 수 있다.
상술한 실시예에서는, 박막 집적 회로가 위에 이미 형성된 리플로우막을 위에 가진 기판상에 적층체가 형성되는 예를 설명하였다. 그러나, 본 발명은 상이한 프로세스에 의해 형성된 적층체가 상술한 기판상에 장착된 경우에도 적용할 수 있다.
더욱이, 상술한 실시예에서는 반도체 프로세스가 800˚C 또는 그 이상의 고온 프로세스에 의해 수행되는 예를 설명했다. 그러나, 저온 프로세스의 경우일지라도, 리플로우막의 설비는 특성이 우수한 박막 집적 회로를 제조할 수 있게 한다.
상술한 실시예에서는, PSG 막이 실리콘 산화물을 주로 함유한 층(142)으로 사용되는 것을 설명했다. 그러나, BSG(붕소 규산염), B-PSG(붕소-인 규산염), NSG-PSG(비도핑된 규산염-인 규산염)등이 또한 사용될 수 있다.
유사하게, 층간 절연막(145)은 PSG 로 제한되지 않으면 BSG, B-PSG , NSG-PSG 등을 사용할 수 있다.
본 발명의 구조로, 원하는 특성을 가진 박막 집적 회로가 그 위에 형성된 세라믹 기판, 및 수동 소자로 형성된 적층체는 서로 집적될 수 있어서, 혼성 박막 집적 회로 컴포넌트의 크기를 줄일 수 있고, 고밀도로 집적되며 비용이 저렴해진다.
더욱이, 본 발명에 따르면, 박막 집적 회로를 저렴한 세라믹 기판상에 형성할 수 있다. 특히, 세라믹 기판을 사용함으로써 비교적 고온의 반도체 프로세스가 행해질 수 있기 때문에, 광범위하게 적용되는 집적 회로 소자가 형성될 수 있다.
본 발명의 제 6 실시예를 도 17 및 제 18 도를 참조하여 설명한다.
도 17는 본 발명의 제 6 실시예에 따른 박막 혼성 집적 회로 컴포넌트(150)를 도시한 개략적인 설명도이다.
도 17는 기판(100), 박막 집적 회로 칩(152), 출력 전극(153), 인 규산염(PSG) 막(154), TiO2층(155), Al 층(156), 박막 적층형 캐패시터(157), 박막 적층형 인덕터(158), 박막 자성 재료층(159) 및 출력 전극(151)을 포함한다.
이 실시예에서, PSG 막(154)은 대기압 CVD 를 통해 박막 집적 회로 칩(152)을 위에 가지는 기판(100)상에 형성된다. PSG 막(154) 상에는, 박막 적층형 캐패시터(157)가 마스크 침착법 또는 마스크 스퍼터링 방법을 통해 TiO2층(155)과 같은 절연층 및 알루미늄층(156)을 차례로 적층시켜 형성된다. 더욱이, 자기층(159)과 알루미늄층(156)을 포함한 박막 적층형 인덕터(158)는 캐패시터상에 적층된다.
층간 막(154)은 PSG가 아닌 다른 물질, 예컨대 비도핑된 규산염(NSG)막과,붕소 규산염(BSG)막과, 붕소 규산염(BSG)과 인 규산염(PSG)의 혼합물인 붕소인 규산염(B PSG)막과 같은 SiO2를 함유한 막으로 제조될 수 있다. 막의 두께는 0.1 내지 5μm, 양호하게는 8000Å 또는 그 이상이다. 이 유리막은 대기압 CVD 방법에 의해 형성될 수 있다.
박막 집적 회로 칩(152)과, 박막 적층형 캐패시터(157) 및 박막 적층형 인덕터(158)는 박막 집적 회로의 출력 전극(153)과, 전도성 재료층을 구성하는 Al 층(156)을 통해 서로 전기 접속된다.
박막 집적 회로 층(152)의 형성은 상술한 실시예에 따라 설명한 프로세스중 어느 하나에 의해 이뤄질 수 있다. 기판은 저렴한 다결정 기판 또는 세라믹 기판으로 형성되며, TFT 를 포함한 박막 집적 회로는 상기 프로세스에 의해 기판상에 준비된다.
본 발명에서, 도 17에 도시된 바와 같이 박막 집적 회로 칩(152)이 준비된 기판(100)상에는 박막 적층형 캐패시터(157)과 박막 적층형 인덕터(158)과 같은 막의 형태로 수동 소자가 박막 프로세스에 의해 PSG 막(154)을 통해 형성되어 있다.
적층형 인덕터(158)가 박막 적층 부분으로서 형성되는 경우를 제 18 도를 참조하여 설명한다.
자성 재료로서 Ni-Cu-Zn 페라이트가 사용되며, 마스크 스퍼터링이 하기의 조건하에서 수행되어 Ni-Cu-Zn 페라이트 막(159, 도 18a 참조)을 형성한다.
스퍼터링 조건을 하기에 설명한다.
타겟 : Ni-Cu-Zn
아르곤 압력 : 10 내지 100 밀리토르
반응 온도 : 150˚C
RF 전력 : 1 KW
관통 구멍은 박막 집적 회로 칩(152)의 출력 전극(153)과 일치하는 페라이트 막(159)에 형성된다(도 18a).
계속해서, 인덕터의 도전 재료층으로서 Al 이 Al 층(156)을 형성하도록 마스크-스퍼터링에 의해 침착되며, 또한 박막 집적 회로의 출력 전극(153)과 도전층(156)은 서로 접속된다(도 18b 참조).
유사하게, 박막 프로세스를 사용할 때, 다른 Ni-Cu- Zn 페라이트 막(159')과 다른 유전층(156')은 적층형 박막 인덕터(158)를 제공하도록 형성되어 있다(도 18c 참조).
이후, 필요에 따라, 적층형 박막 캐패시터가 박막 인덕터(158)상에 형성될 수 있다.
예컨대, 유전 재료로서 TiO2를 이용한 마스크-스퍼터링을 실행하는 경우에 박막 형성 조건은 하기에 설명한다.
진공도 : 0.01 Torr
기판 온도 : 200˚C
소스 온도 : 1500˚C
TiO2막이 이들 조건하에서 형성된 후에 Al 은 마스크-스퍼터링을 거치는데 이는 유전막으로서 적층되어 도 17에 도시된 바와같이 박막 집적 캐패시터(157)를 형성한다.
본 발명에서, 각 수동 소자가, 박막 집적 회로가 형성된 기판상에 형성된 적층 부분으로서 마스크-스퍼터링 등과 같은 박막 프로세스에 의해 형성되기 때문에, 반응 조건을 변화시킬 수 있어서 제조가 용이하다. 다중층 제조시에 가열 처리는 스퍼터링 프로세스와 동시에 이뤄진다. 따라서, 영향을 줄이기 위해서, 적층형 층의 수는 총 10 또는 그 이하가 양호하다.
본 발명의 구조로, 박막 집적 회로 칩이 형성된 기판상에 형성된 적층 부분이 박막 프로세스에 의해 완전히 수행되기 때문에, 종래의 후막 형성 방법에서의 고온으로 인한 굽는 프로세스와 같은, 기판에 대한 고온 열프로세스를 수행할 필요가 없다.
그 결과, 박막 집적 회로가 굽는 것으로 인해 형성된 기판과 수축된 적층체 사이의 열팽창계수 차이로 인해 발생된 악영향은 없다.
더욱이 박막 집적 회로의 형성 후에 고온 프로세스가 필요없기 때문에, 수소첨가가 용이하며, 소자 특성은 가열에 의해 악영향을 받지 않는다.
더욱더 박막 형성법에 의해 제조된 적층 부분이 종래의 후막 형성법에 의해 제조된 것보다 얇으며, 컴포넌트 크기가 줄어들고 콤팩트화된다. IC 칩의 사이즈가 수지 몰드의 사이즈에 따라 결정되기 때문에, 수지 몰드는 전체로서 집적화되고, 따라서 사이즈가 작아진다.
또한, 적층 부분의 도전 재료로서, 저렴한 Al이 비싼 Pd 대신에 사용될 수 있고, 이러한 관점에서 박막 집적 회로 컴포넌트는 비용이 저렴해진다.
본 발명의 정신과 첨부한 특허청구의 범위내에서 다양한 변경이 이뤄질 수 있다는 것은 당업자에게 명백할 것이다.

Claims (28)

  1. 기판 위쪽에 적어도 하나의 박막 트랜지스터를 포함하는 박막형 집적 회로를 형성하는 단계와,
    상기 박막형 집적 회로 위쪽에 교대로 자성 재료를 포함하는 페이스트(paste)를 형성하고 전극 재료를 포함하는 페이스트를 형성하는 단계, 및
    적층형 수동 회로 소자를 구성하기 위해 상기 페이스트를 굽는 단계를 포함하는 혼성 집적 회로 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 위쪽에 적어도 하나의 박막 트랜지스터를 포함하는 박막형 집적 회로를 형성하는 단계와,
    상기 박막형 집적 회로 위쪽에 교대로 유전 재료를 포함하는 페이스트를 형성하고 전극 재료를 포함하는 페이스트를 형성하는 단계, 및
    적층형 수동 회로 소자를 구성하기 위해 상기 페이스트를 굽는 단계를 포함하는 혼성 집적 회로 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판 위쪽에 적어도 하나의 박막 트랜지스터를 포함하는 박막형 집적 회로를 형성하는 단계와,
    상기 박막형 집적 회로 위에 리플로우 층(reflow layer)을 형성하는 단계와,
    상기 박막형 집적 회로 위쪽에 교대로 자성 재료를 포함하는 페이스트를 형성하고 전극 재료를 포함하는 페이스트를 형성하는 단계, 및
    적층형 수동 회로 소자를 구성하기 위해 상기 페이스트를 굽는 단계를 포함하는 혼성 집적 회로 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판 위쪽에 적어도 하나의 박막 트랜지스터를 포함하는 박막형 집적 회로를 형성하는 단계와,
    상기 박막형 집적 회로 위에 리플로우 층을 형성하는 단계와,
    상기 박막형 집적 회로 위쪽에 교대로 유전 재료를 포함하는 페이스트를 형성하고 전극 재료를 포함하는 페이스트를 형성하는 단계, 및
    적층형 수동 회로 소자를 구성하기 위해 상기 페이스트를 굽는 단계를 포함하는 혼성 집적 회로 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 기판 위쪽에 적어도 하나의 박막 트랜지스터를 포함하는 박막형 집적 회로를 형성하는 단계와,
    상기 박막형 집적 회로 위에 리플로우 층을 형성하는 단계와,
    상기 리플로우 층위에 수소 도입 수단을 제공하는 단계와,
    상기 박막형 집적 회로 위쪽에 교대로 자성 재료를 포함하는 페이스트를 형성하고 전극 재료를 포함하는 페이스트를 형성하는 단계, 및
    적층형 수동 회로 소자를 구성하기 위해 상기 페이스트를 굽는 단계를 포함하는 혼성 집적 회로 제조 방법.
  20. 제 1 항 또는 제 9 항 또는 제 19 항에 있어서, 상기 자성 재료는 아연 도금 페라이트, Mn-Zn 페라이트, Ni-Cu-Zn 페라이트, 및 산화철 페라이트로 구성되는 군으로부터 선택되는 페라이트를 포함하는 혼성 집적 회로 제조 방법.
  21. 삭제
  22. 삭제
  23. 제 1 항 또는 제 9 항 또는 제 19 항에 있어서, 상기 굽는 단계는 800과 1000℃ 사이의 온도에서 행해지는 혼성 집적 회로 제조 방법.
  24. 기판 위쪽에 적어도 하나의 박막 트랜지스터를 포함하는 박막형 집적 회로를 형성하는 단계와,
    상기 박막형 집적 회로 위에 리플로우 층을 형성하는 단계와,
    상기 리플로우 층위에 수소 도입 수단을 제공하는 단계와,
    상기 박막형 집적 회로 위쪽에 교대로 유전 재료를 포함하는 페이스트를 형성하고 전극 재료를 포함하는 페이스트를 형성하는 단계, 및
    적층형 수동 회로 소자를 구성하기 위해 상기 페이스트를 굽는 단계를 포함하는 혼성 집적 회로 제조 방법.
  25. 제 5 항 또는 제 14 항 또는 제 24 항에 있어서, 상기 유전 재료는 티탄 바륨, 알루미나, 산화티탄으로 구성되는 군으로부터 선택되는 것인 혼성 집적 회로 제조 방법.
  26. 제 1 항 또는 제 5 항 또는 제 9 항 또는 제 14 항 또는 제 19 항 또는 제 24 항에 있어서, 상기 기판은 수정, 사파이어, 및 알루미나로 구성되는 군으로부터 선택되는 것인 혼성 집적 회로 제조 방법.
  27. 제 9 항 또는 제 14 항 또는 제 19 항 또는 제 24 항에 있어서, 상기 리플로우 층은 인 규산염 유리, 붕소-인 규산염 유리, 비도핑된 규산염 유리-인 규산염 유리 및 붕소 규산염 유리로 구성된 군으로부터 선택된 재료를 포함하는 혼성 집적 회로 제조 방법.
  28. 제 5 항 또는 제 14 항 또는 제 24 항에 있어서, 상기 굽는 단계는 800과 950℃ 사이의 온도에서 행해지는 혼성 집적 회로 제조 방법.
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