JPH11176691A - 積層チップ電子部品の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 容易に素体の端面のみに外部端子電極を形成
できると共に製造工程の削減を図れる積層チップ電子部
品の製造方法を提供する。 【解決手段】 ビアホール１７ａ，１７ｂと内部電極１
１ａ，１１ｂを形成した絶縁材料からなる素体シート１
４ａ，１４ｂと、導電材料からなる外電シート１５ａ，
１５ｂ及びビアホール１７ａを形成した絶縁材料からな
るダミーシート１６を積層・圧着し、脱バインダ処理を
行った後、これを焼成して積層チップコンデンサを作成
する。これにより、外電シート１５ａ，１５ｂ自体が外
部端子電極になるので、素体の対向する２つの端面のみ
に極めて容易に外部端子電極を形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積層チップ電子部
品の製造方法に関し、特に内部導体と共に端面のみに容
易に外部端子電極を形成できる積層チップ電子部品の製
造方法に関するものである。

【０００２】

【従来の技術】近年、積層チップ電子部品においては、
従来にも増してより小型化、高性能化が要求されてい
る。

【０００３】例えば、積層チップコンデンサでは、材料
の高誘電率化、シートの薄層化が必要とされているが、
現段階では、双方とも限界が見えてきている。そこで、
これまでの構造（以下、横積層型と称する）と異なる縦
積層型の積層チップコンデンサが提案されている。

【０００４】これまでの横積層型の積層チップコンデン
サ２０は、図２の側面断面図に示すように、表面に内部
電極２１を形成した絶縁体シート２２を積層して素体２
３を形成し、素体２３の両端部には交互に内部電極２１
に導電接続される一対の外部端子電極２４を塗布形成し
たものである。この場合、内部電極２１の面と外部端子
電極２４の端面はほぼ垂直になる。

【０００５】これに対して、縦積層型の積層チップコン
デンサ３０は、図３の平断面図に示すように、表面に内
部電極３１を形成すると共にビアホール３２を形成した
絶縁体シート３３を積層して素体３４を形成する。さら
に、積層方向の両端部、即ち最上端部及び最下端部に一
対の外部端子電極３５を塗布形成したものである。

【０００６】ここで、内部電極３１は一層おきにビアホ
ール３２を介して導電接続され、最上層の内部電極３１
はビアホール３２を介して一方の外部端子電極３５に導
電接続され、最下層の内部電極３１はビアホール３２を
介して他方の外部端子電極３５に導電接続されている。
この場合、内部電極３１の面と外部端子電極３５の端面
はほぼ平行になる。

【０００７】前者の通常の構造（横積層型）では、素体
２３の６面全てに対して内部電極２１から最低５０μｍ
のマージンＭを取る必要があるので、素体２３のサイズ
を固定した場合、得られる最大容量には自ら制限が出て
くる。しかし後者の縦積層型の場合は、外部端子電極３
５の端面近傍まで内部電極３１を形成することができる
ので、同じサイズの素体の場合は横積層型よりも大きな
最大容量を得ることができる。

【０００８】一方、近年の高周波部品の需要の高まりに
より、より高い共振周波数（ｆ₀ ）を持つ積層インダク
タが求められている。また、このような高周波部品にお
いては、部品の非対称性によって共振周波数等の実装特
性に変化があるため、マーカーによる識別が必要不可欠
であった。

【０００９】即ち、これまでの横積層型の積層チップイ
ンダクタ４０は、図４の側面断面図に示すように、表面
に内部導体４１及びビアホールを形成した絶縁体シート
４２を積層し、ビアホールによって内部導体４１を螺旋
状に導電接続した素体４３を形成し、素体４３の両端部
には螺旋状に接続された内部導体４１からなるコイル導
体の両端に導電接続される一対の外部端子電極４４を塗
布形成したものである。

【００１０】この場合、内部導体４１の面と外部端子電
極４４の端面はほぼ垂直になる。また、印刷基板などへ
の実装の際に、基板に対して内部導体４１の面が平行に
なる場合と垂直になる場合とでは、内部導体４１に対す
る基板上の導体パターンの影響が変わり、特性に違いが
生じていた。このため、部品自体にマークを付けて内部
電極面の方向を認識できるようにしなければならなかっ
た。

【００１１】しかし、部品自体にマーカーを付けた場合
は、テーピングやマウンティング時にマーカーを認識し
て方向選別をする必要があり、生産性を著しく落とすな
どの不具合があった。

【００１２】従って市場では、方向性の無い高周波対応
部品が求められるようになった。そこで、これらの要求
を実現するために、外部電極端面と平行な方向に内部電
極パターンを形成した構造（縦積層型）が知られてい
る。

【００１３】縦積層型の積層チップインダクタ５０は、
図５の平断面図に示すように、表面に内部導体５１を形
成すると共にビアホールを形成した絶縁体シート５２を
積層して素体５３を形成し、積層方向の両端部に一対の
外部端子電極５４を塗布形成したものである。

【００１４】ここで、内部導体５１はビアホールを介し
て螺旋状に導電接続され、これによって形成されるコイ
ル導体の両端のそれぞれがビアホールを介して外部端子
電極５４に導電接続されている。この場合、内部導体５
１の面と外部端子電極５４の端面はほぼ平行になる。

【００１５】このような縦積層型は、印刷基板などへの
実装の際に、基板に対して内部導体５１の面が常に垂直
になるので、内部導体５１に対する基板上の導体パター
ンの影響は実装状態によって変わることが無く、特性に
違いを生じることが無い。

【００１６】

【発明が解決しようとする課題】しかしながら、前述し
た従来の縦積層型の積層チップコンデンサ（図３参照）
では、外部端子電極３５が素体３４の端面と端面近傍の
４つの側面に形成されるため、素体３４の側面に形成さ
れた外部端子電極３５と他極側の内部電極３１層が重な
る領域があるので、この間に浮遊容量が生じてしまい、
内部電極３１の数と実際の容量値との相関性が悪くなっ
て、所望の設計が難いという問題があった。

【００１７】一方、前述した従来の縦積層型の積層チッ
プインダクタ（図５参照）においては、上記コンデンサ
のときと同様に、外部端子電極５４の寸法によって、内
部導体５１と外部端子電極５４との間に浮遊容量が発生
し、共振周波数（ｆ₀ ）を下げてしまうという問題があ
った。

【００１８】そこでこれらの問題を解決すべく、素体３
４，５４の側面を除く端面のみに外部端子電極３５，５
４を塗布する方法等も検討されているが、外部電極塗布
機に対する条件設定が難しく、素体３４，５３とこれに
塗布した外部端子電極との間に空孔が入りやすい、さら
には素体３４と外部端子電極との間の高い密着強度が得
難い等の問題を生じ、安定した外部電極塗布を行うのに
は困難を伴っていた。

【００１９】また、この場合の外部端子電極の作成は、
焼成後の積層チップにターミネータ等で導電ペーストを
塗布し、乾燥、焼き付けを行うしかなく、積層チップ電
子部品の製造における工程リードタイムを長くしてしま
っていた。このことは、ごく一般的な横積層構造の積層
コンデンサについても同様であった。

【００２０】本発明の目的は上記の問題点に鑑み、容易
に素体の端面のみに外部端子電極を形成できると共に製
造工程の削減を図れる積層チップ電子部品の製造方法を
提供することにある。

【００２１】

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、電子素子を構成する内部導
体を有する積層素体と、該素体の積層構造における上層
部或いは下層部の少なくとも一方に相当する素体端面に
形成された外部端子電極とを備え、前記電子素子の端子
が前記外部端子電極に接続されている積層チップ電子部
品の製造方法において、電子素子を構成する内部導体が
表面に形成された絶縁体シートからなる素体シートを複
数積層する工程と、導電体シートからなる外部電極シー
トを、前記積層した素体シートの最上層或いは最下層の
少なくとも一方に積層する工程と、前記素体シート及び
外部電極シートを積層してなる積層体を焼成する工程と
を有し、前記外部電極シートによって前記焼成終了時に
外部端子電極が形成されている積層チップ電子部品の製
造方法を提案する。

【００２２】該積層チップ電子部品の製造法方によれ
ば、前記素体シートを複数積層することにより、これら
の素体シートに形成された内部導体によってコンデンサ
或いはインダクタ等の電子素子が形成され、該電子素子
の端子はビアホール等を介して外部電極シートに導電接
続される。また、前記積層体を焼成した時点で、前記外
部電極シートによって外部端子電極が形成される。さら
に、前記外部電極シート自体が導体であるので、外部端
子電極を端面のみに形成可能となる。

【００２３】また、請求項２では、電子素子を構成する
内部導体を有する積層素体と、該素体の積層構造におけ
る上層部或いは下層部の少なくとも一方に相当する素体
端面に形成された外部端子電極とを備え、前記電子素子
の端子が前記外部端子電極に接続されている積層チップ
電子部品の製造方法において、電子素子を構成する内部
導体が表面に形成された絶縁体シートからなる素体シー
トを複数積層する工程と、表面に外部電極用導体を一つ
以上形成すると共に接続用ビアホールを形成した絶縁体
シートからなる外部電極シートを、外部電極用導体の全
面が露出するように、前記積層した素体シートの最上層
或いは最下層の少なくとも一方に積層する工程と、前記
素体シート及び外部電極シートを積層してなる積層体を
焼成する工程とを有し、前記外部電極用導体によって前
記焼成終了時に外部端子電極が形成されている積層チッ
プ電子部品の製造方法を提案する。

【００２４】該積層チップ電子部品の製造法方によれ
ば、前記素体シートを複数積層することにより、これら
の素体シートに形成された内部導体によってコンデンサ
或いはインダクタ等の電子素子が形成され、該電子素子
の端子はビアホール等を介して外部電極シートに形成さ
れた外部電極用導体に導電接続される。また、前記積層
体を焼成した時点で、前記外部電極シートに形成された
外部電極用導体によって外部端子電極が形成される。さ
らに、前記外部電極用導体は、前記外部電極シートの表
面に形成されているので、外部端子電極を端面のみに形
成可能となる。

【００２５】また、請求項３では、電子素子を構成する
内部導体を有する積層素体と、該素体の積層構造におけ
る上層部或いは下層部の少なくとも一方に相当する素体
端面に形成された外部端子電極とを備え、前記電子素子
の端子が前記外部端子電極に接続されている積層チップ
電子部品の製造方法において、電子素子を構成する内部
導体が表面に形成された絶縁体シートからなる素体シー
トを複数積層する工程と、前記素体シートを積層してな
る積層体を形成する工程と、該積層体の最上面或いは最
下面の少なくとも一方に導電ペーストによって外部電極
用導体を印刷する工程と、該端面に外部電極用導体を印
刷した積層体を焼成する工程とを有し、前記外部電極用
導体によって前記焼成終了時に外部端子電極が形成され
ている積層チップ電子部品の製造方法を提案する。

【００２６】該積層チップ電子部品の製造法方によれ
ば、前記素体シートを複数積層して積層体を形成するこ
とにより、これらの素体シートに形成された内部導体に
よってコンデンサ或いはインダクタ等の電子素子が形成
される。また、前記積層体の最上面或いは最下面の少な
くとも一方に導電ペーストによって外部電極用導体を印
刷することにより、前記電子素子の端子がビアホール等
を介して前記外部電極用導体に導電接続される。また、
前記積層体を焼成した時点で、前記外部電極用導体によ
って外部端子電極が形成される。さらに、前記外部電極
用導体は、前記積層体の最上面或いは最下面の少なくと
も一方の面に形成されているので、外部端子電極を端面
のみに形成可能となる。

【００２７】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、本発明の第１の実施形態
における縦積層型の積層チップコンデンサを示す平断面
図、図６はその分解斜視図である。図において、１０は
積層チップコンデンサで、互いに平行な複数の内部電極
１１ａ，１１ｂを有する素体１２と、内部電極面に対し
て平行に素体１２の対向する２つの端面に形成された外
部端子電極１３ａ，１３ｂとから構成されている。

【００２８】素体１２は、図６に示すように、表面に内
部電極１１ａ，１１ｂを形成した絶縁材料からなる素体
シート１４ａ，１４ｂ、導電材料からなる外電シート１
５ａ，１５ｂ及び絶縁材料からなるダミーシート１６を
積層して形成されている。これらの各シート１４ａ，１
４ｂ，１５ａ，１５ｂ，１６は厚さ５０μｍを有する長
方形状をなしている。

【００２９】積層順序は図６に示すように、最下層を外
電シート１５ｂとして、この上に素体シート１４ｃが積
層され、次いで素体シート１４ｂ及び素体シート１４ａ
が交互に所定枚数積層され、さらにこの上にダミーシー
ト１６及び外電シート１５ａが積層されている。

【００３０】また、素体シート１４ａ，１４ｂに形成さ
れている内部電極１１ａ，１１ｂは、それぞれシート縁
から所定間隔をあけて、素体側面に露出しないように形
成されている。さらに、内部電極１１ａ，１１ｂは互い
にシートの長手方向にややずらして形成され、素体シー
ト１４ａ，１４ｂ及びダミーシート１６には、複数の内
部電極１１ａを外電シート１５ａに導電接続するための
ビアホール１７ａと、複数の内部電極１１ｂを外電シー
ト１５ｂに導電接続するためのビアホール１７ｂが形成
されている。

【００３１】前述した積層チップコンデンサは、次のよ
うにして製造した。まず、チタン酸バリウム材１００重
量％に対して、ポリビニルブチラール（ＰＶＢ）１０重
量％、溶剤５０重量％を添加したセラミックスラリーを
作成し、ボールミルで１５時間攪拌後、ドクターブレー
ド法により５０μｍ厚のグリーンシート（素体シート１
４ａ，１４ｂ，１４ｃ）を得た。

【００３２】また、銀粉１００重量％に対して、ＰＶＢ
１２重量％、ガラスフリット５重量％、溶剤５０重量％
を添加して、素体シート同様にして５０μｍ厚のグリー
ンシート（外電シート１５ａ，１５ｂ）を得た。

【００３３】このように作成した素体シート１４ａ，１
４ｂ，１４ｃに、孔空け（ビアホールの形成）処理を行
った後、導体ペーストを用いて内部電極１１ａ，１１ｂ
の印刷を行い、通常の縦積層型のチップを作成する工程
と同様の工程で焼成までの処理を行った。

【００３４】即ち、素体シート１４ａ，１４ｂ，１４
ｃ、外電シート１５ａ，１５ｂ及びダミーシート１６を
前述した順序で積層した後、これを圧着し、チップ単位
に切断して脱バインダ処理を行った後、これを焼成し
た。ここまでの処理で、積層チップコンデンサが完成す
る。尚、必要に応じて外電シート１５ａ，１５ｂにメッ
キ処理を施しても良い。また、ここでは１枚のシートに
はマトリクス状に複数のチップに対応する内部電極及び
ビアホールを形成し、積層後にこれを切断することによ
り、一度に複数の積層チップコンデンサを製造してい
る。

【００３５】前述の製造方法によれば、外電シート１５
ａ，１５ｂ自体が外部端子電極１３ａ，１３ｂになるの
で、素体１２の対向する２つの端面のみに極めて容易に
外部端子電極１３ａ，１３ｂを形成することができる。

【００３６】また、外部端子電極１３ａ，１３ｂが導電
材料からなる外電シート１５ａ，１５ｂから形成される
ので、外部端子電極１３ａ，１３ｂの質としては、従来
のようにチップを焼成した後に導電ペーストを塗布した
場合に比べて、外部端子電極１３ａ，１３ｂが確実に素
体１２と一体化し、素体１２との密着性が向上すると共
に空孔の発生等の問題も少なくなる。

【００３７】さらには、素体１２の側面に外部端子電極
が形成されないため、外部端子電極１３ａ，１３ｂと内
部電極１１ａ，１１ｂとの間に発生する浮遊容量が少な
くなるので、設計変更による容量値の変化が予想しやす
くなる。

【００３８】また、従来の外部端子電極形成工程、即ち
焼成後のチップに対する導電ペーストの塗布工程及びこ
の焼き付け工程を全て省略できるので、工程設備への投
資を削減できると共に、製品の製造に要する時間を短く
することができる。

【００３９】また、前述のように素体１２の端面のみに
外部端子電極１３ａ，１３ｂを形成することにより、図
７に示すように、積層チップコンデンサ１０を回路基板
６１等への実装するときに、従来例に比べて外部端子電
極１３ａ，１３ｂ部分の半田６２の盛り上がりが少なく
なるため、回路基板６１上に形成されている印刷配線ラ
インやランド等の導体パターン６３の間隔を狭めること
ができ、電子機器小型化のための有用な手法となり得
る。尚、図８は従来例の縦積層型チップコンデンサ３０
（図３に示したもの）を回路基板６１に実装したときの
状態を示す図であり、図７に示す本願実施例との違いは
明らかである。

【００４０】次に、前述した方法によって製造した縦積
層型の積層チップコンデンサと従来例の縦積層型のチッ
プコンデンサ（図３に示したもの）との比較結果を述べ
る。

【００４１】ここでは、内部電極の層数を５，１０，１
５，２０，２５層とした積層チップコンデンサを実施例
及び従来例それぞれ１００個づつ作成し、それぞれの容
量値の平均値を求め、理論値と比較した。この比較結果
を図９に示す。

【００４２】図において、縦軸は容量値を、横軸は内部
電極層数をそれぞれ表し、またＡは実施例の測定平均
値、Ｂは従来例の測定平均値を、またＣは理論値をそれ
ぞれ示している。

【００４３】本願実施例Ａでは内部電極層数が５層のと
きは１．６ｎＦ、１０層のときは３．３ｎＦ、１５層の
ときは５．２ｎＦ、２０層のときは７．１ｎＦ、２５層
のときは１０．０ｎＦであり、従来例Ｂでは内部電極層
数が５層のときは３．０ｎＦ、１０層のときは４．１ｎ
Ｆ、１５層のときは５．５ｎＦ、２０層のときは７．２
ｎＦ、２５層のときは１０．１ｎＦであった。

【００４４】また、理論値は、内部電極層数が５層のと
きは１．２ｎＦ、１０層のときは３．１ｎＦ、１５層の
ときは５．１ｎＦ、２０層のときは７．１ｎＦ、２５層
のときは１０．０ｎＦである。

【００４５】この比較実験の結果からも明らかなよう
に、本実施形態の積層チップコンデンサでは、ほぼ理論
値通りの容量が得られており、従来例のコンデンサに比
較して、浮遊容量を低減できたことがわかる。

【００４６】次に、本発明の第２の実施形態を説明す
る。第２の実施形態では、第１の実施形態と同様の縦積
層型の積層チップコンデンサを製造する際に外部端子電
極を印刷法を用いて形成した。即ち、第２の実施形態に
おける積層チップコンデンサの平断面図は、図１に示し
た第１の実施形態のものと同じであり、製造方法のみが
異なる。

【００４７】第２の実施形態では次のようにして縦積層
型の積層チップコンデンサを製造した。まず、チタン酸
バリウム材１００重量％に対して、ポリビニルブチラー
ル（ＰＶＢ）１０重量％、溶剤５０重量％を添加したセ
ラミックスラリーを作成し、ボールミルで１５時間攪拌
後、ドクターブレード法により５０μｍ厚のグリーンシ
ート（素体シート１４ａ，１４ｂ，１４ｃ）を得た。

【００４８】また、銀粉１００重量％に対して、エチル
セルロース１５重量％、ガラスフリット５重量％、溶剤
２０重量％を添加したものを３本ロールで５時間分散し
て、外部電極印刷ペーストを作成した。

【００４９】このように作成した素体シート１４ａ，１
４ｂ，１４ｃに、孔空け（ビアホールの形成）処理を行
った後、導体ペーストを用いて内部電極１１ａ，１１ｂ
の印刷を行い、素体シート１４ａ，１４ｂ，１４ｃ及び
ダミーシート１６を積層した後、これを圧着して積層体
を形成した。

【００５０】次いで、積層体の最上層及び最下層の端面
に全体に外部電極ペーストを印刷した。この印刷はスク
リーン印刷法によって行い、１回に付き２０μｍの膜厚
を形成する印刷を５回繰り返して、一端面における外部
電極ペースト全体の厚さを１００μｍとした。

【００５１】この後、外部電極ペーストを印刷した積層
体をチップ単位に切断して脱バインダ処理を行い、さら
にこれを焼成した。ここまでの処理で、積層チップコン
デンサが完成する。

【００５２】尚、必要に応じて外部端子電極１３ａ，１
３ｂにメッキ処理を施しても良い。また、ここでは１枚
のシートにはマトリクス状に複数のチップに対応する内
部電極及びビアホールを形成し、積層後にこれを切断す
ることにより、一度に複数の積層チップコンデンサを製
造している。

【００５３】次に、前述した方法によって製造した縦積
層型の積層チップコンデンサの容量値の測定結果を述べ
る。

【００５４】ここでは、第１の実施形態における実施例
と同様に内部電極の層数を５，１０，１５，２０，２５
層とした積層チップコンデンサを１００個づつ作成し、
それぞれの容量値の平均値を求めた。この測定結果を図
１０に示す。図において、縦軸は容量値を、横軸は内部
電極層数をそれぞれ表している。

【００５５】この測定結果では、内部電極層数が５層の
ときは１．８ｎＦ、１０層のときは３．５ｎＦ、１５層
のときは５．５ｎＦ、２０層のときは７．１ｎＦ、２５
層のときは１０．０ｎＦであり、第１の実施形態とほぼ
同じ結果が得られた。

【００５６】前述した第２の実施形態における製造方法
によっても、素体１２の対向する２つの端面のみに極め
て容易に外部端子電極１３ａ，１３ｂを形成することが
でき、従来のようにチップを焼成した後に導電ペースト
を塗布した場合に比べて、外部端子電極１３ａ，１３ｂ
が確実に素体１２と一体化し、素体１２との密着性が向
上すると共に空孔の発生等の問題も少なくなる。

【００５７】また、素体１２の側面に外部端子電極が形
成されないため、外部端子電極１３ａ，１３ｂと内部電
極１１ａ，１１ｂとの間に発生する浮遊容量が少なくな
るので、設計変更による容量値の変化が予想しやすくな
る。

【００５８】さらに、積層チップコンデンサ１０を回路
基板等への実装するときに、従来例に比べて外部端子電
極１３ａ，１３ｂ部分の半田の盛り上がりが少なくなる
ため、回路基板上に形成されている印刷配線ラインやラ
ンド等の導体パターンの間隔を狭めることができ、電子
機器小型化のための有用な手法となり得る。

【００５９】尚、第２の実施形態では、積層体を形成し
た後に、この積層体に外部電極ペーストを印刷したが、
素体シート１４ａ，１４ｂ，１４ｃと同様に、ビアホー
ルを形成し且つ外部電極ペーストを印刷した絶縁材料シ
ートを、外部電極ペースト印刷面が端面になるように素
体シート１４ａ，１４ｂ，１４ｃと共に積層して、これ
を圧着し、チップ単位に切断して脱バインダ処理を行っ
た後に焼成してもよい。

【００６０】また、端面に形成した外部端子電極１３
ａ，１３ｂの形状は、チップの端面全面を覆ったものが
一般的であるが、特に制限があるわけではなく、図１１
乃至図２０に示すように、用途によって外部端子電極１
３ａ，１３ｂの形状を変えても良い。実施する際には、
第１の実施形態では、外部電極シートに適当なカットを
入れる、また第２の実施形態においては目的の形状に合
うようなスクリーンパターンを形成することで容易に所
望の形状を作成することができる。

【００６１】また、上記の第１及び第２の実施形態で
は、基本的にシート法及びスクリーン印刷法を前提とし
て述べたが、スラリービルド法に対しても全く同様に応
用でき、実際効果も同様であることを確認済みである。

【００６２】次に、本発明の第３の実施形態を説明す
る。図２１は、第３の実施形態における縦積層型の積層
チップコンデンサを示す平断面図である。第３の実施形
態では、図２１に示すように、第１及び第２の実施形態
とは外部端子電極の形成位置を変え、素体の一方の端面
に異なる２つの外部端子電極を形成した。

【００６３】図２１において、７０は縦積層型の積層チ
ップコンデンサで、素体７１の内部には複数の内部電極
７２ａ，７２ｂが所定間隔をあけて並設され、内部電極
７２ａ，７２ｂの面に対して平行になるように、素体７
１の一端面に２つの外部端子電極７３ａ，７３ｂが形成
されている。さらに、一方の外部端子電極７３ａはビア
ホール７４ａを介して複数の内部電極７２ａに導電接続
され、他方の外部端子電極７３ｂはビアホール７４ｂを
介して複数の内部電極７２ｂに導電接続されている。

【００６４】この構成の積層チップコンデンサの製造方
法は前述した第２の実施形態の製造方法と同様であり、
素体シート及びダミーシートへのビアホールの形成位
置、及び外部電極ペーストの印刷位置が異なるだけであ
る。

【００６５】第３の実施形態によっても、第２の実施形
態と同じ効果を得ることができる。さらに、第３の実施
形態の積層チップコンデンサ７０を回路基板に実装する
と、図２２に示すようになり、第１及び第２の実施形態
の場合に比べて、さらに実装スペースを削減することが
でき、電子機器の小型を図ることができる。

【００６６】次に、本発明の第４の実施形態を説明す
る。第４の実施形態では、前述した第１の実施形態にお
ける製造方法を縦積層型の積層チップインダクタの製造
に応用した。

【００６７】図２３は、第４の実施形態における縦積層
型の積層チップインダクタを示す側面断面図、図２４は
その分解斜視図である。図において、８０は積層チップ
インダクタで、複数のＬ字型内部導体８１ａ，８１ｂを
有する素体８２と、内部導体面に対して平行に素体８２
の対向する２つの端面に形成された外部端子電極８３
ａ，８３ｂとから構成されている。

【００６８】素体８２は、図２４に示すように、表面に
内部導体８１ａ，８１ｂを形成した絶縁材料からなる素
体シート８４ａ，８４ｂ、導電材料からなる外電シート
８５ａ，８５ｂ及び絶縁材料からなるダミーシート８６
を積層して形成されている。これらの各シート１４ａ，
１４ｂ，１５ａ，１５ｂ，１６は厚さ５０μｍを有する
正方形状をなしている。

【００６９】積層順序は図２４に示すように、最下層を
外電シート８５ｂとして、この上に素体シート８４ｂ及
び素体シート８４ａが交互に所定枚数積層され、さらに
この上にダミーシート８６及び外電シート８５ａが積層
されている。

【００７０】また、素体シート８４ａ，８４ｂに形成さ
れている内部導体８１ａ，８１ｂは、ビアホールを８７
を介して螺旋状に導電接続されている。さらに、最下層
の素体シート８４ｂ及びダミーシート８６に形成された
ビアホール８７によって、螺旋状に接続された内部導体
の８１ａ，８１ｂの両端が外電シート８５ａ，８５ｂに
導電接続されている。

【００７１】前述した積層チップインダクタ８０は、次
のようにして製造した。まず、フェライト材１００重量
％に対して、ポリビニルブチラール（ＰＶＢ）１０重量
％、溶剤５０重量％を添加したセラミックスラリーを作
成し、ボールミルで１５時間攪拌後、ドクターブレード
法により５０μｍ厚のグリーンシート（素体シート８４
ａ，８４ｂ）を得た。

【００７２】また、銀粉１００重量％に対して、ＰＶＢ
１２重量％、ガラスフリット５重量％、溶剤５０重量％
を添加して、素体シート同様にして５０μｍ厚のグリー
ンシート（外電シート８５ａ，８５ｂ）を得た。

【００７３】このように作成した素体シート８４ａ，８
４ｂに、孔空け（ビアホールの形成）処理を行った後、
導体ペーストを用いて内部導体８１ａ，８１ｂの印刷を
行い、通常の縦積層型のチップを作成する工程と同様の
工程で焼成までの処理を行った。

【００７４】即ち、素体シート８４ａ，８４ｂ、外電シ
ート８５ａ，８５ｂ及びダミーシート８６を前述した順
序で積層した後、これを圧着し、チップ単位に切断して
脱バインダ処理を行った後、これを焼成した。ここまで
の処理で、積層チップコンデンサ８０が完成する。

【００７５】尚、必要に応じて外電シート８５ａ，８５
ｂにメッキ処理を施しても良い。また、ここでは１枚の
シートにはマトリクス状に複数のチップに対応する内部
導体及びビアホールを形成し、積層後にこれを切断する
ことにより、一度に複数の積層チップインダクタを製造
している。

【００７６】前述の製造方法によれば、外電シート８５
ａ，８５ｂ自体が外部端子電極８３ａ，８３ｂになるの
で、素体８２の対向する２つの端面のみに、極めて容易
に外部端子電極８３ａ，８３ｂを形成することができ
る。

【００７７】また、外部端子電極８３ａ，８３ｂが導電
材料からなる外電シート８５ａ，８５ｂから形成される
ので、外部端子電極８３ａ，８３ｂの質としては、従来
のようにチップを焼成した後に導電ペーストを塗布した
場合に比べて、外部端子電極８３ａ，８３ｂが確実に素
体８２と一体化し、素体８２との密着性が向上すると共
に空孔の発生等の問題も少なくなる。

【００７８】さらには、素体８２の側面に外部端子電極
が形成されないため、外部端子電極８３ａ，８３ｂと内
部導体８１ａ，８１ｂとの間に発生する浮遊容量が少な
くなり、共振周波数ｆ₀ が高周波側へずれるので、部品
としては従来よりも高い周波数領域まで使用可能とな
る。

【００７９】また、従来の外部端子電極形成工程、即ち
焼成後のチップに対する導電ペーストの塗布工程及びこ
の焼き付け工程を全て省略できるので、工程設備への投
資を削減できると共に、製品の製造に要する時間を短く
することができる。

【００８０】また、前述のように素体８２の端面のみに
外部端子電極８３ａ，８３ｂを形成することにより、図
７を用いて説明した積層チップコンデンサ１０のときと
同様に、積層チップインダクタ８０を回路基板等への実
装するときに、従来例に比べて外部端子電極８３ａ，８
３ｂ部分の半田の盛り上がりが少なくなるため、回路基
板上に形成されている印刷配線ラインやランド等の導体
パターンの間隔を狭めることができ、電子機器小型化の
ための有用な手法となり得る。

【００８１】次に、前述した方法によって製造した縦積
層型の積層チップインダクタと従来例の縦積層型のチッ
プインダクタ（図５に示したもの）との比較結果を述べ
る。

【００８２】ここでは、本実施形態における実施例と従
来例において、同形状、同じ大きさ、同じ内部導体を有
する素体を形成し、外部端子電極のみが異なったものを
作成して、それぞれのインダクタンス値と共振周波数を
測定した。

【００８３】この測定の結果、実施例の積層チップイン
ダクタではインダクタンス値が０．４６６μＨ、共振周
波数が１７２ＭＨｚであり、従来例の積層インダクタン
スではインダクタンス値が０．４６８μＨ、共振周波数
が１４９ＭＨｚであった。

【００８４】従って、本実施形態によれば、従来例に対
して、共振周波数を１０％以上高周波側に移行でき、高
周波対応部品としての改善が達成できた。

【００８５】次に、本発明の第５の実施形態を説明す
る。第５の実施形態では、第４の実施形態と同様の縦積
層型チップインダクタを、前述した第２の実施形態にお
ける製造方法を応用して作成した。即ち、第５の実施形
態における積層チップインダクタの側面断面図は、図２
３に示した第５の実施形態のものと同じであり、製造方
法のみが異なる。

【００８６】第５の実施形態では次のようにして縦積層
型の積層チップインダクタを製造した。まず、フェライ
ト材１００重量％に対して、ポリビニルブチラール（Ｐ
ＶＢ）１０重量％、溶剤５０重量％を添加したセラミッ
クスラリーを作成し、ボールミルで１５時間攪拌後、ド
クターブレード法により５０μｍ厚のグリーンシート
（素体シート８４ａ，８４ｂ）を得た。

【００８７】また、銀粉１００重量％に対して、エチル
セルロース１５重量％、ガラスフリット５重量％、溶剤
２０重量％を添加したものを３本ロールで５時間分散し
て、外部電極印刷ペーストを作成した。

【００８８】このように作成した素体シート８４ａ，８
４ｂに、孔空け（ビアホールの形成）処理を行った後、
導体ペーストを用いて内部導体８１ａ，８１ｂの印刷を
行い、素体シート８４ａ，８４ｂ及びダミーシート８６
を積層した後、これを圧着して積層体を形成した。

【００８９】次いで、積層体の最上層及び最下層の端面
に全体に外部電極ペーストを印刷した。この印刷はスク
リーン印刷法によって行い、１回に付き２０μｍの膜厚
を形成する印刷を５回繰り返して、一端面における外部
電極ペースト全体の厚さを１００μｍとした。

【００９０】この後、外部電極ペーストを印刷した積層
体をチップ単位に切断して脱バインダ処理を行い、さら
にこれを焼成した。ここまでの処理で、積層チップイン
ダクタが完成する。

【００９１】尚、必要に応じて外部端子電極８３ａ，８
３ｂにメッキ処理を施しても良い。また、ここでは１枚
のシートにはマトリクス状に複数のチップに対応する内
部導体及びビアホールを形成し、積層後にこれを切断す
ることにより、一度に複数の積層チップインダクタを製
造している。

【００９２】前述した方法によって第５の実施形態の実
施例と同規格の縦積層型チップインダクタを製造して、
そのインダクタンス値と共振周波数を測定した。

【００９３】この測定の結果、インダクタンス値が０．
４６９μＨ、共振周波数が１７１ＭＨｚであり、本実施
形態によっても、従来例に対して、共振周波数を１０％
以上高周波側に移行でき、高周波対応部品としての改善
が達成できた。

【００９４】また、第５の実施形態においても第４の実
施形態とほぼ同様の効果が得られることは言うまでもな
いことである。

【００９５】また、上記の第４及び第５の実施形態で
は、基本的にシート法及びスクリーン印刷法を前提とし
て述べたが、スラリービルド法に対しても全く同様に応
用でき、実際効果も同様であることを確認済みである。

【００９６】次に、本発明の第６の実施形態を説明す
る。図２５は、第６の実施形態における縦積層型の積層
チップインダクタを示す平断面図である。第６の実施形
態では、第４及び第５の実施形態とは外部端子電極の形
成位置を変え、素体の一方の端面に異なる２つの外部端
子電極を形成した。

【００９７】図２５において、９０は縦積層型の積層チ
ップインダクタで、素体９１の内部には複数のＬ字型内
部導体９２ａ，９２ｂが所定間隔をあけて並設され、内
部導体９２ａ，９２ｂの面に対して平行になるように、
素体９１の一端面に２つの外部端子電極９３ａ，９３ｂ
が形成されている。

【００９８】さらに、内部導体９２ａ，９２ｂは、ビア
ホールを９４を介して螺旋状に導電接続されると共に、
螺旋状に接続された内部導体の９２ａ，９２ｂの両端は
ビアホール９４を介して外部端子電極９３ａ，９３ｂに
導電接続されている。

【００９９】この構成の積層チップインダクタの製造方
法は前述した第５の実施形態の製造方法と同様であり、
素体シート及びダミーシートへのビアホールの形成位
置、及び外部電極ペーストの印刷位置が異なるだけであ
る。

【０１００】第６の実施形態によっても、第５の実施形
態と同じ効果を得ることができる。さらに、第６の実施
形態の積層チップインダクタ９０を回路基板に実装する
と、図２２に示した積層チップコンデンサの場合と同様
に、第４及び第５の実施形態の場合に比べて、さらに実
装スペースを削減することができ、電子機器の小型を図
ることができる。

【０１０１】尚、前述した第１乃至第６の実施形態に示
す製造方法は、コンデンサ及びインダクタの製造に限定
されるものではなく、また積層部品であっても、縦積層
構造の場合のみに適用可能であり、縦積層構造独特の製
造方法であることはいうまでもない。

【０１０２】

【発明の効果】以上説明したように本発明の請求項１に
よれば、外部端子電極を容易に且つ確実に素体端面のみ
に形成することができる。さらに、外部端子電極となる
外部電極シートを素体となる素体シートに積層して一体
化しているので、従来のように積層体を焼成した後に外
部端子電極を塗布形成した場合に比べて、確実に素体と
外部端子電極とを一体化することができ、外部端子電極
と素体との密着性を高めることができると共に、空孔の
発生等も低減することができる。また、素体の端面のみ
に外部端子電極が形成され、素体の側面には外部端子電
極が形成されないので、外部端子電極と内部導体との間
の浮遊容量が少なくなるため、例えば素体内に形成され
る電子素子がコンデンサの場合には設計変更による容量
値の変化が予想しやすくなり、また電子素子がインダク
タの場合には共振周波数が高周波側へずれて、部品とし
ては従来よりも高い周波数領域まで使用可能となる。さ
らにまた、従来の外部電極形成工程を全て省略できるの
で、製造工程への投資を削減できると共に製品製造に要
する時間を短縮することができる。また、素体端面のみ
に外部電極を形成することにより、実装時に外部端子電
極への半田の盛り上がりが少なくなるので、回路基板上
の導体パターンの間隔を狭めることができ、電子機器小
型化のための有用な手法となり得る。

【０１０３】また、請求項２によれば、外部端子電極を
容易に且つ確実に素体端面のみに形成することができ
る。さらに、外部端子電極となる外部電極用導体が表面
に形成された外部電極シートを素体となる素体シートに
積層して一体化しているので、従来のように積層体を焼
成した後に外部端子電極を塗布形成した場合に比べて、
確実に素体と外部端子電極とを一体化することができ、
外部端子電極と素体との密着性を高めることができると
共に、空孔の発生等も低減することができる。また、素
体の端面のみに外部端子電極が形成され、素体の側面に
は外部端子電極が形成されないので、外部端子電極と内
部導体との間の浮遊容量が少なくなるため、例えば素体
内に形成される電子素子がコンデンサの場合には設計変
更による容量値の変化が予想しやすくなり、また電子素
子がインダクタの場合には共振周波数が高周波側へずれ
て、部品としては従来よりも高い周波数領域まで使用可
能となる。さらにまた、従来の外部電極形成工程を全て
省略できるので、製造工程への投資を削減できると共に
製品製造に要する時間を短縮することができる。また、
素体端面のみに外部電極を形成することにより、実装時
に外部端子電極への半田の盛り上がりが少なくなるの
で、回路基板上の導体パターンの間隔を狭めることがで
き、電子機器小型化のための有用な手法となり得る。

【０１０４】また、請求項３によれば、外部端子電極を
容易に且つ確実に素体端面のみに形成することができ
る。さらに、積層した素体シートの端面に外部端子電極
となる導体ペーストを印刷した後にこれを焼成している
ので、従来のように積層体を焼成した後に外部端子電極
を塗布形成した場合に比べて、確実に素体と外部端子電
極とを一体化することができ、外部端子電極と素体との
密着性を高めることができると共に、空孔の発生等も低
減することができる。また、素体の端面のみに外部端子
電極が形成され、素体の側面には外部端子電極が形成さ
れないので、外部端子電極と内部導体との間の浮遊容量
が少なくなるため、例えば素体内に形成される電子素子
がコンデンサの場合には設計変更による容量値の変化が
予想しやすくなり、また電子素子がインダクタの場合に
は共振周波数が高周波側へずれて、部品としては従来よ
りも高い周波数領域まで使用可能となる。さらにまた、
従来の外部電極形成工程を全て省略できるので、製造工
程への投資を削減できると共に製品製造に要する時間を
短縮することができる。また、素体端面のみに外部電極
を形成することにより、実装時に外部端子電極への半田
の盛り上がりが少なくなるので、回路基板上の導体パタ
ーンの間隔を狭めることができ、電子機器小型化のため
の有用な手法となり得る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における縦積層型の積
層チップコンデンサを示す側面断面図

【図２】従来例の横積層型の積層チップコンデンサを示
す側面断面図

【図３】従来例の縦積層型の積層チップコンデンサを示
す側面断面図

【図４】従来例の横積層型の積層チップインダクタを示
す側面断面図

【図５】従来例の縦積層型の積層チップインダクタを示
す側面断面図

【図６】本発明の第１の実施形態における縦積層型の積
層チップコンデンサを示す分解斜視図

【図７】本発明の第１の実施形態における積層チップコ
ンデンサの回路基板実装状態を示す図

【図８】従来例の積層チップコンデンサの回路基板実装
状態を示す図

【図９】本願発明の第１の実施形態における積層チップ
コンデンサと従来例との容量値比較結果を示す図

【図１０】本願発明の第２の実施形態における積層チッ
プコンデンサの容量値測定結果を示す図

【図１１】本願発明に係る他の外部端子電極形状を示す
図

【図１２】本願発明に係る他の外部端子電極形状を示す
図

【図１３】本願発明に係る他の外部端子電極形状を示す
図

【図１４】本願発明に係る他の外部端子電極形状を示す
図

【図１５】本願発明に係る他の外部端子電極形状を示す
図

【図１６】本願発明に係る他の外部端子電極形状を示す
図

【図１７】本願発明に係る他の外部端子電極形状を示す
図

【図１８】本願発明に係る他の外部端子電極形状を示す
図

【図１９】本願発明に係る他の外部端子電極形状を示す
図

【図２０】本願発明に係る他の外部端子電極形状を示す
図

【図２１】本願発明の第３の実施形態における縦積層型
の積層チップコンデンサを示す平断面図

【図２２】本願発明の第３の実施形態における縦積層型
の積層チップコンデンサの回路基板実装状態を示す図

【図２３】本願発明の第４の実施形態における縦積層型
の積層チップインダクタを示す側面断面図

【図２４】本願発明の第４の実施形態における縦積層型
の積層チップインダクタを示す分解斜視図

【図２５】本願発明の第６の実施形態における縦積層型
の積層チップインダクタを示す平断面図

【符号の説明】

１０…積層チップコンデンサ、１１ａ，１１ｂ…内部電
極、１２…素体、１３ａ，１３ｂ…外部端子電極、１４
ａ，１４ｂ，１４ｃ…素体シート、１５ａ，１５ｂ…外
電シート、１６…ダミーシート、１７ａ，１７ｂ…ビア
ホール、７０…積層チップコンデンサ、７１…素体、７
２ａ，７２ｂ…内部電極、７３ａ，７３ｂ…外部端子電
極、７４ａ，７４ｂ…ビアホール、８０…積層チップイ
ンダクタ、８１ａ，８１ｂ…内部導体、８２…素体、８
３ａ，８３ｂ…外部端子電極、８４ａ，８４ｂ…素体シ
ート、８５ａ，８５ｂ…外電シート、８６…ダミーシー
ト、８７ａ，８７ｂ…ビアホール、９０…積層チップコ
ンデンサ、９１…素体、９２ａ，９２ｂ…内部電極、９
３ａ，９３ｂ…外部端子電極、９４…ビアホール。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電子素子を構成する内部導体を有する積
   層素体と、該素体の積層構造における上層部或いは下層
   部の少なくとも一方に相当する素体端面に形成された外
   部端子電極とを備え、前記電子素子の端子が前記外部端
   子電極に接続されている積層チップ電子部品の製造方法
   において、 電子素子を構成する内部導体が表面に形成された絶縁体
   シートからなる素体シートを複数積層する工程と、 導電体シートからなる外部電極シートを、前記積層した
   素体シートの最上層或いは最下層の少なくとも一方に積
   層する工程と、 前記素体シート及び外部電極シートを積層してなる積層
   体を焼成する工程とを有し、 前記外部電極シートによって前記焼成終了時に外部端子
   電極が形成されていることを特徴とする積層チップ電子
   部品の製造方法。
2. 【請求項２】 電子素子を構成する内部導体を有する積
   層素体と、該素体の積層構造における上層部或いは下層
   部の少なくとも一方に相当する素体端面に形成された外
   部端子電極とを備え、前記電子素子の端子が前記外部端
   子電極に接続されている積層チップ電子部品の製造方法
   において、 電子素子を構成する内部導体が表面に形成された絶縁体
   シートからなる素体シートを複数積層する工程と、 表面に外部電極用導体を一つ以上形成すると共に接続用
   ビアホールを形成した絶縁体シートからなる外部電極シ
   ートを、外部電極用導体の全面が露出するように、前記
   積層した素体シートの最上層或いは最下層の少なくとも
   一方に積層する工程と、 前記素体シート及び外部電極シートを積層してなる積層
   体を焼成する工程とを有し、 前記外部電極用導体によって前記焼成終了時に外部端子
   電極が形成されていることを特徴とする積層チップ電子
   部品の製造方法。
3. 【請求項３】 電子素子を構成する内部導体を有する積
   層素体と、該素体の積層構造における上層部或いは下層
   部の少なくとも一方に相当する素体端面に形成された外
   部端子電極とを備え、前記電子素子の端子が前記外部端
   子電極に接続されている積層チップ電子部品の製造方法
   において、 電子素子を構成する内部導体が表面に形成された絶縁体
   シートからなる素体シートを複数積層する工程と、 前記素体シートを積層してなる積層体を形成する工程
   と、 該積層体の最上面或いは最下面の少なくとも一方に導電
   ペーストによって外部電極用導体を印刷する工程と、 該端面に外部電極用導体を印刷した積層体を焼成する工
   程とを有し、 前記外部電極用導体によって前記焼成終了時に外部端子
   電極が形成されていることを特徴とする積層チップ電子
   部品の製造方法。