JPH0737719A - チップインダクタ及びその製造方法 - Google Patents
チップインダクタ及びその製造方法Info
- Publication number
- JPH0737719A JPH0737719A JP17646593A JP17646593A JPH0737719A JP H0737719 A JPH0737719 A JP H0737719A JP 17646593 A JP17646593 A JP 17646593A JP 17646593 A JP17646593 A JP 17646593A JP H0737719 A JPH0737719 A JP H0737719A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- magnetic
- conductor
- conductor layer
- inductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【目的】 デジタル機器の小型・薄型化に伴う高密度実
装回路基板のチップ部品として、小型低背で実装性に優
れかつ量産性に富んだチップインダクタの実現を目的と
する。 【構成】 角板状のセラミック基板１１と、スルホール
４１〜４３を有する磁性体層２１〜２４とスルホール４
１〜４３を介して各々下層の導体パターンと電気的に接
続する導体層３１〜３４とからなるインダクタ層１５
と、結晶化ガラスと磁性体材料と低軟化点ガラスとから
なる収縮抑制層１４とからなる。
装回路基板のチップ部品として、小型低背で実装性に優
れかつ量産性に富んだチップインダクタの実現を目的と
する。 【構成】 角板状のセラミック基板１１と、スルホール
４１〜４３を有する磁性体層２１〜２４とスルホール４
１〜４３を介して各々下層の導体パターンと電気的に接
続する導体層３１〜３４とからなるインダクタ層１５
と、結晶化ガラスと磁性体材料と低軟化点ガラスとから
なる収縮抑制層１４とからなる。
Description
【０００１】
【産業上の利用分野】本発明は小型デジタル電子機器の
高密度実装回路基板に面実装するチップインダクタ及び
その製造方法に関するものである。
高密度実装回路基板に面実装するチップインダクタ及び
その製造方法に関するものである。
【０００２】
【従来の技術】近年、チップインダクタはノイズ対策部
品などとしてデジタル機器の小型・薄型化に伴う高密度
実装回路基板に数多く使用されている。
品などとしてデジタル機器の小型・薄型化に伴う高密度
実装回路基板に数多く使用されている。
【０００３】以下、従来のチップインダクタの製造方法
について説明する。図５は従来のチップインダクタの内
部構造を示す斜視図である。図６は従来のチップインダ
クタの製造方法を示す分解斜視図である。
について説明する。図５は従来のチップインダクタの内
部構造を示す斜視図である。図６は従来のチップインダ
クタの製造方法を示す分解斜視図である。
【０００４】このような従来のチップインダクタの製造
方法は、磁性体層１０１を印刷し、その上に約半ターン
の導体層２０１を印刷し、この導体層の一端を残して磁
性体層１０２を印刷し、更にその上に約半ターンの導体
層２０２を印刷する。これらの工程を所定のターン数が
得られるまで繰り返し最上部に磁性体層１０８を印刷し
て個片に分割した後、焼成し、端面電極３０１を形成し
てチップインダクタを得るというものである。
方法は、磁性体層１０１を印刷し、その上に約半ターン
の導体層２０１を印刷し、この導体層の一端を残して磁
性体層１０２を印刷し、更にその上に約半ターンの導体
層２０２を印刷する。これらの工程を所定のターン数が
得られるまで繰り返し最上部に磁性体層１０８を印刷し
て個片に分割した後、焼成し、端面電極３０１を形成し
てチップインダクタを得るというものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では量産性の面で大きな問題点を有していた。
来の構成では量産性の面で大きな問題点を有していた。
【０００６】すなわち、従来のチップインダクタの製造
方法においては約半ターンのパターンの導体層を印刷し
積層していくので、コイルターン数の２倍の導体層印刷
回数を必要とし、その分それらの接続部も多い。このた
め積層時のターン数が多くなるにつれて電気的接続の信
頼性は低くなり、量産時の歩留まりが低下するという問
題点を有していた。また、高ターン数のコイルを得るの
に積層体の厚みが著しく増加し、製品として一定寸法内
に収める要求がある場合、層数すなわちインダクタンス
値が制限されるという特性面での問題点を有していた。
方法においては約半ターンのパターンの導体層を印刷し
積層していくので、コイルターン数の２倍の導体層印刷
回数を必要とし、その分それらの接続部も多い。このた
め積層時のターン数が多くなるにつれて電気的接続の信
頼性は低くなり、量産時の歩留まりが低下するという問
題点を有していた。また、高ターン数のコイルを得るの
に積層体の厚みが著しく増加し、製品として一定寸法内
に収める要求がある場合、層数すなわちインダクタンス
値が制限されるという特性面での問題点を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、製品の歩留まりを向上させ優れた量産性ならびにイ
ンダクタンス値を拡大させるチップインダクタの製造方
法を提供することを目的とする。
で、製品の歩留まりを向上させ優れた量産性ならびにイ
ンダクタンス値を拡大させるチップインダクタの製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のチップインダクタは、耐熱性の絶縁基板と、
この絶縁基板上に形成されるスルホールまたは切除部を
有する複数の磁性体層と前記スルホールまたは切除部を
介して下層の導体層と電気的に接続するように前記各磁
性体層に形成した導体層とからなるインダクタ層と、磁
性体材料と低軟化点ガラスとの混合物質あるいは結晶化
ガラスからなり前記インダクタ層上に形成され焼成時に
前記インダクタ層の収縮を抑制する収縮抑制層と、前記
耐熱性の絶縁基板および前記インダクタ層および収縮抑
制層からなる一体積層物の両端部に前記導体層と電気的
に接続する一対の端面電極とからなるものである。
に本発明のチップインダクタは、耐熱性の絶縁基板と、
この絶縁基板上に形成されるスルホールまたは切除部を
有する複数の磁性体層と前記スルホールまたは切除部を
介して下層の導体層と電気的に接続するように前記各磁
性体層に形成した導体層とからなるインダクタ層と、磁
性体材料と低軟化点ガラスとの混合物質あるいは結晶化
ガラスからなり前記インダクタ層上に形成され焼成時に
前記インダクタ層の収縮を抑制する収縮抑制層と、前記
耐熱性の絶縁基板および前記インダクタ層および収縮抑
制層からなる一体積層物の両端部に前記導体層と電気的
に接続する一対の端面電極とからなるものである。
【０００９】
【作用】この構成により、本発明のチップインダクタは
積層体の最上層に収縮抑制層を形成することにより、磁
性体層が焼結する前に収縮抑制層が先に焼結膜を形成す
るためこの焼結膜が磁性体の焼成時の上部の収縮を抑制
し、磁性体層上部の平坦化を実現することにより高密度
実装に寄与するものである。
積層体の最上層に収縮抑制層を形成することにより、磁
性体層が焼結する前に収縮抑制層が先に焼結膜を形成す
るためこの焼結膜が磁性体の焼成時の上部の収縮を抑制
し、磁性体層上部の平坦化を実現することにより高密度
実装に寄与するものである。
【００１０】また、シート状のセラミック基板上に磁性
体層を形成していることから角板型厚膜チップ抵抗器と
同様に製造が容易で量産性に富んでいる。
体層を形成していることから角板型厚膜チップ抵抗器と
同様に製造が容易で量産性に富んでいる。
【００１１】これらのことから、従来のチップインダク
タでは実現できなかった歩留まりの向上に伴い優れた量
産性とインダクタンス値を拡大できるという特性面での
利点と、積層体表面の平坦化による優れた実装性を併せ
もつチップインダクタを提供できる。
タでは実現できなかった歩留まりの向上に伴い優れた量
産性とインダクタンス値を拡大できるという特性面での
利点と、積層体表面の平坦化による優れた実装性を併せ
もつチップインダクタを提供できる。
【００１２】
【実施例】（実施例１）以下、本発明の一実施例につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１３】図１は本発明の第１の実施例におけるチッ
プインダクタの内部構造を示す図である。図２は第１の
実施例のチップインダクタの分解斜視図である。図１，
図２において１０は耐熱性の絶縁基板であるシート状セ
ラミック基板、１１はシート状セラミック基板１０を分
割したセラミック基板、１２は磁性体、１３は内部導
体、１４は収縮抑制層、１５はインダクタ層、１６は端
面電極、１７は一次分割溝、１８は二次分割溝、１９は
積層体、２０は一体積層物、２１〜２５は磁性体層、３
１〜３４は導体層、４１〜４３はスルホールをそれぞれ
示す。
プインダクタの内部構造を示す図である。図２は第１の
実施例のチップインダクタの分解斜視図である。図１，
図２において１０は耐熱性の絶縁基板であるシート状セ
ラミック基板、１１はシート状セラミック基板１０を分
割したセラミック基板、１２は磁性体、１３は内部導
体、１４は収縮抑制層、１５はインダクタ層、１６は端
面電極、１７は一次分割溝、１８は二次分割溝、１９は
積層体、２０は一体積層物、２１〜２５は磁性体層、３
１〜３４は導体層、４１〜４３はスルホールをそれぞれ
示す。
【００１４】以上のように構成されたチップインダクタ
について図を用いてその製造方法を説明する。
について図を用いてその製造方法を説明する。
【００１５】まず、図２に示すように分割後の一個片が
２．０×１．２５ｍｍの角板上のセラミック基板１１に
なるように一次分割溝１７および二次分割溝１８を加工
したアルミナ系のシート状セラミック基板１０の片面の
ほぼ全面にＮｉＺｎＣｕ系の磁性体ペーストを印刷し乾
燥して約２００μｍの厚みの下部磁性体層２１を形成す
る。
２．０×１．２５ｍｍの角板上のセラミック基板１１に
なるように一次分割溝１７および二次分割溝１８を加工
したアルミナ系のシート状セラミック基板１０の片面の
ほぼ全面にＮｉＺｎＣｕ系の磁性体ペーストを印刷し乾
燥して約２００μｍの厚みの下部磁性体層２１を形成す
る。
【００１６】次に１ターン以上の巻き始めの導体層３１
をＡｇ・Ｐｄ系の導体ペーストで約２０μｍの厚みに印
刷形成し、続いて導体層の端部を接続するためのスルホ
ール４１を有する磁性体層２２を磁性体ペーストで約５
０μｍの厚みに印刷形成し、続いて下の導体層３１の端
部をスルホール４１を介して接続するように１ターン以
上の導体層３２を約２０μｍの厚みに印刷形成する。こ
のように１ターン以上で約２０μｍの厚みの導体層とス
ルホールを有し約５０μｍの厚みの磁性体層を交互に繰
り返し形成し、所定の導体ターン数になるまで繰り返
す。この後、基板のほぼ全面を覆うように磁性体ペース
トを印刷して約２００μｍの厚みの上部磁性体層２５を
形成する。
をＡｇ・Ｐｄ系の導体ペーストで約２０μｍの厚みに印
刷形成し、続いて導体層の端部を接続するためのスルホ
ール４１を有する磁性体層２２を磁性体ペーストで約５
０μｍの厚みに印刷形成し、続いて下の導体層３１の端
部をスルホール４１を介して接続するように１ターン以
上の導体層３２を約２０μｍの厚みに印刷形成する。こ
のように１ターン以上で約２０μｍの厚みの導体層とス
ルホールを有し約５０μｍの厚みの磁性体層を交互に繰
り返し形成し、所定の導体ターン数になるまで繰り返
す。この後、基板のほぼ全面を覆うように磁性体ペース
トを印刷して約２００μｍの厚みの上部磁性体層２５を
形成する。
【００１７】さらに前記上部磁性体層の上部に、結晶化
ガラスと、磁性体材料５０％と低軟化点ガラス５０％を
含む混合物質とからなる無機物質ペーストで収縮抑制層
１４を印刷形成する。これらセラミック基板上に形成さ
れた磁性体および導体パターンおよび収縮抑制層を積層
体１９とし、次にダイシング装置により溝幅を２００μ
ｍ以下にして積層体１９をセラミック基板の上面から１
００μｍ〜１０μｍの厚みを残してシート状セラミック
基板の一次および二次分割溝に沿って溝加工する。これ
を８００℃から１１００℃の高温で１時間焼成する。
ガラスと、磁性体材料５０％と低軟化点ガラス５０％を
含む混合物質とからなる無機物質ペーストで収縮抑制層
１４を印刷形成する。これらセラミック基板上に形成さ
れた磁性体および導体パターンおよび収縮抑制層を積層
体１９とし、次にダイシング装置により溝幅を２００μ
ｍ以下にして積層体１９をセラミック基板の上面から１
００μｍ〜１０μｍの厚みを残してシート状セラミック
基板の一次および二次分割溝に沿って溝加工する。これ
を８００℃から１１００℃の高温で１時間焼成する。
【００１８】ついで一次分割溝１７に沿って分割し、分
割された両端面に導体層３１および３４の側端部にそれ
と接続する端面電極をＡｇ系の厚膜導体を塗布したあと
５５０℃から９００℃で１５分焼成することによって形
成し、最後に二次分割溝１７に沿って分割し個片にして
チップインダクタを得る。
割された両端面に導体層３１および３４の側端部にそれ
と接続する端面電極をＡｇ系の厚膜導体を塗布したあと
５５０℃から９００℃で１５分焼成することによって形
成し、最後に二次分割溝１７に沿って分割し個片にして
チップインダクタを得る。
【００１９】（実施例２）図３は本発明の第２の実施例
におけるチップインダクタの内部構造を示す図である。
図４は第２の実施例のチップインダクタの分解斜視図で
ある。図３，図４において１０は耐熱性の絶縁基板であ
るシート状セラミック基板、１１はシート状セラミック
基板１０を分割したセラミック基板、１２は磁性体、１
３は内部導体、１４は収縮抑制層、１５はインダクタ
層、１６は端面電極、１７は一次分割溝、１８は二次分
割溝で、１９は積層体、２０は一体積層物、２１〜２５
は磁性体層、３１〜３４は導体層、４１〜４３はスルホ
ールをそれぞれ示す。
におけるチップインダクタの内部構造を示す図である。
図４は第２の実施例のチップインダクタの分解斜視図で
ある。図３，図４において１０は耐熱性の絶縁基板であ
るシート状セラミック基板、１１はシート状セラミック
基板１０を分割したセラミック基板、１２は磁性体、１
３は内部導体、１４は収縮抑制層、１５はインダクタ
層、１６は端面電極、１７は一次分割溝、１８は二次分
割溝で、１９は積層体、２０は一体積層物、２１〜２５
は磁性体層、３１〜３４は導体層、４１〜４３はスルホ
ールをそれぞれ示す。
【００２０】以上のように構成されたチップインダクタ
について図を用いてその製造方法を説明する。
について図を用いてその製造方法を説明する。
【００２１】図４に示すように分割後の一個片が２．０
×１．２５ｍｍの角板上のセラミック基板１１になるよ
うに一次分割溝１７および二次分割溝１８を加工したア
ルミナ系のシート状セラミック基板１０の片面のほぼ全
面に、ＮｉＺｎＣｕ系の磁性体ペーストを印刷し乾燥し
て約２００μｍの厚みの下部磁性体層２１とする。
×１．２５ｍｍの角板上のセラミック基板１１になるよ
うに一次分割溝１７および二次分割溝１８を加工したア
ルミナ系のシート状セラミック基板１０の片面のほぼ全
面に、ＮｉＺｎＣｕ系の磁性体ペーストを印刷し乾燥し
て約２００μｍの厚みの下部磁性体層２１とする。
【００２２】次に１ターン以上の巻き始めの導体層３１
をＡｇ・Ｐｄ系の導体ペーストで約２０μｍの厚みに印
刷形成し、続いて導体層の端部を接続するためのスルホ
ール４１を有する磁性体層２２を磁性体ペーストで約５
０μｍの厚みに印刷形成し、続いて下の導体層３１の端
部をスルホール４１を介して接続するように１ターン未
満の導体層３２を約２０μｍの厚みに印刷形成し、続い
て導体層の端部を接続するためのスルホール４２を有す
る磁性体層２３を磁性体ペーストで約５０μｍの厚みに
印刷形成し、続いて下の導体層３２の端部をスルホール
４２を介して接続するように１ターン以上の導体層３３
を導体ペーストで約２０μｍの厚みに印刷形成し、続い
て導体層の端部を接続するためのスルホール４３を有す
る磁性体層２４を磁性体ペーストを約５０μｍの厚みに
印刷形成し、続いて下の導体層３３の端部をスルホール
４３を介して接続するように１ターン未満の巻き終わり
の導体層３４を導体ペーストで約２０μｍの厚みに印刷
形成する。この後、基板のほぼ全面を覆うように磁性体
ペーストを印刷し約２００μｍの厚みの上部磁性体層２
５を形成する。
をＡｇ・Ｐｄ系の導体ペーストで約２０μｍの厚みに印
刷形成し、続いて導体層の端部を接続するためのスルホ
ール４１を有する磁性体層２２を磁性体ペーストで約５
０μｍの厚みに印刷形成し、続いて下の導体層３１の端
部をスルホール４１を介して接続するように１ターン未
満の導体層３２を約２０μｍの厚みに印刷形成し、続い
て導体層の端部を接続するためのスルホール４２を有す
る磁性体層２３を磁性体ペーストで約５０μｍの厚みに
印刷形成し、続いて下の導体層３２の端部をスルホール
４２を介して接続するように１ターン以上の導体層３３
を導体ペーストで約２０μｍの厚みに印刷形成し、続い
て導体層の端部を接続するためのスルホール４３を有す
る磁性体層２４を磁性体ペーストを約５０μｍの厚みに
印刷形成し、続いて下の導体層３３の端部をスルホール
４３を介して接続するように１ターン未満の巻き終わり
の導体層３４を導体ペーストで約２０μｍの厚みに印刷
形成する。この後、基板のほぼ全面を覆うように磁性体
ペーストを印刷し約２００μｍの厚みの上部磁性体層２
５を形成する。
【００２３】さらに前記上部磁性体層２５の上部に結晶
化ガラスからなる収縮抑制層１４を印刷形成する。これ
らセラミック基板上に形成された磁性体層および導体層
を積層体１９とし、次にダイシング装置により溝幅を２
００μｍ以下にして積層体１９をセラミック基板の上面
から１００μｍ〜１０μｍ以下の厚みを残してシート状
セラミック基板の一次および二次分割溝に沿って溝加工
する。これを８００℃から１１００℃の高温で１時間焼
成する。
化ガラスからなる収縮抑制層１４を印刷形成する。これ
らセラミック基板上に形成された磁性体層および導体層
を積層体１９とし、次にダイシング装置により溝幅を２
００μｍ以下にして積層体１９をセラミック基板の上面
から１００μｍ〜１０μｍ以下の厚みを残してシート状
セラミック基板の一次および二次分割溝に沿って溝加工
する。これを８００℃から１１００℃の高温で１時間焼
成する。
【００２４】ついで一次分割溝１７に沿って分割し、分
割された両端面に導体層３１および３４の側端部にそれ
と接続する端面電極をＡｇ系の厚膜導体を塗布したあと
５５０℃から９００℃で１５分焼成することによって形
成し、最後に二次分割溝１７に沿って分割し個片にして
チップインダクタを得る。
割された両端面に導体層３１および３４の側端部にそれ
と接続する端面電極をＡｇ系の厚膜導体を塗布したあと
５５０℃から９００℃で１５分焼成することによって形
成し、最後に二次分割溝１７に沿って分割し個片にして
チップインダクタを得る。
【００２５】なお、各実施例において、セラミック基板
を用いたがこれに限るものではなく、フェライト基板等
の耐熱性の絶縁基板であればよい。また、各導体層の接
続をする手段はスルホールに限定するものではなく、磁
性体層の一部を切り欠く手段等、各導体層の接続を可能
にするものであればよい。
を用いたがこれに限るものではなく、フェライト基板等
の耐熱性の絶縁基板であればよい。また、各導体層の接
続をする手段はスルホールに限定するものではなく、磁
性体層の一部を切り欠く手段等、各導体層の接続を可能
にするものであればよい。
【００２６】このようにして得られた上部および下部磁
性体層を除く中間の磁性体層が３層である場合の各実施
例のチップインダクタの１ｋＨｚにおけるインダクタン
ス値、幅１．４ｍｍの支持体の中央にチップインダクタ
を置きＲ０．５の加圧治具を使用してチップインダクタ
の中央部を加圧して破損したときの抗折強度およびチッ
プ部品の実装機で１９９８個を実装したときの実装率を
（表１）に示す。
性体層を除く中間の磁性体層が３層である場合の各実施
例のチップインダクタの１ｋＨｚにおけるインダクタン
ス値、幅１．４ｍｍの支持体の中央にチップインダクタ
を置きＲ０．５の加圧治具を使用してチップインダクタ
の中央部を加圧して破損したときの抗折強度およびチッ
プ部品の実装機で１９９８個を実装したときの実装率を
（表１）に示す。
【００２７】
【表１】
【００２８】ここで（表１）に示す比較例は、約半ター
ンの導体層を繰り返し積層し収縮抑制層を形成しない従
来のチップインダクタである。
ンの導体層を繰り返し積層し収縮抑制層を形成しない従
来のチップインダクタである。
【００２９】この（表１）の結果から、本実施例１，２
のチップインダクタは比較例のチップインダクタに比べ
てインダクタンス値が大きく、実装性もはるかに優れて
いることがわかる。
のチップインダクタは比較例のチップインダクタに比べ
てインダクタンス値が大きく、実装性もはるかに優れて
いることがわかる。
【００３０】また本発明のチップインダクタおよびその
製造方法によれば、従来のチップインダクタに比べて、
機械的強度が強く寸法精度の高い焼結済みのシート状セ
ラミック基板１０をベースとして磁性体層を設けるため
複数個の素子を効率良くしかも高精度に一括形成でき
る。
製造方法によれば、従来のチップインダクタに比べて、
機械的強度が強く寸法精度の高い焼結済みのシート状セ
ラミック基板１０をベースとして磁性体層を設けるため
複数個の素子を効率良くしかも高精度に一括形成でき
る。
【００３１】加えて、本発明によれば、セラミック基板
１１上に導体パターンを内設した磁性体１２上に形成さ
れた収縮抑制層１４を設けることにより焼結時に発生す
る磁性体の反りを抑制し平坦化することができ、製品形
状のばらつきが小さく実装性と量産性に優れたものがで
きる。
１１上に導体パターンを内設した磁性体１２上に形成さ
れた収縮抑制層１４を設けることにより焼結時に発生す
る磁性体の反りを抑制し平坦化することができ、製品形
状のばらつきが小さく実装性と量産性に優れたものがで
きる。
【００３２】なお、上部および下部磁性体層を除く各磁
性体層の厚みが４０〜６０μｍでかつ各導体層の厚みの
２倍以上とした場合、磁性体層を挟んだ導体層間で短絡
が起こることも、また逆に導体層間の接続が不確実にな
ることもなく、導体層間の接続が良好で歩留まりも向上
した。
性体層の厚みが４０〜６０μｍでかつ各導体層の厚みの
２倍以上とした場合、磁性体層を挟んだ導体層間で短絡
が起こることも、また逆に導体層間の接続が不確実にな
ることもなく、導体層間の接続が良好で歩留まりも向上
した。
【００３３】またさらに積層体に細分割用の溝を入れる
際、セラミック基板の上面から１００μｍ以下の厚みを
残して行った場合、焼成後の基板のブレーク性は良好で
あった。
際、セラミック基板の上面から１００μｍ以下の厚みを
残して行った場合、焼成後の基板のブレーク性は良好で
あった。
【００３４】また、磁性体層と導体層を積層していく途
中に数層の収縮抑制層を積層することによって平坦度が
増すことは言うまでもない。なお、収縮抑制層上部に誘
電体層と内部導体の積層体からなるコンデンサ層を形成
し、ＬＣフィルタを構成することは容易にできる。
中に数層の収縮抑制層を積層することによって平坦度が
増すことは言うまでもない。なお、収縮抑制層上部に誘
電体層と内部導体の積層体からなるコンデンサ層を形成
し、ＬＣフィルタを構成することは容易にできる。
【００３５】
【発明の効果】以上のように本発明のチップインダクタ
は、積層体の最上層に収縮抑制層を形成することによ
り、磁性体層が焼結する前に収縮抑制層が先に焼結膜を
形成するためこの焼結膜が磁性体の焼成時の上部の収縮
を抑制し、磁性体層上部の平坦化を実現することにより
高密度実装に寄与するものである。さらに、導体パター
ンを一層当たり１ターン以上形成しているため従来のチ
ップインダクタの積層数に比べ積層数が減り接続点が約
半分ですみ、加えて磁性体層の厚みを４０〜６０μｍと
しかつ磁性体層の厚みを導体層厚みの２倍以上とするこ
とにより、層間の電気的接続の信頼性が向上して歩留ま
りが向上し量産性の面で優れたものとなる。
は、積層体の最上層に収縮抑制層を形成することによ
り、磁性体層が焼結する前に収縮抑制層が先に焼結膜を
形成するためこの焼結膜が磁性体の焼成時の上部の収縮
を抑制し、磁性体層上部の平坦化を実現することにより
高密度実装に寄与するものである。さらに、導体パター
ンを一層当たり１ターン以上形成しているため従来のチ
ップインダクタの積層数に比べ積層数が減り接続点が約
半分ですみ、加えて磁性体層の厚みを４０〜６０μｍと
しかつ磁性体層の厚みを導体層厚みの２倍以上とするこ
とにより、層間の電気的接続の信頼性が向上して歩留ま
りが向上し量産性の面で優れたものとなる。
【００３６】また、同じインダクタンスを得る場合、積
層数が減ることから従来のチップインダクタの積層体厚
みに比べ総厚が薄くなるため、巻き数および層数を増や
すことができインダクタンス値を拡大できるという特性
面でも優れたものとなる。
層数が減ることから従来のチップインダクタの積層体厚
みに比べ総厚が薄くなるため、巻き数および層数を増や
すことができインダクタンス値を拡大できるという特性
面でも優れたものとなる。
【００３７】また、機械的強度の高いセラミック基板上
にインダクタを形成しているため、抗折強度が高く実装
時の部品のカケや割れがなく、しかも焼結済のセラミッ
ク基板であることから、寸法精度が高く実装性が良好で
ある。さらに、シート状のセラミック基板上に磁性体層
を形成していることから角板型厚膜チップ抵抗器と同様
に製造が容易で量産性に富んでいる。
にインダクタを形成しているため、抗折強度が高く実装
時の部品のカケや割れがなく、しかも焼結済のセラミッ
ク基板であることから、寸法精度が高く実装性が良好で
ある。さらに、シート状のセラミック基板上に磁性体層
を形成していることから角板型厚膜チップ抵抗器と同様
に製造が容易で量産性に富んでいる。
【００３８】これらのことから従来のチップインダクタ
では実現できなかった歩留りの向上に伴い優れた量産性
とインダクタンス値を拡大できるという特性面での利点
と、積層体表面の平坦化による優れた実装性を併せもつ
チップインダクタを実現できる。
では実現できなかった歩留りの向上に伴い優れた量産性
とインダクタンス値を拡大できるという特性面での利点
と、積層体表面の平坦化による優れた実装性を併せもつ
チップインダクタを実現できる。
【図１】本発明の第１の実施例におけるチップインダク
タを示す斜視図
タを示す斜視図
【図２】同実施例におけるチップインダクタを示す分解
斜視図
斜視図
【図３】本発明の第２の実施例におけるチップインダク
タを示す斜視図
タを示す斜視図
【図４】同実施例におけるチップインダクタを示す分解
斜視図
斜視図
【図５】従来のチップインダクタを示す斜視図
【図６】従来のチップインダクタを示す分解斜視図
１０ シート状セラミック基板 １１ セラミック基板 １２ 磁性体 １３ 内部導体 １４ 収縮抑制層 １５ インダクタ層 １６ 端面電極 １７ 一次分割溝 １８ 二次分割溝 １９ 積層体 ２０ 一体積層物 ４１，４２，４３ スルホール
Claims (2)
- 【請求項１】 耐熱性の絶縁基板と、この絶縁基板上に
形成されるスルホールまたは切除部を有する複数の磁性
体層と前記スルホールまたは切除部を介して下層の導体
層と電気的に接続するように前記各磁性体層に形成した
導体層とからなるインダクタ層と、磁性体材料と低軟化
点ガラスとの混合物質あるいは結晶化ガラスからなり前
記インダクタ層上に形成され焼成時に前記インダクタ層
の収縮を抑制する収縮抑制層と、前記耐熱性の絶縁基板
および前記インダクタ層および収縮抑制層からなる一体
積層物の両端部に前記導体層と電気的に接続する一対の
端面電極とからなるチップインダクタ。 - 【請求項２】 シート状の耐熱性の絶縁基板に下部磁性
体層を形成し前記下部磁性体層上に１ターン以上の第１
の導体層を形成する第１の工程と、前記第１の導体層上
にスルホールまたは切除部を有し厚さが４０〜６０μｍ
でかつ第１の導体層の厚さの２倍以上である第１の磁性
体層を形成し、この第１の磁性体上に厚さが前記第１の
導体層と同様で１ターン以上あるいは１ターン未満の第
２の導体層を前記スルホールまたは切除部を介して前記
第１の導体層と接続するように形成する第２の工程と、
前記第２の導体層上に上部磁性体層を形成し前記上部磁
性体上に収縮抑制層を形成する第３の工程と、前記各磁
性体層および導体層からなるインダクタ層と前記収縮抑
制層からなる積層体の縦横に前記耐熱性の絶縁基板の上
面から前記積層体を一部残して細分割用の溝を形成し一
括焼成した後前記縦あるいは横の溝に沿って前記積層体
を一次分割して棒状の一体積層物を形成し前記一体積層
物の両端部に端面電極を形成し前記横あるいは縦の溝に
沿って二次分割して複数のチップ状に細分割する第４の
工程とからなり、前記第２の工程を所定の回数繰り返す
ことを特徴とするチップインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17646593A JPH0737719A (ja) | 1993-07-16 | 1993-07-16 | チップインダクタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17646593A JPH0737719A (ja) | 1993-07-16 | 1993-07-16 | チップインダクタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737719A true JPH0737719A (ja) | 1995-02-07 |
Family
ID=16014164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17646593A Pending JPH0737719A (ja) | 1993-07-16 | 1993-07-16 | チップインダクタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011116A2 (en) * | 1998-12-17 | 2000-06-21 | Korea Electronics Technology Institute | Multilayer type chip inductor |
| WO2002073641A1 (fr) * | 2001-03-08 | 2002-09-19 | Matsushita Electric Industrial Co., Ltd. | Partie d'inductance et procede de production associe |
| US7046114B2 (en) | 2001-02-14 | 2006-05-16 | Murata Manufacturing Co., Ltd. | Laminated inductor |
-
1993
- 1993-07-16 JP JP17646593A patent/JPH0737719A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011116A2 (en) * | 1998-12-17 | 2000-06-21 | Korea Electronics Technology Institute | Multilayer type chip inductor |
| EP1011116A3 (en) * | 1998-12-17 | 2001-05-09 | Korea Electronics Technology Institute | Multilayer type chip inductor |
| US7046114B2 (en) | 2001-02-14 | 2006-05-16 | Murata Manufacturing Co., Ltd. | Laminated inductor |
| WO2002073641A1 (fr) * | 2001-03-08 | 2002-09-19 | Matsushita Electric Industrial Co., Ltd. | Partie d'inductance et procede de production associe |
| US6992556B2 (en) | 2001-03-08 | 2006-01-31 | Matsushita Electric Industrial Co., Ltd. | Inductor part, and method of producing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5197170A (en) | Method of producing an LC composite part and an LC network part | |
| JP2004127976A (ja) | インダクティブ素子とその製造方法 | |
| JPH11176691A (ja) | 積層チップ電子部品の製造方法 | |
| JP2002093623A (ja) | 積層インダクタ | |
| JPH11265823A (ja) | 積層型インダクタ及びその製造方法 | |
| JPS5924534B2 (ja) | 積層複合部品 | |
| JPH0737719A (ja) | チップインダクタ及びその製造方法 | |
| JPS637016B2 (ja) | ||
| JPH10270249A (ja) | 積層型コイル部品 | |
| JP2946261B2 (ja) | 積層電子部品の製造方法 | |
| JP2001102218A (ja) | 積層チップインダクタ及びその製造方法 | |
| JPH11354326A (ja) | 積層型インダクタ、及びその製造方法 | |
| JP2021125648A (ja) | コイル部品 | |
| JP3498200B2 (ja) | 積層セラミック複合部品 | |
| JP3248294B2 (ja) | チップインダクタ及びその製造方法 | |
| JPH0115159Y2 (ja) | ||
| JP2600127Y2 (ja) | 積層チップｅｍｉ除去フィルタ | |
| JPH06204075A (ja) | 高周波用積層セラミック電子部品およびその製造方法 | |
| JP2000082626A (ja) | インダクタ素子およびその製造方法 | |
| JPH1187918A (ja) | 多層セラミック基板およびその製造方法 | |
| JPH09260144A (ja) | コイル部品およびその製造方法 | |
| JP3521699B2 (ja) | 積層セラミック複合部品の製造方法 | |
| JP3493812B2 (ja) | セラミック電子部品の製造方法 | |
| JP2663270B2 (ja) | 共振器及びその製造方法 | |
| JPH0555045A (ja) | チツプインダクタおよびその製造方法 |