JP2600127Y2 - 積層チップｅｍｉ除去フィルタ - Google Patents
積層チップｅｍｉ除去フィルタInfo
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- JP2600127Y2 JP2600127Y2 JP1993003674U JP367493U JP2600127Y2 JP 2600127 Y2 JP2600127 Y2 JP 2600127Y2 JP 1993003674 U JP1993003674 U JP 1993003674U JP 367493 U JP367493 U JP 367493U JP 2600127 Y2 JP2600127 Y2 JP 2600127Y2
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Description
【０００１】
【産業上の利用分野】本考案は、デジタル回路などにお
けるＥＭＩ対策用の積層チップＥＭＩ除去フィルタに関
し、さらに詳しくは、外部端子電極として接続端子であ
るＩＮ端子およびＯＵＴ端子、ならびに接地端子である
Ｇ端子を有してなる３端子構造の積層チップＥＭＩ除去
フィルタに関する。
けるＥＭＩ対策用の積層チップＥＭＩ除去フィルタに関
し、さらに詳しくは、外部端子電極として接続端子であ
るＩＮ端子およびＯＵＴ端子、ならびに接地端子である
Ｇ端子を有してなる３端子構造の積層チップＥＭＩ除去
フィルタに関する。
【０００２】
【従来の技術】近年、電子デバイスは急激にデジタル化
が進み、これに伴ってデジタル回路において発生する高
周波ノイズによる障害（ＥＭＩ）が問題となり、そのた
め、従来の技術では、デジタル信号ラインにＥＭＩ除去
フィルタを組み込むことなどによりＥＭＩの除去を図っ
ていた。
が進み、これに伴ってデジタル回路において発生する高
周波ノイズによる障害（ＥＭＩ）が問題となり、そのた
め、従来の技術では、デジタル信号ラインにＥＭＩ除去
フィルタを組み込むことなどによりＥＭＩの除去を図っ
ていた。
【０００３】上記デジタル回路などにおけるＥＭＩの対
策用フィルタとしては、一般に３端子構造（ＩＮ端子、
ＯＵＴ端子、Ｇ端子）のものが用いられており、現在、
この３端子構造のＥＭＩ除去フィルタは様々な方法で製
造されているが、中でも小型、面実装などのメリットを
有する積層技術を用いて製造された積層チップＥＭＩ除
去フィルタが今後の主流になるものと考えられる。
策用フィルタとしては、一般に３端子構造（ＩＮ端子、
ＯＵＴ端子、Ｇ端子）のものが用いられており、現在、
この３端子構造のＥＭＩ除去フィルタは様々な方法で製
造されているが、中でも小型、面実装などのメリットを
有する積層技術を用いて製造された積層チップＥＭＩ除
去フィルタが今後の主流になるものと考えられる。
【０００４】このような積層技術を用いて製造された３
端子構造の積層チップＥＭＩ除去フィルタは、図５に示
すように、セラミックシートを積層することによって構
成された積層体８の端面および側面に、外部端子電極と
してそれぞれ接続端子（ＩＮ端子１、ＯＵＴ端子２）、
および接地端子（Ｇ端子３）を有してなるものである。
端子構造の積層チップＥＭＩ除去フィルタは、図５に示
すように、セラミックシートを積層することによって構
成された積層体８の端面および側面に、外部端子電極と
してそれぞれ接続端子（ＩＮ端子１、ＯＵＴ端子２）、
および接地端子（Ｇ端子３）を有してなるものである。
【０００５】また、現在までに開発されている上記積層
チップＥＭＩ除去フィルタは、原料および回路構成によ
って分類することができる。すなわち、原料によって分
類すると、１種類のセラミック絶縁材料（誘電体または
磁性体）によって構成されたものと、２種類以上の材料
を複合化して構成されたものとに分けることができ、回
路構成によって分類すると、集中定数型（Ｔ型３次、π
型３次）のものと、分布定数型のものとに分けることが
できる。
チップＥＭＩ除去フィルタは、原料および回路構成によ
って分類することができる。すなわち、原料によって分
類すると、１種類のセラミック絶縁材料（誘電体または
磁性体）によって構成されたものと、２種類以上の材料
を複合化して構成されたものとに分けることができ、回
路構成によって分類すると、集中定数型（Ｔ型３次、π
型３次）のものと、分布定数型のものとに分けることが
できる。
【０００６】
【考案が解決しようとする課題】しかしながら、上記の
ように原料および回路構成によって分類される従来の３
端子構造の積層チップＥＭＩ除去フィルタには、それぞ
れ以下に示すような問題点があった。
ように原料および回路構成によって分類される従来の３
端子構造の積層チップＥＭＩ除去フィルタには、それぞ
れ以下に示すような問題点があった。
【０００７】まず、２種類以上の材料を複合化して構成
された複合タイプの積層チップＥＭＩ除去フィルタは、
例えば図６に示すように、誘電体材料９（コンデンサ部
を構成）と磁性体材料１０（インダクタ部を構成）とを
複合化することによって構成することができる。このよ
うな積層チップＥＭＩ除去フィルタには、コンデンサ部
およびインダクタ部の設計の自由度が高く、高容量、高
インダクタンスの取得が容易であるというメリットはあ
るが、異種材料の同時焼成を行うため技術的な難易度が
高く、歩留り低下や高コスト化などが避けられないとい
う問題点があった。
された複合タイプの積層チップＥＭＩ除去フィルタは、
例えば図６に示すように、誘電体材料９（コンデンサ部
を構成）と磁性体材料１０（インダクタ部を構成）とを
複合化することによって構成することができる。このよ
うな積層チップＥＭＩ除去フィルタには、コンデンサ部
およびインダクタ部の設計の自由度が高く、高容量、高
インダクタンスの取得が容易であるというメリットはあ
るが、異種材料の同時焼成を行うため技術的な難易度が
高く、歩留り低下や高コスト化などが避けられないとい
う問題点があった。
【０００８】また、近年の信号の高周波化への移行によ
り、特に信号ラインのＥＭＩ対策に用いられるフィルタ
には、高容量や高インダクタンスが必要とされなくなっ
たため、上記複合タイプのメリットは少なくなってい
る。
り、特に信号ラインのＥＭＩ対策に用いられるフィルタ
には、高容量や高インダクタンスが必要とされなくなっ
たため、上記複合タイプのメリットは少なくなってい
る。
【０００９】一方、１種類の材料によって構成された積
層チップＥＭＩ除去フィルタは、例えば図７や図８に示
すように、一種類の絶縁性材料１１によって構成するこ
とができる。このような積層チップＥＭＩ除去フィルタ
には、製造過程における技術的な難易度が低いため、歩
留りやコスト面において上記複合タイプのものより有利
であるという利点がある。
層チップＥＭＩ除去フィルタは、例えば図７や図８に示
すように、一種類の絶縁性材料１１によって構成するこ
とができる。このような積層チップＥＭＩ除去フィルタ
には、製造過程における技術的な難易度が低いため、歩
留りやコスト面において上記複合タイプのものより有利
であるという利点がある。
【００１０】また、このような１種類の材料を積層して
構成された積層チップＥＭＩ除去フィルタには、図１０
（Ｔ型３次）や図１１（π型３次）に示すように、コン
デンサ部とインダクタ部とが独立した集中定数型の回路
構成のものと、図９に示すようなインダクタンスと容量
が分散した分布定数型の回路構成のものとがあるが、一
般に分布定数型の回路構成のもののほうが集中定数型の
回路構成のものよりもノイズ除去効果が高いため、分布
定数型の回路構成のＥＭＩ除去フィルタが数多く提案さ
れている。
構成された積層チップＥＭＩ除去フィルタには、図１０
（Ｔ型３次）や図１１（π型３次）に示すように、コン
デンサ部とインダクタ部とが独立した集中定数型の回路
構成のものと、図９に示すようなインダクタンスと容量
が分散した分布定数型の回路構成のものとがあるが、一
般に分布定数型の回路構成のもののほうが集中定数型の
回路構成のものよりもノイズ除去効果が高いため、分布
定数型の回路構成のＥＭＩ除去フィルタが数多く提案さ
れている。
【００１１】しかしながら、図７に示すような構造（側
面への引き出し部を有する容量形成用電極パターン６と
コイルを構成する周回パターンであるコイル導体パター
ン５との間で分布的に容量を取得する）からなる分布定
数型の回路構成の積層チップＥＭＩ除去フィルタには、
得られる容量値が低いという問題点があった。なお、こ
の問題点を補うため、容量形成用電極と周回パターンと
の間隔を狭める（ダミーを減らす）と、コイルにおいて
発生する磁束に干渉してインダクタンス値が大きく変化
し、適当なＬＣの定数を得るための設計を行うことが極
めて困難であるという問題点があった。
面への引き出し部を有する容量形成用電極パターン６と
コイルを構成する周回パターンであるコイル導体パター
ン５との間で分布的に容量を取得する）からなる分布定
数型の回路構成の積層チップＥＭＩ除去フィルタには、
得られる容量値が低いという問題点があった。なお、こ
の問題点を補うため、容量形成用電極と周回パターンと
の間隔を狭める（ダミーを減らす）と、コイルにおいて
発生する磁束に干渉してインダクタンス値が大きく変化
し、適当なＬＣの定数を得るための設計を行うことが極
めて困難であるという問題点があった。
【００１２】また、図８に示すような構造（コイル導体
パターン５に容量形成用電極パターン６を近接させて容
量を取得する）の分布定数型の回路構成の積層チップＥ
ＭＩ除去フィルタにも、得られる容量値が低いという問
題点があった。なお、この問題点を補うため、コイル導
体パターン５と容量形成用電極パターン６との距離を近
付けると、印刷時の導体パターンの滲みなどにより、Ｉ
Ｎ−ＯＵＴの信号側とＧの接地側との絶縁不良が生じ易
くなってしまうという問題点があった。
パターン５に容量形成用電極パターン６を近接させて容
量を取得する）の分布定数型の回路構成の積層チップＥ
ＭＩ除去フィルタにも、得られる容量値が低いという問
題点があった。なお、この問題点を補うため、コイル導
体パターン５と容量形成用電極パターン６との距離を近
付けると、印刷時の導体パターンの滲みなどにより、Ｉ
Ｎ−ＯＵＴの信号側とＧの接地側との絶縁不良が生じ易
くなってしまうという問題点があった。
【００１３】さらに、このＥＭＩ除去フィルタは容量形
成用電極が線状であるため、本来の回路（図９）にイン
ダクタ成分が付加して図１２に示すような回路になりや
すく、ノイズ除去効果が損なわれてしまう危険性が高い
という問題点があった。
成用電極が線状であるため、本来の回路（図９）にイン
ダクタ成分が付加して図１２に示すような回路になりや
すく、ノイズ除去効果が損なわれてしまう危険性が高い
という問題点があった。
【００１４】さらにまた、このＥＭＩ除去フィルタは、
接地電極が部品における一方の側面にしか形成されない
ため方向性があり、製造が困難である上製造コストが高
く、しかも基板への実装時における実装方向ミスによる
不良が発生しやすいという問題点があった。
接地電極が部品における一方の側面にしか形成されない
ため方向性があり、製造が困難である上製造コストが高
く、しかも基板への実装時における実装方向ミスによる
不良が発生しやすいという問題点があった。
【００１５】なお、図８に示すＥＭＩ除去フィルタの変
形として、容量形成用電極をコイル導体パターンの間に
うつしたものもあるが、このような構造とすることより
上記絶縁の問題はなくなるが、接地電極側に加わるイン
ダクタ成分の問題や方向性の問題は解決しない。
形として、容量形成用電極をコイル導体パターンの間に
うつしたものもあるが、このような構造とすることより
上記絶縁の問題はなくなるが、接地電極側に加わるイン
ダクタ成分の問題や方向性の問題は解決しない。
【００１６】そこで本考案は、上記従来の技術の問題点
を解決し、低コストで生産性および歩留りが良く、高い
ＥＭＩ除去効果を有し、実装時における方向性の問題の
ない積層チップＥＭＩ除去フィルタを提供することを目
的とする。
を解決し、低コストで生産性および歩留りが良く、高い
ＥＭＩ除去効果を有し、実装時における方向性の問題の
ない積層チップＥＭＩ除去フィルタを提供することを目
的とする。
【００１７】
【課題を解決するための手段】本考案者は、上記目的を
達成するために鋭意研究した結果、全体を同一のセラミ
ック絶縁材料によって構成し、容量形成用電極をコイル
の周回パターンの間に形成して分布定数型の回路を構成
することにより、上記課題が解決されることを見い出
し、本考案に到達した。
達成するために鋭意研究した結果、全体を同一のセラミ
ック絶縁材料によって構成し、容量形成用電極をコイル
の周回パターンの間に形成して分布定数型の回路を構成
することにより、上記課題が解決されることを見い出
し、本考案に到達した。
【００１８】 すなわち、本考案は、一種類のセラミッ
ク絶縁シートを積層してなる絶縁体の内部にらせん状の
コイル導体パターンによるインダクタ形成用コイルおよ
び容量形成用電極パターンによる容量形成用電極が埋設
され、外部端子電極として両端面部に接続端子であるＩ
Ｎ端子およびＯＵＴ端子ならびに両側面部に接地端子で
あるＧ端子を有してなる３端子構造の積層チップＥＭＩ
除去フィルタであって、前記コイル導体パターンは最上
層と最下層を除いて長辺部と短辺部に分割され、それぞ
れセラミック絶縁シート上に形成され、スルーホールを
介して周回的に接続されて前記インダクタ形成用コイル
を形成すると共に、該インダクタ形成用コイルの両端は
両端面に引き出されて前記ＩＮ端子およびＯＵＴ端子に
接続されてなり、前記容量形成用電極パターンは所定幅
の帯状パターンとして前記コイル導体パターンの短辺部
と平行に同一セラミック絶縁シート上に形成され、か
つ、前記コイル導体パターンが１周する間に１層が介在
されて複数の容量を形成する分布定数型の回路を構成す
ると共に、該容量形成用電極の両端は前記絶縁体の両側
面に引き出されて前記Ｇ端子に接続されていることを特
徴とする積層チップＥＭＩ除去フィルタを提供するもの
である。
ク絶縁シートを積層してなる絶縁体の内部にらせん状の
コイル導体パターンによるインダクタ形成用コイルおよ
び容量形成用電極パターンによる容量形成用電極が埋設
され、外部端子電極として両端面部に接続端子であるＩ
Ｎ端子およびＯＵＴ端子ならびに両側面部に接地端子で
あるＧ端子を有してなる３端子構造の積層チップＥＭＩ
除去フィルタであって、前記コイル導体パターンは最上
層と最下層を除いて長辺部と短辺部に分割され、それぞ
れセラミック絶縁シート上に形成され、スルーホールを
介して周回的に接続されて前記インダクタ形成用コイル
を形成すると共に、該インダクタ形成用コイルの両端は
両端面に引き出されて前記ＩＮ端子およびＯＵＴ端子に
接続されてなり、前記容量形成用電極パターンは所定幅
の帯状パターンとして前記コイル導体パターンの短辺部
と平行に同一セラミック絶縁シート上に形成され、か
つ、前記コイル導体パターンが１周する間に１層が介在
されて複数の容量を形成する分布定数型の回路を構成す
ると共に、該容量形成用電極の両端は前記絶縁体の両側
面に引き出されて前記Ｇ端子に接続されていることを特
徴とする積層チップＥＭＩ除去フィルタを提供するもの
である。
【００１９】
【作用】本考案の積層チップＥＭＩ除去フィルタは、全
体が同一のセラミック絶縁材料からなり（例えばフェラ
イト、酸化チタン、ガラスセラミックスなど）、容量形
成用電極はコイルの周回パターンの間に必要に応じて１
〜複数ケ所に形成され、複数の箇所で容量を形成するも
のである。そのため、全体としては分布定数型の回路構
成となり、その等価回路図は図９に示す通りである。
体が同一のセラミック絶縁材料からなり（例えばフェラ
イト、酸化チタン、ガラスセラミックスなど）、容量形
成用電極はコイルの周回パターンの間に必要に応じて１
〜複数ケ所に形成され、複数の箇所で容量を形成するも
のである。そのため、全体としては分布定数型の回路構
成となり、その等価回路図は図９に示す通りである。
【００２０】上記のような構成からなる本考案の積層チ
ップＥＭＩ除去フィルタは、容量が積層された絶縁性セ
ラミックシートの層間で取得されるため、ＥＭＩ対策に
必要な容量値を十分に得ることができる。これは、通
常、グリーンシート法や印刷法などで形成されるセラミ
ック層は10μｍ〜数十μｍ程度と薄いためである。
ップＥＭＩ除去フィルタは、容量が積層された絶縁性セ
ラミックシートの層間で取得されるため、ＥＭＩ対策に
必要な容量値を十分に得ることができる。これは、通
常、グリーンシート法や印刷法などで形成されるセラミ
ック層は10μｍ〜数十μｍ程度と薄いためである。
【００２１】また、本考案の積層チップＥＭＩ除去フィ
ルタは、容量形成用電極の数や多少の幅の変化などで取
得容量値を変化させることができるため、そ設計が極め
て容易であり、しかも容量値の設計変更に伴うインダク
タンス値の変化が少ないため、インダクタンス値の設計
も容易である。
ルタは、容量形成用電極の数や多少の幅の変化などで取
得容量値を変化させることができるため、そ設計が極め
て容易であり、しかも容量値の設計変更に伴うインダク
タンス値の変化が少ないため、インダクタンス値の設計
も容易である。
【００２２】さらに、本考案のＥＭＩ除去フィルタを構
成する絶縁性のセラミック層は、積層コンデンサなどで
絶縁層としての実績があり、絶縁不良は発生しにくい。
さらにまた、本考案のＥＭＩ除去フィルタに内設される
容量形成用電極パターンは、幅が広く接地部（接地端子
電極）までの距離も短いため、インダクタ成分が付加し
にくく、ノイズ対策効果が大きい。
成する絶縁性のセラミック層は、積層コンデンサなどで
絶縁層としての実績があり、絶縁不良は発生しにくい。
さらにまた、本考案のＥＭＩ除去フィルタに内設される
容量形成用電極パターンは、幅が広く接地部（接地端子
電極）までの距離も短いため、インダクタ成分が付加し
にくく、ノイズ対策効果が大きい。
【００２３】さらにまた、本考案のＥＭＩ除去フィルタ
は、内設される容量形成用電極パターンが部品における
両側面に引き出され、部品両側面に接地端子電極が形成
される（対象構造である）ため、生産および実装時にお
ける方向性の問題はない。
は、内設される容量形成用電極パターンが部品における
両側面に引き出され、部品両側面に接地端子電極が形成
される（対象構造である）ため、生産および実装時にお
ける方向性の問題はない。
【００２４】以下、実施例により本考案をさらに詳細に
説明する。しかし本考案の範囲は以下の実施例により制
限されるものではない。
説明する。しかし本考案の範囲は以下の実施例により制
限されるものではない。
【００２５】
【実施例】本考案の積層チップＥＭＩ除去フィルタのグ
リーンシート法による製造方法の一例を以下に示す。
リーンシート法による製造方法の一例を以下に示す。
【００２６】まず、Ｎｉ−Ｚｎ−Ｃｕフェライトからな
るセラミック絶縁材料、ポリビニルブチラール樹脂、お
よび溶剤（トルエン、エタノール、ＩＰＡの混合物）を
混合して得たスラリーを用い、ドクターブレード法によ
って厚さ60μｍのセラミックグリーンシート７を製造し
た。
るセラミック絶縁材料、ポリビニルブチラール樹脂、お
よび溶剤（トルエン、エタノール、ＩＰＡの混合物）を
混合して得たスラリーを用い、ドクターブレード法によ
って厚さ60μｍのセラミックグリーンシート７を製造し
た。
【００２７】次いで、上記グリーンシート７に、図２に
示すように、所定の位置に層間接続用のスルーホール４
を形成し、さらにＡｇを主成分とする導体ペーストを用
い、スクリーン印刷法によってコイル導体パターン５お
よび容量形成用電極パターン６を印刷した。
示すように、所定の位置に層間接続用のスルーホール４
を形成し、さらにＡｇを主成分とする導体ペーストを用
い、スクリーン印刷法によってコイル導体パターン５お
よび容量形成用電極パターン６を印刷した。
【００２８】なお、本実施例においては上記印刷パター
ンを図２（ａ）ないし（ｈ）に示す８種類としたが、図
２（ｂ）および（ｃ）を図２（ｇ）および（ｈ）とする
と、図２（ｄ）および（ｅ）は兼用することができるた
め、印刷パターンは４種類となり、生産効率の向上を図
ることができる。また、通常、グリーンシート上には多
数個の印刷パターンが形成されるが（多数個取り）、本
実施例においては便宜上チップ１個分の印刷パターンを
グリーンシート上に形成した場合を示した。
ンを図２（ａ）ないし（ｈ）に示す８種類としたが、図
２（ｂ）および（ｃ）を図２（ｇ）および（ｈ）とする
と、図２（ｄ）および（ｅ）は兼用することができるた
め、印刷パターンは４種類となり、生産効率の向上を図
ることができる。また、通常、グリーンシート上には多
数個の印刷パターンが形成されるが（多数個取り）、本
実施例においては便宜上チップ１個分の印刷パターンを
グリーンシート上に形成した場合を示した。
【００２９】次に、上記印刷パターンが形成されたシー
ト、および印刷パターンが形成されていないシートを、
次のような構成で積層した。まず、ダミーシートとして
印刷パターンが形成されていないグリーンシート７を５
層積層し、その上に図２（ｆ）、（ｄ）、（ｃ）、
（ｂ）、（ｅ）、（ｄ）、（ｃ）、（ｂ）および（ａ）
に示すシート７を順次積層し、さらにその上にダミーシ
ートとして印刷パターンが形成されていないグリーンシ
ート７を５層積層した（図３）。
ト、および印刷パターンが形成されていないシートを、
次のような構成で積層した。まず、ダミーシートとして
印刷パターンが形成されていないグリーンシート７を５
層積層し、その上に図２（ｆ）、（ｄ）、（ｃ）、
（ｂ）、（ｅ）、（ｄ）、（ｃ）、（ｂ）および（ａ）
に示すシート７を順次積層し、さらにその上にダミーシ
ートとして印刷パターンが形成されていないグリーンシ
ート７を５層積層した（図３）。
【００３０】次いで、これを 100℃、 200kg／cm2 で60
秒間加圧して圧着し、コイル導体パターン５によって構
成されたコイル末端部、および容量形成用電極パターン
６の端部（引き出し部の端部）が一対の対向する端面お
よび一対の対向する側面に導出された積層体８を得た
（図４）。なお、上記のように通常の多数個取りの場合
には圧着後にチップサイズへの裁断が行われる。
秒間加圧して圧着し、コイル導体パターン５によって構
成されたコイル末端部、および容量形成用電極パターン
６の端部（引き出し部の端部）が一対の対向する端面お
よび一対の対向する側面に導出された積層体８を得た
（図４）。なお、上記のように通常の多数個取りの場合
には圧着後にチップサイズへの裁断が行われる。
【００３１】次に、得られた積層体８を 900℃で１時間
焼成した後、積層体８における内部電極導出端面および
側面に、Ａｇを主成分としガラスフリットを含む電極ペ
ーストを塗布し、 600℃で10分間焼付けを行って外部端
子電極（ＩＮ端子１、ＯＵＴ端子２、Ｇ端子３）を形成
した（図５）。次いで、上記外部端子電極の表面にＮｉ
メッキおよびハンダメッキを行い、本考案の積層チップ
ＥＭＩ除去フィルタを得た（図１）。
焼成した後、積層体８における内部電極導出端面および
側面に、Ａｇを主成分としガラスフリットを含む電極ペ
ーストを塗布し、 600℃で10分間焼付けを行って外部端
子電極（ＩＮ端子１、ＯＵＴ端子２、Ｇ端子３）を形成
した（図５）。次いで、上記外部端子電極の表面にＮｉ
メッキおよびハンダメッキを行い、本考案の積層チップ
ＥＭＩ除去フィルタを得た（図１）。
【００３２】
【考案の効果】 以上のように本考案の積層チップＥＭ
Ｉ除去フィルタは、（１）内設される容量形成用の電極
パターンが絶縁体の両サイドに引き出されることになり
当該絶縁体の両サイドに二個の接地端子が対称に形成さ
れるから、本考案によるフィルタ部品の生産時ならびに
実装時において方向性を考慮する必要が全く無くなると
いう大きな実用上の効果がある。加えて（２）本考案の
フィルタに内設される容量形成用の電極パターンは幅を
広くでき、接地端子までの距離も短いためインダクタ成
分が付加し難くノイズ対策の効果も大きいという利点が
ある。さらに（３）本考案によると容量形成用電極の数
や多少の幅の変化などで取得容量値を変化することがで
き、容量値の設計変更に伴うインダクタンス値の変化が
少ないためインダクタンス値の設計も容易になり、フィ
ルタ設計が極めて容易になるという効果がある。そし
て、（４）コイル形成用導体パターンや容量形成用電極
パターン、さらには、積層チップ部品の形状が比較的単
純で歩留りがよく、作製が簡単であり、また、実装作業
が作業性よく行える、低コストで生産性のよいＥＭＩ除
去フィルタが得られるとい効果を奏する。
Ｉ除去フィルタは、（１）内設される容量形成用の電極
パターンが絶縁体の両サイドに引き出されることになり
当該絶縁体の両サイドに二個の接地端子が対称に形成さ
れるから、本考案によるフィルタ部品の生産時ならびに
実装時において方向性を考慮する必要が全く無くなると
いう大きな実用上の効果がある。加えて（２）本考案の
フィルタに内設される容量形成用の電極パターンは幅を
広くでき、接地端子までの距離も短いためインダクタ成
分が付加し難くノイズ対策の効果も大きいという利点が
ある。さらに（３）本考案によると容量形成用電極の数
や多少の幅の変化などで取得容量値を変化することがで
き、容量値の設計変更に伴うインダクタンス値の変化が
少ないためインダクタンス値の設計も容易になり、フィ
ルタ設計が極めて容易になるという効果がある。そし
て、（４）コイル形成用導体パターンや容量形成用電極
パターン、さらには、積層チップ部品の形状が比較的単
純で歩留りがよく、作製が簡単であり、また、実装作業
が作業性よく行える、低コストで生産性のよいＥＭＩ除
去フィルタが得られるとい効果を奏する。
【図１】本考案の積層チップＥＭＩ除去フィルタの一例
を示す透視斜視図である。
を示す透視斜視図である。
【図２】本考案の積層チップＥＭＩ除去フィルタの一例
を構成する印刷パターンが印刷されたシートを示す平面
図である。
を構成する印刷パターンが印刷されたシートを示す平面
図である。
【図３】図２に示すシートの積層態様を示す積層体の分
解斜視図である。
解斜視図である。
【図４】図２に示すシートを積層および圧着して得た積
層体を示す斜視図である。
層体を示す斜視図である。
【図５】３端子構造の積層チップＥＭＩ除去フィルタの
外観を示す斜視図である。
外観を示す斜視図である。
【図６】集中定数型の回路構成の積層チップＥＭＩ除去
フィルタの一例を構成する積層体の分解斜視図である。
フィルタの一例を構成する積層体の分解斜視図である。
【図７】分布定数型の回路構成の積層チップＥＭＩ除去
フィルタの一例を構成する積層体の分解斜視図である。
フィルタの一例を構成する積層体の分解斜視図である。
【図８】分布定数型の回路構成の積層チップＥＭＩ除去
フィルタの別の一例を構成する積層体の分解斜視図であ
る。
フィルタの別の一例を構成する積層体の分解斜視図であ
る。
【図９】分布定数型の回路の一例を示す回路図である。
【図１０】集中定数型の回路の一例を示す回路図であ
る。
る。
【図１１】集中定数型の回路の別の一例を示す回路図で
ある。
ある。
【図１２】図９の回路にインダクタ成分が付加した回路
を示す回路図である。
を示す回路図である。
１‥‥‥ＩＮ端子 ２‥‥‥ＯＵＴ端子 ３‥‥‥Ｇ端子 ４‥‥‥スルーホール ５‥‥‥コイル導体パターン ６‥‥‥容量形成用電極パターン ７‥‥‥グリーンシート ８‥‥‥積層体 ９‥‥‥誘電体材料 １０‥‥磁性体材料 １１‥‥絶縁性材料
Claims (1)
- 【請求項１】 一種類のセラミック絶縁シートを積層し
てなる絶縁体の内部にらせん状のコイル導体パターンに
よるインダクタ形成用コイルおよび容量形成用電極パタ
ーンによる容量形成用電極が埋設され、外部端子電極と
して両端面部に接続端子であるＩＮ端子およびＯＵＴ端
子ならびに両側面部に接地端子であるＧ端子を有してな
る３端子構造の積層チップＥＭＩ除去フィルタであっ
て、前記コイル導体パターンは最上層と最下層を除いて
長辺部と短辺部に分割され、それぞれセラミック絶縁シ
ート上に形成され、スルーホールを介して周回的に接続
されて前記インダクタ形成用コイルを形成すると共に、
該インダクタ形成用コイルの両端は両端面に引き出され
て前記ＩＮ端子およびＯＵＴ端子に接続されてなり、前
記容量形成用電極パターンは所定幅の帯状パターンとし
て前記コイル導体パターンの短辺部と平行に同一セラミ
ック絶縁シート上に形成され、かつ、前記コイル導体パ
ターンが一周する間に一層が介在されて複数の容量を形
成する分布定数型の回路を構成すると共に、該容量形成
用電極の両端は前記絶縁体の両側面に引き出されて前記
Ｇ端子に接続されていることを特徴とする積層チップＥ
ＭＩ除去フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993003674U JP2600127Y2 (ja) | 1993-01-14 | 1993-01-14 | 積層チップｅｍｉ除去フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993003674U JP2600127Y2 (ja) | 1993-01-14 | 1993-01-14 | 積層チップｅｍｉ除去フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660134U JPH0660134U (ja) | 1994-08-19 |
| JP2600127Y2 true JP2600127Y2 (ja) | 1999-10-04 |
Family
ID=11563976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993003674U Expired - Fee Related JP2600127Y2 (ja) | 1993-01-14 | 1993-01-14 | 積層チップｅｍｉ除去フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600127Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4659369B2 (ja) * | 2003-06-27 | 2011-03-30 | 京セラ株式会社 | フィルタ素子及び電子モジュール |
| JP4530866B2 (ja) * | 2005-02-09 | 2010-08-25 | 京セラ株式会社 | フィルタ素子及び電子モジュール |
| JP2008078228A (ja) * | 2006-09-19 | 2008-04-03 | Tdk Corp | 積層型インダクタ |
| JP6565555B2 (ja) * | 2015-09-30 | 2019-08-28 | Tdk株式会社 | 積層コモンモードフィルタ |
-
1993
- 1993-01-14 JP JP1993003674U patent/JP2600127Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660134U (ja) | 1994-08-19 |
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