JP4659369B2 - フィルタ素子及び電子モジュール - Google Patents
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Description
この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている(例えば、特許文献1参照)。このフィルタ素子は、素子の中に2重コイルを形成して、それらのコイルの間に形成される分布定数容量を利用してキャパシタを構成したものである。
本発明は、高周波化と小型化が容易で、かつフィルタ特性を向上できるフィルタ素子及び電子モジュールを提供することを目的とする。
また、前記容量形成用導体が複数の前記第2の絶縁層にそれぞれ形成されており、積層方向に隣り合う前記容量形成用導体同士が両者の間に介在する前記第2または第3の絶縁層を貫くように設けられたビア導体で接続されていることが好ましい。
また、本発明のフィルタ素子では、ある前記第2の絶縁層に形成された前記コイル形成用曲がり導体のインダクタンスは、他の前記第2の絶縁層に形成された前記コイル形成用曲がり導体のインダクタンスと異なることとしてもよい。
また、本発明のフィルタ素子では、前記インダクタンスの差異は、ある前記第3の絶縁層に形成された前記コイル形成用曲がり導体のコイル径又は線長と、他の前記第3の絶縁層に形成された前記コイル形成用曲がり導体のコイル径又は線長とを異ならせることによって実現されるものであるようにしてもよい。
さらに、本発明のフィルタ素子は、ある1つの前記第2または第3の絶縁層を間に挟む前記容量形成用導体および前記コイル形成用導体の間の容量と、他の1つの前記第2または第3の絶縁層を間に挟む前記容量形成用導体および前記コイル形成用導体の間の容量とが、少なくとも2つの前記第2または第3の絶縁層において異なる構成としてもよい。
前記容量の差異は、前記容量形成用導体と前記コイル形成用導体との間に介在する前記第2または第3の絶縁層の厚みの差異によるものであるようにしてもよく、前記容量形成用導体と前記コイル形成用導体との間に介在する前記第2または第3の絶縁層の誘電率の差異によるものであるようにしてもよく、前記容量形成用導体と前記コイル形成用導体とが前記第2または第3の絶縁層を介して対向する面積の差異によるものであるようにしてもよい。
本発明の電子モジュールは、前記フィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載しているため、電子モジュール全体の小型化と特性の向上が図れる。
また、容量形成部の容量を、入力導体側から出力導体側に単調に増加させることで、従来、最も減衰量の不足する帯域の減衰量の制御が可能となり、優れた特性のフィルタが実現できる。
図1は本発明のフィルタ素子の外観斜視図である。また、図2はフィルタ素子のX−X線断面図であり、図3は誘電体セラミック層を積層構成したときの構造分解斜視図となる。
本発明のフィルタ素子は、図1に示すように、複数の誘電体セラミック層で構成されたセラミック積層体1と、その外表面に形成された信号ラインの入力端子2aと、出力端子2iと、GNDラインの端子3とで構成されるチップ部品である。
図3を参照して、誘電体セラミック層1aには、GND導体3aが形成され、このGND導体3aから二方に端子が出て、それらが前記GND端子3に接続している。
誘電体セラミック層1cには、コの字形のコイル形成用導体(コイル形成用曲がり導体に相当する)2cが形成されている。コイル形成用導体2cの一端は、誘電体セラミック層1cを貫くように設けられたビアホール導体(図3で模式的に細線で示している)5aを介して、誘電体セラミック層1b上のコイル形成用導体2bと接続される。
誘電体セラミック層1fには、ともに細長い真っ直ぐな板状のコイル形成用導体(上下層接続用導体に相当する)2fと容量形成用導体4cとが分離して形成されている。コイル形成用導体2fの一端は、誘電体セラミック層1fを貫くように設けられたビアホール導体5dを介して、誘電体セラミック層1e上のコイル形成用導体2eの他端と接続される。容量形成用導体4cは、誘電体セラミック層1f,1eを貫くように設けられたビアホール導体6bを介して容量形成用導体4bに接続されている。
誘電体セラミック層1hには、コの字形のコイル形成用導体2hが形成されている。コイル形成用導体2hの一端は、誘電体セラミック層1hを貫くように設けられたビアホール導体5fを介して、誘電体セラミック層1g上のコイル形成用導体2gと接続される。コイル形成用導体2hの他端は、前記出力端子2iにつながっている。
以上のような構造であるから、9層の積層構造の中に3回半巻きの周回コイルが形成される。そして、図2に示されるように、コイル形成用導体2b〜2h間に、容量形成用導体4a,4b,4cが挟み込まれ、これらとコイル形成用導体2b〜2hとの間に容量が形成される。さらに容量形成用導体4a,4b,4cと、GND導体3aとの間にもうひとつの容量が形成される。このようにして形成された容量は、図2のハッチング部分H1,H2に表わされている。ハッチング部分H1は、容量形成用導体4a,4b,4cとコイル形成用導体2b〜2hとの間に形成された第1の容量を表し、ハッチング部分H2は、容量形成用導体4a,4b,4cとGND導体3aとの間に形成された第2の容量を表している。
コイル形成用導体2b〜2h、GND導体3a、容量形成用導体4a〜4cと、各接続ビアホール導体5a〜5f、6a,6bは、Agなどを主成分とする導電材料によって構成する。
次に、以上のフィルタ素子の製造方法を説明する。
まず、前述したチタン酸バリウムなどの誘電体セラミック材料を主原料とする混合物にバインダー等を混合して、プレス加工によりグリーンシートを作成し、所定位置にビアホールを貫通形成する。このビアホール付きのグリーンシートに、コイル形成用導体2b〜2h、GND導体3a、容量形成用導体4a〜4cを形成するために、Agを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。
図5はSパラメータの周波数特性を示す線図であり、横軸は周波数(MHz)を、縦軸はSパラメータの透過係数(S21)(単位dB)を表わしている。図中の実線曲線Aは本発明の構造における透過係数(S21)の周波数特性、破線曲線Bは従来のセラミック積層体の中に2つのコイルを形成し、それらの間の分布容量を利用したフィルタ素子の透過係数(S21)の周波数特性を表す。
図6は、GND導体3aと容量形成用導体4aとの間に集中定数素子を設けた変更例を示す本発明のフィルタ素子の構造斜視図である。集中定数素子として、チップコンデンサCを搭載し、容量のチューニングを行う。チップコンデンサCの容量を5pF(ピコファラド)に設定した場合の、Sパラメータの周波数特性を図7に破線曲線Cで示す。破線曲線Cは、実線曲線Aと比べて、透過減衰量を大きくしたい周波数(1500MHzあたり)などで、急峻なスロープの減衰が得られている。
図12(a)は、各誘電体セラミック層の厚さが同一になるように作製したフィルタ素子の透過係数(S21)の周波数特性を示すグラフであり、図12(b)は、図11に示した7層の誘電体セラミック層1bから1hの厚さを入力端子に近い側を厚く、それから出力端子にかけて徐々に薄くして作製したフィルタ素子の透過係数(S21)の周波数特性を示すグラフである。
図12の両グラフを比較すると、図12(b)のフィルタ素子では、図12(a)のフィルタ素子と比べて1.3GHz付近の減衰量が増加しており、従来では実現できなかった広い周波数帯域に渡って優れた減衰特性が保たれている。
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、前記コイル形成用導体2c,2e,2gの平面形状はコの字形をしていたが、角にアールをつけてU字形にして形成してもよい。より広く言えば、コイル形成用曲がり導体は、両端を有する曲線又は折れ線状の連続導体であればよい。その他本発明の範囲内で種々の変更を施すことが可能である。
2a 入力端子
2i 出力端子
3 GND端子
1a〜1i 誘電体セラミック層
2b〜2h コイル形成用導体
4a〜4c 容量形成用導体
5a〜5f ビアホール導体
6a,6b ビアホール導体
H1 第1の容量
H2 第2の容量
Claims (10)
- 接地用導体が表面に形成された第1の絶縁層と、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が表面に形成された複数の第2および第3の絶縁層とが積層された積層体を有し、
前記コイル形成用導体および前記接地用導体のいずれにも接続されない容量形成用導体が、一部の前記第2の絶縁層の表面に形成されており、
積層方向に隣り合う前記コイル形成用導体同士は、両者の間に介在する前記第2または第3の絶縁層を貫くように設けられたビア導体で接続されており、
前記コイル形成用導体と前記容量形成用導体との間で第1の容量を構成し、
前記容量形成用導体と前記接地用導体との間に集中定数素子を設け、
前記第1の容量と、前記集中定数素子と、前記周回するコイルとによって、フィルタ特性を得るフィルタ素子であって、
前記コイル形成用導体は、前記第3の絶縁層の表面に形成されたコの字型のコイル形成用曲がり導体と、前記第2または第3の絶縁層を介して前記コイル形成用曲がり導体の両端部に対向するように前記第2の絶縁層の表面に配置された、直線状の上下層接続用導体とからなり、該上下層接続用導体と前記コイル形成用曲がり導体とが前記ビア導体で接続されており、
前記容量形成用導体は、直線状であり、前記第2または第3の絶縁層を介して前記コイル形成用曲がり導体に対向するように、前記上下層接続用導体と間隔を開けて前記第2の絶縁層に配置されていることを特徴とするフィルタ素子。 - 前記容量形成用導体が複数の前記第2の絶縁層にそれぞれ形成されており、積層方向に隣り合う前記容量形成用導体同士が両者の間に介在する前記第2または第3の絶縁層を貫くように設けられたビア導体で接続されていることを特徴とする請求項1に記載のフィルタ素子。
- ある前記第3の絶縁層に形成された前記コイル形成用曲がり導体のインダクタンスは、他の前記第3の絶縁層に形成された前記コイル形成用曲がり導体のインダクタンスと異なることを特徴とする請求項1または請求項2に記載のフィルタ素子。
- 前記インダクタンスの差異は、ある前記第3の絶縁層に形成された前記コイル形成用曲がり導体のコイル径又は線長と、他の前記第3の絶縁層に形成された前記コイル形成用曲がり導体のコイル径又は線長とを異ならせることによって実現されるものであることを特徴とする請求項3に記載のフィルタ素子。
- ある1つの前記第2または第3の絶縁層を間に挟む前記容量形成用導体および前記コイル形成用導体の間の容量と、他の1つの前記第2または第3の絶縁層を間に挟む前記容量形成用導体および前記コイル形成用導体の間の容量とが、少なくとも2つの前記第2または第3の絶縁層において異なることを特徴とする請求項1〜請求項4のいずれかに記載のフィルタ素子。
- 前記容量の差異は、前記容量形成用導体と前記コイル形成用導体との間に介在する前記第2または第3の絶縁層の厚みの差異によるものであることを特徴とする請求項5に記載のフィルタ素子。
- 前記容量の差異は、前記容量形成用導体と前記コイル形成用導体との間に介在する前記第2または第3の絶縁層の誘電率の差異によるものであることを特徴とする請求項5に記載のフィルタ素子。
- 前記容量の差異は、前記容量形成用導体と前記コイル形成用導体とが前記第2または第3の絶縁層を介して対向する面積の差異によるものであることを特徴とする請求項5に記載のフィルタ素子。
- 1つの前記第2または第3の絶縁層を間に挟む前記容量形成用導体および前記コイル形成用導体の間の容量が、前記コイルの一方端側から他方端側にかけて徐々に変化することを特徴とする請求項5〜請求項8のいずれかに記載のフィルタ素子。
- 請求項1〜請求項9のいずれかに記載のフィルタ素子を搭載していることを特徴とする電子モジュール。
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