JP2005051322A - フィルタ素子及び電子モジュール - Google Patents
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Abstract
【解決手段】素子の中に2重コイルL1、L2を形成し、コイルL1の両端に信号の入力端子と出力端子をそれぞれ設け、コイルL2とグランド間の容量及びコイルL1、コイルL2間の分布定数容量を用いて、ローパスフィルタとした積層型フィルタ素子において、コイルL1を形成する第1のコイル形成用導体4b,4d,4fと、コイルL2を形成する第2のコイル形成用導体4a,4c,4eとの間で各絶縁体層1c〜1gを介して分布容量を形成して、その和でもって容量C1を形成し、前記分布容量は、少なくとも2つの絶縁体層において異なっている。
【効果】減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすことができる。
【選択図】 図2
【効果】減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすことができる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本願発明は、フィルタ素子及び電子モジュールに関し、特にノイズ除去のためなどに使用されるフィルタ素子で、積層された絶縁体層の導体パターンで形成したインダクタンスとキャパシタンスの並列共振及び直列共振を利用して、特定周波数で急峻な減衰量が得られるフィルタ素子及びそのフィルタ素子を用いた電子モジュールに関するものである。
【0002】
【従来技術】
従来、複数の絶縁体層にコイル断片を形成し、各絶縁体層を積層していくときに、これらのコイル断片をつなぎ合わせて周回コイルを構成し、この周回コイルのインダクタンスと、絶縁体層に形成した導電パターンとの間に形成されるキャパシタンスとを利用することにより、積層型フィルタ素子を実現した例が知られている。
【0003】
この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている(例えば、特許文献1参照)。このフィルタ素子は、素子の中に2重コイルL1、L2を形成し、コイルL1の両端に信号の入力端子と出力端子をそれぞれ設け、コイルL2をグランドに接続し、コイルL1、コイルL2間の分布定数容量を用いて、ローパスフィルタとしたものである。
この構造のローパスフィルタは、各部の容量やインダクタンスを適切に調整することにより、特定周波数(カットオフ周波数)で所定の減衰量が得られる。
【0004】
【特許文献1】
特開平04−2108号公報
【0005】
【発明が解決しようとする課題】
しかしながら、カットオフ周波数で急峻な減衰量を得るために、どのような容量やインダクタンスを設定すればよいかということや、具体的な構造を決めた場合の容量やインダクタンスをどのように実現するかといったことについては、不明な要素が多くあり、設計上の大きな問題となっていた。
特に、フィルタ透過特性や反射特性における減衰極の制御は、所望の減衰特性を実現するための重要なポイントであるが、減衰極を所望のように制御することは、難しいとされていた。
【0006】
そこで、本発明は、減衰極を制御することができ、所望の減衰特性を実現しうるフィルタ素子及び電子モジュールを提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明のフィルタ素子は、複数の絶縁体層に1層おきに交互に形成された第1のコイル形成用導体および第2のコイル形成用導体と、いずれかの絶縁体層に形成されたグランド導体とを備え、各絶縁体層を積層した状態で、前記1層おきに形成された第1のコイル形成用導体同士が電気的に接続され、各絶縁体層を積層した状態で、前記1層おきに形成された第2のコイル形成用導体同士が電気的に接続され、前記第1のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、前記第1のコイル形成用導体と第2のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第1の容量を形成し、前記第2のコイル形成用導体と前記グランド導体との間で第2の容量を形成するように構成し、前記第1のコイル形成用導体と第2のコイル形成用導体との間の各絶縁体層によって実現される分布容量が、少なくとも2つの絶縁体層において異なることを特徴とする。
【0008】
このようなフィルタ素子では、前記第1のコイル形成用導体と第2のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第1の容量を形成しているが、前記分布容量は、少なくとも2つの絶縁体層において異なっている。これにより、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすことができる。
【0009】
前記第1のコイル形成用導体が形成された絶縁体層、及び第2のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体を形成して、第1のコイル形成用導体同士、第2のコイル形成用導体同士を電気的に接続することができる。
前記分布容量の変化は、絶縁体層の厚さを異ならせることによって実現してもよく、絶縁体層の誘電率を異ならせることによって実現してもよい。
【0010】
また、前記分布容量を2種類とすることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。
上記絶縁体層を積層方向に数えたときに、分布容量を形成する絶縁体層の中央に位置する絶縁体層を対称面として、前後の絶縁体層の分布容量を対称に変化させることで、最も制御の難しい、図6に示す3番目の減衰極が制御可能となり、優れた特性のフィルタが実現できる。
【0011】
ここで、前記グランド導体は、最上層又は最下層となる絶縁体層に形成すれば、フィルタ素子の構成を簡単にでき、望ましい。
前記第1のコイル形成用導体同士は、絶縁体層中のビア導体で電気的に接続し、第2のコイル形成用導体同士は、絶縁体層中のビア導体で電気的に接続する構造を採用することができる。
また、上下層接続用導体を形成する場合は、前記第1のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続し、前記第2のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続することができる。
【0012】
このようなビア導体で接続する構造を採用すれば、素子の表面に接続用導体を設ける必要がないので、素子の表面が広く使える。そこで、外部回路と接続するための入出力端子や接続端子の大きさや、互いの間隔を広げることができ、外部端子間の短絡などの不良が減り、フィルタ素子の小型化が容易となる。
本発明の電子モジュールは、前記記載のフィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載できるため、電子モジュール全体の小型化と特性の向上が図れる。
【0013】
【発明の実施の形態】
以下、本発明のノイズフィルタを図面に基づいて詳説する。
図1は本発明のフィルタ素子の外観斜視図である。また、図2は同フィルタ素子のX−X線断面図であり、図3は誘電体セラミック層の積層構造を示す分解斜視図となる。
本発明のフィルタ素子は、図1に示すように、複数の誘電体セラミック層で構成されたセラミック積層体1と、その外表面に形成された信号ラインの入力端子2aと、出力端子2iと、GNDラインの端子3とで構成されるチップ部品である。
【0014】
セラミック積層体1は、図2に示すように、一番下に位置する誘電体セラミック層1aから一番上に位置する誘電体セラミック層1iまで、9層の積層構造となっている。なお、本発明は、複数層が積層されていればよく、9層に限定されるものではない。
本発明のフィルタ素子には、2つのコイルL1、コイルL2が形成され、それらの間に容量が形成されている。コイルL1を構成するコイル形成用導体を「第1種コイル形成用導体」といい、コイルL2を構成するコイル形成用導体を「第2種コイル形成用導体」という。
【0015】
このフィルタ素子は、第1種コイル形成用導体が配列されている誘電体セラミック層と、第2種コイル形成用導体が配列されている誘電体セラミック層とが交互に積層された構造となる。したがって、第1種コイル形成用導体と、第2種コイル形成用導体とは、誘電体セラミック層に、互いに一層おきに配列される。
本発明に特徴的なことは、誘電体セラミック層の厚さが均一でなく、少なくとも2種類あることである。すなわち、誘電体セラミック層を積層方向に数えたときに、中央に位置する誘電体セラミック層1eを基準にして、前後の誘電体セラミック層1d,1fの厚みが対称になるように変化している。具体的には、誘電体セラミック層1d,1fの厚みは薄くなっている。
【0016】
フィルタ素子の構造を以下に説明する。図2及び図3を参照して、一番下の誘電体セラミック層1aには、GND導体3aが形成され、このGND導体3aから二方に端子が出て、それらが前記GND端子3に接続している。また、誘電体セラミック層1aには入力端子2aにつながる入力用導体2bが形成されている。
次の誘電体セラミック層1bには、第2種コイル形成用導体4aが形成され、かつ上下層接続用導体2cが第2種コイル形成用導体4aと分離して形成されている。第2種コイル形成用導体4aは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL2のインダクタンスの一部を構成する。上下層接続用導体2cは平面図示で略I形をしており、下の誘電体セラミック層1aの入力用導体2bと、上の誘電体セラミック層1cの第1種コイル形成用導体4bとを接続する。
【0017】
次の誘電体セラミック層1cには、第1種コイル形成用導体4bが形成され、かつ上下層接続用導体2dが第1種コイル形成用導体4bと分離して形成されている。第1種コイル形成用導体4bと上下層接続用導体2dとの位置関係は、下の第2種コイル形成用導体4aと上下層接続用導体2cとの位置関係と逆になっている。第1種コイル形成用導体4bは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL1のインダクタンスの一部を構成する。信号は、下の誘電体セラミック層1bの上下層接続用導体2cにより概略1/4ターンされるので、前記第1種コイル形成用導体4bの3/4ターンと併せて、ほぼ1ターン周回することになる(以下同様)。上下層接続用導体2dは平面図示で略I形をしており、下の誘電体セラミック層1bの第2種コイル形成用導体4aと、上の誘電体セラミック層1dの第2種コイル形成用導体4cとを接続する。信号は上下層接続用導体2dにより概略1/4ターンされるので、前記第2種コイル形成用導体4aの3/4ターンと併せて、ほぼ1ターン周回することになる(以下同様)。
【0018】
次の薄い誘電体セラミック層1dには、第2種コイル形成用導体4cが形成され、かつ上下層接続用導体2eが形成されている。第2種コイル形成用導体4cと上下層接続用導体2eとの位置関係は、下の第1種コイル形成用導体4bと上下層接続用導体2dとの位置関係と逆になっている。したがって、さらに下の第2種コイル形成用導体4aと上下層接続用導体2cとの位置関係と同じ向きになっている。第2種コイル形成用導体4cは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL2のインダクタンスの一部を構成する。上下層接続用導体2eは平面図示で略I形をしており、下の誘電体セラミック層1cの第1種コイル形成用導体4bと、上の誘電体セラミック層1eの第1種コイル形成用導体4dとを接続する。
【0019】
次の誘電体セラミック層1eには、第1種コイル形成用導体4dが形成され、かつ上下層接続用導体2fが形成されている。第1種コイル形成用導体4dと上下層接続用導体2fとの位置関係は、下の第2種コイル形成用導体4cと上下層接続用導体2eとの位置関係と逆になっている。したがって、さらに下の第1種コイル形成用導体4bと上下層接続用導体2dとの位置関係と同じ向きになっている。第1種コイル形成用導体4dは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL1のインダクタンスの一部を構成する。上下層接続用導体2fは平面図示で略I形をしており、下の誘電体セラミック層1dの第2種コイル形成用導体4cと、上の誘電体セラミック層1fの第2種コイル形成用導体4eとを接続する。
【0020】
次の薄い誘電体セラミック層1fには、第2種コイル形成用導体4eが形成され、かつ上下層接続用導体2gが形成されている。第2種コイル形成用導体4eと上下層接続用導体2gとの位置関係は、下の第1種コイル形成用導体4dと上下層接続用導体2fとの位置関係と逆になっている。したがって、さらに下の第2種コイル形成用導体4cと上下層接続用導体2eとの位置関係と同じ向きになっている。第2種コイル形成用導体4eは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL2のインダクタンスの一部を構成する。上下層接続用導体2gは平面図示で略I形をしており、下の誘電体セラミック層1eの第1種コイル形成用導体4dと、上の誘電体セラミック層1gの第1種コイル形成用導体4fとを接続する。
【0021】
次の誘電体セラミック層1gには、第1種コイル形成用導体4fが形成され、かつ上下層接続用導体2hが形成されている。第1種コイル形成用導体4fと上下層接続用導体2hとの位置関係は、下の第2種コイル形成用導体4eと上下層接続用導体2gとの位置関係と逆になっている。したがって、さらに下の第1種コイル形成用導体4dと上下層接続用導体2fとの位置関係と同じ向きになっている。第1種コイル形成用導体4fは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL1のインダクタンスの一部を構成する。上下層接続用導体2hは平面図示で略I形をしており、下の誘電体セラミック層1fの第2種コイル形成用導体4eと接続されている。
【0022】
一番上の誘電体セラミック層1hには、出力端子2iにつながる出力用導体2iが形成されている。出力用導体2iは、平面図示でフック状をしており、信号を略半周させる。
最後に誘電体セラミック層1hの上に、保護用の誘電体セラミック層1i(図3には示していない)が積層される。
なお、誘電体セラミック層間は、誘電体セラミック層を貫くようにビアホール導体(図3で模式的に細線で示している)5a〜5gが設けられ、入力用導体2b、上下層接続用導体2c、第1種コイル形成用導体4b、上下層接続用導体2e、第1種コイル形成用導体4d、上下層接続用導体2g、第1種コイル形成用導体4f、出力用導体2iが、これらのビアホール導体5a〜5gを介して接続される。したがって、入力端子2aと出力端子2iとの間が、これらの第1種コイル形成用導体、ビアホール導体、上下層接続用導体によって直列に接続されることになる。これらの部材によってコイルL1を構成する。
【0023】
さらに、誘電体セラミック層間には、誘電体セラミック層を貫くようにビアホール導体(図3で模式的に細線で示している)6a〜6eが設けられている。ビアホール導体6a〜6eによって、第2種コイル形成用導体4a、上下層接続用導体2d、第2種コイル形成用導体4c、上下層接続用導体2f、第2種コイル形成用導体4e、上下層接続用導体2hが直列に接続される。これらの第2種コイル形成用導体、ビアホール導体、上下層接続用導体は、コイルL2を構成する。
【0024】
しかし、コイルL2は、いずれの端子とも接続されないで浮遊しており、前記入力端子2aと出力端子2iとの間に構成されたコイルL1との間で容量C1を形成し、GND導体3aとの間で容量C2を形成する。容量C1は、第1種コイル形成用導体と第2種コイル形成用導体との間でそれぞれ形成される容量(分布容量という)の和となる。
この場合、前述したように、中央に位置する誘電体セラミック層1eを基準に数えて、前後の誘電体セラミック層1d,1fの厚みが対称になるように薄くなっている。したがって、第1種コイル形成用導体4bと第2種コイル形成用導体4cとの間に形成される分布容量と、第1種コイル形成用導体4dと第2種コイル形成用導体4eとの間に形成される分布容量とは、他のコイル形成用導体間に形成される分布容量よりも大きくなり、分布容量の分布は、中央に位置する誘電体セラミック層1eを中心にして対称になる。
【0025】
図4は、以上のフィルタ素子の等価回路図である。フィルタ素子は、以上のような構造であるから、9層の積層構造の中に3回半巻きのコイルL1と、3回巻きのコイルL2が形成される。そして、図4に示されるように、コイルL1とコイルL2との間に、分布容量C11,C12,C13が形成され、その和が容量C1となり、コイルL2と接地との間に容量C2が形成される。このようにして形成された容量C1,C2は、図2のハッチング部分C1,C2にそれぞれ表わされている。ハッチング部分C1は、第1種コイル形成用導体4b,4d,4fと第2種コイル形成用導体4a,4c,4eとの間に形成された分布容量の総和である容量C1を表し、ハッチング部分C2は、第2種コイル形成用導体4aとGND導体3aとの間に形成された容量C2を表している。
【0026】
そして容量C1を構成する分布容量は、前述したように、中央に位置する誘電体セラミック層1eを中心にして対称な分布となっている。
以上の構成により、信号ラインの入力端子2aと、出力端子2iとの間に、前記第1種コイル形成用導体4b,4d,4f等によって形成されたコイルL1が存在し、このコイルL1と、第2種コイル形成用導体4a,4c,4e等によって形成されたコイルL2との間に容量が形成され、さらにコイルL2とGNDラインとの間に容量が形成される。したがって、LCからなるローパスフィルタ素子を構成することができる。このフィルタ素子によってノイズ除去機能などを実現することができる。なお、分布容量の対称分布の効果については、後にシミュレーションの結果を見ながら説明する。
【0027】
次に、以上のフィルタ素子の製法を簡単に説明する。
誘電体セラミック層1a〜1iの原料は、アルミナ(Al2O3),チタン酸バリウム(BaTiO3),二酸化チタン(TiO2)等の誘電体セラミック材料または、これらの誘電体セラミック材料と結晶化ガラスなどの混合物からなる。
第1種コイル形成用導体4b,4d,4f、第2種コイル形成用導体4a,4c,4e、GND導体3a、各接続ビアホール導体5a〜5g、6a〜6eは、Agなどを主成分とする導電材料によって構成する。
【0028】
入出力端子2a,2iとGNDラインの端子3は、Agを主成分とする下地導体及びの表面に付着したNiメッキや半田メッキなどの層から構成される。
まず、前記誘電体セラミック材料を主原料とする混合物にバインダー等を混合して、プレス加工によりグリーンシートを作成し、所定位置にビアホールを貫通形成する。このとき、前述したように、中央に位置する誘電体セラミック層1eを中心にして対称な容量分布とするように、グリーンシートの厚みを調整する。
【0029】
このビアホール付きのグリーンシートに、第1種コイル形成用導体4b,4d,4f、第2種コイル形成用導体4a,4c,4e、GND導体3aを形成するために、Agを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。
それを900℃前後で焼成することで、図1に示したような直方体形状のセラミック積層体1を作成する。さらにAgを主成分とする導体ペーストを用いて、印刷方式又はDIP方式により、入出力端子2a,2iとGND端子3を、セラミック積層体1の表面に形成する。これらの入出力端子2a,2iとGND端子3を焼き付け処理し、Ni、半田メッキを施すことにより、フィルタ素子チップが作製される。
【0030】
以上に説明したフィルタ素子は、各絶縁体層を積層した状態で、1層おきに形成された第1種コイル形成用導体4b,4d,4fが、中間の層に形成された上下層接続用導体2e,2gを介して接続され、1層おきに形成された第2種コイル形成用導体4a,4c,4eが、中間の層に形成された上下層接続用導体2d,2fを介して接続されていた。
しかし、上下層接続用導体を省略して、1層おきに形成された第1種コイル形成用導体4b,4d,4fを直接、ビアホール導体によって接続し、1層おきに形成された第2種コイル形成用導体4a,4c,4eを直接、ビアホール導体によって接続することもできる。
【0031】
図5は、このようなコイル形成用導体をビアホール導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。図3に示したものと同一の部材には同一の符号を付し、重複説明は省略するが、図3と相違するところは、入力用導体2bと第1種コイル形成用導体4bを接続するビアホール導体7aが設けられ、第1種コイル形成用導体4bと4dとを接続するビアホール導体7bが設けられ、第1種コイル形成用導体4dと4fとを接続するビアホール導体7cが設けられていることと、第2種コイル形成用導体4aと4cとを接続するビアホール導体8aが設けられ、第2種コイル形成用導体4cと4eとを接続するビアホール導体8bが設けられていることである。
【0032】
これらのビアホール導体7a〜7c,8a,8bは、二層に重なった誘電体セラミック層を貫通した状態でコイル形成用導体を接続しなければならない。たとえば入力用導体2bと第1種コイル形成用導体4bを接続するビアホール導体7aは、誘電体セラミック層1b,1cをまたがることになる。このため、フィルタ素子の製造にあたっては、2枚のグリーンシートが重なった状態で、これらのグリーンシートの同一位置になるようにビアホールをそれぞれ形成し、導体ペーストを上下のビアホールにまたがって埋め込む必要がある。
【0033】
また、1層おきに交互に形成されたコイル形成用導体において、ビアホール導体に接続されるH脚の両下端の接続点は、平面視して同じ位置になると、ビアホール導体を斜めに形成しない限り、周回コイルを構成することができなくなる。ビアホール導体を斜めに形成することは困難であるので、図5の実施形態では、コイル形成用導体の接続点の位置E1,E2,E3を少しずつずらしている。これによって、ビアホール導体を垂直に形成しながら、かつ、周回コイルを構成することができる。
【0034】
このように、図5のフィルタ素子においては、上下層接続用導体を省略できるので、導体の印刷パターンの形状を簡単にすることができる。
一方、図3のように上下層接続用導体を用いる場合は、コイル形成用導体の接続点の位置を各層同一位置に形成することができるので、コイル形成用導体のパターンが同一になり、パターンを印刷するためのマスクの数を減らすことができ、低価格化に有効である。
【0035】
【実施例】
このようにして作製した、5層の誘電体セラミック層で容量C1を形成するフィルタ素子の特性を評価するために、Sパラメータのシミュレーションを行った。
各誘電体セラミック層の厚さが同一になるように作製したフィルタ素子と、誘電体セラミック層のうち、2番目と4番目の層の厚さを他の層の厚さより20%薄くしたフィルタ素子とを作製した。
【0036】
図6(a)、図6(b)は、Sパラメータの周波数特性を示す線図であり、横軸は周波数(GHz)を、縦軸はSパラメータの挿入損失(S21)の絶対値(単位dB)を表わしている。
図6(a)は、絶縁体層の厚さが同一になるように作製したフィルタ素子の減衰特性Aを示し、図6(b)は本発明の5層の誘電体セラミック層のうち、2番目と4番目の層の厚さを他の層の厚さより20%薄くしたフィルタ素子の減衰特性Bを示す。
【0037】
両者を比較すると、本発明の構造で作製したフィルタ素子(図6(b))では3番目の減衰極が低周波側に移動しており、従来では制御できなかった広い周波数帯域に渡って優れた減衰特性が保たれている。
この構造により所望の周波数に減衰極を移動することができ、優れた減衰特性を有するフィルタを低コストで実現できる。
このようなフィルタ素子をマザーボードなどに搭載して、種々の機能を実現する電子モジュールを製作することができる。
【0038】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。たとえば、第1種コイル形成用導体と第2種コイル形成用導体との間に形成された分布容量の分布を変えるために、絶縁体層の厚さ以外に、特定の層の誘電体セラミック材料の誘電率を、他の層の誘電体セラミック材料の誘電率と変えることにより分布容量を変えるという手段、コイル形成用導体の面積を変えるという手段をとることもできる。その他、本発明の範囲内で種々の変更を施すことが可能である。
【0039】
【発明の効果】
以上のように、本発明のフィルタにおいては、フィルタ素子を構成する容量とインダクタンスのうち、絶縁体層の容量を変化させることで、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすフィルタ素子が実現できる。また、絶縁体層の厚さ又は誘電率を2種類とすることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。さらに、分布容量を形成する絶縁体層の厚さ又は誘電率を積層方向に対称に変化させることで、従来、最も制御の難しい減衰極の制御が可能となり、優れた特性のフィルタが実現できる。
【図面の簡単な説明】
【図1】本発明のフィルタ素子の外観斜視図である。
【図2】本発明のフィルタ素子の断面図である。
【図3】誘電体セラミック層を積層構成したときの構造斜視図である。
【図4】本発明のフィルタ素子の等価回路図である。
【図5】上下層接続用導体を省略して、1層おきに形成された第1種コイル形成用導体4b,4d,4fを直接、ビアホール導体によって直接接続し、1層おきに形成された第2種コイル形成用導体4a,4c,4eを直接、ビアホール導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。
【図6】従来のフィルタ素子(a)及び本発明のフィルタ素子(b)について、シミュレーションにより求めたSパラメータの周波数特性図である。
【符号の説明】
1 セラミック積層体
1a〜1h 誘電体セラミック層
2a 入力端子
2c〜2h 上下層接続用導体
2i 出力端子
3 GND端子
4b,4d,4f 第1種コイル形成用導体
4a,4c,4e 第2種コイル形成用導体
5a〜5g ビアホール導体
6a〜6e ビアホール導体
7a〜7c 2層貫通ビアホール導体
8a,8b 2層貫通ビアホール導体
【発明の属する技術分野】
本願発明は、フィルタ素子及び電子モジュールに関し、特にノイズ除去のためなどに使用されるフィルタ素子で、積層された絶縁体層の導体パターンで形成したインダクタンスとキャパシタンスの並列共振及び直列共振を利用して、特定周波数で急峻な減衰量が得られるフィルタ素子及びそのフィルタ素子を用いた電子モジュールに関するものである。
【0002】
【従来技術】
従来、複数の絶縁体層にコイル断片を形成し、各絶縁体層を積層していくときに、これらのコイル断片をつなぎ合わせて周回コイルを構成し、この周回コイルのインダクタンスと、絶縁体層に形成した導電パターンとの間に形成されるキャパシタンスとを利用することにより、積層型フィルタ素子を実現した例が知られている。
【0003】
この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている(例えば、特許文献1参照)。このフィルタ素子は、素子の中に2重コイルL1、L2を形成し、コイルL1の両端に信号の入力端子と出力端子をそれぞれ設け、コイルL2をグランドに接続し、コイルL1、コイルL2間の分布定数容量を用いて、ローパスフィルタとしたものである。
この構造のローパスフィルタは、各部の容量やインダクタンスを適切に調整することにより、特定周波数(カットオフ周波数)で所定の減衰量が得られる。
【0004】
【特許文献1】
特開平04−2108号公報
【0005】
【発明が解決しようとする課題】
しかしながら、カットオフ周波数で急峻な減衰量を得るために、どのような容量やインダクタンスを設定すればよいかということや、具体的な構造を決めた場合の容量やインダクタンスをどのように実現するかといったことについては、不明な要素が多くあり、設計上の大きな問題となっていた。
特に、フィルタ透過特性や反射特性における減衰極の制御は、所望の減衰特性を実現するための重要なポイントであるが、減衰極を所望のように制御することは、難しいとされていた。
【0006】
そこで、本発明は、減衰極を制御することができ、所望の減衰特性を実現しうるフィルタ素子及び電子モジュールを提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明のフィルタ素子は、複数の絶縁体層に1層おきに交互に形成された第1のコイル形成用導体および第2のコイル形成用導体と、いずれかの絶縁体層に形成されたグランド導体とを備え、各絶縁体層を積層した状態で、前記1層おきに形成された第1のコイル形成用導体同士が電気的に接続され、各絶縁体層を積層した状態で、前記1層おきに形成された第2のコイル形成用導体同士が電気的に接続され、前記第1のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、前記第1のコイル形成用導体と第2のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第1の容量を形成し、前記第2のコイル形成用導体と前記グランド導体との間で第2の容量を形成するように構成し、前記第1のコイル形成用導体と第2のコイル形成用導体との間の各絶縁体層によって実現される分布容量が、少なくとも2つの絶縁体層において異なることを特徴とする。
【0008】
このようなフィルタ素子では、前記第1のコイル形成用導体と第2のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第1の容量を形成しているが、前記分布容量は、少なくとも2つの絶縁体層において異なっている。これにより、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすことができる。
【0009】
前記第1のコイル形成用導体が形成された絶縁体層、及び第2のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体を形成して、第1のコイル形成用導体同士、第2のコイル形成用導体同士を電気的に接続することができる。
前記分布容量の変化は、絶縁体層の厚さを異ならせることによって実現してもよく、絶縁体層の誘電率を異ならせることによって実現してもよい。
【0010】
また、前記分布容量を2種類とすることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。
上記絶縁体層を積層方向に数えたときに、分布容量を形成する絶縁体層の中央に位置する絶縁体層を対称面として、前後の絶縁体層の分布容量を対称に変化させることで、最も制御の難しい、図6に示す3番目の減衰極が制御可能となり、優れた特性のフィルタが実現できる。
【0011】
ここで、前記グランド導体は、最上層又は最下層となる絶縁体層に形成すれば、フィルタ素子の構成を簡単にでき、望ましい。
前記第1のコイル形成用導体同士は、絶縁体層中のビア導体で電気的に接続し、第2のコイル形成用導体同士は、絶縁体層中のビア導体で電気的に接続する構造を採用することができる。
また、上下層接続用導体を形成する場合は、前記第1のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続し、前記第2のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続することができる。
【0012】
このようなビア導体で接続する構造を採用すれば、素子の表面に接続用導体を設ける必要がないので、素子の表面が広く使える。そこで、外部回路と接続するための入出力端子や接続端子の大きさや、互いの間隔を広げることができ、外部端子間の短絡などの不良が減り、フィルタ素子の小型化が容易となる。
本発明の電子モジュールは、前記記載のフィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載できるため、電子モジュール全体の小型化と特性の向上が図れる。
【0013】
【発明の実施の形態】
以下、本発明のノイズフィルタを図面に基づいて詳説する。
図1は本発明のフィルタ素子の外観斜視図である。また、図2は同フィルタ素子のX−X線断面図であり、図3は誘電体セラミック層の積層構造を示す分解斜視図となる。
本発明のフィルタ素子は、図1に示すように、複数の誘電体セラミック層で構成されたセラミック積層体1と、その外表面に形成された信号ラインの入力端子2aと、出力端子2iと、GNDラインの端子3とで構成されるチップ部品である。
【0014】
セラミック積層体1は、図2に示すように、一番下に位置する誘電体セラミック層1aから一番上に位置する誘電体セラミック層1iまで、9層の積層構造となっている。なお、本発明は、複数層が積層されていればよく、9層に限定されるものではない。
本発明のフィルタ素子には、2つのコイルL1、コイルL2が形成され、それらの間に容量が形成されている。コイルL1を構成するコイル形成用導体を「第1種コイル形成用導体」といい、コイルL2を構成するコイル形成用導体を「第2種コイル形成用導体」という。
【0015】
このフィルタ素子は、第1種コイル形成用導体が配列されている誘電体セラミック層と、第2種コイル形成用導体が配列されている誘電体セラミック層とが交互に積層された構造となる。したがって、第1種コイル形成用導体と、第2種コイル形成用導体とは、誘電体セラミック層に、互いに一層おきに配列される。
本発明に特徴的なことは、誘電体セラミック層の厚さが均一でなく、少なくとも2種類あることである。すなわち、誘電体セラミック層を積層方向に数えたときに、中央に位置する誘電体セラミック層1eを基準にして、前後の誘電体セラミック層1d,1fの厚みが対称になるように変化している。具体的には、誘電体セラミック層1d,1fの厚みは薄くなっている。
【0016】
フィルタ素子の構造を以下に説明する。図2及び図3を参照して、一番下の誘電体セラミック層1aには、GND導体3aが形成され、このGND導体3aから二方に端子が出て、それらが前記GND端子3に接続している。また、誘電体セラミック層1aには入力端子2aにつながる入力用導体2bが形成されている。
次の誘電体セラミック層1bには、第2種コイル形成用導体4aが形成され、かつ上下層接続用導体2cが第2種コイル形成用導体4aと分離して形成されている。第2種コイル形成用導体4aは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL2のインダクタンスの一部を構成する。上下層接続用導体2cは平面図示で略I形をしており、下の誘電体セラミック層1aの入力用導体2bと、上の誘電体セラミック層1cの第1種コイル形成用導体4bとを接続する。
【0017】
次の誘電体セラミック層1cには、第1種コイル形成用導体4bが形成され、かつ上下層接続用導体2dが第1種コイル形成用導体4bと分離して形成されている。第1種コイル形成用導体4bと上下層接続用導体2dとの位置関係は、下の第2種コイル形成用導体4aと上下層接続用導体2cとの位置関係と逆になっている。第1種コイル形成用導体4bは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL1のインダクタンスの一部を構成する。信号は、下の誘電体セラミック層1bの上下層接続用導体2cにより概略1/4ターンされるので、前記第1種コイル形成用導体4bの3/4ターンと併せて、ほぼ1ターン周回することになる(以下同様)。上下層接続用導体2dは平面図示で略I形をしており、下の誘電体セラミック層1bの第2種コイル形成用導体4aと、上の誘電体セラミック層1dの第2種コイル形成用導体4cとを接続する。信号は上下層接続用導体2dにより概略1/4ターンされるので、前記第2種コイル形成用導体4aの3/4ターンと併せて、ほぼ1ターン周回することになる(以下同様)。
【0018】
次の薄い誘電体セラミック層1dには、第2種コイル形成用導体4cが形成され、かつ上下層接続用導体2eが形成されている。第2種コイル形成用導体4cと上下層接続用導体2eとの位置関係は、下の第1種コイル形成用導体4bと上下層接続用導体2dとの位置関係と逆になっている。したがって、さらに下の第2種コイル形成用導体4aと上下層接続用導体2cとの位置関係と同じ向きになっている。第2種コイル形成用導体4cは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL2のインダクタンスの一部を構成する。上下層接続用導体2eは平面図示で略I形をしており、下の誘電体セラミック層1cの第1種コイル形成用導体4bと、上の誘電体セラミック層1eの第1種コイル形成用導体4dとを接続する。
【0019】
次の誘電体セラミック層1eには、第1種コイル形成用導体4dが形成され、かつ上下層接続用導体2fが形成されている。第1種コイル形成用導体4dと上下層接続用導体2fとの位置関係は、下の第2種コイル形成用導体4cと上下層接続用導体2eとの位置関係と逆になっている。したがって、さらに下の第1種コイル形成用導体4bと上下層接続用導体2dとの位置関係と同じ向きになっている。第1種コイル形成用導体4dは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL1のインダクタンスの一部を構成する。上下層接続用導体2fは平面図示で略I形をしており、下の誘電体セラミック層1dの第2種コイル形成用導体4cと、上の誘電体セラミック層1fの第2種コイル形成用導体4eとを接続する。
【0020】
次の薄い誘電体セラミック層1fには、第2種コイル形成用導体4eが形成され、かつ上下層接続用導体2gが形成されている。第2種コイル形成用導体4eと上下層接続用導体2gとの位置関係は、下の第1種コイル形成用導体4dと上下層接続用導体2fとの位置関係と逆になっている。したがって、さらに下の第2種コイル形成用導体4cと上下層接続用導体2eとの位置関係と同じ向きになっている。第2種コイル形成用導体4eは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL2のインダクタンスの一部を構成する。上下層接続用導体2gは平面図示で略I形をしており、下の誘電体セラミック層1eの第1種コイル形成用導体4dと、上の誘電体セラミック層1gの第1種コイル形成用導体4fとを接続する。
【0021】
次の誘電体セラミック層1gには、第1種コイル形成用導体4fが形成され、かつ上下層接続用導体2hが形成されている。第1種コイル形成用導体4fと上下層接続用導体2hとの位置関係は、下の第2種コイル形成用導体4eと上下層接続用導体2gとの位置関係と逆になっている。したがって、さらに下の第1種コイル形成用導体4dと上下層接続用導体2fとの位置関係と同じ向きになっている。第1種コイル形成用導体4fは平面図示で略H形をしており、H脚の両下端の間で、信号を概略3/4ターンさせる。これにより、コイルL1のインダクタンスの一部を構成する。上下層接続用導体2hは平面図示で略I形をしており、下の誘電体セラミック層1fの第2種コイル形成用導体4eと接続されている。
【0022】
一番上の誘電体セラミック層1hには、出力端子2iにつながる出力用導体2iが形成されている。出力用導体2iは、平面図示でフック状をしており、信号を略半周させる。
最後に誘電体セラミック層1hの上に、保護用の誘電体セラミック層1i(図3には示していない)が積層される。
なお、誘電体セラミック層間は、誘電体セラミック層を貫くようにビアホール導体(図3で模式的に細線で示している)5a〜5gが設けられ、入力用導体2b、上下層接続用導体2c、第1種コイル形成用導体4b、上下層接続用導体2e、第1種コイル形成用導体4d、上下層接続用導体2g、第1種コイル形成用導体4f、出力用導体2iが、これらのビアホール導体5a〜5gを介して接続される。したがって、入力端子2aと出力端子2iとの間が、これらの第1種コイル形成用導体、ビアホール導体、上下層接続用導体によって直列に接続されることになる。これらの部材によってコイルL1を構成する。
【0023】
さらに、誘電体セラミック層間には、誘電体セラミック層を貫くようにビアホール導体(図3で模式的に細線で示している)6a〜6eが設けられている。ビアホール導体6a〜6eによって、第2種コイル形成用導体4a、上下層接続用導体2d、第2種コイル形成用導体4c、上下層接続用導体2f、第2種コイル形成用導体4e、上下層接続用導体2hが直列に接続される。これらの第2種コイル形成用導体、ビアホール導体、上下層接続用導体は、コイルL2を構成する。
【0024】
しかし、コイルL2は、いずれの端子とも接続されないで浮遊しており、前記入力端子2aと出力端子2iとの間に構成されたコイルL1との間で容量C1を形成し、GND導体3aとの間で容量C2を形成する。容量C1は、第1種コイル形成用導体と第2種コイル形成用導体との間でそれぞれ形成される容量(分布容量という)の和となる。
この場合、前述したように、中央に位置する誘電体セラミック層1eを基準に数えて、前後の誘電体セラミック層1d,1fの厚みが対称になるように薄くなっている。したがって、第1種コイル形成用導体4bと第2種コイル形成用導体4cとの間に形成される分布容量と、第1種コイル形成用導体4dと第2種コイル形成用導体4eとの間に形成される分布容量とは、他のコイル形成用導体間に形成される分布容量よりも大きくなり、分布容量の分布は、中央に位置する誘電体セラミック層1eを中心にして対称になる。
【0025】
図4は、以上のフィルタ素子の等価回路図である。フィルタ素子は、以上のような構造であるから、9層の積層構造の中に3回半巻きのコイルL1と、3回巻きのコイルL2が形成される。そして、図4に示されるように、コイルL1とコイルL2との間に、分布容量C11,C12,C13が形成され、その和が容量C1となり、コイルL2と接地との間に容量C2が形成される。このようにして形成された容量C1,C2は、図2のハッチング部分C1,C2にそれぞれ表わされている。ハッチング部分C1は、第1種コイル形成用導体4b,4d,4fと第2種コイル形成用導体4a,4c,4eとの間に形成された分布容量の総和である容量C1を表し、ハッチング部分C2は、第2種コイル形成用導体4aとGND導体3aとの間に形成された容量C2を表している。
【0026】
そして容量C1を構成する分布容量は、前述したように、中央に位置する誘電体セラミック層1eを中心にして対称な分布となっている。
以上の構成により、信号ラインの入力端子2aと、出力端子2iとの間に、前記第1種コイル形成用導体4b,4d,4f等によって形成されたコイルL1が存在し、このコイルL1と、第2種コイル形成用導体4a,4c,4e等によって形成されたコイルL2との間に容量が形成され、さらにコイルL2とGNDラインとの間に容量が形成される。したがって、LCからなるローパスフィルタ素子を構成することができる。このフィルタ素子によってノイズ除去機能などを実現することができる。なお、分布容量の対称分布の効果については、後にシミュレーションの結果を見ながら説明する。
【0027】
次に、以上のフィルタ素子の製法を簡単に説明する。
誘電体セラミック層1a〜1iの原料は、アルミナ(Al2O3),チタン酸バリウム(BaTiO3),二酸化チタン(TiO2)等の誘電体セラミック材料または、これらの誘電体セラミック材料と結晶化ガラスなどの混合物からなる。
第1種コイル形成用導体4b,4d,4f、第2種コイル形成用導体4a,4c,4e、GND導体3a、各接続ビアホール導体5a〜5g、6a〜6eは、Agなどを主成分とする導電材料によって構成する。
【0028】
入出力端子2a,2iとGNDラインの端子3は、Agを主成分とする下地導体及びの表面に付着したNiメッキや半田メッキなどの層から構成される。
まず、前記誘電体セラミック材料を主原料とする混合物にバインダー等を混合して、プレス加工によりグリーンシートを作成し、所定位置にビアホールを貫通形成する。このとき、前述したように、中央に位置する誘電体セラミック層1eを中心にして対称な容量分布とするように、グリーンシートの厚みを調整する。
【0029】
このビアホール付きのグリーンシートに、第1種コイル形成用導体4b,4d,4f、第2種コイル形成用導体4a,4c,4e、GND導体3aを形成するために、Agを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。
それを900℃前後で焼成することで、図1に示したような直方体形状のセラミック積層体1を作成する。さらにAgを主成分とする導体ペーストを用いて、印刷方式又はDIP方式により、入出力端子2a,2iとGND端子3を、セラミック積層体1の表面に形成する。これらの入出力端子2a,2iとGND端子3を焼き付け処理し、Ni、半田メッキを施すことにより、フィルタ素子チップが作製される。
【0030】
以上に説明したフィルタ素子は、各絶縁体層を積層した状態で、1層おきに形成された第1種コイル形成用導体4b,4d,4fが、中間の層に形成された上下層接続用導体2e,2gを介して接続され、1層おきに形成された第2種コイル形成用導体4a,4c,4eが、中間の層に形成された上下層接続用導体2d,2fを介して接続されていた。
しかし、上下層接続用導体を省略して、1層おきに形成された第1種コイル形成用導体4b,4d,4fを直接、ビアホール導体によって接続し、1層おきに形成された第2種コイル形成用導体4a,4c,4eを直接、ビアホール導体によって接続することもできる。
【0031】
図5は、このようなコイル形成用導体をビアホール導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。図3に示したものと同一の部材には同一の符号を付し、重複説明は省略するが、図3と相違するところは、入力用導体2bと第1種コイル形成用導体4bを接続するビアホール導体7aが設けられ、第1種コイル形成用導体4bと4dとを接続するビアホール導体7bが設けられ、第1種コイル形成用導体4dと4fとを接続するビアホール導体7cが設けられていることと、第2種コイル形成用導体4aと4cとを接続するビアホール導体8aが設けられ、第2種コイル形成用導体4cと4eとを接続するビアホール導体8bが設けられていることである。
【0032】
これらのビアホール導体7a〜7c,8a,8bは、二層に重なった誘電体セラミック層を貫通した状態でコイル形成用導体を接続しなければならない。たとえば入力用導体2bと第1種コイル形成用導体4bを接続するビアホール導体7aは、誘電体セラミック層1b,1cをまたがることになる。このため、フィルタ素子の製造にあたっては、2枚のグリーンシートが重なった状態で、これらのグリーンシートの同一位置になるようにビアホールをそれぞれ形成し、導体ペーストを上下のビアホールにまたがって埋め込む必要がある。
【0033】
また、1層おきに交互に形成されたコイル形成用導体において、ビアホール導体に接続されるH脚の両下端の接続点は、平面視して同じ位置になると、ビアホール導体を斜めに形成しない限り、周回コイルを構成することができなくなる。ビアホール導体を斜めに形成することは困難であるので、図5の実施形態では、コイル形成用導体の接続点の位置E1,E2,E3を少しずつずらしている。これによって、ビアホール導体を垂直に形成しながら、かつ、周回コイルを構成することができる。
【0034】
このように、図5のフィルタ素子においては、上下層接続用導体を省略できるので、導体の印刷パターンの形状を簡単にすることができる。
一方、図3のように上下層接続用導体を用いる場合は、コイル形成用導体の接続点の位置を各層同一位置に形成することができるので、コイル形成用導体のパターンが同一になり、パターンを印刷するためのマスクの数を減らすことができ、低価格化に有効である。
【0035】
【実施例】
このようにして作製した、5層の誘電体セラミック層で容量C1を形成するフィルタ素子の特性を評価するために、Sパラメータのシミュレーションを行った。
各誘電体セラミック層の厚さが同一になるように作製したフィルタ素子と、誘電体セラミック層のうち、2番目と4番目の層の厚さを他の層の厚さより20%薄くしたフィルタ素子とを作製した。
【0036】
図6(a)、図6(b)は、Sパラメータの周波数特性を示す線図であり、横軸は周波数(GHz)を、縦軸はSパラメータの挿入損失(S21)の絶対値(単位dB)を表わしている。
図6(a)は、絶縁体層の厚さが同一になるように作製したフィルタ素子の減衰特性Aを示し、図6(b)は本発明の5層の誘電体セラミック層のうち、2番目と4番目の層の厚さを他の層の厚さより20%薄くしたフィルタ素子の減衰特性Bを示す。
【0037】
両者を比較すると、本発明の構造で作製したフィルタ素子(図6(b))では3番目の減衰極が低周波側に移動しており、従来では制御できなかった広い周波数帯域に渡って優れた減衰特性が保たれている。
この構造により所望の周波数に減衰極を移動することができ、優れた減衰特性を有するフィルタを低コストで実現できる。
このようなフィルタ素子をマザーボードなどに搭載して、種々の機能を実現する電子モジュールを製作することができる。
【0038】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。たとえば、第1種コイル形成用導体と第2種コイル形成用導体との間に形成された分布容量の分布を変えるために、絶縁体層の厚さ以外に、特定の層の誘電体セラミック材料の誘電率を、他の層の誘電体セラミック材料の誘電率と変えることにより分布容量を変えるという手段、コイル形成用導体の面積を変えるという手段をとることもできる。その他、本発明の範囲内で種々の変更を施すことが可能である。
【0039】
【発明の効果】
以上のように、本発明のフィルタにおいては、フィルタ素子を構成する容量とインダクタンスのうち、絶縁体層の容量を変化させることで、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすフィルタ素子が実現できる。また、絶縁体層の厚さ又は誘電率を2種類とすることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。さらに、分布容量を形成する絶縁体層の厚さ又は誘電率を積層方向に対称に変化させることで、従来、最も制御の難しい減衰極の制御が可能となり、優れた特性のフィルタが実現できる。
【図面の簡単な説明】
【図1】本発明のフィルタ素子の外観斜視図である。
【図2】本発明のフィルタ素子の断面図である。
【図3】誘電体セラミック層を積層構成したときの構造斜視図である。
【図4】本発明のフィルタ素子の等価回路図である。
【図5】上下層接続用導体を省略して、1層おきに形成された第1種コイル形成用導体4b,4d,4fを直接、ビアホール導体によって直接接続し、1層おきに形成された第2種コイル形成用導体4a,4c,4eを直接、ビアホール導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。
【図6】従来のフィルタ素子(a)及び本発明のフィルタ素子(b)について、シミュレーションにより求めたSパラメータの周波数特性図である。
【符号の説明】
1 セラミック積層体
1a〜1h 誘電体セラミック層
2a 入力端子
2c〜2h 上下層接続用導体
2i 出力端子
3 GND端子
4b,4d,4f 第1種コイル形成用導体
4a,4c,4e 第2種コイル形成用導体
5a〜5g ビアホール導体
6a〜6e ビアホール導体
7a〜7c 2層貫通ビアホール導体
8a,8b 2層貫通ビアホール導体
Claims (10)
- 複数の絶縁体層に1層おきに交互に形成された第1のコイル形成用導体および第2のコイル形成用導体と、
いずれかの絶縁体層に形成されたグランド導体とを備え、
各絶縁体層を積層した状態で、前記1層おきに形成された第1のコイル形成用導体同士が電気的に接続され、
各絶縁体層を積層した状態で、前記1層おきに形成された第2のコイル形成用導体同士が電気的に接続され、
前記第1のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、
前記第1のコイル形成用導体と第2のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第1の容量を形成し、前記第2のコイル形成用導体と前記グランド導体との間で第2の容量を形成するように構成し、
前記第1のコイル形成用導体と第2のコイル形成用導体との間の各絶縁体層によって実現される分布容量が、少なくとも2つの絶縁体層において異なることを特徴とするフィルタ素子。 - 前記第1のコイル形成用導体が形成された絶縁体層、及び第2のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体が形成されている請求項1記載のフィルタ素子。
- 前記分布容量の変化は、絶縁体層の厚さを異ならせることによって実現される請求項1記載のフィルタ素子。
- 前記分布容量の変化は、絶縁体層の誘電率を異ならせることによって実現される請求項1記載のフィルタ素子。
- 前記分布容量が、2種類あることを特徴とする請求項1〜請求項4のいずれかに記載のフィルタ素子。
- 上記絶縁体層を積層方向に数えたときに、分布容量を形成する絶縁体層の中央に位置する絶縁体層を対称面として、前後の絶縁体層の分布容量を対称に変化させたことを特徴とする請求項1〜請求項5のいずれかに記載のフィルタ素子。
- 前記グランド導体は、最上層又は最下層となる絶縁体層に形成されていることを特徴とする請求項1〜請求項6のいずれかに記載のフィルタ素子。
- 第1のコイル形成用導体同士は絶縁体層中のビア導体で接続され、第2のコイル形成用導体同士は絶縁体層中のビア導体で接続されていることを特徴とする請求項1記載のフィルタ素子。
- 前記第1のコイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続され、また、前記第2のコイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続されていることを特徴とする請求項2記載のフィルタ素子。
- 請求項1〜請求項9のいずれかに記載のフィルタ素子を搭載していることを特徴とする電子モジュール。
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- 2003-07-29 JP JP2003203198A patent/JP2005051322A/ja active Pending
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