JPH0555045A - チツプインダクタおよびその製造方法 - Google Patents
チツプインダクタおよびその製造方法Info
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- JPH0555045A JPH0555045A JP21347291A JP21347291A JPH0555045A JP H0555045 A JPH0555045 A JP H0555045A JP 21347291 A JP21347291 A JP 21347291A JP 21347291 A JP21347291 A JP 21347291A JP H0555045 A JPH0555045 A JP H0555045A
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- Japan
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- ceramic substrate
- chip inductor
- ferrite
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Abstract
(57)【要約】
【目的】 各種電子機器の高周波回路のノイズフィルタ
として用いられるチップインダクタにおいて、小型低背
で自動実装性に優れ、かつ、量産性に富んだチップイン
ダクタの実現を目的とする。 【構成】 角板状のセラミック基板１４と、セラミック
基板上１４に無機接着層１５を介して形成されかつ内部
導体１３が内設されたフェライト層１１と、セラミック
基板１４の両端部に前記導体パターンと電気的に接続さ
れた一対の外部電極１２とから構成している。これによ
り小型で実装性に優れたチップインダクタが得られる。
として用いられるチップインダクタにおいて、小型低背
で自動実装性に優れ、かつ、量産性に富んだチップイン
ダクタの実現を目的とする。 【構成】 角板状のセラミック基板１４と、セラミック
基板上１４に無機接着層１５を介して形成されかつ内部
導体１３が内設されたフェライト層１１と、セラミック
基板１４の両端部に前記導体パターンと電気的に接続さ
れた一対の外部電極１２とから構成している。これによ
り小型で実装性に優れたチップインダクタが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、小型電子機器の高密度
回路基板に面実装するチップインダクタおよびその製造
方法に関するものである。
回路基板に面実装するチップインダクタおよびその製造
方法に関するものである。
【０００２】
【従来の技術】近年、チップインダクタは積層型を始め
として、高密度実装回路基板の高周波ノイズ対策部品と
して多用されている。
として、高密度実装回路基板の高周波ノイズ対策部品と
して多用されている。
【０００３】以下に従来の積層型チップインダクタにつ
いて説明する。図７は従来の積層型チップインダクタの
構造図を示すものである。図７において、１０１は磁性
フェライト、１０２は取り出し用の端面電極、１０３は
内部導体である。
いて説明する。図７は従来の積層型チップインダクタの
構造図を示すものである。図７において、１０１は磁性
フェライト、１０２は取り出し用の端面電極、１０３は
内部導体である。
【０００４】以上のように構成された従来の積層型チッ
プインダクタは、電気絶縁性の複数の磁性フェライト層
とコイル形成用の複数の内部導体１０３とを内部導体の
端部が接続するように交互に印刷またはラミネートによ
って積層し、焼成一体化し、焼結体周囲側端面に導電ペ
ーストを塗布・焼き付けて端面電極１０２を形成するこ
とにより製造している。この積層型チップインダクタ
は、小型で大きなインダクタンスを有し、かつ直方体形
をなしているため自動実装できる面実装チップ部品とし
て重宝されている。
プインダクタは、電気絶縁性の複数の磁性フェライト層
とコイル形成用の複数の内部導体１０３とを内部導体の
端部が接続するように交互に印刷またはラミネートによ
って積層し、焼成一体化し、焼結体周囲側端面に導電ペ
ーストを塗布・焼き付けて端面電極１０２を形成するこ
とにより製造している。この積層型チップインダクタ
は、小型で大きなインダクタンスを有し、かつ直方体形
をなしているため自動実装できる面実装チップ部品とし
て重宝されている。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、製品形状に起因する実装性面，量産性面
で大きな問題点を有していた。
来の構成では、製品形状に起因する実装性面，量産性面
で大きな問題点を有していた。
【０００６】すなわち、フェライト焼結体自身の機械強
度が低いため、ある程度の厚みが必要で低背化には限界
があり、また焼成による収縮バラツキからチップの寸法
精度が低いため基板への実装が困難であると同時に、端
面電極１０２をチップ個片に塗布するには煩雑な工程を
必要とするという問題点を有していた。
度が低いため、ある程度の厚みが必要で低背化には限界
があり、また焼成による収縮バラツキからチップの寸法
精度が低いため基板への実装が困難であると同時に、端
面電極１０２をチップ個片に塗布するには煩雑な工程を
必要とするという問題点を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、従来のチップインダクタでは実現できない優れた実
装性と量産性を有したチップインダクタおよびその製造
方法を提供することを目的とする。
で、従来のチップインダクタでは実現できない優れた実
装性と量産性を有したチップインダクタおよびその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明は、角板状のセラミック基板と、このセラミッ
ク基板面上に無機接着層を介して形成され、かつ厚膜導
体パターンが内設されたフェライト層と、前記セラミッ
ク基板の両端部に前記導体パターンと電気的に接続して
配設した一対の外部電極とから構成している。
に本発明は、角板状のセラミック基板と、このセラミッ
ク基板面上に無機接着層を介して形成され、かつ厚膜導
体パターンが内設されたフェライト層と、前記セラミッ
ク基板の両端部に前記導体パターンと電気的に接続して
配設した一対の外部電極とから構成している。
【０００９】
【作用】本発明のチップインダクタは、焼結済みの強固
なセラミック基板をベースとしているため、薄型で低背
であると同時にチップ外形寸法のばらつきが小さく高密
度な実装に適している。また、シート状のセラミック基
板状に磁性層を形成するため、角板型厚膜チップ抵抗器
と同様に製造が容易で量産性に富む。このため、従来の
積層型チップインダクタでは実現できない優れた実装性
と量産性を有したチップインダクタを提供できる。
なセラミック基板をベースとしているため、薄型で低背
であると同時にチップ外形寸法のばらつきが小さく高密
度な実装に適している。また、シート状のセラミック基
板状に磁性層を形成するため、角板型厚膜チップ抵抗器
と同様に製造が容易で量産性に富む。このため、従来の
積層型チップインダクタでは実現できない優れた実装性
と量産性を有したチップインダクタを提供できる。
【００１０】
（実施例）以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の第１の実施例におけるチッ
プインダクタの内部構造を示す図であり、図２は図１で
のＡ−Ａ′間の断面を示す図である。また、図３は本発
明の製造方法を示す平面図である。図１〜図３におい
て、１０はシート状セラミック基板、１１はフェライト
層、１２は端面電極、１３は内部導体、１４はセラミッ
ク基板、１５は無機接着層、１６は一次分割溝、１７は
二次分割溝、１８は一体積層物である。
プインダクタの内部構造を示す図であり、図２は図１で
のＡ−Ａ′間の断面を示す図である。また、図３は本発
明の製造方法を示す平面図である。図１〜図３におい
て、１０はシート状セラミック基板、１１はフェライト
層、１２は端面電極、１３は内部導体、１４はセラミッ
ク基板、１５は無機接着層、１６は一次分割溝、１７は
二次分割溝、１８は一体積層物である。
【００１２】以上のように構成されたチップインダクタ
について、図を用いてその製造方法を説明する。図３
（ａ）に示すような分割後の１個片が３．０×１．５mm
の角板状のセラミック基板１４になるように縦横に一次
分割溝１６と二次分割溝１７を加工したアルミナ系のシ
ート状セラミック基板１０の片面に、図３（ｂ）に示す
ように４５０℃〜１１００℃の軟化点を有するガラスフ
リットと有機バインダからなる膜厚５〜１００μｍの無
機接着層１５をスクリーン印刷によって形成する。
について、図を用いてその製造方法を説明する。図３
（ａ）に示すような分割後の１個片が３．０×１．５mm
の角板状のセラミック基板１４になるように縦横に一次
分割溝１６と二次分割溝１７を加工したアルミナ系のシ
ート状セラミック基板１０の片面に、図３（ｂ）に示す
ように４５０℃〜１１００℃の軟化点を有するガラスフ
リットと有機バインダからなる膜厚５〜１００μｍの無
機接着層１５をスクリーン印刷によって形成する。
【００１３】次に、図３（Ｃ）に示すようにＡｇ・Ｐｄ
系の厚膜導体パターンを内部導体１３として未焼結のＮ
ｉＺｎＣｕ系のフェライト層１１に予め内設しておいた
一体積層物１８を無機接着層１５の上に形成した後、８
００℃〜１２００℃で１時間焼成する。ついで図３
（ｄ）に示すように、シート状セラミック基板１０の一
次分割溝１６に沿って分割した後、図３（ｅ）に示すよ
うに分割された両端面に内部導体１３に接続する端面電
極１２の対をＡｇ・Ｐｄ系の厚膜導体を５５０℃から９
００℃で１時間焼成することによって形成し、最後に二
次分割溝１７に沿って分割することによって個片にして
チップインダクタを完成させる。
系の厚膜導体パターンを内部導体１３として未焼結のＮ
ｉＺｎＣｕ系のフェライト層１１に予め内設しておいた
一体積層物１８を無機接着層１５の上に形成した後、８
００℃〜１２００℃で１時間焼成する。ついで図３
（ｄ）に示すように、シート状セラミック基板１０の一
次分割溝１６に沿って分割した後、図３（ｅ）に示すよ
うに分割された両端面に内部導体１３に接続する端面電
極１２の対をＡｇ・Ｐｄ系の厚膜導体を５５０℃から９
００℃で１時間焼成することによって形成し、最後に二
次分割溝１７に沿って分割することによって個片にして
チップインダクタを完成させる。
【００１４】本実施例によるチップインダクタと従来の
チップインダクタのインピーダンス−周波数特性を測定
比較したところ従来と同等以上の優れた性能を有してい
た。また、多数の両者のチップインダクタをチップマウ
ント機によりプリント基板上にマウントし、はんだ付け
してそれらの実装性を比較評価したところ、本発明のチ
ップインダクタはチップの割れ、位置ずれ、はんだ不良
が皆無であった。このように、本発明によるチップイン
ダクタは、実装性の点で優れた効果が得られる。
チップインダクタのインピーダンス−周波数特性を測定
比較したところ従来と同等以上の優れた性能を有してい
た。また、多数の両者のチップインダクタをチップマウ
ント機によりプリント基板上にマウントし、はんだ付け
してそれらの実装性を比較評価したところ、本発明のチ
ップインダクタはチップの割れ、位置ずれ、はんだ不良
が皆無であった。このように、本発明によるチップイン
ダクタは、実装性の点で優れた効果が得られる。
【００１５】さらに、本発明のチップインダクタおよび
その製造方法によれば、機械的強度が高く寸法精度の高
い焼結済みのシート状セラミック基板１０をベースとし
て磁性体層を設けるため、複数個の素子を効率良くしか
も高精度に一括形成できる。このように本発明のチップ
インダクタおよびその製造方法は、量産性の点で優れた
効果が得られる。
その製造方法によれば、機械的強度が高く寸法精度の高
い焼結済みのシート状セラミック基板１０をベースとし
て磁性体層を設けるため、複数個の素子を効率良くしか
も高精度に一括形成できる。このように本発明のチップ
インダクタおよびその製造方法は、量産性の点で優れた
効果が得られる。
【００１６】以上のように本実施例によれば、角板状の
セラミック基板１４と、前記セラミック基板上で無機接
着層１５を介して形成されかつ厚膜導体パターンが内設
されたフェライト層１１と、前記セラミック基板１０の
両端部に前記導体パターン１３と電気的に接続された一
対の外部電極１２を設けることにより、実装性と量産性
を優れたものにすることができる。
セラミック基板１４と、前記セラミック基板上で無機接
着層１５を介して形成されかつ厚膜導体パターンが内設
されたフェライト層１１と、前記セラミック基板１０の
両端部に前記導体パターン１３と電気的に接続された一
対の外部電極１２を設けることにより、実装性と量産性
を優れたものにすることができる。
【００１７】なお、無機接着層１５として軟化点が４５
０℃より低いガラスを用いた時、フェライト層１１へ多
量のガラス成分が熱拡散し磁気特性を著しく劣化させ
る。また、１１００℃よりも高い軟化点のガラスをもち
いた時はガラス成分のセラミック基板１４への熱拡散が
少なすぎて充分な接着が得られない。このため、ガラス
軟化点は４５０℃から１１００℃の範囲にあるのが適し
ている。
０℃より低いガラスを用いた時、フェライト層１１へ多
量のガラス成分が熱拡散し磁気特性を著しく劣化させ
る。また、１１００℃よりも高い軟化点のガラスをもち
いた時はガラス成分のセラミック基板１４への熱拡散が
少なすぎて充分な接着が得られない。このため、ガラス
軟化点は４５０℃から１１００℃の範囲にあるのが適し
ている。
【００１８】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１９】図４は本発明の第２の実施例におけるチッ
プインダクタの内部構造を示す図であり、図５は図４で
のＢ−Ｂ′間の断面を示す図である。また、図６は本発
明の製造方法を示す平面図である。図４〜図６におい
て、１０はシート状セラミック基板、１１ａ，１１ｂ，
１１ｃはフェライト層、１２は端面電極、１３ａ，１３
ｂは内部導体、１４はセラミック基板、１５は無機接着
層、１６は一次分割溝、１７は二次分割溝で、以上は実
施例１の構成と同様なものである。実施例１の構成と異
なるのは、内部導体１３ａ、１３ｂは巻回構造をとらな
い２つの貫通パターンで両者共に端面電極に接続される
点である。
プインダクタの内部構造を示す図であり、図５は図４で
のＢ−Ｂ′間の断面を示す図である。また、図６は本発
明の製造方法を示す平面図である。図４〜図６におい
て、１０はシート状セラミック基板、１１ａ，１１ｂ，
１１ｃはフェライト層、１２は端面電極、１３ａ，１３
ｂは内部導体、１４はセラミック基板、１５は無機接着
層、１６は一次分割溝、１７は二次分割溝で、以上は実
施例１の構成と同様なものである。実施例１の構成と異
なるのは、内部導体１３ａ、１３ｂは巻回構造をとらな
い２つの貫通パターンで両者共に端面電極に接続される
点である。
【００２０】上記のように構成されたチップインダクタ
について、図６を用いてその製造方法を説明する。ま
ず、図６（ａ）に示すような実施例１と同様なシート状
セラミック基板１０の片面に、（表１）に示す組成の無
機紛体と有機バインダからなる薄層の無機接着層１５を
図６（ｂ）に示すようにスクリーン印刷によって形成す
る。次に、図６（ｃ）に示すようにＮｉＺｎＣｕ系フェ
ライトペーストをスクリーン印刷してフェライト層１１
ａを形成した後、図６（ｄ）に示すようにＡｇ・Ｐｄ系
厚膜導体ペーストをスクリーン印刷することにより貫通
パターンの内部導体１３ａを無機接着層１５の上に形成
する。さらに、図６（ｅ）〜（ｇ）に示すように、フェ
ライト層１１ｂ，１１ｃおよび内部導体１３ａを前述と
同様な手順で形成した後、８００℃〜１２００℃で１時
間焼成する。焼成以降、実施例１と同様な手順を経てチ
ップインダクタを完成させる。
について、図６を用いてその製造方法を説明する。ま
ず、図６（ａ）に示すような実施例１と同様なシート状
セラミック基板１０の片面に、（表１）に示す組成の無
機紛体と有機バインダからなる薄層の無機接着層１５を
図６（ｂ）に示すようにスクリーン印刷によって形成す
る。次に、図６（ｃ）に示すようにＮｉＺｎＣｕ系フェ
ライトペーストをスクリーン印刷してフェライト層１１
ａを形成した後、図６（ｄ）に示すようにＡｇ・Ｐｄ系
厚膜導体ペーストをスクリーン印刷することにより貫通
パターンの内部導体１３ａを無機接着層１５の上に形成
する。さらに、図６（ｅ）〜（ｇ）に示すように、フェ
ライト層１１ｂ，１１ｃおよび内部導体１３ａを前述と
同様な手順で形成した後、８００℃〜１２００℃で１時
間焼成する。焼成以降、実施例１と同様な手順を経てチ
ップインダクタを完成させる。
【００２１】
【表１】
【００２２】このようにして得られたチップインダクタ
のインピーダンス−周波数特性を測定し、（表１）に周
波数が１００MHzにおけるインピーダンス値（Ｚ）を示
す。同表から、本発明によるチップインダクタは無機接
着層の材質に関わりなく大きいインピーダンス値すなわ
ち優れたノイズ吸収特性を有していることがわかる。
のインピーダンス−周波数特性を測定し、（表１）に周
波数が１００MHzにおけるインピーダンス値（Ｚ）を示
す。同表から、本発明によるチップインダクタは無機接
着層の材質に関わりなく大きいインピーダンス値すなわ
ち優れたノイズ吸収特性を有していることがわかる。
【００２３】以上のように本実施例によれば、角板状の
セラミック基板１４と、前記セラミック基板上で無機接
着層１５を介してフェライト層１１ａ，１１ｂ，１１ｃ
と厚膜導体パターンとを交互に形成積層し、前記セラミ
ック基板１０の両端部に前記導体パターン１３と電気的
に接続された一対の外部電極１２を設けることにより、
実装性と質量性を優れたものにすることができる。特
に、本実施例の製造方法では、スクリーン印刷機を用い
て高性能な積層インダクタを作製できるため、非常に量
産性の優れたものである。
セラミック基板１４と、前記セラミック基板上で無機接
着層１５を介してフェライト層１１ａ，１１ｂ，１１ｃ
と厚膜導体パターンとを交互に形成積層し、前記セラミ
ック基板１０の両端部に前記導体パターン１３と電気的
に接続された一対の外部電極１２を設けることにより、
実装性と質量性を優れたものにすることができる。特
に、本実施例の製造方法では、スクリーン印刷機を用い
て高性能な積層インダクタを作製できるため、非常に量
産性の優れたものである。
【００２４】なお、第１および第２の実施例において、
無機接着層１５、内部導体層１３ａ，１３ｂはスクリー
ン印刷で形成したが、他の簡便な膜形成方法で形成して
もよく、また、無機接着層１５、フェライト層１１ａ，
１１ｂ，１１ｃ、および内部導体層１３ａ，１３ｂは８
００℃から１２００℃の焼成温度にて同時に焼成して得
たが、個別にそれぞれ異なった焼成温度で焼成して得て
も同等の性能が得られる。さらに、実施例で用いた以外
の系のフェライト組成や、アルミナ以外のセラミック基
板であっても、本発明の効果が得られることは言うまで
もない。また、上記実施例ではセラミック基板１４の片
面にのみ磁性体層を形成したが必要に応じて両面に形成
してもよい。
無機接着層１５、内部導体層１３ａ，１３ｂはスクリー
ン印刷で形成したが、他の簡便な膜形成方法で形成して
もよく、また、無機接着層１５、フェライト層１１ａ，
１１ｂ，１１ｃ、および内部導体層１３ａ，１３ｂは８
００℃から１２００℃の焼成温度にて同時に焼成して得
たが、個別にそれぞれ異なった焼成温度で焼成して得て
も同等の性能が得られる。さらに、実施例で用いた以外
の系のフェライト組成や、アルミナ以外のセラミック基
板であっても、本発明の効果が得られることは言うまで
もない。また、上記実施例ではセラミック基板１４の片
面にのみ磁性体層を形成したが必要に応じて両面に形成
してもよい。
【００２５】
【発明の効果】以上のように本発明は、角板状のセラミ
ック基板と、セラミック基板上で無機接着層を介して形
成されかつ厚膜導体パターンが内設されたフェライト層
と、セラミック基板の両端部に前記導体パターンと電気
的に接続された一対の外部電極を備えた構成であり、優
れた実装性とノイズ吸収性を有し、量産性の良い優れた
チップインダクタおよびその製造方法を実現できるもの
である。
ック基板と、セラミック基板上で無機接着層を介して形
成されかつ厚膜導体パターンが内設されたフェライト層
と、セラミック基板の両端部に前記導体パターンと電気
的に接続された一対の外部電極を備えた構成であり、優
れた実装性とノイズ吸収性を有し、量産性の良い優れた
チップインダクタおよびその製造方法を実現できるもの
である。
【図１】本発明の第１の実施例におけるチップインダク
タを一部切欠きして示す外観斜視図
タを一部切欠きして示す外観斜視図
【図２】図１のＡ−Ａ′断面図
【図３】（ａ）〜（ｅ）は同チップインダクタの主な製
造工程におけるセラミック基板を示す平面図
造工程におけるセラミック基板を示す平面図
【図４】本発明の第２の実施例におけるチップインダク
タを一部切欠きして示す外観斜視図
タを一部切欠きして示す外観斜視図
【図５】図４のＢ−Ｂ′断面図
【図６】（ａ）〜（ｉ）は同チップインダクタの主な製
造工程におけるセラミック基板を示す平面図
造工程におけるセラミック基板を示す平面図
【図７】従来のチップインダクタの内部構造を示す斜視
図
図
１１ フェライト層 １２ 端面電極 １３ 内部導体 １４ セラミック基板 １５ 無機接着層 １８ 一体積層物
Claims (5)
- 【請求項１】角板状のセラミック基板と、このセラミッ
ク基板上に無機接着層を介して形成されかつ厚膜導体パ
ターンが内設されたフェライト層と、前記セラミック基
板の両端部に前記導体パターンと電気的に接続して配設
した一対の外部電極とを備えたことを特徴とするチップ
インダクタ。 - 【請求項２】無機接着層が軟化点４５０℃〜１１００℃
のガラスからなる薄層、低軟化点ガラスとフェライト磁
性体との混合物からなる薄層、または低軟化点ガラスと
金属粉との混合物からなる薄層のいずれかであることを
特徴とする請求項１記載のチップインダクタ。 - 【請求項３】シート状の焼結済みのセラミック基板上
に、厚膜導体パターンを形成した未焼結フェライト生シ
ートを複数枚積層したフェライト生シート積層体を無機
接着層を介して接着して形成した後、一次分割して棒状
のセラミック基板とし、その後前記セラミック基板の端
面に端面電極を形成した後、二次分割して多数のチップ
に細分化することを特徴とする請求項１記載のチップイ
ンダクタの製造方法。 - 【請求項４】シート状の焼結済みのセラミック基板上
に、無機接着層を介してフェライト層パターンと厚膜導
体パターンとを交互に形成して積層した後、一次分割し
て棒状のセラミック基板とし、その後前記セラミック基
板の端面に端面電極を形成し、二次分割した後、多数の
チップに細分化することを特徴とする請求項１記載のチ
ップインダクタの製造方法。 - 【請求項５】シート状の焼結済みのセラミック基板上
に、フェライト層パターンと厚膜導体パターンとの積層
体を無機接着層を介して形成した後、一次分割して棒状
のセラミック基板とする請求項４記載のチップインダク
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21347291A JPH0555045A (ja) | 1991-08-26 | 1991-08-26 | チツプインダクタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21347291A JPH0555045A (ja) | 1991-08-26 | 1991-08-26 | チツプインダクタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555045A true JPH0555045A (ja) | 1993-03-05 |
Family
ID=16639770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21347291A Pending JPH0555045A (ja) | 1991-08-26 | 1991-08-26 | チツプインダクタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283335A (ja) * | 1993-03-26 | 1994-10-07 | Matsushita Electric Ind Co Ltd | チップインダクタ及びその製造方法 |
| JP2008099378A (ja) * | 2006-10-10 | 2008-04-24 | Sigma Denshi Kk | ハイブリッドｉｃ回路及びｄｃ−ｄｃコンバータ |
| US20140028430A1 (en) * | 2012-07-25 | 2014-01-30 | Samsung Electro-Mechanics Co., Ltd | Multilayer inductor and protecting layer composition for multilayer inductor |
-
1991
- 1991-08-26 JP JP21347291A patent/JPH0555045A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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