JPH0582736A - インダクタ - Google Patents
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- JPH0582736A JPH0582736A JP17387491A JP17387491A JPH0582736A JP H0582736 A JPH0582736 A JP H0582736A JP 17387491 A JP17387491 A JP 17387491A JP 17387491 A JP17387491 A JP 17387491A JP H0582736 A JPH0582736 A JP H0582736A
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Abstract
(57)【要約】
【目的】 半導体基板上に集積化が可能であり、かつ大
きなインダクタンス値を持つインダクタを提供する。 【構成】 半導体基板２０１の所定の領域に形成したＮ
ｉ−Ｚｎ系フェライト薄膜２０２の上に渦状の第１層配
線２０３を形成し、全体を層間膜２０５で覆い、その上
に第１層配線２０３とコンタクト部２０７ｂで接続した
渦状の第２層配線２０４ｂを形成し、最後に全体を保護
膜２０６で覆っている。第１層配線２０３の間および第
２層配線２０４ｂの間に空隙２１０ａ，２１０ｂを設け
ている。 【効果】 第１層配線２０３の下部に強磁性体薄膜であ
るＮｉ−Ｚｎ系フェライト薄膜２０２を形成したことに
より、同一面積で従来比２０倍以上のインダクタンス値
が得られる。空隙２１０ａ，２１０ｂを設けることによ
り、集積度を高めた時の各配線間容量の増加による自己
共振周波数の低下を防ぐことができる。
きなインダクタンス値を持つインダクタを提供する。 【構成】 半導体基板２０１の所定の領域に形成したＮ
ｉ−Ｚｎ系フェライト薄膜２０２の上に渦状の第１層配
線２０３を形成し、全体を層間膜２０５で覆い、その上
に第１層配線２０３とコンタクト部２０７ｂで接続した
渦状の第２層配線２０４ｂを形成し、最後に全体を保護
膜２０６で覆っている。第１層配線２０３の間および第
２層配線２０４ｂの間に空隙２１０ａ，２１０ｂを設け
ている。 【効果】 第１層配線２０３の下部に強磁性体薄膜であ
るＮｉ−Ｚｎ系フェライト薄膜２０２を形成したことに
より、同一面積で従来比２０倍以上のインダクタンス値
が得られる。空隙２１０ａ，２１０ｂを設けることによ
り、集積度を高めた時の各配線間容量の増加による自己
共振周波数の低下を防ぐことができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板上に集積
化された高周波回路に使用されるインダクタに関する。
化された高周波回路に使用されるインダクタに関する。
【０００２】
【従来の技術】図１１に従来の高周波増幅回路として高
周波初段増幅部の回路図を示す。図１１において、１０
１は入力同調回路部、１０２は出力同調回路部、１０３
は高周波増幅器、１１１〜１１４は同調回路用インダク
タ、１１５はＤＣ電流供給用チョークコイル、１２０，
１２１は可変容量ダイオード、１２２〜１２５は結合用
コンデンサ、１２６は高周波接地用コンデンサ、１３０
は電界効果トランジスタ（以後ＦＥＴと呼ぶ）、１３１
は集積化部、１４０〜１４３はバイアス抵抗、１５０は
入力端子、１５１は出力端子、１６０は増幅器の電源端
子、１６１，１６２は選局用電圧印加端子、１６３は接
地である。以上のように構成された高周波初段増幅部に
ついて以下その動作を説明する。
周波初段増幅部の回路図を示す。図１１において、１０
１は入力同調回路部、１０２は出力同調回路部、１０３
は高周波増幅器、１１１〜１１４は同調回路用インダク
タ、１１５はＤＣ電流供給用チョークコイル、１２０，
１２１は可変容量ダイオード、１２２〜１２５は結合用
コンデンサ、１２６は高周波接地用コンデンサ、１３０
は電界効果トランジスタ（以後ＦＥＴと呼ぶ）、１３１
は集積化部、１４０〜１４３はバイアス抵抗、１５０は
入力端子、１５１は出力端子、１６０は増幅器の電源端
子、１６１，１６２は選局用電圧印加端子、１６３は接
地である。以上のように構成された高周波初段増幅部に
ついて以下その動作を説明する。
【０００３】高周波増幅器１０３を構成するＦＥＴ１３
０は、抵抗１４０，１４１により最適動作点に自己バイ
アスされており、ソース端子はコンデンサ１２６により
高周波的に接地されている。また、ドレイン端子には電
源からＤＣ電流を供給するためにチョークコイル１１５
を接続し、高周波信号が電源側に漏れないようにしてい
る。高周波増幅器１０３の入力インピーダンスは、それ
より前段の回路及び伝送線路のインピーダンスである５
０Ωより高い値を持つため、入力同調回路部１０１によ
りインピーダンス整合を行っている。また入力同調回路
部１０１は、インダクタ１１１，１１２及び可変容量ダ
イオード１２０で構成される共振回路の共振周波数と同
じ周波数の信号のみ通過させるという性質を持ってお
り、希望する周波数の信号だけを選び出すことができ
る。入力同調回路部１０１の共振周波数を変えたいとき
は、選局用電圧印加端子１６１の電圧を変えることによ
り可変容量ダイオード１２０の容量値を変え、希望する
別の周波数の信号を選び出す。出力同調回路部１０２に
ついても入力同調回路部１０１と同様の機能を有してお
り、出力インピーダンス整合及び周波数同調を行なう。
０は、抵抗１４０，１４１により最適動作点に自己バイ
アスされており、ソース端子はコンデンサ１２６により
高周波的に接地されている。また、ドレイン端子には電
源からＤＣ電流を供給するためにチョークコイル１１５
を接続し、高周波信号が電源側に漏れないようにしてい
る。高周波増幅器１０３の入力インピーダンスは、それ
より前段の回路及び伝送線路のインピーダンスである５
０Ωより高い値を持つため、入力同調回路部１０１によ
りインピーダンス整合を行っている。また入力同調回路
部１０１は、インダクタ１１１，１１２及び可変容量ダ
イオード１２０で構成される共振回路の共振周波数と同
じ周波数の信号のみ通過させるという性質を持ってお
り、希望する周波数の信号だけを選び出すことができ
る。入力同調回路部１０１の共振周波数を変えたいとき
は、選局用電圧印加端子１６１の電圧を変えることによ
り可変容量ダイオード１２０の容量値を変え、希望する
別の周波数の信号を選び出す。出力同調回路部１０２に
ついても入力同調回路部１０１と同様の機能を有してお
り、出力インピーダンス整合及び周波数同調を行なう。
【０００４】尚、図１１の高周波増幅回路のうち、集積
化されている部分はＦＥＴ１３０を含む集積化部１３１
のみであり、他はすべて個別の部品により構成されてい
る。例えば受信周波数１００ＭＨｚ〜４７０ＭＨｚの高
周波増幅回路を設計すると、インダクタ１１１，１１２
は、０．３ｍｍφの銅線を直径５ｍｍ、巻数はそれぞれ
１０回と２８回必要になる。
化されている部分はＦＥＴ１３０を含む集積化部１３１
のみであり、他はすべて個別の部品により構成されてい
る。例えば受信周波数１００ＭＨｚ〜４７０ＭＨｚの高
周波増幅回路を設計すると、インダクタ１１１，１１２
は、０．３ｍｍφの銅線を直径５ｍｍ、巻数はそれぞれ
１０回と２８回必要になる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成の高周波増幅回路では、同調回路用インダクタ１
１１〜１１４及びＤＣ電流供給用チョークコイル１１５
が、大きな実装面積を必要とするため機器全体の小型化
が困難であり、また半導体基板上に集積化するにはＩＣ
回路の数倍の面積を必要とするという問題点を有してい
た。
の構成の高周波増幅回路では、同調回路用インダクタ１
１１〜１１４及びＤＣ電流供給用チョークコイル１１５
が、大きな実装面積を必要とするため機器全体の小型化
が困難であり、また半導体基板上に集積化するにはＩＣ
回路の数倍の面積を必要とするという問題点を有してい
た。
【０００６】この発明の目的は、半導体基板上に集積化
が可能であり、かつ大きなインダクタンス値をもつイン
ダクタを提供することである。
が可能であり、かつ大きなインダクタンス値をもつイン
ダクタを提供することである。
【０００７】
【課題を解決するための手段】請求項１記載のインダク
タは、半導体基板上に形成した渦状の金属薄膜と、この
金属薄膜の上面または下面に形成した強磁性体薄膜とを
備えている。請求項２記載のインダクタは、半導体基板
上に形成した第１の渦状の金属薄膜と、この第１の渦状
の金属薄膜上にコンタクト部を介して接続した第２の渦
状の金属薄膜と、第１の渦状の金属薄膜と第２の渦状の
金属薄膜との間に形成した誘電体薄膜と、第１の渦状の
金属薄膜の下面または第２の渦状の金属薄膜の上面に形
成した強磁性体薄膜とを備えている。
タは、半導体基板上に形成した渦状の金属薄膜と、この
金属薄膜の上面または下面に形成した強磁性体薄膜とを
備えている。請求項２記載のインダクタは、半導体基板
上に形成した第１の渦状の金属薄膜と、この第１の渦状
の金属薄膜上にコンタクト部を介して接続した第２の渦
状の金属薄膜と、第１の渦状の金属薄膜と第２の渦状の
金属薄膜との間に形成した誘電体薄膜と、第１の渦状の
金属薄膜の下面または第２の渦状の金属薄膜の上面に形
成した強磁性体薄膜とを備えている。
【０００８】請求項３記載のインダクタは、半導体基板
上に形成した第１の渦状の金属薄膜と、この第１の渦状
の金属薄膜上にコンタクト部を介して接続した第２の渦
状の金属薄膜と、第１の渦状の金属薄膜と第２の渦状の
金属薄膜との間に形成した第１の強磁性体薄膜と、第１
の渦状の金属薄膜の下面または第２の渦状の金属薄膜の
上面に形成した第２の強磁性体薄膜とを備えている。
上に形成した第１の渦状の金属薄膜と、この第１の渦状
の金属薄膜上にコンタクト部を介して接続した第２の渦
状の金属薄膜と、第１の渦状の金属薄膜と第２の渦状の
金属薄膜との間に形成した第１の強磁性体薄膜と、第１
の渦状の金属薄膜の下面または第２の渦状の金属薄膜の
上面に形成した第２の強磁性体薄膜とを備えている。
【０００９】
【作用】この発明の構成によれば、渦状の金属薄膜の上
面または下面に強磁性体薄膜を備えることにより、大き
なインダクタンス値を持つインダクタを半導体基板上に
集積化することができる。
面または下面に強磁性体薄膜を備えることにより、大き
なインダクタンス値を持つインダクタを半導体基板上に
集積化することができる。
【００１０】
【実施例】〔第１の実施例〕図１はこの発明の第１の実
施例のインダクタを示すものである。図１（ａ）は上面
図、図１（ｂ）は図１（ａ）のＡ−Ａ′における断面図
である。図１において、２０１は半導体基板、２０２は
Ｎｉ−Ｚｎ系フェライト薄膜（強磁性体薄膜）、２０３
は第１層配線（渦状の金属薄膜）、２０４ａは第２層配
線、２０５はＳｉＮまたはＳｉＯ2 を用いた層間膜、２
０６はＳｉＮまたはＳｉＯ2 を用いた保護膜、２０７ａ
は第１層配線２０３と第２層配線２０４ａとのコンタク
ト部である。
施例のインダクタを示すものである。図１（ａ）は上面
図、図１（ｂ）は図１（ａ）のＡ−Ａ′における断面図
である。図１において、２０１は半導体基板、２０２は
Ｎｉ−Ｚｎ系フェライト薄膜（強磁性体薄膜）、２０３
は第１層配線（渦状の金属薄膜）、２０４ａは第２層配
線、２０５はＳｉＮまたはＳｉＯ2 を用いた層間膜、２
０６はＳｉＮまたはＳｉＯ2 を用いた保護膜、２０７ａ
は第１層配線２０３と第２層配線２０４ａとのコンタク
ト部である。
【００１１】図１（ａ）に示すように、Ｎｉ−Ｚｎ系フ
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、その中央部よりコンタクト部２０７ａを通して第
２層配線２０４ａと接続している。強磁性体薄膜とし
て、高周波における磁心損失が小さいＮｉ−Ｚｎ系フェ
ライト薄膜２０２を用いることにより、高周波回路に適
したインダクタが構成できる。また、図１（ｂ）に示す
ように、第１層及び第２層配線２０３，２０４ａは、層
間膜２０５，保護膜２０６により覆われており、外的な
力から保護されている。
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、その中央部よりコンタクト部２０７ａを通して第
２層配線２０４ａと接続している。強磁性体薄膜とし
て、高周波における磁心損失が小さいＮｉ−Ｚｎ系フェ
ライト薄膜２０２を用いることにより、高周波回路に適
したインダクタが構成できる。また、図１（ｂ）に示す
ように、第１層及び第２層配線２０３，２０４ａは、層
間膜２０５，保護膜２０６により覆われており、外的な
力から保護されている。
【００１２】以上のように構成されるインダクタのプロ
セスフローを図２に示す。まず、図２（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＡをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ａ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｂを塗布した後、Ａｕを
全面に蒸着し、リフトオフによって第１層配線２０３を
形成する。
セスフローを図２に示す。まず、図２（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＡをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ａ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｂを塗布した後、Ａｕを
全面に蒸着し、リフトオフによって第１層配線２０３を
形成する。
【００１３】次に、同図（ｃ）に示すように、ＳｉＮあ
るいはＳｉＯ2 を全面に堆積し、層間膜２０５を形成し
た後、層間膜２０５の所定の領域をフォトレジスト膜
（図示せず）をマスクとしてフッ酸系のエッチング液を
用いて開口し、第１層配線２０３と第２層配線２０４ａ
とのコンタクト部２０７ａを形成する。次に、同図
（ｄ）に示すように、Ａｕ２０４ａ′を全面に蒸着した
後、フォトレジスト５００ＣをマスクとしてＡｒイオン
ミリングを行い、第２層配線２０４ａを形成する。次に
同図（ｅ）に示すように、ＳｉＮあるいはＳｉＯ2を全
面に堆積して保護膜２０６を形成することにより、イン
ダクタを製造するものである。
るいはＳｉＯ2 を全面に堆積し、層間膜２０５を形成し
た後、層間膜２０５の所定の領域をフォトレジスト膜
（図示せず）をマスクとしてフッ酸系のエッチング液を
用いて開口し、第１層配線２０３と第２層配線２０４ａ
とのコンタクト部２０７ａを形成する。次に、同図
（ｄ）に示すように、Ａｕ２０４ａ′を全面に蒸着した
後、フォトレジスト５００ＣをマスクとしてＡｒイオン
ミリングを行い、第２層配線２０４ａを形成する。次に
同図（ｅ）に示すように、ＳｉＮあるいはＳｉＯ2を全
面に堆積して保護膜２０６を形成することにより、イン
ダクタを製造するものである。
【００１４】この実施例によれば、強磁性体薄膜である
Ｎｉ−Ｚｎ系フェライト薄膜２０２の上に渦状の第１層
配線２０３を形成したことにより、従来のインダクタと
比較して同一面積で約２０倍の大きなインダクタンス値
を得ることができる。 〔第２の実施例〕図３はこの発明の第２の実施例のイン
ダクタを示すものである。図３（ａ）は上面図、図３
（ｂ）は図３（ａ）のＢ−Ｂ′における断面図である。
図３において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（強磁性体薄膜）、２０３は第１層
配線（渦状の金属薄膜）、２０４ａは第２層配線、２０
５はＳｉＮまたはＳｉＯ2 を用いた層間膜、２０６はＳ
ｉＮまたはＳｉＯ2 を用いた保護膜、２０７ａは第１層
配線２０３と第２層配線２０４ａとのコンタクト部、２
１０は第１層配線２０３の間に設けられた空隙である。
Ｎｉ−Ｚｎ系フェライト薄膜２０２の上に渦状の第１層
配線２０３を形成したことにより、従来のインダクタと
比較して同一面積で約２０倍の大きなインダクタンス値
を得ることができる。 〔第２の実施例〕図３はこの発明の第２の実施例のイン
ダクタを示すものである。図３（ａ）は上面図、図３
（ｂ）は図３（ａ）のＢ−Ｂ′における断面図である。
図３において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（強磁性体薄膜）、２０３は第１層
配線（渦状の金属薄膜）、２０４ａは第２層配線、２０
５はＳｉＮまたはＳｉＯ2 を用いた層間膜、２０６はＳ
ｉＮまたはＳｉＯ2 を用いた保護膜、２０７ａは第１層
配線２０３と第２層配線２０４ａとのコンタクト部、２
１０は第１層配線２０３の間に設けられた空隙である。
【００１５】図３（ａ）に示すように、Ｎｉ−Ｚｎ系フ
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、その中央部よりコンタクト部２０７ａを通して第
２層配線２０４ａと接続している。強磁性体薄膜とし
て、高周波における磁心損失が小さいＮｉ−Ｚｎ系フェ
ライト薄膜２０２を用いることにより、高周波回路に適
したインダクタが構成できる。また、図３（ｂ）に示す
ように、第１層及び第２層配線２０３，２０４ａは、層
間膜２０５，保護膜２０６により覆われており、外的な
力から保護されている。
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、その中央部よりコンタクト部２０７ａを通して第
２層配線２０４ａと接続している。強磁性体薄膜とし
て、高周波における磁心損失が小さいＮｉ−Ｚｎ系フェ
ライト薄膜２０２を用いることにより、高周波回路に適
したインダクタが構成できる。また、図３（ｂ）に示す
ように、第１層及び第２層配線２０３，２０４ａは、層
間膜２０５，保護膜２０６により覆われており、外的な
力から保護されている。
【００１６】以上のように構成されるインダクタのプロ
セスフローを図４に示す。まず、図４（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＤをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ｄ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｅを塗布した後Ａｕを全
面に蒸着し、リフトオフによって第１層配線２０３を形
成する。
セスフローを図４に示す。まず、図４（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＤをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ｄ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｅを塗布した後Ａｕを全
面に蒸着し、リフトオフによって第１層配線２０３を形
成する。
【００１７】次に、同図（ｃ）に示すように、所定の領
域にフォトレジスト５００Ｆを塗布し、レジストエッチ
バックによって第１層配線２０３の頭出しを行う。次に
同図（ｄ）に示すように、ＳｉＮあるいはＳｉＯ2 を全
面に堆積した後、有機溶剤を用いてレジスト５００Ｆを
除去して、層間膜２０５を形成し、第１層配線２０３の
間に空隙２１０を設ける。その後、層間膜２０５の所定
の領域をフォトレジスト膜（図示せず）をマスクとして
フッ酸系のエッチング液を用いて開口し、第１層配線と
第２層配線とのコンタクト部２０７ａを形成する。
域にフォトレジスト５００Ｆを塗布し、レジストエッチ
バックによって第１層配線２０３の頭出しを行う。次に
同図（ｄ）に示すように、ＳｉＮあるいはＳｉＯ2 を全
面に堆積した後、有機溶剤を用いてレジスト５００Ｆを
除去して、層間膜２０５を形成し、第１層配線２０３の
間に空隙２１０を設ける。その後、層間膜２０５の所定
の領域をフォトレジスト膜（図示せず）をマスクとして
フッ酸系のエッチング液を用いて開口し、第１層配線と
第２層配線とのコンタクト部２０７ａを形成する。
【００１８】次に、同図（ｅ）に示すように、全面にＡ
ｕ２０４ａ′を蒸着した後、フォトレジスト５００Ｇを
マスクとしてＡｒイオンミリングを行い、第２層配線２
０４ａを形成する。次に同図（ｆ）に示すように、全面
にＳｉＮあるいはＳｉＯ2 を全面に堆積して保護膜２０
６を形成することにより、インダクタを製造するもので
ある。
ｕ２０４ａ′を蒸着した後、フォトレジスト５００Ｇを
マスクとしてＡｒイオンミリングを行い、第２層配線２
０４ａを形成する。次に同図（ｆ）に示すように、全面
にＳｉＮあるいはＳｉＯ2 を全面に堆積して保護膜２０
６を形成することにより、インダクタを製造するもので
ある。
【００１９】この実施例によれば、第１の実施例と同
様、小面積で大きなインダクタンス値を得ることができ
る。また、第１層配線２０３の間に空隙２１０を設ける
ことにより、集積化した場合、配線間の容量を低減する
ことができ、インダクタの自己共振周波数を高めること
ができる。 〔第３の実施例〕図５はこの発明の第３の実施例のイン
ダクタを示すものである。図５（ａ）は上面図、図５
（ｂ）は図５（ａ）のＣ−Ｃ′における断面図である。
図５において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（強磁性体薄膜）、２０３は第１層
配線（第１の渦状の金属薄膜）、２０４ｂは第２層配線
（第２の渦状の金属薄膜）、２０５はＳｉＮまたはＳｉ
Ｏ2 を用いた層間膜（誘電体薄膜）、２０６はＳｉＮま
たはＳｉＯ2 を用いた保護膜、２０７ｂは第１層配線２
０３と第２層配線２０４ｂとのコンタクト部である。
様、小面積で大きなインダクタンス値を得ることができ
る。また、第１層配線２０３の間に空隙２１０を設ける
ことにより、集積化した場合、配線間の容量を低減する
ことができ、インダクタの自己共振周波数を高めること
ができる。 〔第３の実施例〕図５はこの発明の第３の実施例のイン
ダクタを示すものである。図５（ａ）は上面図、図５
（ｂ）は図５（ａ）のＣ−Ｃ′における断面図である。
図５において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（強磁性体薄膜）、２０３は第１層
配線（第１の渦状の金属薄膜）、２０４ｂは第２層配線
（第２の渦状の金属薄膜）、２０５はＳｉＮまたはＳｉ
Ｏ2 を用いた層間膜（誘電体薄膜）、２０６はＳｉＮま
たはＳｉＯ2 を用いた保護膜、２０７ｂは第１層配線２
０３と第２層配線２０４ｂとのコンタクト部である。
【００２０】図５（ａ）に示すように、Ｎｉ−Ｚｎ系フ
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、全体を層間膜２０５で覆い、さらにその上に渦状
の第２層配線２０４ｂを第１層配線２０３と重ならない
ように形成し、最後に全体を保護膜２０６で覆ってい
る。第１層配線２０３と第２層配線２０４ｂとはインダ
クタ中央のコンタクト部２０７ｂで接続されている。強
磁性体薄膜として、高周波における磁心損失が小さいＮ
ｉ−Ｚｎ系フェライト薄膜２０２を用いることにより、
高周波回路に適したインダクタが構成できる。また、図
５（ｂ）に示すように、第１層及び第２層配線２０３，
２０４ｂは、層間膜２０５，保護膜２０６により覆われ
ており、外的な力から保護されている。
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、全体を層間膜２０５で覆い、さらにその上に渦状
の第２層配線２０４ｂを第１層配線２０３と重ならない
ように形成し、最後に全体を保護膜２０６で覆ってい
る。第１層配線２０３と第２層配線２０４ｂとはインダ
クタ中央のコンタクト部２０７ｂで接続されている。強
磁性体薄膜として、高周波における磁心損失が小さいＮ
ｉ−Ｚｎ系フェライト薄膜２０２を用いることにより、
高周波回路に適したインダクタが構成できる。また、図
５（ｂ）に示すように、第１層及び第２層配線２０３，
２０４ｂは、層間膜２０５，保護膜２０６により覆われ
ており、外的な力から保護されている。
【００２１】以上のように構成されるインダクタのプロ
セスフローを図６に示す。まず、図６（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＨをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ｈ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｉを塗布した後Ａｕを全
面に蒸着し、リフトオフによって第１層配線２０３を形
成する。
セスフローを図６に示す。まず、図６（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＨをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ｈ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｉを塗布した後Ａｕを全
面に蒸着し、リフトオフによって第１層配線２０３を形
成する。
【００２２】次に、同図（ｃ）に示すように、ＳｉＮあ
るいはＳｉＯ2 を全面に堆積し、層間膜２０５を形成し
た後、層間膜２０５の所定の領域をフォトレジスト膜
（図示せず）をマスクとしてフッ酸系のエッチング液を
用いて開口し、第１層配線２０３と第２層配線２０４ｂ
とのコンタクト部２０７ｂを形成する。次に、同図
（ｄ）に示すように、フォトレジスト５００Ｊを塗布し
た後Ａｕを全面に蒸着し、リフトオフによって第２層配
線２０４ｂを形成する。次に同図（ｅ）に示すように、
ＳｉＮあるいはＳｉＯ2 を全面に堆積し、保護膜２０６
を形成することにより、インダクタを製造するものであ
る。
るいはＳｉＯ2 を全面に堆積し、層間膜２０５を形成し
た後、層間膜２０５の所定の領域をフォトレジスト膜
（図示せず）をマスクとしてフッ酸系のエッチング液を
用いて開口し、第１層配線２０３と第２層配線２０４ｂ
とのコンタクト部２０７ｂを形成する。次に、同図
（ｄ）に示すように、フォトレジスト５００Ｊを塗布し
た後Ａｕを全面に蒸着し、リフトオフによって第２層配
線２０４ｂを形成する。次に同図（ｅ）に示すように、
ＳｉＮあるいはＳｉＯ2 を全面に堆積し、保護膜２０６
を形成することにより、インダクタを製造するものであ
る。
【００２３】この実施例によれば、強磁性体薄膜である
Ｎｉ−Ｚｎ系フェライト薄膜２０２の上に渦状の第１層
配線２０３と渦状の第２層配線２０４ｂとを形成したこ
とにより、従来のインダクタと比較して同一面積で約４
０倍の大きなインダクタンス値を得ることができる。 〔第４の実施例〕図７はこの発明の第４の実施例のイン
ダクタを示すものである。図７（ａ）は上面図、図７
（ｂ）は図７（ａ）のＤ−Ｄ′における断面図である。
図７において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（強磁性体薄膜）、２０３は第１層
配線（第１の渦状の金属薄膜）、２０４ｂは第２層配線
（第２の渦状の金属薄膜）、２０５はＳｉＮまたはＳｉ
Ｏ2 を用いた層間膜（誘電体薄膜）、２０６はＳｉＮま
たはＳｉＯ2 を用いた保護膜、２０７ｂは第１層配線と
第２層配線とのコンタクト部、２１０ａは第１層配線２
０３の間に設けた空隙、２１０ｂは第２層配線２０４ｂ
の間に設けた空隙である。
Ｎｉ−Ｚｎ系フェライト薄膜２０２の上に渦状の第１層
配線２０３と渦状の第２層配線２０４ｂとを形成したこ
とにより、従来のインダクタと比較して同一面積で約４
０倍の大きなインダクタンス値を得ることができる。 〔第４の実施例〕図７はこの発明の第４の実施例のイン
ダクタを示すものである。図７（ａ）は上面図、図７
（ｂ）は図７（ａ）のＤ−Ｄ′における断面図である。
図７において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（強磁性体薄膜）、２０３は第１層
配線（第１の渦状の金属薄膜）、２０４ｂは第２層配線
（第２の渦状の金属薄膜）、２０５はＳｉＮまたはＳｉ
Ｏ2 を用いた層間膜（誘電体薄膜）、２０６はＳｉＮま
たはＳｉＯ2 を用いた保護膜、２０７ｂは第１層配線と
第２層配線とのコンタクト部、２１０ａは第１層配線２
０３の間に設けた空隙、２１０ｂは第２層配線２０４ｂ
の間に設けた空隙である。
【００２４】図７（ａ）に示すように、Ｎｉ−Ｚｎ系フ
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、全体を層間膜２０５で覆い、さらにその上に渦状
の第２層配線２０４ｂを第１層配線２０３と重ならない
ように形成し、最後に全体を保護膜２０６で覆ってい
る。第１層配線２０３と第２層配線２０４ｂとはインダ
クタ中央のコンタクト部２０７ｂで接続されている。強
磁性体薄膜として、高周波における磁心損失が小さいＮ
ｉ−Ｚｎ系フェライト薄膜２０２を用いることにより、
高周波回路に適したインダクタが構成できる。また、図
７（ｂ）に示すように、第１層及び第２層配線２０３，
２０４ｂは、層間膜２０５，保護膜２０６により覆われ
ており、外的な力から保護されている。
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、全体を層間膜２０５で覆い、さらにその上に渦状
の第２層配線２０４ｂを第１層配線２０３と重ならない
ように形成し、最後に全体を保護膜２０６で覆ってい
る。第１層配線２０３と第２層配線２０４ｂとはインダ
クタ中央のコンタクト部２０７ｂで接続されている。強
磁性体薄膜として、高周波における磁心損失が小さいＮ
ｉ−Ｚｎ系フェライト薄膜２０２を用いることにより、
高周波回路に適したインダクタが構成できる。また、図
７（ｂ）に示すように、第１層及び第２層配線２０３，
２０４ｂは、層間膜２０５，保護膜２０６により覆われ
ており、外的な力から保護されている。
【００２５】以上のように構成されるインダクタのプロ
セスフローを図８に示す。まず、図８（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＫをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ｋ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｌを塗布した後Ａｕを全
面に蒸着し、リフトオフによって第１層配線２０３を形
成する。
セスフローを図８に示す。まず、図８（ａ）に示すよう
に、半導体基板２０１上にＮｉ−Ｚｎ系フェライトを全
面に蒸着し、フォトレジスト５００ＫをマスクとしてＡ
ｒイオンミリングを行い、半導体基板２０１上の所定の
領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成する。
次にフォトレジスト５００Ｋ除去後、同図（ｂ）に示す
ように、フォトレジスト５００Ｌを塗布した後Ａｕを全
面に蒸着し、リフトオフによって第１層配線２０３を形
成する。
【００２６】次に、同図（ｃ）に示すように、所定の領
域にフォトレジスト５００Ｍを塗布し、レジストエッチ
バックによって第１層配線２０３の頭出しを行う。次に
同図（ｄ）に示すように、ＳｉＮあるいはＳｉＯ2 を全
面に堆積した後に有機溶剤を用いてレジスト５００Ｍを
除去して層間膜２０５を形成し、第１層配線２０３の間
に空隙２１０ａを設ける。その後、層間膜２０５の所定
の領域をフォトレジスト膜（図示せず）をマスクとして
フッ酸系のエッチング液を用いて開口し、第１層配線２
０３と第２層配線２０４ｂとのコンタクト部２０７ｂを
形成する。
域にフォトレジスト５００Ｍを塗布し、レジストエッチ
バックによって第１層配線２０３の頭出しを行う。次に
同図（ｄ）に示すように、ＳｉＮあるいはＳｉＯ2 を全
面に堆積した後に有機溶剤を用いてレジスト５００Ｍを
除去して層間膜２０５を形成し、第１層配線２０３の間
に空隙２１０ａを設ける。その後、層間膜２０５の所定
の領域をフォトレジスト膜（図示せず）をマスクとして
フッ酸系のエッチング液を用いて開口し、第１層配線２
０３と第２層配線２０４ｂとのコンタクト部２０７ｂを
形成する。
【００２７】次に、同図（ｅ）に示すように、フォトレ
ジスト５００Ｎを塗布した後Ａｕを全面に蒸着し、リフ
トオフによって第２層配線２０４ｂを形成する。次に同
図（ｆ）に示すように、所定の領域にフォトレジスト５
００Ｐを塗布し、レジストエッチバックによって第２層
配線２０４ｂの頭出しを行う。次に同図（ｇ）に示すよ
うに、ＳｉＮあるいはＳｉＯ2 を全面に堆積した後に有
機溶剤を用いてフォトレジスト５００Ｐを除去して保護
膜２０６を形成し、第２層配線２０４ｂの間に空隙２１
０ｂを設けることにより、インダクタを製造するもので
ある。
ジスト５００Ｎを塗布した後Ａｕを全面に蒸着し、リフ
トオフによって第２層配線２０４ｂを形成する。次に同
図（ｆ）に示すように、所定の領域にフォトレジスト５
００Ｐを塗布し、レジストエッチバックによって第２層
配線２０４ｂの頭出しを行う。次に同図（ｇ）に示すよ
うに、ＳｉＮあるいはＳｉＯ2 を全面に堆積した後に有
機溶剤を用いてフォトレジスト５００Ｐを除去して保護
膜２０６を形成し、第２層配線２０４ｂの間に空隙２１
０ｂを設けることにより、インダクタを製造するもので
ある。
【００２８】この実施例によれば、第３の実施例と同
様、小面積で大きなインダクタンス値を得ることができ
る。また、第１層配線２０３の間および第２層配線２０
４ｂの間に空隙２１０ａ，２１０ｂを設けることによ
り、集積化した場合、配線間の容量を低減することがで
き、インダクタの自己共振周波数を高めることができ
る。 〔第５の実施例〕図９はこの発明の第５の実施例のイン
ダクタを示すものである。図９（ａ）は上面図、図９
（ｂ）は図９（ａ）のＥ−Ｅ′における断面図である。
図９において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（第２の強磁性体薄膜）、２０３は
第１層配線（第１の渦状の金属薄膜）、２０４ｂは第２
層配線（第２の渦状の金属薄膜）、２２０はＮｉ−Ｚｎ
系フェライトを用いた層間膜（第１の強磁性体薄膜）、
２０６はＳｉＮまたはＳｉＯ2 を用いた保護膜、２０７
ｂは第１層配線２０３と第２層配線２０４ｂとのコンタ
クト部、２１０ａは第１層配線２０３の間に設けた空
隙、２１０ｂは第２層配線２０４ｂの間に設けた空隙で
ある。
様、小面積で大きなインダクタンス値を得ることができ
る。また、第１層配線２０３の間および第２層配線２０
４ｂの間に空隙２１０ａ，２１０ｂを設けることによ
り、集積化した場合、配線間の容量を低減することがで
き、インダクタの自己共振周波数を高めることができ
る。 〔第５の実施例〕図９はこの発明の第５の実施例のイン
ダクタを示すものである。図９（ａ）は上面図、図９
（ｂ）は図９（ａ）のＥ−Ｅ′における断面図である。
図９において、２０１は半導体基板、２０２はＮｉ−Ｚ
ｎ系フェライト薄膜（第２の強磁性体薄膜）、２０３は
第１層配線（第１の渦状の金属薄膜）、２０４ｂは第２
層配線（第２の渦状の金属薄膜）、２２０はＮｉ−Ｚｎ
系フェライトを用いた層間膜（第１の強磁性体薄膜）、
２０６はＳｉＮまたはＳｉＯ2 を用いた保護膜、２０７
ｂは第１層配線２０３と第２層配線２０４ｂとのコンタ
クト部、２１０ａは第１層配線２０３の間に設けた空
隙、２１０ｂは第２層配線２０４ｂの間に設けた空隙で
ある。
【００２９】図９（ａ）に示すように、Ｎｉ−Ｚｎ系フ
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、所定の領域をＮｉ−Ｚｎ系フェライトの層間膜２
２０で覆い、さらにその上に渦状の第２層配線２０４ｂ
を第１層配線２０３と重ならないように形成し、最後に
全体を保護膜２０６で覆っている。第１層配線２０３と
第２層配線２０４ｂとはインダクタ中央のコンタクト部
２０７ｂで接続されている。強磁性体薄膜として、高周
波における磁心損失が小さいＮｉ−Ｚｎ系フェライト薄
膜（２０２，２２０）を用いることにより、高周波回路
に適したインダクタが構成できる。また、図９（ｂ）に
示すように第１層及び第２層配線２０３，２０４ｂは保
護膜２０６により覆われており、外的な力から保護され
ている。
ェライト薄膜２０２の上に渦状の第１層配線２０３を形
成し、所定の領域をＮｉ−Ｚｎ系フェライトの層間膜２
２０で覆い、さらにその上に渦状の第２層配線２０４ｂ
を第１層配線２０３と重ならないように形成し、最後に
全体を保護膜２０６で覆っている。第１層配線２０３と
第２層配線２０４ｂとはインダクタ中央のコンタクト部
２０７ｂで接続されている。強磁性体薄膜として、高周
波における磁心損失が小さいＮｉ−Ｚｎ系フェライト薄
膜（２０２，２２０）を用いることにより、高周波回路
に適したインダクタが構成できる。また、図９（ｂ）に
示すように第１層及び第２層配線２０３，２０４ｂは保
護膜２０６により覆われており、外的な力から保護され
ている。
【００３０】以上のように構成されるインダクタのプロ
セスフローを図１０に示す。まず、図１０（ａ）に示す
ように、半導体基板２０１上にＮｉ−Ｚｎ系フェライト
を全面に蒸着し、フォトレジスト５００Ｑをマスクとし
てＡｒイオンミリングを行い、半導体基板２０１上の所
定の領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成す
る。次にフォトレジスト５００Ｑ除去後、同図（ｂ）に
示すように、フォトレジスト５００Ｒを塗布した後Ａｕ
を全面に蒸着し、リフトオフによって第１層配線２０３
を形成する。
セスフローを図１０に示す。まず、図１０（ａ）に示す
ように、半導体基板２０１上にＮｉ−Ｚｎ系フェライト
を全面に蒸着し、フォトレジスト５００Ｑをマスクとし
てＡｒイオンミリングを行い、半導体基板２０１上の所
定の領域にＮｉ−Ｚｎ系フェライト薄膜２０２を形成す
る。次にフォトレジスト５００Ｑ除去後、同図（ｂ）に
示すように、フォトレジスト５００Ｒを塗布した後Ａｕ
を全面に蒸着し、リフトオフによって第１層配線２０３
を形成する。
【００３１】次に、同図（ｃ）に示すように、所定の領
域にフォトレジスト５００Ｓを塗布し、レジストエッチ
バックによって第１層配線２０３の頭出しを行う。次に
同図（ｄ）に示すように、Ｎｉ−Ｚｎ系フェライトを全
面に堆積し、不要な部分を除去した後に有機溶剤を用い
てレジスト５００Ｓを除去して、Ｎｉ−Ｚｎ系フェライ
ト薄膜を用いた層間膜２２０を形成し、第１層配線２０
３の間に空隙２１０ａを設ける。その後、層間膜２２０
の所定の領域をフォトレジスト膜（図示せず）をマスク
としてフッ酸系のエッチング液を用いて開口し、第１層
配線２０３と第２層配線２０４ｂとのコンタクト部２０
７ｂを形成する。
域にフォトレジスト５００Ｓを塗布し、レジストエッチ
バックによって第１層配線２０３の頭出しを行う。次に
同図（ｄ）に示すように、Ｎｉ−Ｚｎ系フェライトを全
面に堆積し、不要な部分を除去した後に有機溶剤を用い
てレジスト５００Ｓを除去して、Ｎｉ−Ｚｎ系フェライ
ト薄膜を用いた層間膜２２０を形成し、第１層配線２０
３の間に空隙２１０ａを設ける。その後、層間膜２２０
の所定の領域をフォトレジスト膜（図示せず）をマスク
としてフッ酸系のエッチング液を用いて開口し、第１層
配線２０３と第２層配線２０４ｂとのコンタクト部２０
７ｂを形成する。
【００３２】次に、同図（ｅ）に示すように、フォトレ
ジスト５００Ｔを塗布した後Ａｕを全面に蒸着し、リフ
トオフによって第２層配線２０４ｂを形成する。次に同
図（ｆ）に示すように、所定の領域にフォトレジスト５
００Ｕを塗布し、レジストエッチバックによって第２層
配線２０４ｂの頭出しを行う。次に同図（ｇ）に示すよ
うに、ＳｉＮあるいはＳｉＯ2 を全面に堆積した後に有
機溶剤を用いてフォトレジスト５００Ｕを除去して、保
護膜２０６を形成し、第２層配線２０４ｂの間に空隙２
１０ｂを設けることにより、インダクタを製造するもの
である。
ジスト５００Ｔを塗布した後Ａｕを全面に蒸着し、リフ
トオフによって第２層配線２０４ｂを形成する。次に同
図（ｆ）に示すように、所定の領域にフォトレジスト５
００Ｕを塗布し、レジストエッチバックによって第２層
配線２０４ｂの頭出しを行う。次に同図（ｇ）に示すよ
うに、ＳｉＮあるいはＳｉＯ2 を全面に堆積した後に有
機溶剤を用いてフォトレジスト５００Ｕを除去して、保
護膜２０６を形成し、第２層配線２０４ｂの間に空隙２
１０ｂを設けることにより、インダクタを製造するもの
である。
【００３３】この実施例によれば、第３，第４の実施例
と比べ、第１層配線２０３はＮｉ−Ｚｎ系フェライトの
層間膜２２０で覆われており、より大きなインダクタン
ス値が得られる。また、第４の実施例と同様、第１層配
線２０３の間および第２層配線２０４ｂの間に空隙２１
０ａ，２１０ｂを設けることにより、集積化した場合、
配線間の容量を低減することができ、インダクタの自己
共振周波数を高めることができる。
と比べ、第１層配線２０３はＮｉ−Ｚｎ系フェライトの
層間膜２２０で覆われており、より大きなインダクタン
ス値が得られる。また、第４の実施例と同様、第１層配
線２０３の間および第２層配線２０４ｂの間に空隙２１
０ａ，２１０ｂを設けることにより、集積化した場合、
配線間の容量を低減することができ、インダクタの自己
共振周波数を高めることができる。
【００３４】
【発明の効果】このようにこの発明によれば、半導体基
板上に大きなインダクタンス値を持つインダクタの集積
化が可能となり、例えば入出力同調回路部及び電源部の
インダクタを含む高周波増幅回路を同一半導体基板上に
集積化することが可能となる。また、渦状の金属薄膜の
間に空隙を設けることにより、自己共振周波数の高いイ
ンダクタを得ることができる。
板上に大きなインダクタンス値を持つインダクタの集積
化が可能となり、例えば入出力同調回路部及び電源部の
インダクタを含む高周波増幅回路を同一半導体基板上に
集積化することが可能となる。また、渦状の金属薄膜の
間に空隙を設けることにより、自己共振周波数の高いイ
ンダクタを得ることができる。
【図１】（ａ）はこの発明の第１の実施例のインダクタ
の上面図である。（ｂ）は同インダクタの断面図であ
る。
の上面図である。（ｂ）は同インダクタの断面図であ
る。
【図２】この発明の第１の実施例のインダクタのプロセ
スフロー図である。
スフロー図である。
【図３】（ａ）はこの発明の第２の実施例のインダクタ
の上面図である。（ｂ）は同インダクタの断面図であ
る。
の上面図である。（ｂ）は同インダクタの断面図であ
る。
【図４】この発明の第２の実施例のインダクタのプロセ
スフロー図である。
スフロー図である。
【図５】（ａ）はこの発明の第３の実施例のインダクタ
の上面図である。（ｂ）は同インダクタの断面図であ
る。
の上面図である。（ｂ）は同インダクタの断面図であ
る。
【図６】この発明の第３の実施例のインダクタのプロセ
スフロー図である。
スフロー図である。
【図７】（ａ）はこの発明の第４の実施例のインダクタ
の上面図である。（ｂ）は同インダクタの断面図であ
る。
の上面図である。（ｂ）は同インダクタの断面図であ
る。
【図８】この発明の第４の実施例のインダクタのプロセ
スフロー図である。
スフロー図である。
【図９】（ａ）はこの発明の第５の実施例のインダクタ
の上面図である。（ｂ）は同インダクタの断面図であ
る。
の上面図である。（ｂ）は同インダクタの断面図であ
る。
【図１０】この発明の第５の実施例のインダクタのプロ
セスフロー図である。
セスフロー図である。
【図１１】従来例における高周波増幅回路の回路図であ
る。
る。
２０１ 半導体基板 ２０２ Ｎｉ−Ｚｎ系フェライト薄膜 ２０３ 第１層配線 ２０４ｂ 第２層配線 ２０５ 層間膜 ２０７ｂ コンタクト部 ２２０ Ｎｉ−Ｚｎ系フェライトの層間膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図７】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図１１】
Claims (3)
- 【請求項１】 半導体基板上に形成した渦状の金属薄膜
と、この金属薄膜の上面または下面に形成した強磁性体
薄膜とを備えたインダクタ。 - 【請求項２】 半導体基板上に形成した第１の渦状の金
属薄膜と、この第１の渦状の金属薄膜上にコンタクト部
を介して接続した第２の渦状の金属薄膜と、前記第１の
渦状の金属薄膜と前記第２の渦状の金属薄膜との間に形
成した誘電体薄膜と、前記第１の渦状の金属薄膜の下面
または前記第２の渦状の金属薄膜の上面に形成した強磁
性体薄膜とを備えたインダクタ。 - 【請求項３】 半導体基板上に形成した第１の渦状の金
属薄膜と、この第１の渦状の金属薄膜上にコンタクト部
を介して接続した第２の渦状の金属薄膜と、前記第１の
渦状の金属薄膜と前記第２の渦状の金属薄膜との間に形
成した第１の強磁性体薄膜と、前記第１の渦状の金属薄
膜の下面または前記第２の渦状の金属薄膜の上面に形成
した第２の強磁性体薄膜とを備えたインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387491A JPH0582736A (ja) | 1991-07-15 | 1991-07-15 | インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17387491A JPH0582736A (ja) | 1991-07-15 | 1991-07-15 | インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582736A true JPH0582736A (ja) | 1993-04-02 |
Family
ID=15968733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17387491A Pending JPH0582736A (ja) | 1991-07-15 | 1991-07-15 | インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582736A (ja) |
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