JP2000277693A - 誘導要素を組み込んだ集積回路及びこのような集積回路を製造する方法 - Google Patents

誘導要素を組み込んだ集積回路及びこのような集積回路を製造する方法

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Jean-Michel Karam
ジャン−ミシェル・カラム
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Abstract

(57)【要約】 【課題】 現存の誘導要素の電気的特性に対して優れた
電気的特性、特にＱ値を有するコンパクトなモノリシッ
ク集積回路を提供することである。 【解決手段】 誘導要素（２０）を組み込んだモノリシ
ック集積回路（１）が半導体基板層（２）と、該半導体
基板層（２）を被覆する不活性化層（４）と、前記基板
（２）に接続されかつ不活性化層（４）の上面（６）と
同一平面にするために不活性化層（４）を貫通する金属
接触パッド（５）とを備え、前記回路は、インダクタを
形成しかつ不活性化層（４）の上面（６）に平行な面内
に形成された渦巻き状巻線（２０）も含み、該巻線（２
０）は10μｍ以上の厚さを有する銅ターン（２１−２
３，２７，２８）から成り、前記巻線の端部は巻線２０
の面の下方へ延びかつ前記接触パッド（５）に接続され
た延長部（１２）を形成していることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニクスの分野に関するものである。さらに詳細には、
特に高周波電気通信における応用に対して使用されるよ
うな誘導要素を含むモノリシック集積回路に関するもの
である。また、本発明は、現存の要素の電気的特性に対
して優れた電気的特性、特にＱ値を有するコンパクトな
回路と成るのをを可能にするような要素を製造する方法
に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】周知の
ように、集積回路はマイクロ波及び高周波技術において
ますます使用されるようになっている。
【０００３】これらの応用では、キャパシタ−インダク
タの組み合わせから成る同調振動回路を用いることがで
きることが重要である。
【０００４】ますます小さい体積を占有するように、こ
のような回路を製造しなければならない。さらに、それ
らは、ますます高い周波数で操作しなければならない。
そのため、このような部材の電気消費が、例えば、携帯
電話において臨界パラメータになる。というのは、その
消費がこれらの応用の自律性に直接影響を与えるからで
ある。
【０００５】こうして、高周波システムで使用されるフ
ィルター、特にインダクタを構成する受動的部材は、集
積回路内で可能な限りますます小さな領域を占有し、可
能な限り高いインダクタンスを有し、可能な限り小さい
電気消費を有することが要求される。
【０００６】さらに、半導体材料から成る集積回路に組
み込まれたインダクタは、該インダクタ近傍の様々な局
所的基板領域によって形成された寄生キャパシタンスの
影響にさらされることは周知である。
【０００７】実際、インダクタは、様々な寄生要素がこ
のインダクタンスプロパー（inductance proper）に付
加される等価集積回路を有し、これらの寄生要素がこの
インダクタを理想的なパフォーマンスから逸脱させる。
【０００８】こうして、現実のインダクタは構成材料で
ある金属の抵抗と一致する抵抗を有する。
【０００９】さらに、インダクタの電気的挙動は、低い
電気誘電率の材料から成る基板上に位置する様々な層に
起因した寄生容量によって乱される。
【００１０】さらに、グランド面上に位置する半導体基
板の影響に対応するキャパシタンスと寄生抵抗とが、こ
れらの様々な層の寄生キャパシタンスに付加される。
【００１１】さらに、寄生キャパシタンスがインダクタ
を作る様々なターンの間に存在する。
【００１２】欧州特許文献EP-0,969,509において、出願
人は、ターン間に存在する寄生キャパシタンスの値を大
きく低減させる構成を採用することによって、寄生キャ
パシタンスの半導体基板上にこのようなインダクタを形
成することを可能にする解決法を記載した。このような
解決法では、インダクタを形成しそれによって基板から
インダクタを吊して離間するストリップの下にキャビテ
ィを形成するために前記基板をエッチングする際、基板
上に堆積した金属ストリップによってインダクタを製造
することが重要である。
【００１３】これらの構成によって、満足する挙動を維
持したままより高い周波数でインダクタを使用すること
が可能になる。最適な操作周波数が、Ｑ値が最大になる
ように決定されることが思い出される。Ｑ値は、インダ
クタのインピーダンスの実数部に対する虚数部あるいは
リアクタンスの比によって周知の方法において決定され
る。
【００１４】 前述の文献に記載された解決法は満足す
るものではあるが、低周波数領域、すなわち、本発明の
典型的な応用における数ギガヘルツに近い最適の周波数
の半分以下の領域においてＱ値を十分改善することは可
能ではない。
【００１５】この周波数流域では、インダクタの挙動
が、実際のインダクタを作る金属ストリップの電気抵抗
に対応する等価な抵抗の値に大きく依存するからであ
る。
【００１６】集積回路に形成されたインダクタは全て、
現時点ではアルミニウムから成りかつサイズが小さい。
特に、厚さが非常に薄く、典型的には4μｍ以下であ
り、そのため、高電気抵抗である。
【００１７】 本発明が解決したい問題の一つは、特に
寄生キャパシタンスによって有利な電気特性を維持した
ままでの巻線形状インダクタの全抵抗の望ましくない影
響の問題である。
【００１８】 特に米国特許文献US 5,874,883，欧州特
許文献EP 0,782,190，あるいは米国特許文献US 5,834,8
25のような多くの文献は、金属ストリップから成る表面
インダクタ上に含まれる集積回路について記載してい
る。これらの装置は、金属ストリップが通常の厚さであ
る、数μｍのオーダーを有するときには、低いＱ値に関
連した前述の利点を有する。さらに、これらのインダク
タは、実際の集積回路を作るプロセスの間に製造され
る。これによって、技術的束縛が増大する。というの
は、そのプロセスの段階に組み込みを考慮しなければな
らないからである。結局、このようなインダクタは、半
導体基板上の特定の領域を占有する。従って、インダク
タによって使用されるこの領域は、半導体に活性領域を
埋め込むために使用することができない。従って、後者
の有効な密度の減ずることになる。
【００１９】 米国特許文献US 5,478,733においては、
銅層をエッチングすることによって銅ストリップを形成
して基板上にインダクタを形成することが提案されてい
る。不運にも、インダクタのターンを形成するため、ス
パッタされた銅の成長層を最初に堆積すること、それか
ら電解銅の第２の層を堆積することが必要である。次
に、その電解層に匹敵するスパッタ形成された銅を選択
的にエッチングする異なるエッチング操作が実施され
る。この異なるエッチングは、ターンを形成する電解銅
部に損傷を与えないようにするために必要である。この
ような操作の用心はプロセスを複雑にし、得られるＱ値
を大きく改善するのに十分なサイズであるターンを許容
しない。
【００２０】
【課題を解決するための手段】従って、本発明は誘導要
素を組み込んだモノリシック集積回路に関し、； −半導体基板層と； −該半導体基板層を被覆する不活性化層と； −前記基板に接続されかつ不活性化層の上面と同一平面
にするために不活性化層を貫通する金属接触パッドとを
備えている。
【００２１】 この集積回路は、インダクタを形成しか
つ不活性化層の上面に平行な面内に形成された渦巻き状
巻線も含み、前記巻線は10μｍ以上の厚さを有する銅タ
ーンから成り、該巻線の端部は巻線面の下へ延びかつ前
記接触パッドに接続された延長部を形成する。
【００２２】 言い換えると、インダクタは不活性化層
の上方の集積回路上に直接形成される。インダクタは、
集積回路自体を形成するプロセスの直後に形成される。
従って、非常に広範なソースからウェーハ上にインダク
タを形成することが可能である。というのは、その製造
が実際の集積回路を製造するための操作には依存しない
からである。
【００２３】 このようなインダクタは集積回路の上方
に形成され、集積回路上にけいせいされるのではない。
そのため、インダクタの垂直下方に位置する集積回路の
領域は、接触パッドに加えて活性領域を含んでもよい。
従って、集積回路上の機能の密度はインダクタの存在に
よって減少はしない。
【００２４】 巻線を形成するための銅の使用すること
によって、インダクタの等価抵抗を大きく低下させるこ
とが可能になる。この低下は、現在使用されている金属
ストリップの厚さより実質的に厚い厚みを有するターン
を用いることによってさらに大きくなる。
【００２５】それによって、等価抵抗は、現時点での集
積回路に形成されたインダクタの抵抗と比較して非常に
大きく低下し、典型的には10分の1程度に低下する。
【００２６】それによって、Ｑ値は、特に低周波数及び
それ以上において現存のインダクタのＱ値より非常に大
きくなっている。
【００２７】典型的には、このようなコイルのＱ値は現
存のＱ値より約10倍大きい。
【００２８】実用的には、インダクタが形成されている
面は、10μｍ以上の距離だけ不活性化層の上面から離れ
ていると有利である。
【００２９】この理由は、実際のインダクタが基板から
十分離間して基板内での電気的損失の減少を制限するこ
とが重要であることが分かっている。その損失は、本発
明による作動周波数で観察されるものである。しかしな
がら、インダクタを機械的に不安定化することがないよ
うに、この距離は大きすぎてはいけない。
【００３０】10μｍ以上の距離、好ましくは、30μｍに
近い距離に対しては、基板における電気的損失は、高い
機械的安定性を維持したまま制限されている。
【００３１】 本発明の実施形態では、構成要素はイン
ダクタを形成する巻線が停止する、ベンゾシクロブテン
（benzocyclobutene）から成る支持層を備えている。そ
のため、インダクタは支持層上で機械的に安定であり、
それによってインダクタの様々なターンを互いに対して
振動することを回避し、かつ高い機械的剛性を保証す
る。
【００３２】本発明の第２の実施形態では、巻線形成イ
ンダクタが停止する支持層がシリカから成る。実施形態
の２つのバージョンによれば、シリカ支持層は： −ポリイミドあるいは他の誘電高分子の層によってかあ
るいは、 −空気層によって、 不活性化層の上面から分離されている。
【００３３】 実施形態の後者のバージョンにおいて
は、空気の電気誘電率がポリイミドの電気誘電率より小
さいので、電気的特性は最適化されている。
【００３４】本発明の他の特性によれば、銅巻線は、銅
を不活性化すること、及び特に集積回路を湿った雰囲気
あるいは化学的に活性な雰囲気で使用するならば、電気
抵抗特性を低下させる銅の酸化現象を回避することを意
図して、金あるいは金をベースにした合金（gold-based
alloy）の層によって被覆されてもよい。
【００３５】 本発明の別な特性によれば、巻線の連続
した２つのターン間の間隔は材料がなく、さらに具体的
には空気で満たされ、それによって各ターン間に存在す
る寄生キャパシタンスを大きく減じ、従ってインダクタ
の最適作動周波数を増大する。
【００３６】既に述べてように、本発明は誘導要素を組
み込んだモノリシック集積回路の製造プロセスにも関す
るものである。そして、不活性化層によって被覆した半
導体基板から始めて、該基板に接続されて金属パッドを
備え、前記不活性化層の上面と同一面になるように不活
性化層を貫通して、本発明によるプロセスは以下の段
階： −前記不活性化層上にポリイミド層を堆積する段階と； −該ポリイミド層上にシリカ層を堆積する段階と； −該シリカ及びポリイミド層にアパーチャーを形成し、
該アパーチャーが金属パッドに現れる段階と； −そのアセンブリ上に金属成長副層（metal growth sub
layer）を堆積する段階と； −前記金属成長副層上に感光樹脂層を形成する段階と； −樹脂を露光し、誘導要素の下面を形成することを意図
した領域を除去する段階と； −誘導要素のストリップを形成することを意図した銅層
を金属成長副層の可視領域上に電解成長させる段階と； −感光樹脂の残留部と金属成長副層とを除去する段階
と； を含むことが特徴である。
【００３７】 言い換えると、本発明による方法は、集
積回路プロパーを形成するプロセスの後、回路の優れた
作動のための必要なインダクタを直接集積回路上に形成
することを可能にする。
【００３８】インダクタの巻線は、集積回路の形成の連
続的プロセスを構成する一連の段階の間に全て同時に形
成する。従って、仕上げの集積回路上の他の場所に形成
されるインダクタを接続する際に行う連続輸送操作を活
用することは不必要である。
【００３９】 一実施形態によれば、この方法はポリイ
ミド層を除去する付加的段階を含んでおり、それによっ
てインダクタが不活性化層の上方に配置されているよう
にする。
【００４０】当然、本発明は、特にインダクタの安定性
を保証するためにポリイミド層を維持するプロセスもカ
バーしている。
【００４１】 一実施形態によれば、ポリイミド層及び
シリカ層の双方とも、ベンゾシクロブテン、あるいは非
常に低い誘電定数を有する他の等価な材料の単層によっ
て置き換えられている。
【００４２】既に述べたように、方法は、金あるいは金
をベースにした合金の層を堆積することによって銅スト
リップを不活性化する段階も含んでいてよい。しかしな
がら、方法の不完全な実施においては、単純なな従来の
不活性化層によってターンを被覆してもよい。
【００４３】 実際上、方法は、金属パッド上にバリア
層を形成する金属を堆積する段階を含んでいることと有
利である。これによって、銅がアルミニウムに入ってい
く現象を排除される。この現象は、半導体基板の活性層
の劣化を引き起こしうる現象として知られている。
【００４４】方法は、バリア層を堆積する段階の後、そ
のバリア金属層上に調和層（matching layer）を堆積す
る段階を含んでいる。この段階によって、金属接合で現
れる寄生キャパシタンスを制限しつつ、接触を最適化し
かつ金属間接着を促進することが可能になる。
【００４５】
【発明の実施の形態】本発明を実現する方法及びここに
含まれる利点は、添付図面によって補助された以下の実
施形態の記載から明らかになるだろう。
【００４６】 既に述べたように、本発明は、モノリシ
ック集積回路に組み込まれる特にコイルあるいは変圧器
のような誘導要素に関するものである。
【００４７】 図１に示したように、集積回路１は半導
体材料、典型的にはシリコンあるいはそれに類するもの
から成る基板２を備えている。
【００４８】 上部においては、半導体基板２は、様々
な成長及びドーピング段階をを行った活性領域３を含ん
でいる。この段階は、集積回路に電気的機能及び形成さ
れた様々なトランジスタあるいは電気的機能との間の配
線と成る金属レベルを備えるものである。
【００４９】 この半導体基板２は、典型的には酸化物
−窒化物合金あるいは他の誘電不活性化材料から成る不
活性化層４によって被覆する。この不活性化層４は、数
μｍの層厚を有する。アルミニウムから成る複数の金属
接触パッドがこの不活性化層を貫通する。この金属接触
パッドは不活性化層４の上面６から半導体基板２に接続
するものである。
【００５０】 実際には、これらの接触パッド５は不活
性化層４の上面と同一面をなし、数10μｍの長さの側部
を有する正方形７に近接する領域を占有する。これらの
パッドは、該パッドが半導体基板２の活性領域３に接続
する領域で狭まった断面８を有する。
【００５１】 本発明によれば、図１で示した実施形態
では、不活性化層４はポリイミド層９によって被覆され
ている。
【００５２】 ポリイミドは、特に低い電気誘電率であ
るために使用される。これが、本発明によるインダクタ
の寄生金属接触パッドを制限するからである。
【００５３】 ポリイミド層９は、10μｍ以上、好まし
くは30μｍに近い厚さの層厚を有する。
【００５４】 接触パッド５の上部７の断面と同じ断面
のセグメント１２が接触パッド５上方に垂直にポリイミ
ド層９を貫通している。これらのセグメント１２は、本
発明では銅から成る。
【００５５】 これらのセグメントは、インダクタを形
成し、かつポリイミド層９上に形成されたシリカ層１６
の上方に位置する巻線２０の端部を構成する。
【００５６】 巻線２０は渦巻きを形成する。その構成
は多角形、好ましくは円形である。接触パッド５に接続
される接触パッド１２は、インダクタ２０の端部及び典
型的には外側ターンの端部２１及び渦巻きの中央端部２
２の下方延長部を形成する。
【００５７】 実用的には、巻線の銅ターンが、10μｍ
以上、好ましくは30μｍに近い厚さを有すると有利であ
る。
【００５８】 これらのターン２１−２３は、隣接ター
ンに反対の平面が存在するように矩形断面積を有する。
隣接ターンの２つの面２４，２５の間の空間は空気で充
填し、それによってターン間の寄生キャパシタンスを制
限している。
【００５９】 実用的には、ターン間の距離も30μｍに
近いと有利である。
【００６０】 湿った雰囲気あるいは化学的に活性な雰
囲気で作動させるとき、固有の酸化のリスクがあるの
で、銅ターンは約1000Åの厚さの金２９あるいは金をベ
ースにした合金で被覆する。
【００６１】 図２で示した他の実施形態では、シリカ
層１６と不活性化層４との間の空間は材料がなく、それ
によって、ターン間のキャパシタンス２１−２３ととも
にコイル２０とグランド面との間の寄生キャパシタンス
の値を制限する。
【００６２】 図３で示した実施形態では、インダクタ
２０はベンゾシクロブテン層１０上に形成されている。
このベンゾシクロブテン層１０は、不活性化層４の上面
６上に直接形成されている。ベンゾシクロブテンは、イ
ンダクタ２０と不活性化層４との間の寄生キャパシタン
スを制限する低電気誘電率とともにその優れた耐湿性の
ために特に選択されたものである。
【００６３】 すでに述べたように、本発明は上記のよ
うな要素を製造する方法に関するものである。
【００６４】 図４で示したように、この方法は、半導
体基板２の層を備えた集積回路上で実施され、その半導
体基板層上に活性層３を形成し、この活性層３上に酸化
物−窒化物合金あるいは他の誘電不活性化材料から成る
不活性化層４を堆積する。
【００６５】 一方で半導体基板２に接続し、他方で不
活性化層４の上面６と同一平面に形成された金属パッド
５がこの不活性化層４を貫通している。
【００６６】本発明による方法の第１の段階は、前に形
成した全ウェーハの不活性化層４上にポリイミド層４を
堆積することを含んでいる。
【００６７】 ポリイミド層９を約30μｍの厚さに堆積
した後、アセンブリの上面への金属被覆の優れた結合を
保証することを意図したシリカ層１６を堆積する。
【００６８】他の実施方法では、図３で示した回路のな
るように、不活性化層は、低電気誘電率、その平坦性、
及び金属被覆を受ける能力のために特に選択されたベン
ゾシクロブテン層で被覆されている。
【００６９】 その後、アパーチャー３０をシリカ層１
６及びポリイミド層９内に形成して、接触パッド５を露
出する。
【００７０】本発明の一特徴によれば、ニッケル被覆３
１は全アセンブリ上に堆積し、特に接触パッドの上方に
堆積する。このニッケル３１はバリア層として作用し、
かつインダクタを形成する銅が半導体基板２の活性領域
３にマイグレーションすることが回避されることを意図
している。
【００７１】 本発明の他の特徴によれば、調和層とし
て働き、かつ典型的にはニッケル−金あるいはクロム−
銅合金から成る第２の金属層３２を金属バリア層３１上
に堆積する。
【００７２】 典型的には、金属バリア層は約2000Åの
層厚を有する。
【００７３】この第２の金属層３２あるいは調和層の機
能は、金属接合における寄生キャパシタンスを制限する
ことであり、また金属間接着を促進することである。
【００７４】 次に、本発明によれば、金属成長副層３
３をアセンブリ全体に堆積して、図５で示した形にす
る。
【００７５】この金属成長副層はクロム−銅合金から成
り、典型的には約2000Åの層厚を有する。
【００７６】 次に、感光樹脂をこの金属成長副層３３
上に堆積する。この樹脂は所望の回路及びインダクタの
形状に従って露光する。
【００７７】 選択したマスクに依存して、樹脂は巻線
を形成するラインの形状で堆積する。
【００７８】次に、銅３５を、金属成長副層が露光され
た領域から電解成長によって堆積する。
【００７９】 次に、銅を、インダクタの主要部を形成
するセグメント２３，２７，２８を形成するために、シ
リカ平坦化層上に堆積する。銅の電気メッキも、接触パ
ッド５上に堆積したバリア層３１及び調和層３２の上方
で行う。
【００８０】 樹脂の側壁は、それらが成長した銅に溝
を形成するような高さを有する。これによって、隣接タ
ーンの対向面２４，２５の垂直性を保証する。
【００８１】電気メッキ銅ターン２１−２３，２７，２
８が所望の高さ、すなわち、約30μｍに達するときに
は、残った樹脂は、この樹脂によって保護された金属成
長副層とともに除去する。それによって図６で示した状
態になる。
【００８２】 その後、図７で示したように、典型的に
は約1000Åの層厚を有する金の層２９を、銅ターン２１
−２３，２７，２８上及びさらに具体的には外部環境に
接触するようになることを意図してこれらターンの全表
面上に堆積する。
【００８３】金あるいは金をベースにした合金層２９の
堆積が、インダクタの電気的パフォーマンスを悪化させ
る銅酸化の危険を除去することを可能にする。
【００８４】 こうして、図１で示したインダクタにほ
ぼ対応する図７で示したインダクタを得る。
【００８５】図８で示した他の方法において、本発明に
よるプロセスは、シリカ平坦化層１６と不活性化層４と
の間のポリイミド層を除去することを意図した付加的段
階を有する。この段階は、インダクタ２０と集積回路プ
ロパーとの間に存在するいかなる材料を除去することを
可能にする。これにより、インダクタとグランド面との
間及びインダクタ自体のターン間の寄生キャパシタンス
の値を大きく減じて、電気的特性を改善する。
【００８６】図８で示した状態においては、金層を堆積
することによって銅を不活性化する段階は、ポリイミド
を除去した後に行う。そのため、コイルの端部を形成す
るインダクタのセグメント１２はこの金の保護層４０に
よって被覆する。
【００８７】当然、本発明は、手動で重ねた形で巻いた
複数の巻線からなる変圧器を組み込んだ集積回路の他の
実施形態を含むものである。
【００８８】 本発明による集積回路が、数ギガヘルツ
以上の高周波数で作動し、かつ現存の回路より実質的に
大きなＱ値、典型的には周波数域全体にわたって10倍の
Ｑ値を有することが可能なインダクタを組み込んだ電気
回路を得ることを可能にする。
【００８９】単一段階において、周波数の不活性化層の
上方に直接インダクタを組み込むことによって、集積回
路上の不活性領域を供給する必要なしでアセンブリのコ
ンパクト化を高めることができる。
【００９０】本発明による方法によって、製造方法の大
きな変形を要求することなく、誘導要素を備えた集積回
路を形成することが可能になる。なぜなら、インダクタ
あるいは誘導要素を集積回路自体の製造プロセスの後に
直接製造するからである。
【００９１】 従って、他で製造した誘導要素を組み込
む段階は必要なく、それによって限定された精密さが周
知であり、かつはんだ付けされた接続領域あるいはろう
付けされた接続領域に起因した機械的な特性の低下につ
ながるいかなる移動操作をも排除するものである。
【００９２】さらに、このようなプロセスは、基板の活
性層が劣化するのを回避する、400℃以下の温度で実施
する。
【００９３】 産業上の利用性本発明による集積回路
は、特に、発振器、増幅器、あるいはミキサーを含む全
回路において、また、いかなる能動あるいは受動フィル
ターにおいて、多くの応用を有する。
【００９４】 この集積回路との組み合わせは、特に電
気通信、マイクロ波及び高周波応用における処理を意図
した電気システムにおいて応用可能である。
【図面の簡単な説明】
【図１】 本発明による集積回路の特徴的なインダク
タが組み込まれた領域の概略断面図である。
【図２】 他の実施形態の同等な概略断面図である。
【図３】 さらに他の実施形態の同等な概略断面図で
ある。
【図４】 本発明による方法における段階を示す同等
な概略断面図であり、最初の段階を示すものである。
【図５】 図４で示した段階の次の段階を示す概略断
面図である。
【図６】 図５で示した段階の次の段階を示す概略断
面図である。
【図７】 本発明の方法を実施する他の方法を示す同
等な概略断面図である。
【図８】 本発明の方法を実施する他の方法を示す同
等な概略断面図である。
【符号の説明】
１ モノリシック集積回路 ２ 半導体基板層 ４ 不活性化層 ５ 金属接触パッド ６ 上面 ９ ポリイミド層 １２ 延長部 １６ 支持層 ２０ 巻線 ２１−２３，２７，２８ 銅ターン ３０ アパーチャー ３１ バリア層 ３２ 調和層 ３３ 金属成長副層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラン・バテール フランス・38000・グルノーブル・リュ・ テュレンヌ・１ (72)発明者 アフメド・ムハニ フランス・38100・グルノーブル・ガルリ ー・ドゥ・ラルルカン・73 (72)発明者 フランソワ・ヴァランタン フランス・38113・ヴレ・ヴォロワーズ・ ル・ベルヴェデール・９ (72)発明者 ジャン−ミシェル・カラム フランス・38000・グルノーブル・リュ・ ア・テレ・15

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 誘導要素（２０）を組み込んだモノリ
    シック集積回路（１）が： −半導体基板層（２）と； −該半導体基板層（２）を被覆する不活性化層（４）
    と； −前記基板（２）に接続されかつ不活性化層（４）の上
    面（６）と同一平面にするために不活性化層（４）を貫
    通する金属接触パッド（５）とを備え、 前記回路は、インダクタを形成しかつ不活性化層（４）
    の上面（６）に平行な面内に形成された渦巻き状巻線
    （２０）も含み、該巻線（２０）は10μｍ以上の厚さを
    有する銅ターン（２１−２３，２７，２８）から成り、
    前記巻線の端部は巻線２０の面の下方へ延びかつ前記接
    触パッド（５）に接続された延長部（１２）を形成して
    いるモノリシック集積回路。
  2. 【請求項２】 前記渦巻き状巻線が形成されている面
    が前記不活性化層（４）の上面（６）から10μｍ以上の
    距離だけ離間している請求項１に記載のモノリシック集
    積回路。
  3. 【請求項３】 インダクタを形成する前記巻線（２
    ０）がその上に配置されるベンゾシクロブテンも含んで
    いる請求項１に記載のモノリシック集積回路。
  4. 【請求項４】 インダクタを形成する前記巻線（２
    ０）がその上に配置されるシリカ支持層も含んでいる請
    求項１に記載のモノリシック集積回路。
  5. 【請求項５】 前記支持層（１６）がポリイミド層
    （９）によって不活性化層の上面から離間している請求
    項４に記載のモノリシック集積回路。
  6. 【請求項６】 前記支持層（１６）が空気層によって
    不活性化層（４）の上面（６）から離間している請求項
    ４に記載のモノリシック集積回路。
  7. 【請求項７】 前記銅巻線（２０）が金あるいは金を
    ベースにした合金の層（２８）によって被覆される請求
    項１に記載のモノリシック集積回路。
  8. 【請求項８】 前記巻線（２０）の連続する２つのタ
    ーン間の空間が空気で満たされている請求項１に記載の
    モノリシック集積回路。
  9. 【請求項９】 誘導要素を組み込んだモノリシック集
    積回路の製造方法が、 −ポリイミド層（９）を、不活性化層（４）と基板
    （２）に接続されかつ前記不活性化層（４）を貫通する
    金属パッド（５）とによって被覆された半導体基板
    （２）上に堆積して、前記層（４）の上面（６）と同一
    平面にする段階と、 −前記ポリイミド層（９）上にシリカ層（１６）を堆積
    する段階と； −前記シリカ層（１６）及びポリイミド層（９）にアパ
    ーチャー（３０）を形成し、該アパーチャー（３０）が
    金属パッド（５）に現れる段階と； −そのアセンブリ上に金属成長副層（３３）を堆積する
    段階と； −前記金属成長副層（３３）上に感光樹脂層を堆積する
    段階と； −該樹脂を露光し、誘導要素（２０）の下面を形成する
    ことを意図した領域を除去する段階と； −誘導要素のストリップを形成することを意図した銅層
    を金属成長副層の可視領域上に電解成長させる段階と； −感光樹脂の残留部と金属成長副層とを除去する段階
    と；を備えたモノリシック集積回路の製造方法。
  10. 【請求項１０】 誘導要素を組み込んだモノリシック
    集積回路の製造方法が、 −ベンゾシクロブテン層（９）を、不活性化層（４）と
    基板（２）に接続されかつ前記不活性化層（４）を貫通
    する金属パッド（５）とによって被覆された半導体基板
    （２）上に堆積して、前記層（４）の上面（６）と同一
    平面にする段階と、 −前記ベンゾシクロブテン層（９）にアパーチャー（３
    ０）を形成し、該アパーチャー（３０）が金属パッド
    （５）に現れる段階と； −そのアセンブリ上に金属成長副層（３３）を堆積する
    段階と； −前記金属成長副層（３３）上に感光樹脂層を堆積する
    段階と； −該樹脂を露光し、誘導要素（２０）の下面を形成する
    ことを意図した領域を除去する段階と； −誘導要素のストリップを形成することを意図した銅層
    を金属成長副層の可視領域上に電解成長させる段階と； −感光樹脂の残留部と金属成長副層とを除去する段階
    と；を備えたモノリシック集積回路の製造方法。
  11. 【請求項１１】 さらに、ポリイミド層（９）を除去
    する段階と含んでいる請求項９に記載のモノリシック集
    積回路の製造方法。
  12. 【請求項１２】 さらに、金あるいは金をベースにし
    た合金の層（２８，４０）を堆積することによって銅ス
    トリップを不活性化する段階を含んでいる請求項９から
    請求項１１のいずれか一項に記載のモノリシック集積回
    路の製造方法。
  13. 【請求項１３】 さらに、金属パッド上にバリア層
    （３１）を形成する金属を堆積する段階を含んでいる請
    求項９または請求項１０のいずれかに記載のモノリシッ
    ク集積回路の製造方法。
  14. 【請求項１４】 前記金属バリア層（３１）上に調和
    層（３２）を堆積する段階を含んでいる請求項１３に記
    載のモノリシック集積回路の製造方法。
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