KR20000023863A - 고주파 집적 회로용 인덕터 장치 및 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 집적 회로 제작을 위한 인덕터(inductor)에 관한 것으로서, 특히 작은 면적에 높은 큐(Q) 값, 양호한 인덕턴스 값 및 높은 공진 주파수 특성 등을 얻을 수 있는 인덕터 장치 및 형성 방법을 제공한다.
본 발명의 인덕터 장치 및 형성 방법은 포토레지스트 패턴을 이용하여 반도체 기판 및 기판상 임의 층위에 제1 금속막을 형성한 후, 인덕터 장치가 코일 형태와 같은 나선 구조로 형성되도록 제2 금속막을 기판과 접촉하지 않고 공중으로 형성하여 상기 제1 금속막과 연결되는 단계를 구비하는 것을 특징으로 한다.
이와 같이 본원 발명은 공중으로 형성된 제2 금속막을 이용하여 제1 금속막을 연결함으로써, 상기 반도체 기판 및 기판상 임의 층위에 반도체 집적 회로용 인덕터 장치의 형성 시 발생하는 기생 성분들로 인해 큐 값, 공진 주파수 등의 인덕턴스 특성이 열화되는 문제를 해결한다.
Description
본 발명은 집적 회로 제작을 위해 반도체 웨이퍼 표면상에 형성하는 인덕터 장치 및 제조 방법에 관한 것으로, 특히 종래의 나선 인덕터 제조 공정에 비해 어렵지 않은 용이한 공정을 이용하여 작은 면적에 높은 큐 값과 높은 공진 주파수 특성을 얻을 수 있고, 고주파 집적 회로용 인덕터에서 기생 캐패시턴스 성분들을 감소시킬 수 있는 인덕터 장치 및 형성 방법에 관한 것이다.
능동 소자 및 수동 소자들을 모두 하나의 반도체 기판 위에 형성시키는 고주파 집적 회로 제작시, 정합 회로, 궤환 회로, 바이어스 회로, 공진 회로 등의 다양한 회로를 구성하기 위하여 특정 인덕턴스 값이 요구되는데, 이러한 특정 인덕턴스 값을 얻기 위하여 전송선(transmission line)을 이용하는 방법과 집중 소자(lumped element)를 이용하는 방법의 두 가지가 있을 수 있다. 상기 두 가지 방법중 인덕턴스 값을 얻기 위한 집중 소자는 대부분 반도체 공정으로 제작되는 나선 인덕터이다. 한편, 나선 인덕터는 구조상 대부분의 금속선이 반도체 기판과 접촉되는 형태를 가지므로, 제작되는 크기나 금속선의 길이가 증가함에 따라 기판 접촉 면적은 증가하게 된다.
즉, 높은 인덕턴스 값을 얻기 위해 나선의 회전수를 증가시킬수록 인덕터의 금속선과 기판과의 접촉 면적은 커져서 반도체 기판과 금속선간의 기생 성분의 증가가 더욱 심화된다.
반도체 기판과 금속선간의 접촉 면적이 증가하게 되면, 집적 회로 설계시 예상하지 못했던 누설 저항의 증가, 기생 캐패시턴스의 증가 등으로 인하여 정확한 인덕턴스 값을 얻는데 어려움을 겪게 된다. 즉, 반도체 집적 회로 제작시 회로 구성을 위해 집중 소자 형태의 인덕터 장치를 형성하는 경우, 여러 가지 기생성분들로 인해 설계와는 상이한 인덕턴스 특성이 나타나고, 결국 원하는 회로 동작을 기대할 수 없게 된다.
이러한 문제점을 극복하기 위하여 반도체 제조 업계와 학계에서는 반도체 기판의 절연성을 높이는 공정 기술과 동시에 플로트된(floated) 인덕터, 완전 적층형(fully stacked) 인덕터, 교차 적층형(alternately stacked) 인덕터 등의 구조적 해결 수단을 사용하고 있다. 즉, 고주파 집적 회로에서 인덕터가 차지하는 부분의 면적이 상당히 크기 때문에 인덕터의 면적을 효과적으로 줄이기 위하여 "J.N. Burghartz, K.A. Jenkins, and M. Soyuer, IEEE Electron Dev. Lett. Vol.17, No.9, pp.428-430, 1996"에서는 폴리이미드 등의 절연막을 이용하여 적층시킨 구조의 인덕터 장치와 형성 방법에 관한 기술을 개시하고 있다.
즉, 상기 논문에 개시된 인덕터 장치는 반도체 웨이퍼 표면상에 폴리이미드 등의 절연체를 코팅이나 증착 방법으로 형성하고, 형성된 절연체 위에 인덕터의 나선 금속선을 적층함으로써 일반적인 나선 인덕터에 비하여 25-40%의 면적을 축소하는 데 도움을 준다.
한편, 상기 논문에 개시된 인덕터 장치에서 기판이나 기판 상에 형성된 절연체의 유전율이 높게 되면 전기적 누설이나 기생 특성이 커지게 되므로, 유전율이 낮은 물질을 선택하여 제작하는 것이 바람직하다.
그러나, 종래 기술에 따르면 폴리이미드 등의 절연막을 이용하여 적층시킨 인덕터 장치는 설계, 제작된 고주파 집적 회로의 전체 칩 면적에서 차지하는 부분이 상당히 큰 인덕터의 면적을 줄이는 데 효과가 있으나, 제조 공정이 복잡해지거나 인덕터 장치의 나선 금속선 사이의 기생 캐패시턴스 때문에 공진 주파수가 낮아지는 문제점을 야기 시킬 수 있다. 이하 첨부 도면 제1a도 및 제1b도를 참조하여 종래의 기술이 지니는 문제점을 상술하고자 한다.
즉, 고주파 집적 회로의 제조 공정의 경우, 설계시 요구되는 인덕턴스 값을 얻기 위해 집중 소자로서 사각 또는 원형 나선 인덕터를 형성하는 것이 보통이며, 반도체 기판 및 기판상 임의 층위에 인덕터의 나선 금속선을 형성할 경우, 인덕터의 나선 금속선의 대부분이 반도체 기판 및 기판상 임의 층과 접촉되기 때문에 전기적 누설이나 기생 성분이 유발될 수 있다.
제1a도 및 제1b도를 살펴보면, 반도체 기판 및 기판상 임의 층위에 고주파 집적 회로용 인덕터 장치를 사각 및 원형 나선 구조로 제작하면 반도체 기판 및 기판상 임의 층과 인덕터의 나선 금속선간의 접촉 면적을 제한하지 못하므로, 인덕터 장치에서 발생하는 기생 성분들로 인해 큐 값, 공진 주파수 특성 등이 낮아지는 현상을 유발시킬 수 있다.
따라서, 본 발명의 제1 목적은 종래의 고주파 집적 회로용 인덕터 장치가 지니고 있던 반도체 기판과 인덕터의 나선 금속선간에 발생하는 기생 성분 문제를 복잡한 공정을 사용하지 않고 기존의 제조 공정을 이용하여 해결할 수 있는 인덕터 장치와 형성 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 종래의 고주파 집적 회로용 인덕터 장치가 지니고 있던 반도체 기판 위의 임의 층과 인덕터의 나선 금속선간에 발생하는 기생 성분 문제를 복잡한 공정을 사용하지 않고 기존의 제조 공정을 이용하여 해결할 수 있는 인덕터 장치와 형성 방법을 제공하는데 있다.
제1a도 및 제1b도는 종래의 반도체 기판상에 집적 회로 제작을 위한 인덕터 장치를 나타낸 개략적 평면도.
제2a도 내지 제2h도는 본 발명의 실시 예에 따른 인덕터 장치 및 형성 방법을 나타낸 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 12, 20, 22, 30, 32 : 접지용 금속 패드
11, 21, 31 : 신호용 금속 패드
13, 23, 33 : 반도체 집적 회로용 인덕터의 나선 금속막
14, 24, 34 : 반도체 집적 회로용 인덕터의 에어-브리지(air-bridge) 부분
41, 42, 43, 44 : 제1 포토레지스트
62, 64, 66, 68, 82, 85, 88, 91 : 제2 포토레지스트
81, 84, 87, 90, 93 : 제3 포토레지스트
72, 75, 76, 77, 78, 79 : 금(Au) 박막
51, 52, 53, 54, 55, 61, 63, 65, 67, 69, 80, 83, 86, 89, 92, 100, 102, 104, 106, 108, 111, 112, 113, 114, 115, 120, 122, 124, 126, 128 : 인덕터의 제1 금속막
45, 56, 70, 94, 109 : 반도체 기판상 임의 층
46, 57, 71, 95, 110 : 반도체 기판
101, 103, 105, 107, 121, 123, 125, 127 : 인덕터의 제2 금속막
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 집적 회로 제작을 위한 인덕터 제조 방법에 있어서, 상기 반도체 기판 상에 형성된 임의 층위에 제1 금속막 형성을 위한 제1 포토레지스트 패턴을 형성하는 단계, 패턴 형성된 상기 포토레지스트 막 상부에 제1 금속막을 증착하는 단계, 상기 포토레지스트 막 상부에 증착된 제1 금속막을 리프트 오프하는 단계, 상기 공정 결과물 상부에 제2 포토레지스트 패턴을 형성하는 단계, 상기 제2 포토레지스트 막 상부에 50∼200Å 두께의 금(Au) 박막을 형성하는 단계, 상기 금 박막 상부에 제2 금속막 형성을 위한 제3 포토레지스트 패턴을 형성하는 단계, 상기 제3 포토레지스트 패턴에 따라 상기 금 박막을 식각하는 단계, 상기 공정 결과물 상부에 제2 금속막을 증착하는 단계, 상기 제2 금속막을 상기 제3 포토레지스트 패턴에 따라 리프트 오프하는 단계를 포함하는 집적 회로 구현을 위한 인덕터 제조 방법을 제공한다.
이하, 본 발명에 따른 인덕터 장치 및 제조 방법의 바람직한 실시 예를 첨부 도면 제2a도 내지 제2h도를 참조하여 상세히 설명한다.
제2a도는 본 발명에 따른 인덕터의 제조 공정이 완료된 후의 평면도를 도시한 것이다.
제2b도는 상기 반도체 기판 상에 형성된 임의 층위에 제1 금속막 형성을 위한 제1 포토레지스트 패턴을 형성한 모습을 도시한 단면도이다.
제2c도는 상기 반도체 기판 상에 형성된 임의 층위에 인덕터의 제1 금속선이 형성되어 있는 모습을 도시한 단면도로서, 제1 금속막을 증착하고 상기 제1 포토레지스트 막 상부에 증착된 제1 금속막을 리프트-오프(lift-off)하여 형성한다. 바람직한 실시 예로서 인덕터의 제1 금속막은 타이타늄(Ti)과 금(Au)의 합금 형태가 될 수 있다. 바람직한 실시 예로서 상기 반도체 기판은 Si, GaAs 및 InP이 사용될 수 있으며, 상기 반도체 기판 위에 형성된 임의 층으로는 실리콘 산화막, 실리콘 질화막 및 폴리이미드막이 사용될 수 있다.
또한, 상기 제1 포토레지스트 패턴은 후속 공정으로 이루어지는 제1 금속막 증착 및 리프트-오프를 수행하기 위하여 형성된 것이고, 제1 금속막을 먼저 형성한 후, 금속막 위에 포토레지스트 패턴을 형성하고 식각 공정을 통해 제1 금속막의 형상을 정의할 수도 있다.
제2d도는 상기 제1 금속막 형성 공정이 완료된 후, 제1 금속막의 형상을 도시한 평면도이다.
제2e도는 상기 공정 결과물 상부에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 막 상부에 50∼200Å 두께의 금(Au) 박막을 형성한 후의 모습을 도시한 단면도이다.
제2f도는 상기 금 박막 상부에 제2 금속막 형성을 위한 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴에 따라 상기 금 박막을 식각한 후의 모습을 도시한 단면도이다.
제2g도는 상기 공정 결과물 상부에 제2 금속막을 증착하고, 상기 제2 금속막을 상기 제3 포토레지스트 패턴에 따라 리프트 오프한 후의 모습을 도시한 단면도이다. 상기 제2 포토레지스트 패턴에 의해 제2 금속막이 공중으로 형성되어 제1 금속막과 연결됨을 알 수 있다. 바람직한 실시 예로서, 상기 제2 금속막은 금(Au)이 될 수 있다.
제2h도는 제2 금속막이 공중으로 형성되어 제1 금속막과 연결되어 있는 모습을 도시한 평면도이다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시 예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
본 발명에서 개시된 발명 개념과 실시 예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 도는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 인덕터 장치 및 제조 방법은 종래의 인덕터 장치에서 나선 금속선과 반도체 기판 및 기판상 임의 층과의 많은 면적 접촉으로 인해 발생하는 기생 성분 문제를 간단한 인덕터 제조 공정을 이용하여 제거하기 위한 인덕터 장치 및 제조 방법으로서, 본 발명은 코일 형태의 반도체 집적 회로용 나선 인덕터를 형성하기 위해 제1 금속선들을 공중으로 형성된 제2 금속선으로 연결시킴으로써 나선 금속선과 반도체 기판 및 기판상 임의 층과의 접촉 면적을 크게 줄일 수 있고, 그 결과 인덕터의 나선 금속막 하부에서 인덕턴스 특성을 저하시키는 기생 성분이 발생되는 것을 억제할 수 있어 반도체 집적 회로용 인덕터 장치의 특성을 효과적으로 향상시킬 수 있는 장점을 지니고 있다.
Claims (1)
- 반도체 기판 상에 집적 회로 제작을 위한 인덕터 제조 방법에 있어서,상기 반도체 기판 상에 형성된 임의 층위에 제1 금속막 형성을 위한 제1 포토레지스트 패턴을 형성하는 단계;패턴 형성된 상기 포토레지스트 막 상부에 제1 금속막을 증착하는 단계;상기 포토레지스트 막 상부에 증착된 제1 금속막을 리프트 오프하는 단계;상기 공정 결과물 상부에 제2 포토레지스트 패턴을 형성하는 단계;상기 제2 포토레지스트 막 상부에 50∼200Å 두께의 금(Au) 박막을 형성하는 단계;상기 금 박막 상부에 제2 금속막 형성을 위한 제3 포토레지스트 패턴을 형성하는 단계;상기 제3 포토레지스트 패턴에 따라 상기 금 박막을 식각하는 단계;상기 공정 결과물 상부에 제2 금속막을 증착하는 단계;상기 제2 금속막을 상기 제3 포토레지스트 패턴에 따라 리프트 오프하는 단계를 포함하는 집적 회로 구현을 위한 인덕터 제조 방법.
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| JPH1074625A (ja) * | 1996-08-30 | 1998-03-17 | Ikeda Takeshi | インダクタ素子 |
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1998
- 1998-10-19 KR KR1019980043575A patent/KR20000023863A/ko not_active Application Discontinuation
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