JPH04354108A - インダクタ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は基板上に形成されるイン
ダクタ素子に関するものであり、特に、数百ＭＨｚから
数十ＧＨｚの高周波信号を処理するために用いられるマ
イクロ波集積回路において、高周波信号を阻止したり、
キャパシタンス素子や抵抗素子との組合わせによってフ
ィルタを構成したりするのに最適なインダクタ素子に関
するものである。

【０００２】

【従来の技術】情報ネットワークシステムの急速な展開
が図られる中で、衛星通信システムの需要も急増し、周
波数帯も高周波化されつつある。高周波用電界効果トラ
ンジスタとしてはＧａＡｓ等の化合物半導体を用いたシ
ョットキバリア型電界効果トランジスタ（ＭＥＳＦＥＴ
）が実用化されており、さらに最近ではシステムの小型
化、低価格化、高性能化のために高周波信号を低周波に
変換するダウンコンバータ初段増幅部の集積化（ＭＭＩ
Ｃ化：Ｍｏｎｏｌｏｔｈｉｃ　　Ｍｉｃｒｏｗａｖｅ　
　Ｉｎｔｅｇｒａｔｅｄ　　Ｃｉｒｃｕｉｔ）が進めら
れている。従来、個別素子を多数使用して構成されてい
た通信装置等が最近になって前述のようなＭＭＩＣ化が
進めれている理由は、集積化することによって部品点数
を少なくすることができ実装コストの低減が可能で、ま
た接続点数の低減によって信頼性が向上するからである
。また個別素子を多数使用して構成する場合と比べ、量
産効果による低コスト化が容易だからである。このよう
なＭＭＩＣでは、必要な回路を平面的に構成しなければ
ならないので、個別素子を多数使用して作る回路のよう
にインダクタ素子として通常のコイルをＭＭＩＣ上に作
りこむことはできない。

【０００３】そこで１０ＧＨｚ程度以上の周波数帯で用
いられるＭＭＩＣではマイクロストリップライン等の分
布定数線路素子が使われる。

【０００４】

【発明が解決しようとする課題】しかし、インダクタ素
子として分布定数線路素子を用いると、占有面積が大き
くなりがちであり、これはより低い周波数帯のＭＭＩＣ
においてより顕著になる。ＭＭＩＣではそのチップサイ
ズが大きくなると歩留りが低下し、また相対的に１枚の
半導体基板からとれるチップ数が少なくなるために１チ
ップあたりのコストが高くなってしまう。

【０００５】これを解決する一つの手段として幅２μｍ
〜２０μｍ程度の線路を渦巻状に形成することによって
なるスパイラルインダクタがある。ところが、このスパ
イラルインダクタは幅２μｍ〜２０μｍ程度の線路を渦
巻状に形成するために、その全体の形状はやむなくほぼ
正方形になってしまう。前述のようにスパイラルインダ
クタを使用する目的は分布定数素子を使用するよりもそ
の占有面積が小さくなるからであるが、分布定数素子の
場合は、レイアウト設計上の自由度が大きく、使うイン
ダクタンスの値や回路によってはスパイラルインダクタ
を用いるよりも全体のチップサイズは小さくなることが
ある。これは、スパイラルインダクタがほぼ正方形のた
めに、仮に、スパイラルインダクタ自体が占有する面積
が小さくてもレイアウト設計上の自由度がほとんど無い
ためにスペースファクタが悪く、デッドスペースが生じ
ることをさけられないからである。

【０００６】本発明の課題は、スパイラルインダクタよ
りもさらに占有面積が小さくできるインダクタ素子を実
現するとともに、このようなスペースファクタの問題点
を解消することにある。

【０００７】

【課題を解決するための手段】本発明のインダクタ素子
は、基板上の所望の仮想線とそれぞれが交差するように
その基板上に形成された複数の第１層配線と、これらの
第１層配線が形成されている基板表面を覆う絶縁膜と、
この絶縁膜上において前記仮想線とそれぞれが交差し、
その両端がそれぞれ別の第１層配線とコンタクトホール
を介して接続する複数の第２層配線とを有し、第１層配
線、コンタクトホールおよび第２層配線の繋がりによっ
て、仮想線に沿った螺旋構造が形成されているものであ
る。なお、仮想線に沿って絶縁膜と第２層配線との間に
帯状の磁性体を設けることが望ましい。

【０００８】

【作用】第１層配線と第２層配線およびその両者を接続
するコンタクトホールによって、立体的なコイルが基板
上に形成される。本発明によるインダク素子のインダク
タンス値は、通常のソレノイドとほぼ同様にして計算す
ることができる。すなわち、断面積Ｓ１　、長さ（仮想
線方向の長さ）ｌ１　、単位長さの巻数ｎ１　の充分長
いソレノイドの自己インダクタンスＬ１　は以下のよう
になる。

【０００９】 　　　　　　　　　　Ｌ１　＝μ０　ｎ１　２　ｌ１　
Ｓ１　………………………………………………■この式
は空芯（比透磁率μ０　）のソレノイドの自己インダク
タンスを計算するための式であるが、比透磁率μの磁性
体を用いたソレノイドの自己インダクタンスは次式のよ
うになる。

【００１０】 　　　　　　　　　　Ｌ１　＝μ０　μｎ１　２　ｌ１
　Ｓ１　……………………………………………■本発明
ではソレノイド内部をすべて磁性体によって充填するこ
とはできないので自己インダクタンスは次式のようにな
る。

【００１１】 　　　　　　　　　　Ｌ１　＝μ０　Ｋｎ１　２　ｌ１
　Ｓ１　……………………………………………■　　　
　　　　　　　　　　　　　　　　　　　　　１＜Ｋ＜
μ

【００１２】

【実施例】図１は本発明の一実施例を示す断面図、図２
は同じく平面図、図３は同じく鳥観図である。半絶縁性
半導体基板１上に、幅が例えば２μｍで長さが５０μｍ
の複数の短冊状の第１層配線２を所望の仮想線６に沿っ
てそれぞれが仮想線６と交差するように配列する。第１
層配線２にはＴｉ／　Ａｕ等の金属が使用されており、
その厚さは０．５μｍ〜１μｍである。

【００１３】その後、Ｓｉ３　Ｎ４　やＳｉＯＮなどで
層間絶縁膜３を通常数千オングストロームの厚さで形成
する。ついで、コンタクトホール５の部分の層間絶縁膜
３をエッチングにより除去し貫通孔をあける。

【００１４】次にフォトレジストを露光および現像が可
能な限り厚く塗布する。フォトレジストの種類や塗布条
件を選べば２０μｍ程度の厚さに塗布することも可能で
ある。そして、コンタクトホール５の部分を露光・現像
によってフォトレジストを除去し、後に形成される第２
層配線４が第１層配線２と電気的に接続できるようにす
る。このパターンニング終了後に通常よりやや高い温度
すなわち１４０℃程度でベーキングすることによってフ
ォトレジスト上端部の形状に丸みをもたせる。これは、
第２層配線４の導体を形成する際のつきまわりを良好に
するためである。ついで、蒸着あるいはスパッタリング
によってＴｉ／　Ａｕ等の金属を形成し、さらにメッキ
によってＡｕをその上に積む。これが第２層配線４とな
る。第２層配線４の厚さは通常２μｍ〜３μｍである。 このようにして第２層配線４を形成した後、上記フォト
レジストを除去することによって、第１層配線２と第２
層配線４との間に中空のエアブリッジが形成される。た
だし、層間絶縁膜３は第１層配線２上に残ったままとな
っている。

【００１５】以上の工程を経て、第１層配線２と第２層
配線４とコンタクトホール５による螺旋構造のインダク
タ素子が完成する。

【００１６】なお、最終工程のエアブリッジ技術を適用
しなくてもインダクタ素子を作ることはできる。例えば
、層間絶縁膜３を厚めに形成し、その上に直接第２層配
線４を形成してもよい。しかし、エアブリッジ技術を適
用することによって次の２点において有利となる。式■
が示すようにインダクタンス値は断面積Ｓ１　が大きい
程大きく同じインダクタンス値を得るために必要なイン
ダクタ素子の占める面積は小さくてすむ。そのため、エ
アブリッジ構造によって断面積Ｓ１　を大きくすれば、
ＭＭＩＣの小型化を図ることができる。また、第１層配
線２と第２層配線４の間隔を大きくし且つ絶縁物である
フォトレジストをとり除くことによって、分布容量が小
さくなり自己共振周波数、即ちこの素子がインダクタ素
子として使用できる最大限界周波数がより大きくなる。

【００１７】ここで、本実施例のインダクタ素子のイン
ダクタンス値の計算例を示す。配線の幅ｗは細い方が占
有面積が小さくなり有利であるが、配線のもつ抵抗が大
きくなりインダクタンスのＱが小さくなる。したがって
使用する周波数、インダクタンス等によって許されるＱ
の値と配線の抵抗から幅を決定しなければならない。こ
こでは１０μｍとする。エアブリッジの高さｈは前述の
ように高いほど有利であるが、支持強度の観点から高さ
ｈを大きくすればするほどエアブリッジの水平方向の長
さｄを短くしなければならない。そこで、高さｈは断面
積と占有面積を考慮しつつ最適な値に決定する。ここで
はエアブリッジの高さｈを２０μｍとし、長さｄを１２
０μｍとする。これは実現可能な値である。配線の幅ｗ
を１０μｍとした場合、隣の配線との間隔ｐは１２μｍ
程度までは接近させることができるが、接近させ過ぎる
と分布量が大きくなり自己共振周波数が小さくなる。し
たがって許される自己共振周波数からとなりの配線との
間隔ｐは決定される。ここでは１５μｍとする。これで
あとは、上記の■式にしたがえば、ターン数に比例して
インダクタンス値が計算される。図では簡単のため５タ
ーンしか描いていないが、たとえば４０ターンの場合、
次のように計算される。

【００１８】μ０　＝１．２５６６×１０−１６　ｎ１
　＝４０／　ｌ１　＝６．６７×１０４　ｌ１　＝４０
×１５×１０−６＝６×１０−４Ｓ１　＝２０×１０−
６×１００×１０−６＝２×１０−９Ｌ１　＝μ０　ｎ
１　２　ｌ１　Ｓ１　＝６．７１Ｋ×１０−９Ｈ ＝６．７１ｎＨ ただし断面は長方形と仮定し、層間絶縁膜の厚さは無視
した。

【００１９】１９９０年電子情報通信学会秋季全国大会
Ｃ−　５６によれば、平面型スパイラルインダクタを３
００μｍ×３００μｍの面積で作ると４．８ｎＨになる
。 上記の計算例では本実施例のインダクタは占有面積６０
０μｍ×１２０μｍで６．７１ｎＨとなり単位面積あた
りのインダクタンスは平面型スパイラルインダクタの０
．０５３ｐＨ／　μｍ２　に対し本発明では０．０９３
ｐＨ／　μｍ２　と１．７５倍になる。さらに細長い構
造のため、長さ方向（仮想線６の方向）を必要に応じて
曲げることができ、レイアウト設計上の自由度がスパイ
ラルインダクタに比べて極めて大きく、ＭＭＩＣの中に
デットスペースをつくりにくいという利点がある。

【００２０】図４〜図６は、本発明の第２の実施例を示
すものであり、図４は断面図、図５は平面図、図６は鳥
観図である。上述した第１の実施例との相違点は、螺旋
構造の中に帯状の磁性体２０が設けられている点である
。

【００２１】第１層配線２および層間絶縁膜３の形成ま
では、第１実施例と同様である。その後、層間絶縁膜３
上に、Ｆｅ、Ｎｉ、Ｃｏ、フェライトなどの磁性体材料
をスパッタリング等によって堆積した後、図示のように
磁芯となるように帯状に形成する。その後の工程は基本
的には第１実施例と同様である。

【００２２】この実施例のインダクタ素子のインダクタ
ンス値の計算には、■式を用いる。配線の幅ｗ、エアブ
リッジの高さｈ、エアブリッジの水平方向の長さｄ、配
線と配線との間隔ｐ、ターン数の値が第１の実施例と同
一であれば、インダクタンスＬ１　は、　　　　Ｌ１　
＝μ０　Ｋｎ１　２　ｌ１　Ｓ１　　　　　　　　　　
　＝６．７１Ｋ×１０−９（Ｈ）　　　　　　　　　　
＝６．７１Ｋ（ｎＨ）………………………………………
……………■となる。　　Ｋ＞１であるから、磁性体（
磁芯）２０がない第１実施例に比べて大きな値を得るこ
とができる。換言すれば、寸法的に一層有利となる。

【００２３】図７は、さらに別の実施例を示す略平面図
であり、ここでは、第２実施例のインダクタ素子を磁性
体（磁芯）３３を共通にして直角に配置している。２つ
のインダクタ素子３０と３１は磁芯３３によって磁気的
に結合しているので、相互インダクタンスＭが生ずる。 したがって、インダクタ素子３０のインダクタンスをＬ
３０、インダクタ素子３１のインダクタンスをＬ３１と
すると、全体のインダクタンスはＬ３１＋Ｌ３２＋２Ｍ
となり、磁芯３３がない場合と比較して、より小さい寸
法の素子で同じインダクタンスを実現することができる
。

【００２４】

【発明の効果】以上説明したように本発明のインダクタ
素子は、細長い構造であるので、基板上で適宜屈曲させ
ることができ、そのために、従来の平面型のスパイラル
インダクタに比べて、レイアウト設計上の自由度が非常
に大きい。特に、磁芯を有する構造にすれば、屈曲の自
由度はさらに高まる。

【図面の簡単な説明】

【図１】本発明の一実施例であるインダクタ素子の断面
図である。

【図２】その平面図である。

【図３】その鳥観図である。

【図４】本発明の第２実施例であるインダクタ素子の断
面図である。

【図５】その平面図である。

【図６】その鳥観図である。

【図７】本発明の第３実施例であるインダクタ素子の略
平面図である。

【符号の説明】

１…半絶縁性半導体基板 ２…第１層配線 ３…層間絶縁膜 ４…第２層配線 ５…コンタクトホール ６…仮想線 ２０、３３…磁性体

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　基板上の所望の仮想線とそれぞれが交
   差するようにその基板上に形成された複数の第１層配線
   と、これらの第１層配線が形成されている基板表面を覆
   う絶縁膜と、この絶縁膜上において前記仮想線とそれぞ
   れが交差し、その両端がそれぞれ別の第１層配線とコン
   タクトホールを介して接続する複数の第２層配線と、を
   有し、前記第１層配線、前記コンタクトホールおよび前
   記第２層配線によって、前記仮想線に沿った螺旋構造が
   形成されていることを特徴とするインダクタ素子。
2. 【請求項２】　　第２層配線がエアーブリッジ構造とな
   っていることを特徴とする請求項１に記載のインダクタ
   素子。
3. 【請求項３】　　仮想線に沿って絶縁膜と第２層配線と
   の間に帯状の磁性体を設けたことを特徴とする請求項１
   に記載のインダクタ素子。