JPH04354308A - トランス - Google Patents
トランスInfo
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- JPH04354308A JPH04354308A JP12967391A JP12967391A JPH04354308A JP H04354308 A JPH04354308 A JP H04354308A JP 12967391 A JP12967391 A JP 12967391A JP 12967391 A JP12967391 A JP 12967391A JP H04354308 A JPH04354308 A JP H04354308A
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- transformer
- layer
- substrate
- inductor element
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Links
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Landscapes
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
- Waveguides (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は数百ＭＨｚから数十ＧＨ
ｚの高周波信号を処理するために用いられるマイクロ波
集積回路において、インピーダンス変換を行ったりグラ
ウンド回路の分離を行うために用いられるトランスに関
するものである。
ｚの高周波信号を処理するために用いられるマイクロ波
集積回路において、インピーダンス変換を行ったりグラ
ウンド回路の分離を行うために用いられるトランスに関
するものである。
【０００２】
【従来の技術】情報ネットワークシステムの急速な展開
が図られる中で、衛星通信システムの需要も急増し、周
波数帯も高周波化されつつある。高周波用電界効果トラ
ンジスタとしてはＧａＡｓ等の化合物半導体を用いたシ
ョットキバリア型電界効果トランジスタ（ＭＥＳＦＥＴ
）が実用化されており、さらに最近ではシステムの小型
化、低価格化、高性能化のために高周波信号を低周波に
変換するダウンコンバータ初段増幅部の集積化（ＭＭＩ
Ｃ化：Ｍｏｎｏｌｏｔｈｉｃ Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が進めら
れている。従来、個別素子を多数使用して構成されてい
た通信装置等が最近になって前述のようなＭＭＩＣ化が
進めれている理由は、集積化することによって部品点数
を少なくすることができ実装コストの低減が可能で、ま
た接続点数の低減によって信頼性が向上するからである
。また個別素子を多数使用して構成する場合と比べ、量
産効果による低コスト化が容易だからである。
が図られる中で、衛星通信システムの需要も急増し、周
波数帯も高周波化されつつある。高周波用電界効果トラ
ンジスタとしてはＧａＡｓ等の化合物半導体を用いたシ
ョットキバリア型電界効果トランジスタ（ＭＥＳＦＥＴ
）が実用化されており、さらに最近ではシステムの小型
化、低価格化、高性能化のために高周波信号を低周波に
変換するダウンコンバータ初段増幅部の集積化（ＭＭＩ
Ｃ化：Ｍｏｎｏｌｏｔｈｉｃ Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が進めら
れている。従来、個別素子を多数使用して構成されてい
た通信装置等が最近になって前述のようなＭＭＩＣ化が
進めれている理由は、集積化することによって部品点数
を少なくすることができ実装コストの低減が可能で、ま
た接続点数の低減によって信頼性が向上するからである
。また個別素子を多数使用して構成する場合と比べ、量
産効果による低コスト化が容易だからである。
【０００３】ところで、インピーダンス変換を行ったり
グラウンド回路の分離を行うためのトランスもＭＭＩＣ
化が望まれているが、トランスに適したインダクタ素子
が存在しないため、従来のＭＭＩＣではアクティブ素子
を用いてトランスの機能を実現していた。すなわち、イ
ンダクタ素子として、分布定数線路素子を用いたものや
、スパイラルインダクタが考えられるが、それぞれ次の
ような問題がある。分布定数線路素子を用いたものは、
占有面積が大きくなりがちであり、これは低い周波数帯
のＭＭＩＣにおいてより顕著になる。ＭＭＩＣではその
チップサイズが大きくなると歩留りが低下し、また相対
的に１枚の半導体基板からとれるチップ数が少なくなる
ために１チップあたりのコストが高くなってしまう。ま
た、幅２μｍ〜２０μｍ程度の線路を渦巻状に形成する
ことによってなるスパイラルインダクタは、その構成上
トランスを構成することができない。したがって、アク
ティブ素子を用いてトランスの機能を実現せざるを得な
かった。
グラウンド回路の分離を行うためのトランスもＭＭＩＣ
化が望まれているが、トランスに適したインダクタ素子
が存在しないため、従来のＭＭＩＣではアクティブ素子
を用いてトランスの機能を実現していた。すなわち、イ
ンダクタ素子として、分布定数線路素子を用いたものや
、スパイラルインダクタが考えられるが、それぞれ次の
ような問題がある。分布定数線路素子を用いたものは、
占有面積が大きくなりがちであり、これは低い周波数帯
のＭＭＩＣにおいてより顕著になる。ＭＭＩＣではその
チップサイズが大きくなると歩留りが低下し、また相対
的に１枚の半導体基板からとれるチップ数が少なくなる
ために１チップあたりのコストが高くなってしまう。ま
た、幅２μｍ〜２０μｍ程度の線路を渦巻状に形成する
ことによってなるスパイラルインダクタは、その構成上
トランスを構成することができない。したがって、アク
ティブ素子を用いてトランスの機能を実現せざるを得な
かった。
【０００４】
【発明が解決しようとする課題】しかしながら、このア
クティブ素子を用いた疑似トランスはＭＭＩＣの小型化
には寄与するものの、消費電力の増加を招き、必ずしも
望ましい方法ではない。本発明の課題は、従来ＭＭＩＣ
では使用することのできなかった受動トランスを実現す
ることにある。
クティブ素子を用いた疑似トランスはＭＭＩＣの小型化
には寄与するものの、消費電力の増加を招き、必ずしも
望ましい方法ではない。本発明の課題は、従来ＭＭＩＣ
では使用することのできなかった受動トランスを実現す
ることにある。
【０００５】
【課題を解決するための手段】本発明のトランスは、こ
のような課題を解決するために為されたものであり、基
板上の所望の仮想線とそれぞれが交差するようにその基
板上に形成された複数の第１層配線と、これらの第１層
配線が形成されている基板表面を覆う絶縁膜と、この絶
縁膜上において前記仮想線とそれぞれが交差し、その両
端がそれぞれ別の第１層配線とコンタクトホールを介し
て接続する複数の第２層配線とを有し、第１層配線、コ
ンタクトホールおよび第２層配線によって、仮想線に沿
った立体的な螺旋構造をもつインダクタ素子を形成し、
このインダクタ素子の両端を１次側の電極とし、このイ
ンダクタ素子の片端および所望の中間点を２次側の電極
としたものである。また、第２層配線の両端をｎ個おき
に第１層配線と接続することによりｎ重の螺旋構造（ｎ
個のインダクタ素子）を作り、インダクタ素子の中のひ
とつのインダクタ素子の両端を１次側の電極とし、別の
インダクタ素子の両端を２次側の電極としたものである
。
のような課題を解決するために為されたものであり、基
板上の所望の仮想線とそれぞれが交差するようにその基
板上に形成された複数の第１層配線と、これらの第１層
配線が形成されている基板表面を覆う絶縁膜と、この絶
縁膜上において前記仮想線とそれぞれが交差し、その両
端がそれぞれ別の第１層配線とコンタクトホールを介し
て接続する複数の第２層配線とを有し、第１層配線、コ
ンタクトホールおよび第２層配線によって、仮想線に沿
った立体的な螺旋構造をもつインダクタ素子を形成し、
このインダクタ素子の両端を１次側の電極とし、このイ
ンダクタ素子の片端および所望の中間点を２次側の電極
としたものである。また、第２層配線の両端をｎ個おき
に第１層配線と接続することによりｎ重の螺旋構造（ｎ
個のインダクタ素子）を作り、インダクタ素子の中のひ
とつのインダクタ素子の両端を１次側の電極とし、別の
インダクタ素子の両端を２次側の電極としたものである
。
【０００６】
【作用】半導体基板上に立体的なインダクタ素子（コイ
ル）が形成されるので、個別部品としてのトランスと全
く同様の原理でトランスを構成することができる。
ル）が形成されるので、個別部品としてのトランスと全
く同様の原理でトランスを構成することができる。
【０００７】
【実施例】図１は本発明の一実施例を示す断面図、図２
は同じく平面図、図３は同じく鳥観図である。半絶縁性
半導体基板１上に、幅が例えば２μｍで長さが５０μｍ
の複数の短冊状の第１層配線２を所望の仮想線６に沿っ
てそれぞれが仮想線６と交差するように配列する。第１
層配線２にはＴｉ／ Ａｕ等の金属が使用されており、
その厚さは０．５μｍ〜１μｍである。
は同じく平面図、図３は同じく鳥観図である。半絶縁性
半導体基板１上に、幅が例えば２μｍで長さが５０μｍ
の複数の短冊状の第１層配線２を所望の仮想線６に沿っ
てそれぞれが仮想線６と交差するように配列する。第１
層配線２にはＴｉ／ Ａｕ等の金属が使用されており、
その厚さは０．５μｍ〜１μｍである。
【０００８】その後、Ｓｉ３ Ｎ４ やＳｉＯＮなどで
層間絶縁膜３を通常数千オングストロームの厚さで形成
する。ついで、コンタクトホール５の部分の層間絶縁膜
３をエッチングにより除去し貫通孔をあける。
層間絶縁膜３を通常数千オングストロームの厚さで形成
する。ついで、コンタクトホール５の部分の層間絶縁膜
３をエッチングにより除去し貫通孔をあける。
【０００９】次にフォトレジストを露光および現像が可
能な限り厚く塗布する。フォトレジストの種類や塗布条
件を選べば２０μｍ程度の厚さに塗布することも可能で
ある。そして、コンタクトホール５の部分を露光・現像
によってフォトレジストを除去し、後に形成される第２
層配線４が第１層配線２と電気的に接続できるようにす
る。このパターンニング終了後に通常よりやや高い温度
すなわち１４０℃程度でベーキングすることによってフ
ォトレジスト上端部の形状に丸みをもたせる。これは、
第２層配線４の導体を形成する際のつきまわりを良好に
するためである。ついで、蒸着あるいはスパッタリング
によってＴｉ／ Ａｕ等の金属を形成し、さらにメッキ
によってＡｕをその上に積む。これが第２層配線４とな
る。第２層配線４の厚さは通常２μｍ〜３μｍである。 このようにして第２層配線４を形成した後、上記フォト
レジストを除去することによって、第１層配線２と第２
層配線４との間に中空のエアブリッジが形成される。た
だし、層間絶縁膜３は第１層配線２上に残ったままとな
っている。
能な限り厚く塗布する。フォトレジストの種類や塗布条
件を選べば２０μｍ程度の厚さに塗布することも可能で
ある。そして、コンタクトホール５の部分を露光・現像
によってフォトレジストを除去し、後に形成される第２
層配線４が第１層配線２と電気的に接続できるようにす
る。このパターンニング終了後に通常よりやや高い温度
すなわち１４０℃程度でベーキングすることによってフ
ォトレジスト上端部の形状に丸みをもたせる。これは、
第２層配線４の導体を形成する際のつきまわりを良好に
するためである。ついで、蒸着あるいはスパッタリング
によってＴｉ／ Ａｕ等の金属を形成し、さらにメッキ
によってＡｕをその上に積む。これが第２層配線４とな
る。第２層配線４の厚さは通常２μｍ〜３μｍである。 このようにして第２層配線４を形成した後、上記フォト
レジストを除去することによって、第１層配線２と第２
層配線４との間に中空のエアブリッジが形成される。た
だし、層間絶縁膜３は第１層配線２上に残ったままとな
っている。
【００１０】以上の工程を経て、第１層配線２と第２層
配線４とコンタクトホール５による螺旋構造のインダク
タ素子が完成する。
配線４とコンタクトホール５による螺旋構造のインダク
タ素子が完成する。
【００１１】なお、最終工程のエアブリッジ技術を適用
しなくてもインダクタ素子を作ることはできる。例えば
、層間絶縁膜３を厚めに形成し、その上に直接第２層配
線４を形成してもよい。しかし、エアブリッジ技術を適
用することによって次の２点において有利となる。イン
ダクタンス値は断面積が大きい程大きく同じインダクタ
ンス値を得るために必要なインダクタ素子の占める面積
は小さくてすむ。そのため、エアブリッジ構造によって
断面積を大きくすれば、ＭＭＩＣの小型化を図ることが
できる。また、第１層配線２と第２層配線４の間隔を大
きくし且つ絶縁物であるフォトレジストをとり除くこと
によって、分布容量が小さくなり自己共振周波数、即ち
この素子がインダクタ素子として使用できる最大限界周
波数がより大きくなる。
しなくてもインダクタ素子を作ることはできる。例えば
、層間絶縁膜３を厚めに形成し、その上に直接第２層配
線４を形成してもよい。しかし、エアブリッジ技術を適
用することによって次の２点において有利となる。イン
ダクタンス値は断面積が大きい程大きく同じインダクタ
ンス値を得るために必要なインダクタ素子の占める面積
は小さくてすむ。そのため、エアブリッジ構造によって
断面積を大きくすれば、ＭＭＩＣの小型化を図ることが
できる。また、第１層配線２と第２層配線４の間隔を大
きくし且つ絶縁物であるフォトレジストをとり除くこと
によって、分布容量が小さくなり自己共振周波数、即ち
この素子がインダクタ素子として使用できる最大限界周
波数がより大きくなる。
【００１２】このようにして作製されたインダクタ素子
は、立体的であり通常のコイルと同等に扱うことができ
る。したがって、インダクタ素子の両端におよび所望の
中間点から端子７、９および８を引き出せば、端子７、
９を１次側の電極、端子８、９を２次側の電極とするト
ランスとなる。
は、立体的であり通常のコイルと同等に扱うことができ
る。したがって、インダクタ素子の両端におよび所望の
中間点から端子７、９および８を引き出せば、端子７、
９を１次側の電極、端子８、９を２次側の電極とするト
ランスとなる。
【００１３】図４〜図６は、本発明の第２の実施例を示
すものであり、図４は断面図、図５は平面図、図６は鳥
観図である。上述した第１の実施例との相違点は、螺旋
構造の中に帯状の磁性体２０が設けられている点である
。
すものであり、図４は断面図、図５は平面図、図６は鳥
観図である。上述した第１の実施例との相違点は、螺旋
構造の中に帯状の磁性体２０が設けられている点である
。
【００１４】第１層配線２および層間絶縁膜３の形成ま
では、第１実施例と同様である。その後、層間絶縁膜３
上に、Ｆｅ、Ｎｉ、Ｃｏ、フェライトなどの磁性体材料
をスパッタリング等によって堆積した後、図示のように
磁芯となるように帯状に形成する。その後の工程は基本
的には第１実施例と同様である。磁性体（磁芯）２０が
ない第１実施例に比べて同一寸法であれば大きなインダ
クタンスを得ることができる。換言すれば、寸法的に一
層有利となる。
では、第１実施例と同様である。その後、層間絶縁膜３
上に、Ｆｅ、Ｎｉ、Ｃｏ、フェライトなどの磁性体材料
をスパッタリング等によって堆積した後、図示のように
磁芯となるように帯状に形成する。その後の工程は基本
的には第１実施例と同様である。磁性体（磁芯）２０が
ない第１実施例に比べて同一寸法であれば大きなインダ
クタンスを得ることができる。換言すれば、寸法的に一
層有利となる。
【００１５】図７はさらに別の実施例を示すものである
。この実施例では、各第２層配線４の両端が一つおきに
第１層配線２と接続されている。これによって、同軸上
に２組のインダクタ素子が同軸上に重なりあって形成さ
れる。そして、一方のインダクタ素子の両端（端子７０
、７１）を１次側の電極とし、別のインダクタ素子の両
端（端子７２、７３）を２次側の電極とすることにより
、トランスを構成することができる。同様にして、第２
層配線４が飛び越す第１層配線２の数を多くしてゆけば
、３組以上のインダクタ素子を同軸上に重ね合わせるこ
とができる。
。この実施例では、各第２層配線４の両端が一つおきに
第１層配線２と接続されている。これによって、同軸上
に２組のインダクタ素子が同軸上に重なりあって形成さ
れる。そして、一方のインダクタ素子の両端（端子７０
、７１）を１次側の電極とし、別のインダクタ素子の両
端（端子７２、７３）を２次側の電極とすることにより
、トランスを構成することができる。同様にして、第２
層配線４が飛び越す第１層配線２の数を多くしてゆけば
、３組以上のインダクタ素子を同軸上に重ね合わせるこ
とができる。
【００１６】また、本発明のトランスは、伝送線路型ト
ランス（ｔｒａｎｓｍｉｓｓｉｏｎ−ｌｉｎｅ ｔｒ
ｎａｓｆｏｒｍｅｒ）であり、原理的に広帯域である。 したがって、図８に示すように、たとえば３重螺旋構造
のインダクタ素子を配線８１〜８４で結線すると、１：
９のインピーダンス変換器が実現できる。
ランス（ｔｒａｎｓｍｉｓｓｉｏｎ−ｌｉｎｅ ｔｒ
ｎａｓｆｏｒｍｅｒ）であり、原理的に広帯域である。 したがって、図８に示すように、たとえば３重螺旋構造
のインダクタ素子を配線８１〜８４で結線すると、１：
９のインピーダンス変換器が実現できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、従
来ＭＭＩＣでは実現できなかった受動トランスを集積化
することができる。
来ＭＭＩＣでは実現できなかった受動トランスを集積化
することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるトランスの断面図であ
る。
る。
【図２】その平面図である。
【図３】その鳥観図である。
【図４】本発明の第２実施例であるトランスの断面図で
ある。
ある。
【図５】その平面図である。
【図６】その鳥観図である。
【図７】本発明の第３実施例であるトランスの略平面図
である。
である。
【図８】本発明の第４実施例であり、インピーダンス変
換器となるように結線されたトランスの略平面図である
。
換器となるように結線されたトランスの略平面図である
。
１…半絶縁性半導体基板
２…第１層配線
３…層間絶縁膜
４…第２層配線
５…コンタクトホール
６…仮想線
Claims (6)
- 【請求項１】 基板上の所望の仮想線とそれぞれが交
差するようにその基板上に形成された複数の第１層配線
と、これらの第１層配線が形成されている基板表面を覆
う絶縁膜と、この絶縁膜上において前記仮想線とそれぞ
れが交差し、その両端がそれぞれ別の第１層配線とコン
タクトホールを介して接続する複数の第２層配線と、を
有し、前記第１層配線、前記コンタクトホールおよび前
記第２層配線によって、前記仮想線に沿った螺旋構造を
もつインダクタ素子が形成され、このインダクタ素子の
両端を１次側の電極とし、このインダクタ素子の片端お
よび所望の中間点を２次側の電極とすることを特徴とす
るトランス。 - 【請求項２】 第２層配線がエアーブリッジ構造とな
っていることを特徴とする請求項１に記載のトランス。 - 【請求項３】 仮想線に沿って絶縁膜と第２層配線と
の間に帯状の磁性体を設けたことを特徴とする請求項１
に記載のトランス。 - 【請求項４】 基板上の所望の仮想線とそれぞれが交
差するようにその基板上に形成された複数の第１層配線
と、これらの第１層配線が形成されている基板表面を覆
う絶縁膜と、この絶縁膜上において前記仮想線とそれぞ
れが交差し、その両端がそれぞれ別の第１層配線とコン
タクトホールを介して接続する複数の第２層配線と、を
有し、各第２層配線はその一端が接続された第１層配線
から数えてｎ（ｎは２以上の自然数）番目の第１層配線
と他端が接続され、これにより第１層配線、コンタクト
ホールおよび第２層配線によるインダクタ素子が同一の
仮想線に沿ってｎ組形成され、これらのインダクタ素子
の中のひとつのインダクタ素子の両端を１次側の電極と
し、別のインダクタ素子の両端を２次側の電極とするこ
とを特徴とするトランス。 - 【請求項５】 第２層配線がエアーブリッジ構造とな
っていることを特徴とする請求項４に記載のトランス。 - 【請求項６】 仮想線に沿って絶縁膜と第２層配線と
の間に帯状の磁性体を設けたことを特徴とする請求項４
に記載のトランス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12967391A JPH04354308A (ja) | 1991-05-31 | 1991-05-31 | トランス |
| CA002062710A CA2062710C (en) | 1991-05-31 | 1992-03-11 | Transformer for monolithic microwave integrated circuit |
| EP92106534A EP0515821A1 (en) | 1991-05-31 | 1992-04-15 | Inductor element and transformer for monolithic microwave integrated circuit |
| US08/297,518 US5425167A (en) | 1991-05-31 | 1994-08-29 | Method of making a transformer for monolithic microwave integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12967391A JPH04354308A (ja) | 1991-05-31 | 1991-05-31 | トランス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354308A true JPH04354308A (ja) | 1992-12-08 |
Family
ID=15015334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12967391A Pending JPH04354308A (ja) | 1991-05-31 | 1991-05-31 | トランス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354308A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511351B2 (en) | 2003-05-26 | 2009-03-31 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for fabricating the same |
| WO2023048105A1 (ja) * | 2021-09-21 | 2023-03-30 | ローム株式会社 | トランスチップ |
-
1991
- 1991-05-31 JP JP12967391A patent/JPH04354308A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511351B2 (en) | 2003-05-26 | 2009-03-31 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for fabricating the same |
| WO2023048105A1 (ja) * | 2021-09-21 | 2023-03-30 | ローム株式会社 | トランスチップ |
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