JPH09504909A - 薄膜インダクタ、インダクタ回路網、及び他の受動素子、能動素子を集積化したデバイスの製造方法、及び製造されたデバイス - Google Patents

薄膜インダクタ、インダクタ回路網、及び他の受動素子、能動素子を集積化したデバイスの製造方法、及び製造されたデバイス

Info

Publication number
JPH09504909A
JPH09504909A JP7506959A JP50695995A JPH09504909A JP H09504909 A JPH09504909 A JP H09504909A JP 7506959 A JP7506959 A JP 7506959A JP 50695995 A JP50695995 A JP 50695995A JP H09504909 A JPH09504909 A JP H09504909A
Authority
JP
Japan
Prior art keywords
layer
forming
inductor
substrate
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP7506959A
Other languages
English (en)
Inventor
デセグダー、チャン・エム
グプタ、スーレン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Metals Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Publication of JPH09504909A publication Critical patent/JPH09504909A/ja
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0046—Printed inductances with a conductive path having a bridge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/008—Electric or magnetic shielding of printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49082—Resistor making
    • Y10T29/49099—Coating resistive material on a base

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

(57)【要約】 基板上に薄膜コンダクタを形成する方法であるが、コンダクタの他に薄膜抵抗体、薄膜キャパシタ、及び半導体デバイスが形成されるものも含まれる。一実施例においては、基板上に初めにインダクタが形成され、次に、他のデバイスが一体的に形成される。この実施例では、他のデバイスを形成する工程は、インダクタの特性を損ない若しくは破壊することが無いように、十分に低い温度で実施される。他の実施例においては、フォトレジストマスキング技術及びめっき技術を用いてインダクタを形成する。更に別の実施例においては、スパッタリング、フォトレジスト処理、及びエッチング／イオンミリング技術を用いてインダクタを形成する。本発明に基づく構造の個々の層を形成すべく、様々な実施例の様々な工程を組み合わせてもよい。本発明に基づいて製造されたインダクタは、その周波数特性を改善するために、他の能動素子または受動素子に、金属の相互接続手段を通して接続される。実施例の中には、インダクタコイルを誘電体ブリッジ上に形成することによって、インダクタの寄生キャパシタンスを著しく低減させているものもある。他にも、約１００ＭＨｚより低い周波数におけるインダクタの性能を改善するべく、強磁性体材料の磁気コアを用いる実施例もある。

Description

【発明の詳細な説明】 薄膜インダクタ、インダクタ回路網、及び他の受動素子、能動素 子を集積化したデバイスの製造方法、及び製造されたデバイス発明の属する技術分野 本発明は、一枚の基板上に形成された受動素子の集積化デバイス、若しくは、 それに他の半導体素子及びデバイスも組み込んだデバイスに関する。特に、同じ 基板上に抵抗体、キャパシタ、及びインダクタを形成した集積化デバイス、若し くは、それに他の半導体デバイスも組み込んだデバイスに関する。発明の背景 従来インダクタは、第１図に示すように、導電体コイル、若しくは例えばフェ ライトコアのような高い透磁率のコアを有する導電体コイルによって実現されて きた。インダクタは基板上に設けられ、更にアプリケーションの要求に応じて回 路基板上に取り付けられる。しかし、これらのコイルと、抵抗体、キャパシタ、 抵抗体−キャパシタ回路網、または半導体デバイスとを集積化したデバイスは、 未だに作られていない。コイルがインダクタとして用いられる場合は、別個の部 品として集積回路に直列に接続されて用いられるのが常である。 巻線型コイルを用いて作られたインダクタは、その本来の性質として、所与の インダクタンス値に対して低い抵抗値を呈する。このようになる理由は、ワイヤ が太く、かつ、フェライトコア、または他の高い透磁率の材料のコアによってイ ンダクタンスが高くなるからである。コイルインダクタと、他の受動素子または 集積回路とを組み合わせることによって、プリント基板上のスペースが取られる と共に、構成上相互接続手段が必要となるために性能が劣化する。インダクタを 集積回路に組み込むために、いくつかの試みがなされてきたが、何れの工程も複 雑でコスト の高いものであった。このような従来の技術は、Ｓｔｅｖｅｎ Ｇ．Ｓｃｈｗａ ｒｔｚ著の、「Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｓ ｆｏｒ Ｅｎｇｉｎｅｅｒ ｓ（Ｓａｕｎｄｅｒｓ Ｃｏｌｌｅｇｅ Ｐｕｂｌｉｓｈｉｎｇ，１９９０）」 に記載されている。第２図に示すのは、ＧａＡｓ基板またはセラミック基板上に 形成された、従来の薄膜インダクタの平面図である。 最近のアプリケーションの多く、とりわけ高周波のアプリケーションには、イ ンダクタと、抵抗体、キャパシタのような他の受動素子及び他の半導体集積回路 とを集積化したデバイスが適合している。集積化が求められているのは、それが コストの節約になり、信頼性及び性能の改善に役立ち、更に回路基板上でデバイ スの占めるスペースは小さくなり、一般的に高さ、長さ、幅を小さくすることに なるからである。発明の目的 本発明の目的は、インダクタの形成のための工程を提供することである。 本発明の他の目的は、広範囲の周波数において用いられるインダクタのアプリ ケーション、即ち０〜５０ＧＨｚの範囲をカバーするアプリケーションの製造に 際して、さまざまな選択の余地を提供することである。 本発明の更に別の目的は、抵抗体、キャパシタ、及び抵抗体−キャパシタ回路 網のような受動素子とインダクタとを集積化したデバイスを提供することである 。 本発明の更に別の目的は、半導体集積回路とインダクタとを集積化したデバイ スを提供することである。 本発明の更に別の目的は、インダクタの応用対象をより高い周波数用のデバイ スにまで拡張するべく、インダクタの寄生キャパシタンスを低減するための方法 を提供することである。 本発明の更に別の目的は、集積回路上に素子が占める面積を節約し、コストを 低下をもたらすように、集積回路のような従来のデバイスの上、及び基板の裏側 にインダクタを形成することである。 本発明の更に別の目的は、シリコン、セラミック、ガラス、水晶、アルミナ、 Ａｌ2Ｏ3ＴｉＣ、強磁性体等のさまざまな材料で作られた基板を用いてインダク タを形成することである。 本発明の更に別の目的は、インダクタ回路網、インダクタ−キャパシタ回路網 、インダクタ−抵抗体回路網、及びインダクタ−キャパシタ−抵抗体回路網の製 造方法を提供することである。 本発明の更に別の目的は、高いインダクタンスをもたらす透磁率の高いコアを 用いており、かつ他の素子及び回路と集積化することが可能なインダクタの製造 方法を提供することである。 本発明の更に別の目的は、インダクタ−ダイオード回路網、及びそれと抵抗体 、キャパシタ、または抵抗体−キャパシタ回路網とを集積化したデバイスを形成 することである。 本発明の更に別の目的は、インダクタ、及び他の素子と集積化されたインダク タのためのパッケージング及びボンディングに関するさまざまな選択の余地を提 供することである。 本発明の更に別の目的は、インダクタ及び他の素子と集積化されたインダクタ の製造において、様々なパッシベーションを設ける方法を提供することである。 本発明の更に別の目的は、広範囲の周波数で用いられる多層式、及び／若しく は複巻数のインダクタ（例えば巻数が１回〜１００回以上のもの）を提供するこ とである。 本発明の更に別の目的は、インダクタコイルまたは相互接続手段を取り扱う場 合、製造する場合、パッケージングする場合、若しくは受動ま たは能動素子を利用する場合において、それらを損なわないように、インダクタ コイルまたは相互接続手段をクランプするための方法及び構造を提供することで ある。発明の要約 上記の本発明の目的、及び他の目的は、一般に、周知の技術または新規な技術 を用いて受動素子デバイスまたは半導体デバイスを形成し、次に本発明に基づい てインダクタを形成することによって達成される。 実施例の１つにおいては、基板上に初めにインダクタが形成され、次に、他の デバイスが一体的に形成される。この実施例では、他のデバイスを形成する工程 は、インダクタの特性を損ない若しくは破壊することが無いように、十分に低い 温度で実施される。 他の実施例においては、フォトレジストマスキング技術及びめっき技術を用い てインダクタを形成する。更に別の実施例においては、スパッタリング、フォト レジスト処理、及びエッチング／イオンミリング技術を用いてインダクタを形成 する。本発明に基づく構造の個々の層を形成すべく、様々な実施例の様々な工程 を組み合わせてもよい。 本発明に基づいて製造されたインダクタは、その周波数特性を改善するために 、他の能動素子または受動素子に、金属の相互接続手段を通して接続される。実 施例の中には、インダクタコイルを誘電体ブリッジ上に形成することによって、 インダクタの寄生キャパシタンスを著しく低減させているものもある。他にも、 約１００ＭＨｚより低い周波数におけるインダクタの性能を改善するべく、Ｎｉ Ｆｅ合金、サンダスト（sandust）、またはフェライトのような強磁性体材料の 磁気コアを用いる実施例もある。図面の簡単な説明 上記の本発明の目的、及び他の目的は、以下の発明の詳細な説明を、 図面と共に参照することによって、明らかとなろう。 第１図は、ワイヤコイルを用いて製造された従来のインダクタを示した図であ る。 第２図は、従来の薄膜コンダクタのレイアウトを示した図である。 第３図は、本発明に基づいて構成された集積化されたＬＲＣ回路網の一実施例 のレイアウトを示した図である。 第４図は、第３図のＬＲＣ回路網の模式図である。 第５図は、第３図に示すような集積化されたＬＲＣ回路網の断面図である。 第６ａ図〜第６ｆ図は、本発明に基づく、磁気コアを使用しない、中程度の周 波数用のインダクタの製造工程を示す断面図である。 第７−１図及び第７−２図は、第６ｅ図のパターニングされた金属配線層６３ を形成するために用いられる他の製造工程を示した断面図である。 第８ａ図〜第８ｇ図は、空気ブリッジ上に設けられた、高周波アプリケーショ ンに適する、固有寄生キャパシタンスが低いインダクタの製造工程を示す断面図 である。 第９図は、本発明に基づいて形成された空気ブリッジインダクタの一実施例の 平面図である。 第１０ａ図〜第１０ｉ図は、本発明の一実施例である、磁気コアを有するイン ダクタの断面図である。 第１１図は、本発明の一実施例に基づいて製造された、半導体デバイスと集積 化されたインダクタの断面図である。 第１２図は、基板の一方の表面上に半導体デバイスが形成され、基板の他方の 表面上にインダクタのような受動素子が形成された、本発明の一実施例の断面図 である。 第１３図は、本発明の多層式薄膜インダクタ構造の一実施例の断面図である。発明の詳細な説明 第３図は、本発明の教えるところに従って構成された構造の一例の平面図であ って、この構成には複数のＲＬＣ回路網が含まれている。各回路網は、薄膜抵抗 体（３９−１〜３９−３）、キャパシタ（４０−１〜４０−３）、及びインダク タ（３６−１〜３６−３）を含んでいる。 第４図は、第３図のＲＬＣ回路網の１組の薄膜抵抗体、キャパシタ、及びイン ダクタ間の相互接続の一例を示した模式図である。ここでも上述した符号と同様 の符号が付されている。従って、第３図及び第４図を参照すると、この実施例に は、外部のデバイスと接続するためのインダクタコイル端子パッド３８を有する インダクタ３６が含まれている。第３図に示すように、薄膜抵抗体３９はパター ニングされた薄膜抵抗体層として形成され、キャパシタ４０は２枚の極板から形 成される。第３図及び第４図の、上に薄膜回路網が形成された基板が半導体材料 を有する実施例においては、キャパシタ４０の極板の１枚は、必要ならば、都合 良く半導体材料の一部として形成され、端子４１がキャパシタ４０の基板上の極 板との接続手段としての役割を果たすことになる。当然ながら、異なる電気的特 性を得るべく、薄膜抵抗体、キャパシタ、及びインダクタの組合せを異なった形 で電気的に相互接続することも可能であり、更に各素子の電気的特性は広い範囲 の中から選択することが可能であることは、当業者には理解されよう。更に、０ または１以上の何れかの数の各薄膜抵抗体、キャパシタ、及びインダクタを集積 化して、更に複雑な回路機能を得ることも可能である。また、薄膜抵抗体、キャ パシタ、及びインダクタのこのような組合せは半導体デバイスと集積化すること が可能であり、この場合、初めに半導体デバイスが周知の半導体プロセシ ング技術を用いて形成され、次に薄膜抵抗体、キャパシタ、及びインダクタが形 成される。ここで本発明の一実施例に基づいて薄膜デバイスを構成するに際して は、先に形成された半導体デバイス及び領域に悪影響を与えることのないように 、低い温度のもとで次の工程が実施される。 第５図は、第３図の実施例の断面図である。ここでも同様の符号が付されてい る。第５図に示すように、層３３は抵抗性層としての役目を果たし、それによっ て図に示す位置において抵抗体３９を形成する。抵抗性層３３は都合良く適当な 抵抗性材料から形成され、必要ならば、ドーピング若しくは必要な抵抗率をもた らす処理を施される。抵抗性層３３のための適切な材料には、ＴａＮ、ニクロム 、多結晶シリコン等がある。更に第５図に示すように、抵抗性層３３はキャパシ タ４０の上側極板としての役目を果たす。第４図に示された回路の構成例におい ては、この極板は始めから抵抗体３９の一端に接続され、かつバイア（via）４ ８を介してインダクタ３６の一端に接続される。この例では、基板３０はキャパ シタ４０の反対側極板としての役目を果たし、この基板を極板とするキャパシタ ４０への接続部分は、基板３０と接続された適当なバイアを用いてデバイスの上 側表面上に形成されるか、第５図に示すように基板の裏側に接続部分４１を設け ることによって形成される。パッシベーション層４９はデバイスの表面を保護す るものである。更に第５図には、誘電体層３１及び３２、インダクタコイル端子 パッド３４、誘電体層３５及び３７が示されている。 第６ａ図〜第６ｆ図は、本発明の一実施例に基づいて形成されたインダクタを 示す断面図である。この実施例では、中程度の周波数（概ね５０ＭＨｚ〜１ＧＨ ｚ）用のアプリケーションに適するインダクタを提供している。この実施例にお いては、基板７１は濃くドーピングされたＮ型シリコンである。しかしながら、 シリコン以外の他の材料、例えばガ ラス、水晶、Ａｌ2Ｏ3／ＴｉＣ、セラミック、強磁性体材料、及び半導体材料の ような材料から作られた基板も利用することができ、基板７１の材料として半導 体材料が用いられる場合は、ドーピングする導電形及び量を変えることも可能で ある。実施例の１つにおいては、基板７１の材料として〈１００〉の結晶方位の シリコンが用いられるが、これは典型的な半導体シリコン基板である。しかし、 他の結晶方位を有するシリコンも基板７１の材料として使用することができる。 また、基板７１の材料として半導体材料を用いる場合、その導電形はＰ若しくは Ｎの何れもが可能であり、またドーピングの濃度も任意である。但し、本発明に 基づき基板７１の一部を一方の極板として用いるキャパシタを形成する場合は、 高濃度のドーピングを行うことが望ましい。 第６ａ図に示すように、誘電体層７２は基板７１の表面上に成長、若しくは蒸 着される。実施例の１つにおいては、誘電体層７２は、概ね１０，０００Åの厚 みに熱成長させられた酸化シリコンで形成される。別の実施例では、窒化シリコ ン若しくは酸化シリコンと窒化シリコンのサンドイッチ構造のような他の誘電体 材料を誘電体層７２に用いることも可能である。 第６ｂ図に示すように、金属層７３は誘電体層７２の表面上に形成される。実 施例の１つにおいては、金属層７３はアルミニウム若しくはアルミニウム合金製 であって、スパッタリングによって概ね５，０００Åの厚みに形成される。銅、 アルミニウム、銀、金等の他の金属及び導電体を用いることも可能であって、各 金属を用いるに当たっては、その導電率、電流の取扱い能力、及び信頼性に関す る要求に基づいて決定された所望の厚みに形成される。 第６ｂ図を参照すると、金属層７３はパターニングされて、所望の電気的接続 をなすパターン（図示せず）を形成し、また、後に形成される インダクタの一方の外部との接続部分となるインダクタコイル端子パッド７８を 形成する。この金属層７３をパターニングする工程は、都合良く従来のフォトレ ジストマスキング技術を用いて実施されるが、この工程の後に、例えばプラズマ エッチング、化学エッチング、またはイオンミリングのような従来の処理方法に よって金属層７３の露出された部分が除去される。必要ならば、導電性相互接続 手段を形成する過程において、半導体基板７１上に以前に形成された能動素子を 同時に使用するための、電気的接続手段を形成することも可能である。 第６ｃ図に示すように、別の誘電体層７４がデバイスの表面上に形成される。 実施例の１つにおいては、誘電体層７４は酸化シリコンまたは窒化シリコンを、 化学気相成長（ＣＶＤ）プロセス、またはプラズマＣＶＤ（ＰＥＣＶＤ）プロセ スを用いて、例えば２，０００Å〜１０，０００Åの範囲内の厚みとなるまで成 長させることによって形成される。別の実施例においては、ベーキングされたフ ォトレジスト層（一般的な厚みが１〜５μｍ）は、誘電体層７４として用いられ る。このフォトレジスト層は従来のフォトレジストマスキング工程によって所望 の領域が残るように選択的にパターニングされ、次に真空状態または不活性雰囲 気の中で約６〜１２時間、約２００〜３００℃の温度でベーキングされて、所望 の誘電体層７４が形成されるのである。別の実施例では、電子ビームを用いてフ ォトレジストを重合させ、安定的な誘電体層を形成する。 誘電体層７４が酸化シリコンまたは窒化シリコンであるような実施例において は、従来のフォトレジスト工程及びエッチング工程を用いて選択された領域から 誘電体層７４の一部を除去し、金属層７４の一部、例えば領域７５において電気 的接続手段を設け、インダクタコイル端子パッド７８との電気的接続、即ちイン ダクタの一端との接続がなされるよ うにする。このようなフォトレジスト工程は、フォトレジストを被着させる工程 と、ベーキングする工程と、適当なマスクを用いて紫外線にさらす過程と、フォ トレジストを成長させる過程と、誘電体の不必要な部分を、例えば周知のような 化学的若しくは酸素プラズマによって除去する過程とからなるのが一般的である 。これによって、下層をなす金属層への接続手段となる誘電体層７４の一部分、 例えばインダクタ端子パッド７８が露出される形となる。 ここで、インダクタコイルが誘電体層７４の上に形成されるが、形成する方法 は数多くあって、各方法には導電体トレース７６のインダクタコイルを形成する （第６ｆ図参照）過程が含まれ、ここではその中の１つの方法が用いられる。導 電体トレース７６を形成するために１又は２以上の導電体材料の中の任意のもの が使用可能であるが、この導電体材料の例としては、アルミニウム、銅、銀、及 び金などがある。導電体トレース７６の厚み及び面積は、所望の導電率、信頼性 、及び必要な性能に基づいて選択される。 実施例の１つにおいては、第６ｂ図及び第６ｅ図に示すように、導電体層６１ は、所望のインダクタコイルパターン、及び所望の電気的接続手段（図示せず） が露出されるように形成されマスキングされる。電気的接続手段はインダクタコ イルパターンと同時に形成され、必要ならば、インダクタコイル端子パッド７８ との物理的、電気的接続をなす形に形成されうる。この実施例においては、導電 体層６１は、シード層としての役割を果たすように、デバイスの表面上に形成さ れる。シード層は、付着性の良い適切な界面となる１又は２以上の材料、例えば ＴｉＷ、Ｃｕ、Ｐｂ、Ｔｉ、Ｎｉ、Ｃｒ、Ａｇ、Ａｕ、及びＮｉＦｅやそれらの 任意の組合せを材料として作られる。実施例の１つにおいては、シード層６１は 、約２００Åの厚みを有するＴｉＷの第１層、及び約１，０００ Åの厚みを有する銅の第２層から形成される。各層は都合良く、従来のスパッタ リング技術または他の真空蒸着技術を用いて形成され得る。次に、フォトレジス ト層６２が形成され、シード層６１の後にインダクタコイルが形成される部分が 露出するようにパターニングされる。次にインダクタコイルが形成されるが、こ の工程は、例えば、シード層６１の露出された部分に別の導電体材料６３の層を 電気めっきすることによって行われる（第６ｅ図参照）。この導電体材料の例と しては、銅、金または銀がある。インダクタの形成に際しては、都合良く従来の 電気めっきプロセスを利用することができ、材料を、例えば約３〜１０μｍの厚 みとなるまでシード層のインダクタコイルパターン上にめっきすることによって 、インダクタコイルの形成がなされるのである。他の導電体材料も、それが十分 な電気的及び熱的導電率を有し、適当な信頼性を有するものであるならば、イン ダクタコイル７６の材料として使用されうる。次に、パターニングされたフォト レジスト層６２が除去され、それに続いてシード層６１のフォトレジスト層６２ で保護されていた部分がエッチングされ、結局導電性材料６３によって被覆され ている部分が無くなることになる。シード層６１がＴｉＷからなる場合は、その インダクタコイル７６を形成する電気めっきされた材料６３によって被覆されて いない部分が、例えば、５％のＮＨ4ＨＳＯ4によってエッチングされ、更に続け てＨ2Ｏ2、Ｈ2ＳＯ4、及び蒸留水（DI water）の混合物によってエッチングされ ることによって除去される。この工程によって、インダクタとしてのコイル７６ が形成されるが、このときインダクタコイルトレースの間に導電体材料は残らな い。導電体材料６３は、シード層６１の露出された部分を除去するのに用いられ るエッチング液の種類にもよるが、ごく少ない量だけエッチングされることがあ る。シード層６１も、これとは別に、プラズマエッチング、スパッタ、若しくは イオンミリン グのようなドライエッチング処理によって除去される。 別の実施例においては、パターニングされた導電体層６３は、例えば標準的な 金属配線作成技術及びパターニング技術のような都合の良い方法を用いることに よって形成される。このことは、例えば第７−１図及び第７−２図の断面図にお いて示されている。第７−１図を参照すると、第６ａ図〜第６ｃ図に示したよう な工程を経た後、金属配線層５１（第７−１図に示す）が、例えばスパッタリン グ、またはアルミニウム、金、銀、または他の適当な導電体材料の真空蒸着によ って形成される。次に、第７−２図の断面図に示すように、フォトレジスト層５ ２が形成され、インダクタコイル７６（第６ｆ図）及び金属配線層５１から形成 される所望の相互接続パターンを形成するため残しておく必要のある金属配線層 ５１の部分を保護するようにパターニングされる。次に、金属配線層５１の不必 要な部分、即ちパターニングされたフォトレジスト層５２によって露出されてい る部分が除去されるが、これは、例えばウェットエッチングまたはプラズマエッ チング、またはイオンミリングのような従来のエッチング技術を用いて行われる 。この結果作成された構造が第６ｅ図に示されており、ここにはパターニングさ れた金属配線層６３も示されている。 上述の別の実施例をも含むさまざまな方法によって形成された第６ｅ図の構造 においては、１又は２以上のインダクタコイル７６も含むデバイスの表面は、パ ッシベーションによって保護されている。このパッシベーションは、適当なパッ シベーション層７７を形成し（第６ｆ図）、次に、後で外部への接続手段が設け られる結合パッド等の領域をカバーする、パッシベーション層の一部分を除去す るパッドマスク工程を実施することによって形成される。実施例の１つにおいて は、例えば標準的なフォトリソグラフィー工程を実施し、次に約２００〜３００ ℃の温度 でベーキングを行うことによって、フォトレジストそれ自体（約１〜５μｍの厚 みを有するのが一般的である）がパッシベーション層７７として用いられる形に する。フォトリソグラフィー工程によってパッシベーション層として用いられる フォトレジストが所望の領域に残る一方、結合パッド等になる領域からはフォト レジストが除去されるのである。別の実施例においては、電子ビームを用いてフ ォトレジストを重合化し、適当な耐久性のあるパッシベーション層を形成する。 第８ａ図〜第８ｇ図に示すのは、本発明の別の実施例に基づいて形成されたイ ンダクタを示した図である。この実施例では、高周波（約１００ＭＨｚ〜５０Ｇ Ｈｚ）用のインダクタが提供される。この実施例においては、コイルはスタッド の上に配置されて、寄生キャパシタンスが低減される。 第８ａ図において、基板８１は、例えば濃くドーピングされたＮ型シリコンの ような適当な基板である。しかしながら、セラミック、ガラス、水晶、強磁性体 材料、Ａｌ2Ｏ2／ＰｉＣのような他の基板も用いることができる。半導体材料の ドーピングにおける導電形またはドーピング量も同様に任意である。 誘電体層８２は基板８１の表面上に形成される。実施例の１つにおいては、誘 電体層８２は、約１０，０００Åの厚みに熱成長させられた二酸化シリコンであ る。別の実施例においては、基板８１はガラスのような絶縁体基板であって、誘 電体層８２は所望に応じて設けられる。誘電体層８２には別のタイプの誘電体、 例えばベーキングされたフォトレジスト、アルミナ、水晶、窒化シリコン、等も 用いられ得る。 第８ｂ図に示すように、導電体層８３は誘電体層８２の上に形成される。実施 例の１つにおいては、導電体層８３はアルミニウムまたはアルミニウム合金から 作られ、約５，０００Åの厚みを有する。しかしなが ら、他の導電体材料、例えばＣｕ、Ｃｒ、Ａｕ及びＡｇのようなものも使用可能 である。次に、導電体層８３は、例えば標準的なフォトレジスト工程及びエッチ ング工程を用いてパターニングされ、所望の電気的接続パターン（図示せず）、 及び後に形成されるインダクタコイルの一端の外部との接続手段となるインダク タコイル端子パッド８８が形成される。 別のパターニングされた誘電体層８４はデバイスの表面上に形成されるが、こ れは、下層をなす導電体層８３の露出された部分が、後に形成される電気的接続 手段、例えばバイア８５の部分におけるインダクタコイル端子パッド８８となる ように形成される。誘電体層８４は適当な誘電体、例えばフォトレジスト、Ｓｉ Ｏ2、Ｓｉ3Ｎ4、及びＡｌ2Ｏ3等を材料とし、従来のフォトリソグラフィー技術 及びエッチング技術を用いてパターニングされる。実施例の１つにおいては、誘 電体層８４は、酸化シリコンを、例えば約２，０００Å〜１０，０００Åの厚み に被着し、次に従来のフォトリソグラフィー技術及び酸化エッチング技術を用い てパターニングすることによって形成される。 後で形成されるインダクタコイルの誘電体として空気が用いられるようにする 空気ブリッジは、上述した、他の実施例において述べたようなフォトリソグラフ ィー技術及び誘電体蒸着技術を用いてここで形成される。 実施例の１つにおいては、第８ｂ図に示すように、フォトレジスト、酸化物、 窒化物等の誘電体層は所望の厚み（例えば約３〜１０μｍ）に形成され、従来の フォトレジスト工程によって、後にスタッド８６が形成される領域である誘電体 層の部分は露出するような形に画定される。フォトレジストがこの誘電体層とし て使用される場合は、次にフォトレジスト層は真空状態または不活性雰囲気の中 でベーキングされ、ベーキ ングされたフォトレジストを材料とするスタッド８６が形成される。第８ｃ図に 示すように、次に別の誘電体材料の層８７が、例えば約２〜１０μｍの厚みとな るようにデバイスの表面上に被覆され、更に従来のフォトリソグラフィー技術及 びエッチング技術を用いてスタッド８６の上の部分が除去されて、表面が平滑化 される。これによって第８ｂ図に示すような、隣り合うスタッド８６の間を埋め る新しい誘電体層７９が形成されることになる。フォトレジストが誘電体層７９ として用いられる場合、次にベーキング（例えば真空状態または不活性雰囲気の 中で約３０分間約１００℃の温度で行われる）がフォトレジストに対して行われ るが、このとき、新しいフォトレジスト層の耐久性はいくらか高められるが、ベ ーキングされたフォトレジストスタッド８６の耐久性には及ばない程度となるよ うにベーキングを行う。これによって、後に述べるように、耐久性のあるベーキ ングされたフォトレジストスタッド８６を損なうことなく、フォトレジスト層７ ９を後に除去できるようにする。とにかく、本発明の技術によれば、誘電体層７ ９は、誘電体スタッド８６に関して選択的にエッチングすることができるように 形成されるのである。即ち、例えば、上述のように、スタッド８６を硬く（ハー ドに）ベーキングされたフォトレジストからなるものにする一方、誘電体層７９ を、「ソフトにベーキングされた」フォトレジストからなるものにすることもで きれば、スタッド８６を窒化物または窒化物で保護された酸化物から形成し、誘 電体層７９を酸化物、窒化物、ガラス、若しくはフォトレジストから形成して、 スタッド８６を損なうことなく除去しうるものとすることもできるのである。若 しくは、スタッド８６を酸化物から形成し、誘電体層７９はスタッド８６に悪影 響を与えることなく除去することができるフォトレジストまたはガラスから形成 されたものにすることもできる。別の実施例においては、例えば、スタッド８６ はベーキ ングされたフォトレジストから形成され、及び／若しくは誘電体層７９はスタッ ド８６に悪影響を与えることなく除去しうるガラス、酸化物、窒化物から形成さ れる。更に別の実施例においては、スタッド８６はＡｌ2Ｏ3から形成され、誘電 体層７９はスタッド８６に悪影響を与えることなく選択的に除去できるベーキン グされたフォトレジスト、酸化物、窒化物、若しくは他の材料から形成される。 ここで、誘電体層７９の表面上に、任意の都合の良い方法によってインダクタ コイルが形成される。実施例の１つにおいては、シード層が使用された後、第６ ａ図〜第６ｆ図の実施例に関連して前述したように、インダクタコイルのパター ンとなるように選択されたパターンに電気めっきがなされる。別の実施例におい ては、従来の金属スパッタリングまたは蒸着、及び選択的なパターニングを行っ て、所望の配線パターン及びインダクタコイル６３を含むパターニングされた金 属配線層を形成する。これは第７−１図及び第７−２図の実施例に関連して前述 したのと同様である。この結果形成された構造においては、第８図にその断面図 が示されているが、インダクタコイル６３がスタッド８６の上に形成されている 。 誘電体層７９を除去することによって、更に必要ならば、インダクタコイル６ ３の下からも誘電体層７９を除去することによって、第８ｆ図に示すような空気 ブリッジが形成される。誘電体層７９の除去は、例えばＨＦの希釈溶液（例えば １０：１）を用いてウェットエッチングを行うことによってなされるが、この方 法は除去される誘電体層７９が酸化物またはガラスである場合、特に適する方法 である。誘電体層７９がフォトレジストである場合に適する方法としては、アセ トンウォッシュによる方法がある。必要ならば、第８ｇ図に示すように、インダ クタコイル６３の表面も含むデバイスの表面上にパッシベーション層８９が形成 され、次に下層をなす金属配線の、後にボンディングが行われる部分を露出する ようにパッドマスクが設けられる。このパッシベーション層は酸化物、ガラス、 窒化物、若しくはフォトレジスト、若しくはこれらの層の適当な組合せからなる ものである。フォトレジストがパッシベーション層として用いられる場合は、真 空状態若しくは不活性雰囲気の中で、約２００〜３００℃の温度でフォトレジス トのベーキングによる硬化処理若しくはフォトレジストを硬化させ耐久性を増す べく重合化処理（例えば電子ビームを用いて行われる）が行われることが望まし い。パッシベーション層８９は、インダクタコイル６３をその支持スタッド８６ に固着若しくは「クランプ」するのを補助する役目も果たす。これについては後 に詳しく述べる。 第８ａ図〜第８ｇ図の実施例のような、インダクタコイルがスタッドによって 空気ブリッジの上に支持されるような形の本発明の実施例においては、インダク タコイルが１カ所に固定、若しくは支持構造に物理的に「クランプ」されていな い場合は、後に施される処理によってコイルが損なわれることがある。 実施例の１つにおいては、前に述べたのと同様にスタッド８６を形成する処理 がウエハになされ、次に、前に述べたのと同様にコイルが形成される。第８ｆ図 に断面図が示されているような構造の例においては、インダクタコイル６３は基 板８１上に形成されたスタッド８６に取り付けられている。インダクタコイル６ ３をスタッド８６にタランプするための構造を形成するべく、他の誘電体材料の 層８９がデバイスの表面上に形成される。実施例の１つにおいては、この誘電体 層８９は従来の方法でデバイスの表面上に約１〜５μｍの厚みに塗布されたフォ トレジストである。しかし、フォトレジスト層は比較的薄いものとして、インダ クタコイル６３の下側から除去することを容易にするのが望ましい。次 に、この誘電体層８９は、従来のフォトリソグラフィー技術及びエッチング技術 を用いてパターニングされ、スタッド８６及びスタッド８６に着座されているイ ンダクタコイル６３の部分が残るようにされる。フォトレジストが誘電体層８９ の材料として用いられている場合は、真空状態または不活性雰囲気の中で、約２ ００〜３００℃の温度でベーキングされるか、若しくは電子ビーム処理によって 安定化処理することが望ましい。必要ならば、インダクタコイル６３は、例えば 酸化物、窒化物、若しくはフォトレジストの薄い被覆（例えば約０．５μｍ）に よってパッシベーション層を設けられることが望ましい。次に、このようなパッ シベーション層（図示せず）は、後に電気的接続手段となる下層をなす領域が露 出されるようにパターニングされる。フォトレジストがパッシベーション層とし て用いられる場合は、真空状態若しくは不活性雰囲気の中で、約２００〜３００ ℃の温度でベーキングすることによって硬化させるか、若しくは電子ビーム処理 によって安定化処理することが望ましい。 別の実施例において、平滑化層７９が、クランプ層に関して選択的に除去する ことが可能な材料で作られている場合（例えば平滑化層７９が酸化物で、クラン プ層がフォトレジストである場合）、必要ならば、クランプ層を形成した後に平 滑化層７９を除去することによってクランプがなされる。この場合、平滑化層７ ９の選択的除去が、残る平滑化層７９を損なうことなくなされることになる。 別の実施例においては、分離されたクランプ層は用いられず、インダクタコイ ル６３をクランプし、コイルとデバイス上の他の構造とを絶縁するために、最後 のパッシベーション層が用いられる。 第９図に示すのは、本発明の実施例の１つである第８ａ図〜第８ｅ図の工程に よって形成された構造の一部の平面図である。ここでは、スタ ッド８６がインダクタコイル６３を空気中に持ち上げており、若しくはインダク タコイル６３の下及びスタッド８６の隣接する脚部の間に誘電体材料が存在する ような構造が形成されているのが示されている。スタッド８６は、インダクタコ イル６３を支持することに加えて、高周波における性能を強化するべく、金属配 線を持ち上げる役目を果たしている。第９図に示すように、インダクタコイル端 子パッド７８は、金属配線層９１によって、インダクタコイル６３の下にそれと は絶縁した形で設けられた結合パッド９２に接続されている。必要ならば、図の ８６ａのような追加的なスタッドが設けられるが、これは他のスタッド８６と結 合される必要はない。これによってインダクタコイル６３支持が十分となり、か つ、インダクタコイル６３に関連する比誘電率が改善される。 第１０ａ図〜第１０ｉ図に示すのは、本発明の一実施例に基づく、高いインダ クタンス値を有する低周波用のインダクタの製造工程を示した図である。この実 施例においては、インダクタコイルは、透磁率及び周数応答特性に基づいて、例 えばＮｉ／Ｆｅ、サンダスト（sandust）、フェライト、若しくは他の高い透磁 率を有する材料のような高透磁率コアと共に形成される。このように高い透磁率 のコアを用いることによって、インダクタのインダクタンス値を高くすることが できる。Ｎｉ／Ｆｅの透磁率は周波数が高くなるにつれて低下するので、これを 用いた実施例のインダクタは低周波（約０〜５０ＭＨｚ）アプリケーションに適 するものである。しかし、他のコア材料も用いることができ、そのコア材料が高 い周波数において高い透磁率を与えるものである場合は、このインダクタをその ような高周波アプリケーションにも適するものとして構成することができる。こ のようなタイプのコア材料には、サンダスト、鉄、フェライト等がある。 インダクタコイルを、Ｎｉ／Ｆｅのような高い透磁率の材料のまわり に巻くことによって、インダクタのインダクタンス値を高めることができる。高 い透磁率の材料をコアとして使用することによって、インダクタのインダクタン スが直接高められることになるのである。この実施例において、コア材料として 適当な材料の例としては、Ｎｉ／ＦｅでＦｅの重量比が２０〜６０％の範囲にあ るものが挙げられる。 第１０ａ図に示すように、使用される基板８１の材料には、ガラス、水晶、Ａ ｌ2Ｏ3／ＴｉＣ／アルミナ、シリコン、強磁性体材料、他の絶縁体材料または半 導体材料等の材料の中の何れか都合のよいものを用いてよい。誘電体の絶縁体層 ８２は、基板８１の表面上に、例えば酸化物、窒化物を被着、成長させることに よって、若しくはそれらのサンドイッチ構造を構成することによって形成するこ とができる。基板８１が絶縁物でつくられている場合は、絶縁体層８２は随意に 設けられる。濃くドーピングされたシリコン等の半導体基板が用いられている場 合は、後にインダクタの一端とのコンタクト部分が基板８１を貫通する形で設け られる部位において、従来のフォトリソグラフィー技術及びエッチング技術を用 いて絶縁体層を通してバイア（図示せず）が設けられて、基板８１の一部分との 電気的接続が可能にされる。 基板８１が絶縁物でつくられている実施例において、若しくはインダクタとの 電気的接続手段が、インダクタの下層をなし基板の上に設けられる導電体層によ って、後に形成される場合は、このような導電体層は、例えば従来の金属配線作 成プロセス、即ちアルミニウムを被着、またはスパッタリングすることによって 設けられ、続いて従来のフォトリソグラフィー工程、エッチング工程を用いて導 電体層をパターニングし、所望の相互接続金属配線パターンが設けられる。 実施例の１つにおいては、絶縁体層８２は、完全な絶縁体層となるように、ベ ーキングされたフォトレジストで形成されるが、このような絶 縁体層にも、後に形成されるインダクタと基板８１との間のキャパシタンスを低 減する効果がある。これは、基板８１が濃くドーピングされたシリコン等の半導 体材料である場合、特に有効である。このようなベーキングされたフォトレジス トの絶縁体層８２は、例えば、初めにフォトレジストを残すべき領域を画定し、 次に真空状態、または不活性雰囲気の中で、約２００℃〜３００℃の範囲内の温 度でフォトレジストのベーキングを行うフォトレジスト工程によって形成される 。別の実施例では、フォトレジストが電子ビームで安定化処理される。 第１０ｂ図に示すように、金属配線層８３が形成され、所望の電気的相互接続 パターンを得るべくパターニングされる。この金属配線パターンには、後に形成 されるインダクタの一端との電気的接続がなされるインダクタコイル端子パッド ８３が含まれる。金属配線層８３は、アルミニウム等の適当な金属で形成され、 従来の方法でパターニングされる。 第１０ｃ図を参照すると、誘電体層８４が形成され、相互接続金属配線層の中 の、後に形成される層によって電気的接続がなされる部分（例えば、バイア８５ の部位のインダクタコイル端子パッド８８）が露出するようにパターニングされ ている。誘電体層８４は、例えば、酸化物、窒化物、ベーキングされたフォトレ ジスト、または他のセラミック、誘電体等からなる。 第１０ｄ図に示すように、所望の透磁率を有するコア材料の層１０５が形成さ れる。このようなコア材料には、例えばＮｉ／ＦｅでＦｅの重量比が２０〜６０ ％の範囲にあるもの等がある。Ｎｉ／Ｆｅ、鉄、サンダスト、フェライト等の他 の磁気コア材料も用いられ得る。実施例の１つにおいては、従来の蒸着技術、ス パッタリング技術によって、コア材料が層１０５として形成される。他の実施例 においては、既に形成されているシード層（図示せず）の上にコア材料を電気め っきすることによ って、コア材料の層１０５が形成される。この場合、シード層は、Ｎｉ／Ｆｅか らなり、例えば１０００Å程度の厚みを有するものである。Ｎｉ／Ｆｅコア材料 における、目標とするＦｅの重量比は、電気めっき槽内でＦｅとＮｉとの混合比 を調節することによって得られる。前述のシード層は、例えば従来の蒸着技術、 スパッタリング技術によって形成され、続いてシード層の上にコア材料が電気め っきされ、例えば約１〜５μｍの範囲内の厚みとなるようにされる。 コア材料の層１０５が、蒸着、スパッタリング、若しくはシード層への電気め っきによって、デバイスの表面上に連続的な層として形成される場合は、コア材 料の層１０５のパターンは、従来のフォトリソグラフィ技術及びエッチング技術 によって作られる。また、コア材料の層１０５のパターンが、シード層の後に電 気めっきされない部分に、例えばフォトレジストを用いてマスキングすることに よって形成される場合もある。この場合、選択的に電気めっきする工程の後、第 ６ａ図〜第６ｅ図の実施例の電気めっきされたインダクタコイルとシード層の形 成に関して前述したのと同様に、シード層の、前にフォトレジスタトによってマ スキングされ、コア材料を電気めっきされていない部分のフォトレジストが除去 される。 第１０ｅ図を参照すると、コア材料の層１０５の上に別の絶縁体の層１０８が 形成されている。この実施例及び前述した実施例の他の絶縁体層の場合と同様に 、酸化物等が絶緑体として１０８に使用されている場合は、絶縁体層１０８は、 例えば約１，０００Å〜５，０００Åの厚みに形成される。材料にフォトレジス トが使用されている場合は、約１〜５μｍの厚みに形成される。絶縁体層１０８ は、例えば酸化物、窒化物、またはベーキングされたフォトレジストによって形 成されるが、ベーキングされたフォトレジストを用いる場合は、従来のフォトレ ジスト技術 を用いて処理した後、真空状態または不活性雰囲気の中で、約２００℃〜３００ ℃でベーキングされるか、または電子ビームで安定化処理される。 次に、第１０ｆ図に示すように、絶縁体層１０８の上にインダクタコイル及び 電気的相互接続手段１８６が形成される。第１０ｆ図には、インダクタコイル、 及びコア材料を用いたインダクタコイルの例が示されており、これによって同じ 基板上で異なる特性のインダクタが設けられることになる。別の実施例において は、１つのインダクタの一部分のみがコア材料を用いて形成される形となってお り、これによって所与のインダクタに対して所望の透磁率を得ることができる形 となっているのである。インダクタコイル及び電気的相互接続手段１８６は、第 ６ａ図〜第６ｆ図（または第７−１図及び第７−２図）の実施例に関して前述し たのと同様に、例えば、従来のような金属配線作成及びパターニングを行うこと によって、若しくは選択的に電気めっき処理を行うことが可能となるようにマス キング処理されるシード層を形成することによって形成される。 第１０ｇ図を参照すると、絶縁体層１０７が、必要ならば、インダクタコイル の、後にコア材料を有することになる部分のみを被覆する形で形成されている。 実施例の１つにおいては、絶縁体層１０７は、例えば、従来のフォトレジスト層 を形成した後真空状態または不活性雰囲気の中で、約２００℃〜３００℃の範囲 の温度でフォトレジストをベーキングするか、若しくは電子ビームを用いて安定 化処理することによって形成された硬化されたフォトレジストからなる。絶縁体 層１０７は、材料としてベーキングされたフォトレジストが用いられている場合 は、ベーキング処理の前若しくは後にパターニングされて、絶縁体層１０７の中 の、バイア（図示せず）を通して電気的接続をなし得るようにされ、かつ絶 縁体層１０７の不必要な領域、例えばインダクタのコア材料を含まない領域が除 去される。これは、インダクタのＱファクタを改善するために必要なことである 。 第１０ｈ図に示すように、コアの上側部分及び中央部分を形成するべく（コア の中央部分とは、インダクタの個々のコイルワイヤの間ではなくインダクタコイ ルの中央に位置する部分をいう）、コア材料の層１１０が、適当な方法、例えば コア材料の層１０５の形成に関連して前述したような方法によって形成される。 実施例の１つにおいて、コアが実施的に連続的に延在するコアである場合は、コ ア材料の層１１０はコア材料の層１０５と接触している。 第１０ｉ図に示すように、必要ならばデバイスの表面全体にパッシベーション が施される。これは、例えば酸化物、窒化物、またはパッシベーション層１１３ のようにフォトレジストを用いる従来の技術によって行われる。次に、従来のフ ォトリソグラフィ技術及びエッチング技術を用いて、パッシベーション材料の、 後に電気的接続手段を設ける部位を除去してパッシベーション層１１３のパター ニングが行われる。実施例の１つにおいては、フォトレジストがパッシベーショ ン層１１３として用いられる場合、フォトレジスト層のパターニングは、フォト レジスト層をより耐久性のあるものにするためのベーキング処理または電子ビー ム照射の前に行われる。 本発明の教えるところに従って、新規な薄膜インダクタを基板上に形成する。 必要ならば、この基板は、厚膜または薄膜の抵抗体、キャパシタ、またはこの双 方を有し、同様に、ダイオード、ショットキーダイオード、ツェナダイオード、 バイポーラトランジスタ、及びＭＯＳトランジスタのような半導体デバイスを備 える。このような実施例の１つにおいては、１又は２以上のキャパシタ及び／若 しくは抵抗体が形成される が、この実施例は、例えば、「集積化されたＲＣ回路網及びショットキーダイオ ードを備えた半導体デバイス（Semiconductor Device with Integrated RC Netw ork and Shottkey Diode）」という名称の米国特許出願第０８／０２５，６００ 号明細書に記載されている。この特許出願は、１９９３年３月３日にＲａｏ等の 名の下に出願され、本出願の譲受人でもあるカリフォルニアマイクロデバイス社 （California Micro Devices Corporation）に譲渡されたものである。キャパシ タ及び抵抗体を形成した後、パッドマスクを用いて結合パッドが開かれ、若しく はバイアで相互接続手段を形成し、キャパシタ及び／若しくは抵抗体との電気的 接続がなされ、同様に下層をなす半導体層の所望の部位との電気的接続がなされ る。次に、本発明に基づき、インダクタが形成され、基板上の他のデバイスとの 適当な電気的接続がなされる。必要ならば、第５図の断面図に関連して前に述べ たように、インダクタは抵抗体、キャパシタの上に都合良く形成される。別の実 施例では、インダクタが、抵抗体、キャパシタ、または能動半導体デバイスの上 層をなしていない領域（例えば、酸化層で覆われている領域）に形成され、これ によって浮遊キャパシタンスを最小化し、インダクタの性能を上げることができ る。更に別の実施例では、抵抗体、キャパシタを製造する工程において、既に形 成されたインダクタを損なうことがないという条件の下で、薄膜抵抗体及び薄膜 キャパシタの一方または双方を形成する前に、本発明に基づきインダクタを形成 することができる。更に、必要ならば、基板の表側に１又は２以上の半導体デバ イスを形成する一方、基板の裏側にインダクタ及び／若しくは薄膜抵抗体及びキ ャパシタを形成する形にすることもできる。 第１１図は、本発明の教えるところに従って形成されたインダクタ１１０２を 、ＣＭＯＳデバイスのような半導体構造体１１０１と共に示し た断面図である。当然ながら、ＣＭＯＳデバイス以外の半導体デバイス、即ちダ イオード、ＮチャネルまたはＰチャネルＭＯＳデバイス、バイポーラデバイス、 バイＣＭＯＳデバイス等を、本発明に従って形成されたインダクタと一体として 同じ基板上に形成することも可能であることは、当業者には理解されよう。本発 明の実施例の１つにおいては、本発明に従ってインダクタを形成するために必要 とされる工程の前に、半導体基板に半導体デバイスを形成する。必要ならば、１ 又は２以上の抵抗体及び／若しくはキャパシタを形成する工程も、半導体デバイ スを形成する工程の一部として、若しくは半導体デバイスを形成する工程に引き 続いて実施することができる。所望に応じて、さまざまな能動素子及び受動素子 の間の適当な相互接続手段が設けられる。必要ならば、インダクタを能動半導体 デバイスの上に形成して、基板上にデバイスが占める面積を最小化する。別の実 施例においては、インダクタを１又は２以上の抵抗体及び／若しくはキャパシタ デバイスの上に形成することができるが、更に別の実施例では、インダクタを基 板上のインダクタ専用の部位に形成して、インダクタと他の素子との容量結合を 最小化する。このような実施例の１つにおいて、インダクタは酸化物層の上に形 成される。更に、必要ならば、第１２図に示すように、インダクタ及び／若しく は薄膜抵抗体及びキャパシタ１２０２が半導体基板の裏面に形成される一方、１ 又は２以上の半導体デバイスは表側に形成される。 実施例の１つにおいては、半導体デバイス、半導体回路の製造工程が終了した 後に、インダクタ１１０２が形成される。しかし、半導体製造工程における温度 が低い場合は、インダクタの製造工程を、半導体デバイス、半導体回路の製造工 程の前にもってくることもできる。 実施例の１つにおいては、抵抗体／キャパシタ回路網の形成が終了した後に、 インダクタが形成される。抵抗体／キャパシタ回路網の形成工 程における温度が、形成されたインダクタの特性を破壊することのない程度の低 い温度である場合は、都合良く、抵抗体／キャパシタ回路網の形成過程の前にイ ンダクタが形成される。 本発明の別の実施例においては、第１３図に示すような多層式のインダクタコ イルが形成される。ここでは、上述の実施例と似たような製造工程が利用されて いるが、追加的な工程として、第１層のインダクタコイルの上層をなす、それと は絶縁された形で設けられたインダクタコイルを形成する過程が加えられる。必 要ならば、第１０ａ図〜第１０ｉ図に関連して前述したように、各層が、選択さ れた領域においてコア材料を有する形とすることが可能である。また、本発明の 教えるところに従って、当業者には理解されるように、このような多層式インダ クタコイルを、１又は２以上の薄膜抵抗体及びキャパシタ、及び半導体デバイス と一体として形成することもたやすいことである。 本明細書において言及された全ての刊行物及び特許出願の明細書については、 それらが本明細書と一体とされているがごとく、本明細書と共に参照されたい。 ここに、本発明については完全に記述された。請求の範囲に記載の本発明の精 神及び範囲を逸脱することなく、本発明につき、さまざまな変更及び修正が可能 であることは、当業者には理解されよう。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 27/00 ３０１ 4230−5Ｅ Ｈ０１Ｆ 15/00 Ｄ 【要約の続き】 他にも、約１００ＭＨｚより低い周波数におけるインダ クタの性能を改善するべく、強磁性体材料の磁気コアを 用いる実施例もある。

Claims (1)

  1. 【特許請求の範囲】 １．第１表面及び第２表面を有する基板を利用する過程と、 前記基板の前記第１表面の上に第１導電体層を形成する過程と、 前記第１導電体層の上にパターニングされた誘電体層を形成する過程と、 所望のインダクタンス値を有し、前記第１導電体層と接続しているインダクタ となるパターンにパターニングされた薄膜導電体を、前記パターニングされた誘 電体層の上に形成する過程とを有することを特徴とする電子デバイスの製造方法 。 ２．前記基板が導電体または半導体材料を有することを特徴とし、 前記第１導電体層を前記基板から絶縁するべく、前記基板の前記第１表面上に 絶縁体層を形成する過程を更に有することを特徴とする請求項１に記載の方法。 ３．前記基板が、シリコン、Ａｌ2Ｏ3−ＴｉＣ、または導電性強磁性体材料を含 むことを特徴とする請求項２に記載の方法。 ４．前記第１導電体層及び薄膜導電体の一方若しくは双方と前記基板との間の電 気的接続をなすべく、前記絶縁体層の中にバイアを形成する過程をさらに有する ことを特徴とする請求項２に記載の方法。 ５．前記基板が絶縁体基板を含むことを特徴とする請求項１に記載の方法。 ６．前記基板が半導体材料を含むことを特徴とし、 前記半導体の基板において１又は２以上の半導体デバイスを形成する過程を更 に有することを特徴とする請求項２に記載の方法。 ７．前記インダクタが前記１又は２以上の半導体デバイスに隣接して形成される ことを特徴とする請求項６に記載の方法。 ８．前記インダクタが、前記１又は２以上の半導体デバイスの上に形成 されることを特徴とする請求項６に記載の方法。 ９．前記半導体デバイスが、前記基板の前記第２表面上に形成されることを特徴 とする請求項６に記載の方法。 １０．薄膜抵抗体及び薄膜キャパシタからなる素子群から選択された１または２ 以上の素子を、前記基板上に形成する過程を更に有することを特徴とする請求項 １に記載の方法。 １１．前記インダクタが、１又は２以上の前記薄膜抵抗体及び薄膜キャパシタの 上に形成されることを特徴とする請求項１０に記載の方法。 １２．前記インダクタが、１又は２以上の前記薄膜抵抗体及び薄膜キャパシタに 隣接して形成されることを特徴とする請求項１０に記載の方法。 １３．前記基板が、１又は２以上の半導体デバイスを備える半導体材料を含み、 かつ前記１又は２以上の半導体デバイスの少なくとも１つの上に、前記１又は２ 以上のインダクタ、抵抗体、及びキャパシタが形成されることを特徴とする請求 項１０に記載の方法。 １４．前記インダクタの少なくとも一方の側にコア材料を形成する過程を更に有 することを特徴とする請求項１に記載の方法。 １５．前記インダクタの上側及び下側の双方にコア材料を形成する過程をさらに 有することを特徴とする請求項１に記載の方法。 １６．前記コア材料が鉄、ＮｉＦｅ、サンダストまたは強磁性体材料を含むこと を特徴とする請求項１４に記載の方法。 １７．前記コア材料が鉄、ＮｉＦｅ、サンダスト、または強磁性体材料を含むこ とを特徴とする請求項１５に記載の方法。 １８．前記パターニングされた薄膜導電体を形成するために一組のスタッドを形 成する過程であって、前記パターニングされた薄膜導電体が前記スタッドによっ て支持され、かつ前記スタッドの間において、下層をなす層と隔てられるように スタッドを形成する、該過程を更に有するこ とを特徴とする請求項１に記載の方法。 １９．前記薄膜導電体層を前記スタッドに取り付けるべく、前記薄膜導電体層上 にクランプ層を形成する過程をさらに有することを特徴とする請求項１８に記載 の方法。 ２０．デバイスの表面上にパッシベーション層を形成する過程をさらに有するこ とを特徴とする請求項１９に記載の方法。 ２１．前記薄膜導電体をフォトレジストでパッシベーション処理する過程を更に 有することを特徴とする請求項１８に記載の方法。 ２２．前記第１導電体層が、１又は２以上の抵抗体デバイスとして役目を果たす 抵抗性層を含むことを特徴とする請求項１に記載の方法。 ２３．前記第１導電体層が、アルミニウム、銅、銀、金、多結晶シリコン、及び そららの合金からなる材料のグループから選択された材料を含むことを特徴とす る請求項１に記載の方法。 ２４．第１極板としての役目を果たす前記基板と、第２極板としての役目を果た す前記第１導電体層とを有するキャパシタを形成する過程を更に有することを特 徴とする請求項１に記載の方法。 ２５．前記第１導電体層が、１又は２以上の電気的相互接続手段を形成するべく パターニングされることを特徴とする請求項１に記載の方法。 ２６．前記第１導電体層もキャパシタの極板の一枚としての役目を果たすことを 特徴とする請求項２５に記載の方法。 ２７．前記第１導電体層が、ＴａＮ、ニクロム、及び多結晶シリコンからなる材 料のグループから選択された抵抗性材料を含むことを特徴とする請求項１に記載 の方法。 ２８．前記基板が、ガラス、水晶、若しくはセラミック材料を含むことを特徴と する請求項５に記載の方法。 ２９．前記第１導電体層の上にパターニングされた誘電体層を形成する 前記過程、及び、パターニングされた薄膜導電体を形成する前記過程の前に、前 記１又は２以上の半導体デバイスを形成する前記過程が実施されることを特徴と し、 前記第１導電体層の上にパターニングされた誘電体層を形成する前記過程、及 び、パターニングされた薄膜導電体を形成する前記過程が、前記半導体デバイス を損なうことを防止するべく、十分低い温度の下で実施されることを特徴とする 請求項６に記載の方法。 ３０．薄膜抵抗体及びキャパシタからなるグループから選択された１または２以 上のデバイスを前記基板上に形成する過程をさらに有することを特徴とする請求 項６に記載の方法。 ３１．前記インダクタが、１又は２以上の前記薄膜抵抗体及びキャパシタの上に 形成されることを特徴とする請求項３０に記載の方法。 ３２．前記インダクタが、１又は２以上の前記薄膜抵抗体及びキャパシタに隣接 して形成されることを特徴とする請求項３０に記載の方法。 ３３．前記基板が、半導体材料を含み、かつ前記１又は２以上のインダクタ、抵 抗体、及びキャパシタが前記半導体デバイスの上に形成されることを特徴とする 請求項３０に記載の方法。 ３４．前記第１導電体層が、１又は２以上の電気的相互接続手段を形成するべく パターニングされることを特徴とする請求項３０に記載の方法。 ３５．前記第１導電体層が、１又は２以上の電気的相互接続手段を形成するべく パターニングされることを特徴とする請求項１０に記載の方法。 ３６．前記第１導電体層が、１又は２以上の電気的接続手段を形成すべくパター ニングされることを特徴とする請求項１３に記載の方法。 ３７．基板を利用した電子デバイスの製造方法であって、 前記基板上にパターニングされた第１導電体層を形成する過程と、 前記パターニングされた第１導電体層上の電気的接続をなすための領 域が露出されるように、パターニングされた第１誘電体層を形成する過程と、 インダクタコイルを形成するようなパターンにパターニングされた第２導電体 層を、前記パターニングされた第１誘電体層の上に形成する過程とを有すること を特徴とする電子デバイスの製造方法。 ３８．前記基板が半導体若しくは導電体材料を含むことを特徴とし、 前記基板と前記第１導電体層との間にベース誘電体層を形成する追加的な過程 を更に有することを特徴とする請求項３７に記載の方法。 ３９．前記ベース誘電体層を形成する前記過程が、前記基板上の、電気的接続接 続手段が後に設けられる部分を露出するようなパターンの前記ベース誘電体層を 形成する過程を含むことを特徴とする請求項３８に記載の方法。 ４０．前記基板が、ガラス、水晶、Ａｌ2Ｏ3／ＴｉＣ、若しくはセラミック材料 を含むことを特徴とする請求項３７に記載の方法。 ４１．前記基板が、導電性強磁性体材料若しくは半導体材料を含むことを特徴と する請求項３８に記載の方法。 ４２．前記基板がシリコンを含むことを特徴とする請求項４１に記載の方法。 ４３．前記ベース誘電体層が、約１０，０００Åの厚みの二酸化シリコンを含む ことを特徴とする請求項３８に記載の方法。 ４４．前記第１導電体層が、アルミニウム、銅、銀、金、多結晶シリコン、若し くはこれらの合金を含むことを特徴とする請求項３７に記載の方法。 ４５．前記第１導電体層が、約５，０００Åの厚みに形成されることを特徴とす る請求項４４に記載の方法。 ４６．前記第１誘電体層が、二酸化シリコン及び窒化シリコンからなる 材料のグループから選択された１又は２以上の材料を含み、２，０００〜１０， ０００Åの範囲の厚みを有するように形成されることを特徴とする請求項３７に 記載の方法。 ４７．前記第１誘電体層が、二酸化シリコン及び窒化シリコンからなる材料のグ ループから選択された１又は２以上の材料を含み、２，０００〜１０，０００Å の範囲の厚みを有するように形成されることを特徴とする請求項３８に記載の方 法。 ４８．前記ベース誘電体層が、ベーキングされたフォトレジストの層を含むこと を特徴とする請求項３８に記載の方法。 ４９．前記ベーキングされたフォトレジストの層が、約１〜５μｍの範囲の厚み に形成されることを特徴とする請求項４８に記載の方法。 ５０．前記ベース誘電体層を形成する前記過程が、 前記デバイスの上側表面上にフォトレジスト材料の層を設ける過程と、 前記フォトレジスト材料の層を安定化処理する過程とを有することを特徴とす る請求項３８に記載の方法。 ５１．前記安定化処理する過程が、前記フォトレジストのベーキングを行う過程 を含むことを特徴とする請求項５０に記載の方法。 ５２．前記ベーキングを行う過程が、真空状態若しくは不活性雰囲気の中で、約 ６〜１２時間、約２００〜３００℃の範囲でベーキングを行う過程を含むことを 特徴とする請求項５１に記載の方法。 ５３．前記安定化処理を行う過程が、前記フォトレジストを重合化する過程を含 むことを特徴とする請求項５０に記載の方法。 ５４．前記重合化する過程が、電子ビームを利用して実施されることを特徴とす る請求項５３に記載の方法。 ５５．前記第２導電体層が、アルミニウム、銅、銀、金、若しくはこれらの合金 を含むことを特徴とする請求項３７に記載の方法。 ５６．金属配線パターンとなる前記パターニングされた第２導電体層を形成する 過程が、 後に形成される第２導電体層の所望のパターンに近似したパターンの導電体の シード層を、前記デバイスの表面上に形成する過程と、 前記シード層上の後に前記インダクタコイルが形成される部分を露出するよう なパターンのマスキング材料の層を、前記デバイスの表面上に形成する過程と、 前記シード層の前記露出した部分に、追加的な金属材料を電気めっきする過程 と、 前記マスキング材料の層を除去する過程と、 前記シード層の、前記追加的な金属材料で被覆されていない部分を除去する過 程とを有することを特徴とする請求項３７に記載の方法。 ５７．前記シード層が、ＴｉＷ、Ｃｕ、Ｐｄ、Ｔｉ、Ｎｉ、Ｃｒ、Ａｇ、Ａｕ、 ＮｉＦｅ、若しくはこれらの合金を含むことを特徴とする請求項５６に記載の方 法。 ５８．前記シード層が、約２００Åの厚みに形成されたＴｉＷの第１層と、約１ ，０００Åの厚みに形成された銅の第２層とを含むことを特徴とする請求項５７ に記載の方法。 ５９．前記追加的金属材料が、銅、銀、若しくは金、若しくはこれらの合金を含 むことを特徴とする請求項５６に記載の方法。 ６０．前記追加的金属材料が、約３〜１０μｍの範囲の厚みに形成されることを 特徴とする請求項５６に記載の方法。 ６１．前記インダクタコイルを形成する前記過程が、 金属配線層を形成する過程と、 前記金属配線層の、前記インダクタコイルを形成することになる部分を保護す るような所望のパターンにマスクを形成する過程と、 前記金属配線層の露出された部分を除去する過程とを有することを特徴とする 請求項３７に記載の方法。 ６２．前記デバイスの表面上にパッシベーション層を形成する過程を更に有する ことを特徴とする請求項３７に記載の方法。 ６３．前記パッシベーション層を形成する前記過程が、フォトレジスト層を形成 する過程を含むことを特徴とする請求項６２に記載の方法。 ６４．前記フォトレジスト層を形成する前記過程が、約１〜５μｍの範囲の厚み にフォトレジスト層を形成する過程を含むことを特徴とする請求項６３に記載の 方法。 ６５．前記フォトレジスト層を安定化処理する過程を更に有することを特徴とす る請求項６３に記載の方法。 ６６．前記フォトレジスト層を安定化処理する前記過程が、前記フォトレジスト のベーキングを行う過程を含むことを特徴とするう請求項６５に記載の方法。 ６７．前記フォトレジスト層のベーキングを行う過程が、真空状態若しくは不活 性雰囲気の中で、約６〜１２時間、約２００〜３００℃の範囲でベーキングする 過程を含むことを特徴とする請求項６６に記載の方法。 ６８．前記安定化処理をする過程が、前記フォトレジストを重合化する過程を含 むことを特徴とする請求項６５に記載の方法。 ６９．前記重合化処理をする過程が、電子ビームを利用して実施されることを特 徴とする請求項６８に記載の方法。 ７０．前記第２導電体層を形成する前記過程が、 前記第１誘電体層上の、支持スタッドが後に形成される領域に、第２誘電体層 を形成する過程と、 前記第２誘電体層に関して選択的にエッチングすることが可能な第３誘電体層 を形成する過程と、 前記支持スタッドの上から前記第３誘電体層を除去する過程と、 インダクタコイルを画定するパターンにパターニングされた導電体層を、前記 第２誘電体層及び第３誘電体層の上に形成する過程と、 前記インダクタコイルの下の前記第３誘電体層の少なくとも一部を除去する過 程とを有することを特徴とする請求項３７に記載の方法。 ７１．前記第２誘電体層が、耐久性の高いフォトレジストを含み、前記第３誘電 体層が、前記第２誘電体層よりも耐久性の小さいフォトレジスト層を含むことを 特徴とする請求項７０に記載の方法。 ７２．前記第２誘電体層が、酸化物、窒化物、及びＡｌ2Ｏ3からなる材料のグル ープから選択された材料を含むことを特徴とする請求項７０に記載の方法。 ７３．前記第３誘電体層が、フォトレジストを含むことを特徴とする請求項７２ に記載の方法。 ７４．前記第３誘電体層が、酸化物、窒化物、及びＡｌ2Ｏ3からなる材料のグル ープから選択した材料であって、かつ前記第２誘電体層の材料とは異なる材料を 含むことを特徴とする請求項７２に記載の方法。 ７５．前記第２誘電体層が、約３〜１０μｍの範囲の厚みに形成されることを特 徴とする請求項７２に記載の方法。 ７６．前記第３誘電体層が、約２〜１０μｍの範囲の厚みに形成されることを特 徴とする請求項７２に記載の方法。 ７７．前記第３誘電体層を形成する過程が、 前記デバイスの上側表面上にフォトレジスト層を形成する過程と、 前記フォトレジスト層を安定化処理する過程とを有することを特徴とする請求 項７２に記載の方法。 ７８．前記安定化処理を行う過程が、前記フォトレジストのベーキングを行う過 程を含むことを特徴とする請求項７７に記載の方法。 ７９．前記ベーキングを行う過程が、真空状態若しくは不活性雰囲気の中で、約 ３０分間、約１００℃の温度でベーキングを行う過程を含むことを特徴とする請 求項７８に記載の方法。 ８０．前記パターニングされた導電体層を形成する前記過程が、 後に形成される第２導電体層の所望のパターンに近似したパターンの導電体の シード層を、前記デバイスの表面上に形成する過程と、 前記シード層上の後に前記インダクタコイルが形成される部分を露出するよう なパターンのマスキング材料の層を、前記デバイスの表面上に形成する過程と、 前記シード層の前記露出した部分に、追加的な金属材料を電気めっきする過程 と、 前記マスキング材料の層を除去する過程と、 前記シード層の、前記追加的な金属材料で被覆されていない部分を除去する過 程とを有することを特徴とする請求項７０に記載の方法。 ８１．前記シード層が、ＴｉＷ、Ｃｕ、Ｐｄ、Ｔｉ、Ｎｉ、Ｃｒ、Ａｇ、Ａｕ、 ＮｉＦｅ、若しくはこれらの合金を含むことを特徴とする請求項８０に記載の方 法。 ８２．前記シード層が、約２００Åの厚みに形成されたＴｉＷの第１層と、約１ ，０００Åの厚みに形成された銅の第２層とを含むことを特徴とする請求項８０ に記載の方法。 ８３．前記追加的金属材料が、銅、銀、若しくは金、若しくはこれらの合金を含 むことを特徴とする請求項８０に記載の方法。 ８４．前記追加的金属材料が、約３〜１０μｍの範囲の厚みに形成されることを 特徴とする請求項８０に記載の方法。 ８５．前記パターニングされた導電体層を形成する前記過程が、 金属配線層を形成する過程と、 前記金属配線層の、前記インダクタコイルが後に形成される部分を保護するよ うな所望のパターンのマスクを形成する過程と、 前記金属配線層の露出された部分を除去する過程とを有することを特徴とする 請求項８０に記載の方法。 ８６．前記インダクタコイルの少なくとも一部の上に、クランプ層を形成する過 程を更に有することを特徴とする請求項８０に記載の方法。 ８７．前記クランプ層を形成する前記過程が、酸化物、窒化物、及びフォトレジ ストからなる材料のグループから選択された材料の層を形成する過程を含むこと を特徴とする請求項８６に記載の方法。 ８８．前記クランプ層を形成する前記過程が、前記第３誘電体層を除去する前記 過程の後に実施されることを特徴とする請求項８６に記載の方法。 ８９．前記クランプ層を形成する前記過程が、前記第３誘電体層を除去する前記 過程の前に実施されることを特徴とする請求項８６に記載の方法。 ９０．パッシベーション層を形成する過程を更に有することを特徴とする請求項 ８５に記載の方法。 ９１．パッシベーション層を形成する過程を更に有することを特徴とする請求項 ８６に記載の方法。 ９２．インダクタコイルとしての役目を果たす前記金属配線層を形成する前記過 程が、電気的接続手段としての役目を果たす前記金属配線層の一部も形成するこ とを特徴とする請求項８５に記載の方法。 ９３．前記電気的相互接続手段の少なくとも一部が支持スタッド上に形成される ことを特徴とする請求項９２に記載の方法。 ９４．前記第２導電体層を形成する前記過程が、 所望のパターンに、所望の透磁率のコア材料層を形成する過程と、 前記コア材料層の上に第１絶縁体層を形成する過程と、 １又は２以上のインダクタコイルを画定するパターンに、第２導電体層を形成 する過程とを含むことを特徴とする請求項３７に記載の方法。 ９５．前記第２導電体層の上に第２絶縁体層を形成する過程と、 前記第２絶縁体層の上に、所望の透磁率の第２コア材料層を形成する過程とを 更に有することを特徴とする請求項９４に記載の方法。 ９６．前記第３誘電体層が、前記スタッドに関連して選択的にエッチングされ得 る材料を含むことを特徴とする請求項７０に記載の方法。 ９７．前記基板が、強磁性体材料を含むことを特徴とする請求項３７に記載の方 法。 ９８．前記インダクタコイルに近接する形で、１又は２以上の強磁性体コア材料 の層を形成する過程を更に有することを特徴とする請求項３７に記載の方法。 ９９．前記１又は２以上の強磁性体コア材料の層が、前記インダクタコイルの下 に配置され、かつそれから絶縁された強磁性体材料の層を含むことを特徴とする 請求項９８に記載の方法。 １００．前記１又は２以上の強磁性体コア材料の層が、前記インダクタコイルの 上に配置され、かつそれから絶縁された強磁性体材料の層を含むことを特徴とす る請求項９８に記載の方法。 １０１．前記強磁性体コア材料の層が、Ｎｉ／Ｆｅ、サンダスト、鉄、若しくは フェライトを含むことを特徴とする請求項９８に記載の方法。 １０２．前記１又は２以上の強磁性体コア材料の層が、Ｎｉ／Ｆｅであって、Ｆ ｅの重量比が約２０〜６０％の範囲内にあるようなものを含むことを特徴とする 請求項９８に記載の方法。 １０３．前記１又は２以上の強磁性体コア材料の層を形成する前記過程が、蒸着 若しくはスパッタリングによって実施されることを特徴とする 請求項９８に記載の方法。 １０４．前記１又は２以上の強磁性体コア材料の層を形成する前記過程が、 所望のパターンにシード層を形成する過程と、 前記シード層の上に前記強磁性体材料を電気めっきする過程とを有することを 特徴とする請求項９８に記載の方法。 １０５．前記シード層が、Ｎｉ／Ｆｅから形成されることを特徴とする請求項１ ０４に記載の方法。 １０６．前記シード層が、約１，０００Åの厚みに形成されることを特徴とする 請求項１０４に記載の方法。 １０７．各前記強磁性体コア材料の層が、約１〜５μｍの範囲の厚みに形成され ることを特徴とする請求項１０４に記載の方法。
JP7506959A 1993-08-16 1994-07-20 薄膜インダクタ、インダクタ回路網、及び他の受動素子、能動素子を集積化したデバイスの製造方法、及び製造されたデバイス Ceased JPH09504909A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/107,246 1993-08-16
US08/107,246 US5370766A (en) 1993-08-16 1993-08-16 Methods for fabrication of thin film inductors, inductor networks and integration with other passive and active devices
PCT/US1994/008177 WO1995005678A1 (en) 1993-08-16 1994-07-20 Methods for fabrication of thin film inductors, inductor networks and integration with other passive and active devices, and the resultant devices

Publications (1)

Publication Number Publication Date
JPH09504909A true JPH09504909A (ja) 1997-05-13

Family

ID=22315643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7506959A Ceased JPH09504909A (ja) 1993-08-16 1994-07-20 薄膜インダクタ、インダクタ回路網、及び他の受動素子、能動素子を集積化したデバイスの製造方法、及び製造されたデバイス

Country Status (3)

Country Link
US (3) US5370766A (ja)
JP (1) JPH09504909A (ja)
WO (1) WO1995005678A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005110237A (ja) * 2003-09-12 2005-04-21 Koa Corp Ｌｒ複合部品およびその製造方法
JP2006157738A (ja) * 2004-11-30 2006-06-15 Fujitsu Media Device Kk 電子部品及びその製造方法
JP2014003289A (ja) * 2012-06-14 2014-01-09 Samsung Electro-Mechanics Co Ltd 高周波インダクタの製造方法
US8698697B2 (en) 2007-06-12 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5633663B1 (ja) * 2013-01-23 2014-12-03 株式会社村田製作所 薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法
KR101598203B1 (ko) * 2014-11-20 2016-02-26 광운대학교 산학협력단 Rf 집적 회로

Families Citing this family (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5626789A (en) * 1991-09-11 1997-05-06 American Research Corp. Of Virginia Ferrimagnetic core materials for megahertz frequency high flux density transformers and inductors
US5500552A (en) * 1993-07-26 1996-03-19 T.I.F. Co., Ltd. LC element, semiconductor device and LC element manufacturing method
US5466614A (en) * 1993-09-20 1995-11-14 At&T Global Information Solutions Company Structure and method for remotely measuring process data
FR2716996B1 (fr) 1994-03-07 1996-04-05 Commissariat Energie Atomique Tête magnétique verticale et son procédé de réalisation.
US5683928A (en) * 1994-12-05 1997-11-04 General Electric Company Method for fabricating a thin film resistor
US5576925A (en) * 1994-12-27 1996-11-19 General Electric Company Flexible multilayer thin film capacitors
US5742091A (en) * 1995-07-12 1998-04-21 National Semiconductor Corporation Semiconductor device having a passive device formed over one or more deep trenches
US5652460A (en) * 1995-10-06 1997-07-29 California Micro Devices Corporation Integrated resistor networks having reduced cross talk
US5614757A (en) * 1995-10-26 1997-03-25 Dale Electronics, Inc. Monolithic multilayer chip inductor having a no-connect terminal
US5706163A (en) * 1995-11-28 1998-01-06 California Micro Devices Corporation ESD-protected thin film capacitor structures
US5760662A (en) * 1996-02-28 1998-06-02 California Micro Devices Corporation Methods and apparatus for improving frequency response of integrated RC filters with additional ground pins
US6008713A (en) * 1996-02-29 1999-12-28 Texas Instruments Incorporated Monolithic inductor
US5889462A (en) * 1996-04-08 1999-03-30 Bourns, Inc. Multilayer thick film surge resistor network
US6492705B1 (en) * 1996-06-04 2002-12-10 Intersil Corporation Integrated circuit air bridge structures and methods of fabricating same
US5717552A (en) * 1996-09-10 1998-02-10 Ampex Corporation Magnetic core with field confinement structure
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
US5736749A (en) * 1996-11-19 1998-04-07 Lucent Technologies Inc. Integrated circuit device with inductor incorporated therein
KR100243658B1 (ko) * 1996-12-06 2000-02-01 정선종 기판 변환기술을 이용한 인덕터 소자 및 그 제조 방법
TW375744B (en) * 1996-12-10 1999-12-01 Heraeus Electro Nite Int Resistor having at least two coupled contact springs arranged on a ceramic base and process for the same
US5844299A (en) * 1997-01-31 1998-12-01 National Semiconductor Corporation Integrated inductor
GB9706154D0 (en) * 1997-03-25 1997-05-14 Philips Electronics Nv Circuit simulator
US5886959A (en) * 1997-04-18 1999-03-23 Read-Rite Corporation Thin-film electro-magnetic coil design for use in a flying magneto-optical head
US5903525A (en) * 1997-04-18 1999-05-11 Read-Rite Corporation Coil for use with magneto-optical head
US6040226A (en) * 1997-05-27 2000-03-21 General Electric Company Method for fabricating a thin film inductor
US6440750B1 (en) 1997-06-10 2002-08-27 Agere Systems Guardian Corporation Method of making integrated circuit having a micromagnetic device
US6136686A (en) * 1997-07-18 2000-10-24 International Business Machines Corporation Fabrication of interconnects with two different thicknesses
US6194248B1 (en) * 1997-09-02 2001-02-27 Murata Manufacturing Co., Ltd. Chip electronic part
US6326314B1 (en) 1997-09-18 2001-12-04 National Semiconductor Corporation Integrated inductor with filled etch
US5945902A (en) * 1997-09-22 1999-08-31 Zefv Lipkes Core and coil structure and method of making the same
US6342681B1 (en) 1997-10-15 2002-01-29 Avx Corporation Surface mount coupler device
EP0915513A1 (en) * 1997-10-23 1999-05-12 STMicroelectronics S.r.l. High quality factor, integrated inductor and production method thereof
US6013939A (en) * 1997-10-31 2000-01-11 National Scientific Corp. Monolithic inductor with magnetic flux lines guided away from substrate
US5978319A (en) * 1997-11-06 1999-11-02 Read-Rite Corporation Thin electro-magnetic coil assembly for attachment to a slider
US6169320B1 (en) * 1998-01-22 2001-01-02 Raytheon Company Spiral-shaped inductor structure for monolithic microwave integrated circuits having air gaps in underlying pedestal
US5966628A (en) * 1998-02-13 1999-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Process design for wafer edge in vlsi
TW385544B (en) * 1998-03-02 2000-03-21 Samsung Electronics Co Ltd Apparatus for manufacturing semiconductor device, and method of manufacturing capacitor of semiconductor device thereby
US6324048B1 (en) 1998-03-04 2001-11-27 Avx Corporation Ultra-small capacitor array
JP3942264B2 (ja) 1998-03-11 2007-07-11 富士通株式会社 半導体基板上に形成されるインダクタンス素子
US6008102A (en) * 1998-04-09 1999-12-28 Motorola, Inc. Method of forming a three-dimensional integrated inductor
DE19821726C1 (de) * 1998-05-14 1999-09-09 Texas Instruments Deutschland Ingegrierte CMOS-Schaltung für die Verwendung bei hohen Frequenzen
FR2780202A1 (fr) * 1998-06-23 1999-12-24 St Microelectronics Sa Circuit integre a niveau de metallisation d'epaisseur variable
KR100480749B1 (ko) * 1998-07-07 2005-09-30 삼성전자주식회사 차동 솔레노이드형 자계검출소자 및 그 제조방법
KR100468833B1 (ko) * 1998-07-28 2005-03-16 삼성전자주식회사 차동스파이어럴형자계검출소자및이를채용한자계검출모듈
US6348393B1 (en) * 1998-08-26 2002-02-19 Agere Systems Guardian Corp. Capacitor in an integrated circuit and a method of manufacturing an integrated circuit
US6249039B1 (en) 1998-09-10 2001-06-19 Bourns, Inc. Integrated inductive components and method of fabricating such components
KR100319743B1 (ko) * 1998-11-24 2002-05-09 오길록 기생 캐패시턴스 및 자장의 간섭을 감소시킬 수 있는 집적소자및 그 제조 방법
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8421158B2 (en) 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6869870B2 (en) 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6529720B1 (en) 1998-12-29 2003-03-04 Koninklijke Philips Electronics N.V. Integrated circuit of inductive elements
US6103134A (en) * 1998-12-31 2000-08-15 Motorola, Inc. Circuit board features with reduced parasitic capacitance and method therefor
US6566731B2 (en) 1999-02-26 2003-05-20 Micron Technology, Inc. Open pattern inductor
FR2790328B1 (fr) * 1999-02-26 2001-04-20 Memscap Composant inductif, transformateur integre, notamment destines a etre incorpores dans un circuit radiofrequence,et circuit integre associe avec un tel composant inductif ou transformateur integre
US6285542B1 (en) 1999-04-16 2001-09-04 Avx Corporation Ultra-small resistor-capacitor thin film network for inverted mounting to a surface
KR20010071544A (ko) * 1999-04-23 2001-07-28 롤페스 요하네스 게라투스 알베르투스 연성 페라이트 재료로 이루어진 보디를 포함하는 50㎒보다큰 동작 주파수를 갖는 반도체 장치
US6255714B1 (en) * 1999-06-22 2001-07-03 Agere Systems Guardian Corporation Integrated circuit having a micromagnetic device including a ferromagnetic core and method of manufacture therefor
US6133079A (en) * 1999-07-22 2000-10-17 Chartered Semiconductor Manufacturing Ltd. Method for reducing substrate capacitive coupling of a thin film inductor by reverse P/N junctions
US6278352B1 (en) 1999-07-26 2001-08-21 Taiwan Semiconductor Manufacturing Company High efficiency thin film inductor
KR100328710B1 (ko) 1999-08-23 2002-03-20 박종섭 인덕터 및 그의 제조방법
DE19940560C2 (de) * 1999-08-26 2001-09-13 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterchips mit nach dem Siliziumprozess einstellbarer elektrischer Eigenschaft
US6140197A (en) * 1999-08-30 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Method of making spiral-type RF inductors having a high quality factor (Q)
US6335229B1 (en) 1999-10-13 2002-01-01 International Business Machines Corporation Inductive fuse for semiconductor device
US6404615B1 (en) 2000-02-16 2002-06-11 Intarsia Corporation Thin film capacitors
JP4398056B2 (ja) * 2000-04-04 2010-01-13 Ｎｅｃトーキン株式会社 樹脂モールド体
US6719394B2 (en) * 2000-04-14 2004-04-13 Canon Kabushiki Kaisha Semiconductor device, ink tank provided with such semiconductor device, ink jet cartridge, ink jet recording apparatus, method for manufacturing such semiconductor device, and communication system, method for controlling pressure, memory element, security system of ink jet recording apparatus
US6495019B1 (en) * 2000-04-19 2002-12-17 Agere Systems Inc. Device comprising micromagnetic components for power applications and process for forming device
JP3567142B2 (ja) 2000-05-25 2004-09-22 シャープ株式会社 金属配線およびそれを用いたアクティブマトリクス基板
TW498602B (en) * 2000-05-30 2002-08-11 Alps Electric Co Ltd Circuit unit
TW531806B (en) 2000-10-04 2003-05-11 Infineon Technologies Ag Method for fabricating a micorelectronic circuit having at least one monolithically integrated coil and micorelectonic circuit having at least one monolithically integrated coil
US6486530B1 (en) 2000-10-16 2002-11-26 Intarsia Corporation Integration of anodized metal capacitors and high temperature deposition capacitors
US6714113B1 (en) 2000-11-14 2004-03-30 International Business Machines Corporation Inductor for integrated circuits
US6667217B1 (en) * 2001-03-01 2003-12-23 Taiwan Semiconductor Manufacturing Company Method of fabricating a damascene copper inductor structure using a sub-0.18 um CMOS process
US6362012B1 (en) * 2001-03-05 2002-03-26 Taiwan Semiconductor Manufacturing Company Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications
US6534374B2 (en) 2001-06-07 2003-03-18 Institute Of Microelectronics Single damascene method for RF IC passive component integration in copper interconnect process
US7102647B2 (en) * 2001-06-26 2006-09-05 Microsoft Corporation Interactive horizon mapping
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
KR100400234B1 (ko) * 2001-11-15 2003-10-01 삼성전자주식회사 송수신용 수동소자와 그 집적모듈
US6700472B2 (en) 2001-12-11 2004-03-02 Intersil Americas Inc. Magnetic thin film inductors
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
KR100870697B1 (ko) * 2002-03-07 2008-11-27 엘지디스플레이 주식회사 저저항 구리배선 형성방법
KR100464093B1 (ko) * 2002-03-13 2005-01-03 삼성전기주식회사 인쇄회로기판에 집적된 자계검출소자 및 그 제조방법
KR100464098B1 (ko) * 2002-03-14 2005-01-03 삼성전기주식회사 인쇄회로기판에 집적된 자계검출소자 및 그 제조방법
US7117583B2 (en) 2002-03-18 2006-10-10 International Business Machines Corporation Method and apparatus using a pre-patterned seed layer for providing an aligned coil for an inductive head structure
US6608362B1 (en) 2002-08-20 2003-08-19 Chartered Semiconductor Manufacturing Ltd. Method and device for reducing capacitive and magnetic effects from a substrate by using a schottky diode under passive components
US6859129B2 (en) * 2002-08-20 2005-02-22 Asia Pacific Microsystems Three-dimensional integrated adjustable inductor, its module and fabrication method of the same
TW575932B (en) * 2002-12-17 2004-02-11 Ind Tech Res Inst Structure and method for testing etching rate
US7046420B1 (en) * 2003-02-28 2006-05-16 Silicon Light Machines Corporation MEM micro-structures and methods of making the same
US6887776B2 (en) * 2003-04-11 2005-05-03 Applied Materials, Inc. Methods to form metal lines using selective electrochemical deposition
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
EP1494167A1 (en) * 2003-07-04 2005-01-05 Koninklijke Philips Electronics N.V. Flexible semiconductor device and identification label
US6896173B2 (en) * 2003-07-21 2005-05-24 Via Technologies, Inc. Method of fabricating circuit substrate
US6956716B2 (en) * 2003-07-30 2005-10-18 Hitachi Global Storage Technologies Netherlands, B.V. Magnetic head having multilayer heater for thermally assisted write head and method of fabrication thereof
US7075167B2 (en) * 2003-08-22 2006-07-11 Agere Systems Inc. Spiral inductor formed in a semiconductor substrate
US7272883B2 (en) * 2003-08-29 2007-09-25 Hitachi Global Storage Technologies Netherlands B.V. Methods of forming an electrical connection in a magnetic head using a damascene process
US7170181B2 (en) * 2003-11-19 2007-01-30 International Business Machines Corporation Optimum padset for wire bonding RF technologies with high-Q inductors
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US20050251234A1 (en) 2004-05-07 2005-11-10 John Kanzius Systems and methods for RF-induced hyperthermia using biological cells and nanoparticles as RF enhancer carriers
US7791440B2 (en) * 2004-06-09 2010-09-07 Agency For Science, Technology And Research Microfabricated system for magnetic field generation and focusing
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7462317B2 (en) * 2004-11-10 2008-12-09 Enpirion, Inc. Method of manufacturing an encapsulated package for a magnetic device
US7426780B2 (en) 2004-11-10 2008-09-23 Enpirion, Inc. Method of manufacturing a power module
US7619296B2 (en) * 2005-02-03 2009-11-17 Nec Electronics Corporation Circuit board and semiconductor device
US20060217102A1 (en) * 2005-03-22 2006-09-28 Yinon Degani Cellular/Wi-Fi combination devices
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
TWI330863B (en) 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
TWI320219B (en) 2005-07-22 2010-02-01 Method for forming a double embossing structure
JP4707056B2 (ja) 2005-08-31 2011-06-22 富士通株式会社 集積型電子部品および集積型電子部品製造方法
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US7688172B2 (en) 2005-10-05 2010-03-30 Enpirion, Inc. Magnetic device having a conductive clip
US8139362B2 (en) 2005-10-05 2012-03-20 Enpirion, Inc. Power module with a magnetic device having a conductive clip
US8701272B2 (en) 2005-10-05 2014-04-22 Enpirion, Inc. Method of forming a power module with a magnetic device having a conductive clip
US8631560B2 (en) 2005-10-05 2014-01-21 Enpirion, Inc. Method of forming a magnetic device having a conductive clip
US8409970B2 (en) 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US8791006B2 (en) * 2005-10-29 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor on polymer matrix composite substrate
US7851257B2 (en) * 2005-10-29 2010-12-14 Stats Chippac Ltd. Integrated circuit stacking system with integrated passive components
US8158510B2 (en) 2009-11-19 2012-04-17 Stats Chippac, Ltd. Semiconductor device and method of forming IPD on molded substrate
US8669637B2 (en) * 2005-10-29 2014-03-11 Stats Chippac Ltd. Integrated passive device system
US7444727B2 (en) * 2006-03-10 2008-11-04 Motorola, Inc. Method for forming multi-layer embedded capacitors on a printed circuit board
US8188590B2 (en) 2006-03-30 2012-05-29 Stats Chippac Ltd. Integrated circuit package system with post-passivation interconnection and integration
JP4842052B2 (ja) 2006-08-28 2011-12-21 富士通株式会社 インダクタ素子および集積型電子部品
US7776705B2 (en) * 2006-09-06 2010-08-17 Atmel Corporation Method for fabricating a thick copper line and copper inductor resulting therefrom
US8749021B2 (en) 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
US7727879B2 (en) 2007-03-21 2010-06-01 Stats Chippac, Ltd. Method of forming top electrode for capacitor and interconnection in integrated passive device (IPD)
US7920042B2 (en) 2007-09-10 2011-04-05 Enpirion, Inc. Micromagnetic device and method of forming the same
US8133529B2 (en) * 2007-09-10 2012-03-13 Enpirion, Inc. Method of forming a micromagnetic device
US7952459B2 (en) * 2007-09-10 2011-05-31 Enpirion, Inc. Micromagnetic device and method of forming the same
US8018315B2 (en) * 2007-09-10 2011-09-13 Enpirion, Inc. Power converter employing a micromagnetic device
US7955868B2 (en) * 2007-09-10 2011-06-07 Enpirion, Inc. Method of forming a micromagnetic device
JP5133047B2 (ja) * 2007-12-28 2013-01-30 太陽誘電株式会社 電子部品の製造方法
US8269308B2 (en) * 2008-03-19 2012-09-18 Stats Chippac, Ltd. Semiconductor device with cross-talk isolation using M-cap and method thereof
US8686698B2 (en) * 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US9246390B2 (en) * 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8541991B2 (en) 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8153473B2 (en) 2008-10-02 2012-04-10 Empirion, Inc. Module having a stacked passive element and method of forming the same
US8266793B2 (en) 2008-10-02 2012-09-18 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
US9054086B2 (en) 2008-10-02 2015-06-09 Enpirion, Inc. Module having a stacked passive element and method of forming the same
US8339802B2 (en) 2008-10-02 2012-12-25 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
EP2380415B1 (en) * 2008-12-26 2019-07-31 QUALCOMM Incorporated Chip packages with power management integrated circuits and related techniques
US9548714B2 (en) 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
US8698463B2 (en) 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
JP5578797B2 (ja) 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
US20120086101A1 (en) 2010-10-06 2012-04-12 International Business Machines Corporation Integrated circuit and interconnect, and method of fabricating same
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
US20140097003A1 (en) * 2012-10-05 2014-04-10 Tyco Electronics Amp Gmbh Electrical components and methods and systems of manufacturing electrical components
EP2915212A4 (en) * 2012-11-01 2016-07-20 Indian Inst Scient INTEGRATED HIGH FREQUENCY FACILITY WITH IMPROVED INDUCTIVITY AND METHOD THEREFOR
US10269489B2 (en) * 2013-03-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable inductor
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
CN105163490B (zh) * 2015-08-17 2017-11-07 广东欧珀移动通信有限公司 一种多功能元器件
US10426043B2 (en) * 2016-08-19 2019-09-24 Honeywell Federal Manufacturing & Technologies, Llc Method of thin film adhesion pretreatment

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2706697A (en) * 1943-02-02 1955-04-19 Hermoplast Ltd Manufacture of electric circuit components
JPS54182848U (ja) * 1978-06-16 1979-12-25
JPS5828838A (ja) * 1981-08-14 1983-02-19 Comput Basic Mach Technol Res Assoc 薄膜磁気ヘッドの製造方法
JPS59144162A (ja) * 1983-02-08 1984-08-18 Nec Corp 薄膜回路の製造方法
JPS61177765A (ja) * 1985-02-01 1986-08-09 Nec Corp 混成集積回路用基板
JP2615151B2 (ja) * 1988-08-19 1997-05-28 株式会社村田製作所 チップ型コイル及びその製造方法
US4926292A (en) * 1989-08-09 1990-05-15 Avantek, Inc. Broadband printed spiral
EP0453785A1 (de) * 1990-04-24 1991-10-30 Oerlikon Contraves AG Verfahren zur Herstellung von mehrlagigen Dünnschichtschaltungen mit integrierten Dünnschichtwiderständen
US5231078A (en) * 1991-09-05 1993-07-27 Ael Defense Corp. Thin film superconducting LC network
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005110237A (ja) * 2003-09-12 2005-04-21 Koa Corp Ｌｒ複合部品およびその製造方法
JP2006157738A (ja) * 2004-11-30 2006-06-15 Fujitsu Media Device Kk 電子部品及びその製造方法
US8698697B2 (en) 2007-06-12 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9935363B2 (en) 2007-06-12 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014003289A (ja) * 2012-06-14 2014-01-09 Samsung Electro-Mechanics Co Ltd 高周波インダクタの製造方法
JP5633663B1 (ja) * 2013-01-23 2014-12-03 株式会社村田製作所 薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法
KR101598203B1 (ko) * 2014-11-20 2016-02-26 광운대학교 산학협력단 Rf 집적 회로

Also Published As

Publication number Publication date
US5788854A (en) 1998-08-04
US5450263A (en) 1995-09-12
WO1995005678A1 (en) 1995-02-23
US5370766A (en) 1994-12-06

Similar Documents

Publication Publication Date Title
US5370766A (en) Methods for fabrication of thin film inductors, inductor networks and integration with other passive and active devices
EP0413348B1 (en) Semiconductor integrated circuit
US5478773A (en) Method of making an electronic device having an integrated inductor
US6287931B1 (en) Method of fabricating on-chip inductor
US20060270098A1 (en) Method to fabricate passive components using conductive polymer
JP2000277693A (ja) 誘導要素を組み込んだ集積回路及びこのような集積回路を製造する方法
US7754574B2 (en) Optimum padset for wire bonding RF technologies with high-Q inductors
TWI236763B (en) High performance system-on-chip inductor using post passivation process
TWI278983B (en) A device and method for providing shielding in radio frequency integrated circuits to reduce noise coupling
US5915188A (en) Integrated inductor and capacitor on a substrate and method for fabricating same
US6902981B2 (en) Structure and process for a capacitor and other devices
US4926292A (en) Broadband printed spiral
US7002435B2 (en) Variable capacitance circuit, variable capacitance thin film capacitor and radio frequency device
US5445922A (en) Broadband printed spiral
JPH09512669A (ja) 受動素子を有する薄膜構造体を具える電子部品
US7129561B2 (en) Tri-metal and dual-metal stacked inductors
US6781229B1 (en) Method for integrating passives on-die utilizing under bump metal and related structure
KR100240647B1 (ko) 반도체 소자의 캐패시터 제조 방법
JPS6271256A (ja) 化合物半導体集積回路
US20090243088A1 (en) Multiple Layer Metal Integrated Circuits and Method for Fabricating Same
EP1128435A2 (en) Microwave electric elements using porous silicon dioxide layer and forming method of same
TW200426990A (en) High performance system-on-chip passive device using post passivation process
JP2000331830A (ja) 平面型磁気素子一体型半導体デバイス
JP2965638B2 (ja) 半導体装置
JP4644949B2 (ja) 半導体装置及びそのスパイラルインダクタ製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051115

A313 Final decision of rejection without a dissenting response from the applicant

Free format text: JAPANESE INTERMEDIATE CODE: A313

Effective date: 20060227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060411