KR19990015740A - 반도체 장치의 인덕터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 인덕터 및 그 제조 방법에 관한 것으로서, 특히 반도체 기판 상부에 형성된 제 1 절연막과, 상기 제 1 절연막 상부에 정렬된 형태로 형성된 복수 개의 하부 금속바들과, 상기 복수 개의 하부 금속바들 및 제 1 절연막 상부면에 적층된 제 2 절연막과, 상기 제 2 절연막 상부에 정렬된 형태로 형성되며 일측은 대응하는 하부 금속바의 일측과 상기 제 2 절연막내에 구비된 비아를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 상기 제 2 절연막내에 구비된 다른 비아를 통해 연결되는 복수 개의 상부 금속바들을 구비한 것을 특징으로 한다. 따라서, 본 발명은 종래의 평판구조 인덕터를 수직구조로 변형시킴으로서 높은 Q를 획득하며 동시에 인덕터의 크기를 최소화할 수 있기 때문에 RFIC의 초고집적화 및 고효율을 달성할 수 있다.
Description
본 발명은 반도체 장치의 인덕터에 관한 것으로서, 특히 반도체 장치의 에너지 축적 효율인 Q값을 증가시키며 동시에 상기 인덕터의 크기를 최소화시키기 위한 반도체 장치의 인덕터 및 그 제조 방법에 관한 것이다.
최근 들어 휴대폰을 비롯한 다양한 통신 장비의 개발로 인하여 반도체 장치는 고효율을 달성하기 위해 라디오 주파수 및 극초단파 대역의 고주파 신호를 처리하고 있으며 상기와 같은 라디오 주파수 대역폭을 가지는 집적회로를 RFIC(radio frequency integrated circuit)라 한다.
일반적으로 반도체 장치는 트랜지스터와 같은 능동 소자와 저항, 커패시터 및 인덕터 등의 수동소자를 사용하고 있는데 이러한 수동소자들 중에서도 특히 인덕터는 디바이스의 에너지 축적 능력을 측정하는 Q(quality factor)를 높게 확보하여 고효율의 RFIC를 달성시키고 있다
도 1은 종래 반도체 장치의 인덕터를 나타낸 수직 단면도로서, 반도체 기판(도시하지 않음) 상부에 소자간을 절연하기 위해 형성된 제 1 절연막(10)과, 상기 제 1 절연막(10)의 선택 영역에 형성된 하부 금속패턴(12)과, 상기 하부 금속패턴(12)과 상기 제 1 절연막(10) 상부에 형성된 제 2 절연막(14)과, 상기 제 2 절연막(14) 상부에 장방형 나선 구조로 형성되며 상기 제 2 절연막(14) 내에 형성된 비아홀(16)을 통해 상기 하부 금속패턴(12)의 양단과 연결되는 상부 금속패턴(18)으로 구성된다.
도 2는 도 1에 도시된 반도체 장치의 인덕터를 나타낸 평면도로서, 상부 금속패턴(18)은 평판의 장방형 또는 원형 나선 구조로 되어 있으며 제 2 절연막(14) 내에 형성된 비아홀(14)을 통해 상부 금속패턴(18)의 내측과 외측부분이 상기 하부 금속패턴(12)과 연결되고 있다.
도 3은 도 1에 도시된 반도체 장치의 인덕터를 등가적으로 나타낸 회로도로서, 도 2를 참조하면 Ctop는 상부 금속패턴(18) 사이의 커패시턴스를 나타내며 Rp는 금속의 직렬 저항을 나타내며, Lt는 목표 인덕턴스를 나타낸다. 그리고, Cv1은 상부 금속패턴(18)과 제 2 절연막(14) 사이의 커패시턴스를 나타내며, Cv2는 하부 금속패턴(12)과 제 1 절연막(10) 사이의 커패시턴스를 나타내며, Rv1은 상부 금속패턴(18)과 제 2 절연막(14) 사이의 저항을 나타내며, Rv2는 제1 금속패턴(12)과 제 1 절연막(10) 사이의 저항을 나타낸다.
도 1내지 도 3을 참조할 경우 통상적인 인덕터는 평판의 나선 구조로 형성된 상기 상부 금속패턴(18)에 의해 인덕턴스의 크기가 결정되며 이때, RFIC에서 요구되는 인덕턴스는 1∼10nH 정도이며 이와 같은 인덕턴스를 획득하기 위해서는 수만 ㎛2정도의 면적이 필요하게 된다.
그러나, 상기와 같은 인덕터는 도3에 도시된 기생 저항 및 커패시턴스에 의해 몇가지 문제점이 있다. 첫째, 높은 인덕턴스를 확보하기 위해 상기 상부 금속패턴(18)의 폭을 증가시킬 경우 Ctop가 증가되며 둘째, 인덕터의 면적이 증가될수록 Cv1과 Cv2는 증가되는 반면에 Rv1과 Rv2는 감소되어 결국 상기와 같은 요인에 의해 높은 Q를 획득하는데 어려움이 있었다. 이를 해결하고자 상기 상부 금속패턴(18)과 하부 금속패턴(12) 사이의 절연막의 두께를 ㎛ 증가시켜서 Cv1와 Cv2를 최소화하고 있지만 이러한 해결 방법은 인덕터의 전체 크기를 증가시켜 반도체 소자의 고집적화를 달성하는데 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 평판구조의 인덕터를 수직구조로 바꾸므로서 높은 Q를 확보하면서 동시에 인덕터의 크기를 최소화시킬 수 있는 초고집적화 반도체 장치의 수동소자를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판 상부에 형성된 제 1 절연막; 상기 제 1 절연막 상부에 정렬된 형태로 형성된 복수 개의 하부 금속바들; 상기 복수 개의 하부 금속바들과 제 1 절연막 상부면에 적층된 제 2 절연막; 및 상기 제 2 절연막 상부에 정렬된 형태로 형성되며 일측은 대응하는 하부 금속바의 일측과 상기 제 2 절연막내에 구비된 비아를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 상기 제 2 절연막내에 구비된 다른 비아를 통해 연결되는 복수 개의 상부 금속바들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 인덕터 제조 방법은 반도체 기판 상부에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상부에 정렬된 형태로 복수 개의 하부 금속바들을 형성하는 단계; 상기 복수 개의 하부 금속바들과 상기 제 1 절연막 상부면을 제 2 절연막으로 적층하는 단계; 상기 복수 개의 하부 금속바의 양측을 개구하기 위해 상기 제 2 절연막 내에 비아들을 형성하는 단계; 및 상기 제 2 절연막 상부에 정렬된 형태로 일측은 대응하는 하부 금속바의 일측과 상기 제 2 절연막내에 구비된 비아를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 상기 제 2 절연막내에 구비된 다른 비아를 통해 연결되는 복수개의 상부 금속바를 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 반도체 장치의 인덕터를 나타낸 단면도.
도 2는 도 1에 도시된 반도체 장치의 인덕터를 나타낸 평면도.
도 3은 도 1에 도시된 반도체 장치의 인덕터를 등가적으로 나타낸 회로도.
도 4는 본 발명에 따른 반도체 장치의 인덕터를 나타낸 사시 단면도.
도 5는 도 4에 도시된 반도체 장치의 인덕터를 나타낸 평면도.
도 6 내지 도 8은 본 발명에 따른 인덕터를 형성하기 위한 제조 공정을 순서적으로 나타낸 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
20: 제 1 절연막 22: 복수 개의 하부 금속바들
24: 제 2 절연막 26: 복수 개의 비아들
28: 복수 개의 상부 금속바들
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 반도체 장치의 인덕터를 나타낸 수직 단면도로서, 반도체 기판(도시되지 않음) 상부에 소자간을 절연하기 위해 형성된 제 1 절연막(200)과, 상기 제 1 절연막(20)의 선택 영역에 정렬된 형태로 형성된 복수 개의 하부 금속바들(22)과, 상기 복수 개의 하부 금속바들(22)과 상기 제 1 절연막(20) 상부에 형성되며 복수 개의 비아들(26)을 구비한 제 2 절연막(24)과, 상기 제 2 절연막(24) 상부에 정렬된 형태로 형성되며 일측은 대응하는 하부 금속바의 일측과 비아(26)를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 다른 비아를 통해 연결되는 복수 개의 상부 금속바들(28)로 구성된다.
도 5는 도 4에 도시된 반도체 장치의 인덕터를 나타낸 평면도로서, 상기 복수 개의 하부 금속바들(22)은 인덕터의 턴(turn) 하부를 나타내며 상기 복수 개의 상부 금속바들(28)은 인덕터의 턴(turn) 상부를 나타내며 또한, 상기 제 2 절연막(24)내에 형성된 복수 개의 비아홀들(26)은 하부 금속바와 상부 금속바가 겹쳐지는 지점에 형성된다.
상기와 같은 구조의 인덕터는 다음과 같은 제조 공정 순서에 따라 형성되는데 이때, 도 6 내지 도 8을 참조하도록 한다.
우선, 반도체 기판(도시하지 않음) 상부에 능동소자인 트랜지스터(도시하지 않음)를 형성하고, 그 전면에 제 1 절연막(20)을 형성한다. 이어서 도 6과 같이 상기 제 1 절연막(20) 상부면에 금속층을 도포한 후, 사진 및 식각 공정을 이용하여 상기 금속층을 식각하여 정렬된 형태로 복수 개의 하부 금속바들(22)을 형성한다. 이때, 하부 금속바(22)의 개수는 인덕터의 회전 수에 따라 결정되며 상기 제 1 절연막(20)은 PE-TEOS 내지 O3-TEOS를 사용하여 형성하도록 한다.
이어서 상기 복수 개의 하부 금속바들(22)이 형성된 상기 제 1 절연막(20) 전면에 제 2 절연막(24)을 적층한 후에 도 7과 같이 하부 금속바(22)의 양측을 개구하기 위해 상기 제 2 절연막(24) 내에 복수 개의 비아들(26)을 형성한다.
이어서 상기 제 2 절연막(24) 상부면에 금속층을 도포한 후, 사진 및 식각 공정을 이용하여 상기 금속층을 식각하여 정렬된 형태로 복수개의 상부 금속바들(28)을 형성한다. 이때, 상부 금속바(22)의 개수는 인덕터의 회전 수에 따라 결정된다. 이로 인해 상부 금속바의 일측은 대응하는 하부 금속바의 일측과 상기 제 2 절연막(24) 내에 구비된 비아를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 상기 제 2 절연막(24) 내에 구비된 다른 비아를 통해 연결된다.
본 발명에 따른 인덕터는 상기 복수 개의 하부 금속바들(22)과 복수 개의 상부 금속바들(28)이 상기 비아홀(26)을 통해 연결됨에 따라 수직의 장방형 나선구조의 형태를 가지게 된다.
따라서, 본 발명은 종래 평판 구조의 인덕터에 비교하여 다음과 같은 개선점을 가지고 있다. 첫째, RFIC에서 요구되는 인덕턴스값을 획득하기 위해 종래에는 상부 금속패턴의 폭을 증가시킨 반면에 본 발명은 상부 금속바와 하부 금속바의 폭을 동시에 증가시킬 수 있어 종래에 비해 인덕터의 면적을 작게 구현할 수 있다. 둘째, 종래에는 상부 금속패턴과 하부 금속패턴 사이의 절연막 두께를 증가시켜 높은 Q를 확보하였지만 본 발명은 금속간의 절연막 두께를 증가시키지 않고서도 인덕터의 면적이 축소될수록 금속과 절연막사이의 커패시턴스가 감소되고 금속과 절연막 사이에 존재하는 저항이 증가됨에 따라 손쉽게 높은 Q를 확보할 수 있다.
본 발명은 종래의 평판구조 인덕터를 수직구조로 변형시킴으로서 인덕터의 크기를 최소화할 수 있는 동시에 높은 Q를 획득할 수 있기 때문에 RFIC의 초고집적화 및 고효율을 달성할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판 상부에 형성된 제 1 절연막;상기 제 1 절연막 상부에 정렬된 형태로 형성된 복수 개의 하부 금속바들;상기 복수 개의 하부 금속바들과 제 1 절연막 상부면에 적층된 제 2 절연막; 및상기 제 2 절연막 상부에 정렬된 형태로 형성되며 일측은 대응하는 하부 금속바의 일측과 상기 제 2 절연막내에 구비된 비아를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 상기 제 2 절연막내에 구비된 다른 비아를 통해 연결되는 복수 개의 상부 금속바들을 구비하는 것을 특징으로 하는 반도체 장치의 인덕터.
- 제 1 항에 있어서, 상기 제 1 및 제 2 절연막은 실리콘 산화막으로 형성된 것을 특징으로 하는 반도체 장치의 인덕터.
- 반도체 기판 상부에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상부에 정렬된 형태로 복수 개의 하부 금속바들을 형성하는 단계;상기 복수 개의 하부 금속바들과 상기 제 1 절연막 상부면을 제 2 절연막으로 적층하는 단계;상기 복수 개의 하부 금속바의 양측을 개구하기 위해 상기 제 2 절연막 내에 비아들을 형성하는 단계; 및상기 제 2 절연막 상부에 정렬된 형태로 일측은 대응하는 하부 금속바의 일측과 상기 제 2 절연막내에 구비된 비아를 통해 연결되며 타측은 상기 대응하는 하부 금속바의 타측과 상기 제 2 절연막내에 구비된 다른 비아를 통해 연결되는 복수개의 상부 금속바들을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 인덕터 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970809 |
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| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20020726 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19970809 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040429 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20040706 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20040429 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |