JPH09219468A - 電子部品用基体 - Google Patents
電子部品用基体Info
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- JPH09219468A JPH09219468A JP8346646A JP34664696A JPH09219468A JP H09219468 A JPH09219468 A JP H09219468A JP 8346646 A JP8346646 A JP 8346646A JP 34664696 A JP34664696 A JP 34664696A JP H09219468 A JPH09219468 A JP H09219468A
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- conductor
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Abstract
(57)【要約】
【課題】 インダクタを、その絶縁層上面又は絶縁層間
の横方向に沿って広い面積を占有させることなく、備え
ることのできる電子部品用基体を得る。 【解決手段】 絶縁層の上下面に複数本の導体線路２６
を、その絶縁層の上下面の対応する各導体線路の端部が
上下に重なり合うように、横に並べて形成する。それと
共に、その絶縁層の上下面の対応する各導体線路２６の
端部間に挟まれた絶縁層部分にヴィアホール８を上下に
設けて、それらのヴィアホール８に導体２３をそれぞれ
充填する。そして、それらの導体２３で絶縁層の上下面
の対応する各導体線路２６の端部間を一連に連結する。
そして、絶縁層の上下面の複数本の導体線路２６を導体
２３で一連に連結してなる方形螺旋状をしたインダクタ
２７を、絶縁層に立体的に備える。
の横方向に沿って広い面積を占有させることなく、備え
ることのできる電子部品用基体を得る。 【解決手段】 絶縁層の上下面に複数本の導体線路２６
を、その絶縁層の上下面の対応する各導体線路の端部が
上下に重なり合うように、横に並べて形成する。それと
共に、その絶縁層の上下面の対応する各導体線路２６の
端部間に挟まれた絶縁層部分にヴィアホール８を上下に
設けて、それらのヴィアホール８に導体２３をそれぞれ
充填する。そして、それらの導体２３で絶縁層の上下面
の対応する各導体線路２６の端部間を一連に連結する。
そして、絶縁層の上下面の複数本の導体線路２６を導体
２３で一連に連結してなる方形螺旋状をしたインダクタ
２７を、絶縁層に立体的に備える。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の絶縁層を積
層してなるパッケージ、基板等の電子部品用基体に関す
る。
層してなるパッケージ、基板等の電子部品用基体に関す
る。
【０００２】
【従来の技術】従来より、セラミック、樹脂等の複数の
絶縁層を積層してなるパッケージ、基板等の電子部品用
基体がある。
絶縁層を積層してなるパッケージ、基板等の電子部品用
基体がある。
【０００３】この電子部品用基体にインダクタを備える
場合には、従来は、その渦巻き状等をしたインダクタ
を、専ら電子部品用基体を構成する絶縁層上面又は絶縁
層間の横方向に沿って平面的に備えている。
場合には、従来は、その渦巻き状等をしたインダクタ
を、専ら電子部品用基体を構成する絶縁層上面又は絶縁
層間の横方向に沿って平面的に備えている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ように、インダクタを、パッケージ、基板等の電子部品
用基体の絶縁層上面又は絶縁層間の横方向に沿って平面
的に広く備えたとすると、そのインダクタが電子部品用
基体の絶縁層上面又は絶縁層間の横方向に沿って、平面
的に広い面積を占有してしまった。そして、そのインダ
クタが、同じ電子部品用基体の絶縁層上面又は絶縁層間
の横方向に沿って形成する回路パターンの配列の自由度
を妨げてしまった。そして、その電子部品用基体に形成
する回路パターンの配列を複雑化、困難化したり、その
回路パターンの配列密度を低下させたりした。
ように、インダクタを、パッケージ、基板等の電子部品
用基体の絶縁層上面又は絶縁層間の横方向に沿って平面
的に広く備えたとすると、そのインダクタが電子部品用
基体の絶縁層上面又は絶縁層間の横方向に沿って、平面
的に広い面積を占有してしまった。そして、そのインダ
クタが、同じ電子部品用基体の絶縁層上面又は絶縁層間
の横方向に沿って形成する回路パターンの配列の自由度
を妨げてしまった。そして、その電子部品用基体に形成
する回路パターンの配列を複雑化、困難化したり、その
回路パターンの配列密度を低下させたりした。
【０００５】本発明は、このような課題を解消するため
になされたもので、複数の絶縁層を積層してなる電子部
品用基体に、インダクタを、その電子部品用基体の絶縁
層上面又は絶縁層間の横方向に沿って広い面積を占有さ
せることなく、備えることのできる、電子部品用基体を
提供することを目的としている。
になされたもので、複数の絶縁層を積層してなる電子部
品用基体に、インダクタを、その電子部品用基体の絶縁
層上面又は絶縁層間の横方向に沿って広い面積を占有さ
せることなく、備えることのできる、電子部品用基体を
提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電子部品用基体は、複数の絶縁層を積層し
てなるパッケージ、基板等の電子部品用基体において、
前記絶縁層の上下面に複数本の導体線路を、その絶縁層
の上下面の対応する各導体線路の端部が上下に重なり合
うように、横に並べて形成すると共に、その絶縁層の上
下面の対応する各導体線路の端部間に挟まれた絶縁層部
分に上下に設けたヴィアホールに導体をそれぞれ充填し
て、それらの導体で前記絶縁層の上下面の対応する各導
体線路の端部間を一連に連結し、前記絶縁層の上下面の
複数本の導体線路を前記導体で一連に連結してなる方形
螺旋状をしたインダクタを、前記絶縁層に立体的に備え
たことを特徴としている。
に、本発明の電子部品用基体は、複数の絶縁層を積層し
てなるパッケージ、基板等の電子部品用基体において、
前記絶縁層の上下面に複数本の導体線路を、その絶縁層
の上下面の対応する各導体線路の端部が上下に重なり合
うように、横に並べて形成すると共に、その絶縁層の上
下面の対応する各導体線路の端部間に挟まれた絶縁層部
分に上下に設けたヴィアホールに導体をそれぞれ充填し
て、それらの導体で前記絶縁層の上下面の対応する各導
体線路の端部間を一連に連結し、前記絶縁層の上下面の
複数本の導体線路を前記導体で一連に連結してなる方形
螺旋状をしたインダクタを、前記絶縁層に立体的に備え
たことを特徴としている。
【０００７】この電子部品用基体においては、回路パタ
ーンを形成するのに好適な絶縁層上面又は絶縁層間でな
く、回路パターンを一般に形成しない絶縁層内側部分を
有効利用して、その絶縁層内側部分の上下方向に、イン
ダクタ形成用の導体を充填したヴィアホールを設けてい
る。
ーンを形成するのに好適な絶縁層上面又は絶縁層間でな
く、回路パターンを一般に形成しない絶縁層内側部分を
有効利用して、その絶縁層内側部分の上下方向に、イン
ダクタ形成用の導体を充填したヴィアホールを設けてい
る。
【０００８】そのため、そのインダクタ形成用の導体を
充填したヴィアホールが、回路パターンが形成された箇
所以外の絶縁層上面又は絶縁層間であって、回路パター
ンを形成するのに好適な絶縁層上面又は絶縁層間の横方
向に広い面積を平面的に占有するのを防ぐことができ
る。そして、その回路パターンが形成された箇所以外の
絶縁層上面又は絶縁層間に、他の回路パターンを、イン
ダクタ形成用の導体を充填したヴィアホールに邪魔され
ずに、容易かつ自在に形成できる。そして、電子部品用
基体に形成する回路パターンの高集積化、高密度化が図
れる。
充填したヴィアホールが、回路パターンが形成された箇
所以外の絶縁層上面又は絶縁層間であって、回路パター
ンを形成するのに好適な絶縁層上面又は絶縁層間の横方
向に広い面積を平面的に占有するのを防ぐことができ
る。そして、その回路パターンが形成された箇所以外の
絶縁層上面又は絶縁層間に、他の回路パターンを、イン
ダクタ形成用の導体を充填したヴィアホールに邪魔され
ずに、容易かつ自在に形成できる。そして、電子部品用
基体に形成する回路パターンの高集積化、高密度化が図
れる。
【０００９】
【発明の実施の形態】次に、本発明の電子部品用基体の
好適な実施の形態を、図面に従い説明する。図１は本発
明の電子部品用基体のセラミック基板の好適な実施の形
態を示し、図１はその一部斜視図である。以下に、この
セラミック基板を説明する。
好適な実施の形態を、図面に従い説明する。図１は本発
明の電子部品用基体のセラミック基板の好適な実施の形
態を示し、図１はその一部斜視図である。以下に、この
セラミック基板を説明する。
【００１０】図のセラミック基板では、アルミナ６０Ｗ
ｔ％、ホウケイ酸ガラス４０Ｗｔ％等を含む方形板状を
した低温焼成用の２枚のグリーンシート５ｄ、５ｅを順
に積層して、セラミック基板形成部材を形成している。
ｔ％、ホウケイ酸ガラス４０Ｗｔ％等を含む方形板状を
した低温焼成用の２枚のグリーンシート５ｄ、５ｅを順
に積層して、セラミック基板形成部材を形成している。
【００１１】グリーンシート５ｄ、５ｅの各上面には、
導体線路２６形成用の低温焼成用のＡｕまたはＡｇ−Ｐ
ｄ等の複数本のメタライズペースト線路６を、その対応
する各メタライズペースト線路６の端部が上下に重なり
合うように、所定間隔ずつあけて横に並べて形成してい
る。換言すれば、上層グリーンシート５ｅの上下面に、
導体線路２６形成用の複数本のメタライズペースト線路
６を、その対応する各メタライズペースト線路６の端部
間が上下に重なり合うように、所定間隔ずつあけて横に
並べて形成している。
導体線路２６形成用の低温焼成用のＡｕまたはＡｇ−Ｐ
ｄ等の複数本のメタライズペースト線路６を、その対応
する各メタライズペースト線路６の端部が上下に重なり
合うように、所定間隔ずつあけて横に並べて形成してい
る。換言すれば、上層グリーンシート５ｅの上下面に、
導体線路２６形成用の複数本のメタライズペースト線路
６を、その対応する各メタライズペースト線路６の端部
間が上下に重なり合うように、所定間隔ずつあけて横に
並べて形成している。
【００１２】上層グリーンシート５ｅの上下面の対応す
る各メタライズペースト線路６の端部間に挟まれた上層
グリーンシート５ｅ部分には、該グリーンシート５ｅ部
分を上下に貫通させて、ヴィアホール８をそれぞれ設け
ている。そして、それらの各ヴィアホール８に、導体形
成２３用の低温焼成用のＡｕまたはＡｇ−Ｐｄ等のメタ
ライズペースト７をそれぞれ充填している。そして、そ
れらのメタライズペースト７の上下端を、上層グリーン
シート５ｅの上下面の対応する各メタライズペースト線
路６の端部にそれぞれ連ねている。
る各メタライズペースト線路６の端部間に挟まれた上層
グリーンシート５ｅ部分には、該グリーンシート５ｅ部
分を上下に貫通させて、ヴィアホール８をそれぞれ設け
ている。そして、それらの各ヴィアホール８に、導体形
成２３用の低温焼成用のＡｕまたはＡｇ−Ｐｄ等のメタ
ライズペースト７をそれぞれ充填している。そして、そ
れらのメタライズペースト７の上下端を、上層グリーン
シート５ｅの上下面の対応する各メタライズペースト線
路６の端部にそれぞれ連ねている。
【００１３】そして、複数本のメタライズペースト線路
６を複数個のヴィアホール８に充填したメタライズペー
スト７で一連に連結してなる、方形螺旋状をしたインダ
クタ２７形成用のメタライズペースト回路２５を、グリ
ーンシート５ｄ、５ｅを積層してなるセラミック基板形
成部材に立体的に設けている。
６を複数個のヴィアホール８に充填したメタライズペー
スト７で一連に連結してなる、方形螺旋状をしたインダ
クタ２７形成用のメタライズペースト回路２５を、グリ
ーンシート５ｄ、５ｅを積層してなるセラミック基板形
成部材に立体的に設けている。
【００１４】上層グリーンシート５ｅ上面には、回路パ
ターン１４形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ
等のメタライズペースト線路６を形成している。
ターン１４形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ
等のメタライズペースト線路６を形成している。
【００１５】インダクタ２７形成用のメタライズペース
ト回路２５の両端は、上層グリーンシート５ｅに上下に
設けたヴィアホール８に充填した導体２３形成用のメタ
ライズペースト７を介して、上層グリーンシート５ｅ上
面の回路パターン１４形成用のメタライズペースト線路
６の端部にそれぞれ連ねている。
ト回路２５の両端は、上層グリーンシート５ｅに上下に
設けたヴィアホール８に充填した導体２３形成用のメタ
ライズペースト７を介して、上層グリーンシート５ｅ上
面の回路パターン１４形成用のメタライズペースト線路
６の端部にそれぞれ連ねている。
【００１６】次いで、そのセラミック基板形成部材を、
炉内等に入れて、１０００°Ｃ前後の低温で一体焼成
し、絶縁層を２層積層してなるセラミック基板１ｆを形
成している。
炉内等に入れて、１０００°Ｃ前後の低温で一体焼成
し、絶縁層を２層積層してなるセラミック基板１ｆを形
成している。
【００１７】それと同時に、上層絶縁層の上面に回路パ
ターン１４を形成したり、上層絶縁層の上下面に複数本
の導体線路２６を所定間隔ずつあけて横に並べて形成し
たり、上層絶縁層に上下に設けたヴィアホール８に導体
２３を充填したりしている。そして、複数本の導体線路
２６を導体２３で一連に連結してなる、方形螺旋状をし
たインダクタ２７であって、上層絶縁層上面の回路パタ
ーン１４の端部間を電気的に直列接続するインダクタ２
７を、セラミック基板１ｆに立体的に備えている。
ターン１４を形成したり、上層絶縁層の上下面に複数本
の導体線路２６を所定間隔ずつあけて横に並べて形成し
たり、上層絶縁層に上下に設けたヴィアホール８に導体
２３を充填したりしている。そして、複数本の導体線路
２６を導体２３で一連に連結してなる、方形螺旋状をし
たインダクタ２７であって、上層絶縁層上面の回路パタ
ーン１４の端部間を電気的に直列接続するインダクタ２
７を、セラミック基板１ｆに立体的に備えている。
【００１８】図１に示したセラミック基板１ｆは、以上
のように構成していて、このセラミック基板１ｆにおい
ては、上層絶縁層上面の回路パターン１４に電気信号を
流すと、その電気信号が回路パターン１４の端部間を電
気的に直列接続している複数本の導体線路２６を導体２
３で一連に連結してなる方形螺旋状をした導体回路に伝
わる。そして、その導体回路が、インダクタ２７として
働く。
のように構成していて、このセラミック基板１ｆにおい
ては、上層絶縁層上面の回路パターン１４に電気信号を
流すと、その電気信号が回路パターン１４の端部間を電
気的に直列接続している複数本の導体線路２６を導体２
３で一連に連結してなる方形螺旋状をした導体回路に伝
わる。そして、その導体回路が、インダクタ２７として
働く。
【００１９】ここで、図１に示したセラミック基板１ｆ
に備えたインダクタ２７であって、セラミック基板１ｆ
の回路パターン１４の端部間を電気的に直列接続してい
るインダクタ２７の等価回路図を示すと、図２のように
なる。
に備えたインダクタ２７であって、セラミック基板１ｆ
の回路パターン１４の端部間を電気的に直列接続してい
るインダクタ２７の等価回路図を示すと、図２のように
なる。
【００２０】この図１に示したセラミック基板１ｆにお
いては、その回路パターン１４の端部間を電気的に直列
接続するインダクタ２７形成用の導体２３を充填したヴ
ィアホール８を、回路パターン１４を形成するのに好適
な上層絶縁層上面又は上層絶縁層と下層絶縁層との間で
なく、回路パターン１４を一般に形成しない上層絶縁層
内側部分を有効利用して、その上層絶縁層内側部分の上
下方向に縦長に立体的に設けている。
いては、その回路パターン１４の端部間を電気的に直列
接続するインダクタ２７形成用の導体２３を充填したヴ
ィアホール８を、回路パターン１４を形成するのに好適
な上層絶縁層上面又は上層絶縁層と下層絶縁層との間で
なく、回路パターン１４を一般に形成しない上層絶縁層
内側部分を有効利用して、その上層絶縁層内側部分の上
下方向に縦長に立体的に設けている。
【００２１】そのため、そのインダクタ２７形成用の導
体２３を充填したヴィアホール８が、回路パターン１４
が形成された箇所以外の上層絶縁層上面又は上層絶縁層
と下層絶縁層との間であって、回路パターン１４を形成
するのに好適な上層絶縁層上面又は上層絶縁層と下層絶
縁層との間の横方向に広い面積を平面的に占有するのを
防ぐことができる。そして、その回路パターン１４が形
成された箇所以外の上層絶縁層上面又は上層絶縁層と下
層絶縁層との間に、他の回路パターンを、インダクタ２
７形成用の導体２３を充填したヴィアホール８に邪魔さ
れずに、容易かつ自在に形成できる。そして、セラミッ
ク基板１ｆに形成する回路パターンの高集積化、高密度
化が図れる。
体２３を充填したヴィアホール８が、回路パターン１４
が形成された箇所以外の上層絶縁層上面又は上層絶縁層
と下層絶縁層との間であって、回路パターン１４を形成
するのに好適な上層絶縁層上面又は上層絶縁層と下層絶
縁層との間の横方向に広い面積を平面的に占有するのを
防ぐことができる。そして、その回路パターン１４が形
成された箇所以外の上層絶縁層上面又は上層絶縁層と下
層絶縁層との間に、他の回路パターンを、インダクタ２
７形成用の導体２３を充填したヴィアホール８に邪魔さ
れずに、容易かつ自在に形成できる。そして、セラミッ
ク基板１ｆに形成する回路パターンの高集積化、高密度
化が図れる。
【００２２】図３は本発明の電子部品用基体のセラミッ
ク基板の他の好適な実施の形態を示し、図３はその一部
斜視図である。以下に、このセラミック基板を説明す
る。
ク基板の他の好適な実施の形態を示し、図３はその一部
斜視図である。以下に、このセラミック基板を説明す
る。
【００２３】図のセラミック基板では、アルミナ６０Ｗ
ｔ％、ホウケイ酸ガラス４０Ｗｔ％等を含む方形板状を
した低温焼成用の３枚のグリーンシート５ｄ、５ｅ、５
ｆを順に積層して、セラミック基板形成部材を形成して
いる。
ｔ％、ホウケイ酸ガラス４０Ｗｔ％等を含む方形板状を
した低温焼成用の３枚のグリーンシート５ｄ、５ｅ、５
ｆを順に積層して、セラミック基板形成部材を形成して
いる。
【００２４】グリーンシート５ｄ、５ｅの各上面には、
導体線路２６形成用の低温焼成用のＡｕまたはＡｇ−Ｐ
ｄ等の複数本のメタライズペースト線路６を、その対応
する各メタライズペースト線路６の端部が上下に重なり
合うように、所定間隔ずつあけて横に並べて形成してい
る。換言すれば、中間層グリーンシート５ｅの上下面
に、導体線路２６形成用の複数本のメタライズペースト
線路６を、その対応する各メタライズペースト線路６の
端部が上下に重なり合うように、所定間隔ずつあけて横
に並べて形成している。
導体線路２６形成用の低温焼成用のＡｕまたはＡｇ−Ｐ
ｄ等の複数本のメタライズペースト線路６を、その対応
する各メタライズペースト線路６の端部が上下に重なり
合うように、所定間隔ずつあけて横に並べて形成してい
る。換言すれば、中間層グリーンシート５ｅの上下面
に、導体線路２６形成用の複数本のメタライズペースト
線路６を、その対応する各メタライズペースト線路６の
端部が上下に重なり合うように、所定間隔ずつあけて横
に並べて形成している。
【００２５】中間層グリーンシート５ｅの上下面の対応
する各メタライズペースト線路６の端部間に挟まれた中
間層グリーンシート５ｅ部分には、該グリーンシート５
ｅ部分を上下に貫通させて、ヴィアホール８をそれぞれ
設けている。そして、それらの各ヴィアホール８に、導
体２３形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ等の
メタライズペースト７をそれぞれ充填している。
する各メタライズペースト線路６の端部間に挟まれた中
間層グリーンシート５ｅ部分には、該グリーンシート５
ｅ部分を上下に貫通させて、ヴィアホール８をそれぞれ
設けている。そして、それらの各ヴィアホール８に、導
体２３形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ等の
メタライズペースト７をそれぞれ充填している。
【００２６】そして、それらの複数本のメタライズペー
スト線路６を複数個のヴィアホール８に充填したメタラ
イズペースト７で一連に連結してなる、方形螺旋状をし
たインダクタ２７形成用のメタライズペースト回路２５
を、セラミック基板形成部材に立体的に設けている。
スト線路６を複数個のヴィアホール８に充填したメタラ
イズペースト７で一連に連結してなる、方形螺旋状をし
たインダクタ２７形成用のメタライズペースト回路２５
を、セラミック基板形成部材に立体的に設けている。
【００２７】上層グリーンシート５ｆ上面には、回路パ
ターン１４形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ
等のメタライズペースト線路６を形成している。
ターン１４形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ
等のメタライズペースト線路６を形成している。
【００２８】下層グリーンシート５ｄ下面には、メタラ
イズ層形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ等の
メタライズペースト層（図示せず）を形成している。
イズ層形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ等の
メタライズペースト層（図示せず）を形成している。
【００２９】インダクタ２７形成用のメタライズペース
ト回路２５の一方の端部は、上層グリーンシート５ｆ及
び中間層グリーンシート５ｅに上下に連続して設けたヴ
ィアホール８に充填した導体２３形成用の低温焼成用の
ＡｕまたはＡｇ−Ｐｄ等のメタライズペースト７を介し
て、上層グリーンシート５ｆ上面の回路パターン１４形
成用のメタライズペースト線路６に連ねている。
ト回路２５の一方の端部は、上層グリーンシート５ｆ及
び中間層グリーンシート５ｅに上下に連続して設けたヴ
ィアホール８に充填した導体２３形成用の低温焼成用の
ＡｕまたはＡｇ−Ｐｄ等のメタライズペースト７を介し
て、上層グリーンシート５ｆ上面の回路パターン１４形
成用のメタライズペースト線路６に連ねている。
【００３０】インダクタ２７形成用のメタライズペース
ト回路２５の他方の端部は、中間層グリーンシート５ｅ
及び下層グリーンシート５ｄに上下に連続して設けたヴ
ィアホール８に充填したメタライズペースト７を介し
て、下層グリーンシート５ｄ下面のメタライズ層形成用
のメタライズペースト層に連ねている。
ト回路２５の他方の端部は、中間層グリーンシート５ｅ
及び下層グリーンシート５ｄに上下に連続して設けたヴ
ィアホール８に充填したメタライズペースト７を介し
て、下層グリーンシート５ｄ下面のメタライズ層形成用
のメタライズペースト層に連ねている。
【００３１】次いで、そのセラミック基板形成部材を、
炉内等に入れて、１０００°Ｃ前後の低温で一体焼成
し、絶縁層を３層積層してなるセラミック基板１ｇを形
成している。
炉内等に入れて、１０００°Ｃ前後の低温で一体焼成
し、絶縁層を３層積層してなるセラミック基板１ｇを形
成している。
【００３２】それと同時に、中間絶縁層の上下面に複数
本の導体線路２６を所定間隔ずつあけて横に並べて形成
したり、上層絶縁層上面に回路パターン１４を形成した
り、下層絶縁層下面にメタライズ層を形成したり、上層
絶縁層、中間絶縁層及び下層絶縁層に設けたヴィアホー
ル８に導体２３を充填したりしている。そして、中間絶
縁層の上下面の複数本の導体線路２６を中間絶縁層の複
数個のヴィアホール８に充填した導体２３で一連に連結
してなる、方形螺旋状をしたインダクタ２７であって、
上層絶縁層上面の回路パターン１４と下層絶縁層下面の
メタライズ層とを電気的に並列接続するインダクタ２７
を、セラミック基板１ｇに備えている。
本の導体線路２６を所定間隔ずつあけて横に並べて形成
したり、上層絶縁層上面に回路パターン１４を形成した
り、下層絶縁層下面にメタライズ層を形成したり、上層
絶縁層、中間絶縁層及び下層絶縁層に設けたヴィアホー
ル８に導体２３を充填したりしている。そして、中間絶
縁層の上下面の複数本の導体線路２６を中間絶縁層の複
数個のヴィアホール８に充填した導体２３で一連に連結
してなる、方形螺旋状をしたインダクタ２７であって、
上層絶縁層上面の回路パターン１４と下層絶縁層下面の
メタライズ層とを電気的に並列接続するインダクタ２７
を、セラミック基板１ｇに備えている。
【００３３】その後、下層絶縁層下面に形成されたメタ
ライズ層に、グランドを構成する底板１０をろう付け接
合している。
ライズ層に、グランドを構成する底板１０をろう付け接
合している。
【００３４】図３に示したセラミック基板１ｇは、以上
のように構成していて、このセラミック基板１ｇにおい
ては、上層絶縁層上面の回路パターン１４に電気信号を
流すと、その電気信号が回路パターン１４の端部とグラ
ンドを構成する下層絶縁層下面のメタライズ層とを電気
的に並列接続している複数本の導体線路２６を複数個の
ヴィアホール８に充填した導体２３で一連に連結してな
る方形螺旋状をした導体回路に流れる。そして、その導
体回路が、インダクタ２７として働く。
のように構成していて、このセラミック基板１ｇにおい
ては、上層絶縁層上面の回路パターン１４に電気信号を
流すと、その電気信号が回路パターン１４の端部とグラ
ンドを構成する下層絶縁層下面のメタライズ層とを電気
的に並列接続している複数本の導体線路２６を複数個の
ヴィアホール８に充填した導体２３で一連に連結してな
る方形螺旋状をした導体回路に流れる。そして、その導
体回路が、インダクタ２７として働く。
【００３５】ここで、図３に示したセラミック基板１ｇ
に備えたインダクタ２７であって、セラミック基板１ｇ
の回路パターン１４とグランドを構成する下層絶縁層下
面のメタライズ層に接合された底板１０とを電気的に並
列接続しているインダクタ２７の等価回路図を示すと、
図４のようになる。
に備えたインダクタ２７であって、セラミック基板１ｇ
の回路パターン１４とグランドを構成する下層絶縁層下
面のメタライズ層に接合された底板１０とを電気的に並
列接続しているインダクタ２７の等価回路図を示すと、
図４のようになる。
【００３６】この図３に示したセラミック基板１ｇにお
いては、その回路パターン１４とグランドを構成する底
板１０とを並列接続するインダクタ２７形成用の導体２
３を充填したヴィアホール８を、回路パターン１４を形
成するのに好適な上層絶縁層上面又は上層絶縁層と中間
絶縁層との間又は中間絶縁層と下層絶縁層との間でな
く、回路パターン１４を一般に形成しない中間絶縁層内
側部分を有効利用して、その中間絶縁層内側部分の上下
方向に縦長に立体的に設けている。
いては、その回路パターン１４とグランドを構成する底
板１０とを並列接続するインダクタ２７形成用の導体２
３を充填したヴィアホール８を、回路パターン１４を形
成するのに好適な上層絶縁層上面又は上層絶縁層と中間
絶縁層との間又は中間絶縁層と下層絶縁層との間でな
く、回路パターン１４を一般に形成しない中間絶縁層内
側部分を有効利用して、その中間絶縁層内側部分の上下
方向に縦長に立体的に設けている。
【００３７】そのため、そのインダクタ２７形成用の導
体２３を充填したヴィアホール８が、回路パターン１４
が形成された箇所以外の上層絶縁層上面又は上層絶縁層
と中間絶縁層との間又は中間絶縁層と下層絶縁層との間
であって、回路パターン１４を形成するのに好適な上層
絶縁層上面又は上層絶縁層と中間絶縁層との間又は中間
絶縁層と下層絶縁層との間の横方向に広い面積を平面的
に占有するのを防ぐことができる。そして、その回路パ
ターン１４が形成された箇所以外の上層絶縁層上面又は
上層絶縁層と中間絶縁層との間又は中間絶縁層と下層絶
縁層との間に、他の回路パターンを、インダクタ２７形
成用の導体２３を充填したヴィアホール８に邪魔されず
に、容易かつ自在に形成できる。そして、セラミック基
板１ｇに形成する回路パターンの高集積化、高密度化が
図れる。
体２３を充填したヴィアホール８が、回路パターン１４
が形成された箇所以外の上層絶縁層上面又は上層絶縁層
と中間絶縁層との間又は中間絶縁層と下層絶縁層との間
であって、回路パターン１４を形成するのに好適な上層
絶縁層上面又は上層絶縁層と中間絶縁層との間又は中間
絶縁層と下層絶縁層との間の横方向に広い面積を平面的
に占有するのを防ぐことができる。そして、その回路パ
ターン１４が形成された箇所以外の上層絶縁層上面又は
上層絶縁層と中間絶縁層との間又は中間絶縁層と下層絶
縁層との間に、他の回路パターンを、インダクタ２７形
成用の導体２３を充填したヴィアホール８に邪魔されず
に、容易かつ自在に形成できる。そして、セラミック基
板１ｇに形成する回路パターンの高集積化、高密度化が
図れる。
【００３８】なお、上述セラミック基板１ｆ、１ｇにお
いては、グリーンシート５ｄ、５ｅ、５ｆに、通常のア
ルミナ９２Ｗｔ％等を含む高温焼成用のグリーンシート
を用いたり、メタライズペースト線路６、メタライズペ
ースト層６、メタライズペースト７に、約１５００°Ｃ
の高温を加えても溶融、崩壊しない高温焼成用のメタラ
イズペーストを用いたりしても良い。
いては、グリーンシート５ｄ、５ｅ、５ｆに、通常のア
ルミナ９２Ｗｔ％等を含む高温焼成用のグリーンシート
を用いたり、メタライズペースト線路６、メタライズペ
ースト層６、メタライズペースト７に、約１５００°Ｃ
の高温を加えても溶融、崩壊しない高温焼成用のメタラ
イズペーストを用いたりしても良い。
【００３９】また、セラミック基板１ｆ、１ｇを形成す
るための絶縁層に、成形済みの樹脂等の絶縁層を用いて
も良い。そして、その絶縁層にヴィアホールを上下に設
けて、該ヴィアホールにメタライズペーストを充填した
後、その絶縁層を高温に晒しても良い。そして、そのメ
タライズペーストを乾燥させて、絶縁層に設けたヴィア
ホールにインダクタ形成用の導体を一体に固着させて充
填しても良い。そして、セラミック基板１ｆ、１ｇを構
成する絶縁層の厚さ方向にインダクタ２７を立体的に備
えても良い。
るための絶縁層に、成形済みの樹脂等の絶縁層を用いて
も良い。そして、その絶縁層にヴィアホールを上下に設
けて、該ヴィアホールにメタライズペーストを充填した
後、その絶縁層を高温に晒しても良い。そして、そのメ
タライズペーストを乾燥させて、絶縁層に設けたヴィア
ホールにインダクタ形成用の導体を一体に固着させて充
填しても良い。そして、セラミック基板１ｆ、１ｇを構
成する絶縁層の厚さ方向にインダクタ２７を立体的に備
えても良い。
【００４０】また、導体２３を充填したヴィアホール８
は、その断面形状を、円形状でなく、四角形等の多角形
状や、楕円形状等に形成しても良い。
は、その断面形状を、円形状でなく、四角形等の多角形
状や、楕円形状等に形成しても良い。
【００４１】また、本発明は、複数の絶縁層を積層して
なるパッケージ等の電子部品用基体にも、利用可能であ
る。
なるパッケージ等の電子部品用基体にも、利用可能であ
る。
【００４２】
【発明の効果】以上説明したように、本発明の電子部品
用基体によれば、インダクタ形成用の導体を充填したヴ
ィアホールが、回路パターンが形成された箇所以外の絶
縁層上面又は絶縁層間であって、回路パターンを形成す
るのに好適な絶縁層上面又は絶縁層間の横方向に広い面
積を平面的に占有するのを防ぐことができる。そして、
その回路パターンが形成された箇所以外の絶縁層上面又
は絶縁層間に、他の回路パターンを、インダクタ形成用
の導体を充填したヴィアホールに邪魔されずに、容易か
つ自在に形成できる。そして、電子部品用基体に形成す
る回路パターンの高集積化、高密度化が図れる。
用基体によれば、インダクタ形成用の導体を充填したヴ
ィアホールが、回路パターンが形成された箇所以外の絶
縁層上面又は絶縁層間であって、回路パターンを形成す
るのに好適な絶縁層上面又は絶縁層間の横方向に広い面
積を平面的に占有するのを防ぐことができる。そして、
その回路パターンが形成された箇所以外の絶縁層上面又
は絶縁層間に、他の回路パターンを、インダクタ形成用
の導体を充填したヴィアホールに邪魔されずに、容易か
つ自在に形成できる。そして、電子部品用基体に形成す
る回路パターンの高集積化、高密度化が図れる。
【図１】本発明のセラミック基板の一部斜視図である。
【図２】図１のセラミック基板に備えたインダクタの等
価回路図である。
価回路図である。
【図３】本発明のセラミック基板の一部斜視図である。
【図４】図３のセラミック基板に備えたインダクタの等
価回路図である。
価回路図である。
１ 電子部品用基体 １ｆ、１ｇ セラミック基板 ５ｄ、５ｅ、５ｆ グリーンシート ６ メタライズペースト線路、メタライズペースト層 ７ メタライズペースト ８ ヴィアホール １０ 底板 １４ 回路パターン ２３ 導体 ２５ メタライズペースト回路 ２６ 導体線路 ２７ インダクタ
Claims (1)
- 【請求項１】 複数の絶縁層を積層してなるパッケー
ジ、基板等の電子部品用基体において、前記絶縁層の上
下面に複数本の導体線路を、その絶縁層の上下面の対応
する各導体線路の端部が上下に重なり合うように、横に
並べて形成すると共に、その絶縁層の上下面の対応する
各導体線路の端部間に挟まれた絶縁層部分に上下に設け
たヴィアホールに導体をそれぞれ充填して、それらの導
体で前記絶縁層の上下面の対応する各導体線路の端部間
を一連に連結し、前記絶縁層の上下面の複数本の導体線
路を前記導体で一連に連結してなる方形螺旋状をしたイ
ンダクタを、前記絶縁層に立体的に備えたことを特徴と
する電子部品用基体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8346646A JPH09219468A (ja) | 1996-12-09 | 1996-12-09 | 電子部品用基体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8346646A JPH09219468A (ja) | 1996-12-09 | 1996-12-09 | 電子部品用基体 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62201320A Division JP2646091B2 (ja) | 1987-08-12 | 1987-08-12 | 電子部品用基体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219468A true JPH09219468A (ja) | 1997-08-19 |
Family
ID=18384861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8346646A Pending JPH09219468A (ja) | 1996-12-09 | 1996-12-09 | 電子部品用基体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219468A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990015740A (ko) * | 1997-08-09 | 1999-03-05 | 윤종용 | 반도체 장치의 인덕터 및 그 제조 방법 |
| JP2019033273A (ja) * | 2018-10-03 | 2019-02-28 | インテル・コーポレーション | 受動素子用のスーパーポーザ基板を備えるダイパッケージ、半導体パッケージングのための方法、及びコンピューティングシステム |
| US10356904B2 (en) | 2014-05-14 | 2019-07-16 | AT&S Austria Technologie & Systemtechnik Aktiengesellshaft | Conductor track with enlargement-free transition between conductor path and contact structure |
| US10615133B2 (en) | 2013-09-27 | 2020-04-07 | Intel Corporation | Die package with superposer substrate for passive components |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120154A (en) * | 1980-02-26 | 1981-09-21 | Toko Inc | Coil and its manufacture |
| JPS5880805A (ja) * | 1981-11-09 | 1983-05-16 | Hitachi Ltd | インダクタンスコイルをそなえた配線板 |
-
1996
- 1996-12-09 JP JP8346646A patent/JPH09219468A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120154A (en) * | 1980-02-26 | 1981-09-21 | Toko Inc | Coil and its manufacture |
| JPS5880805A (ja) * | 1981-11-09 | 1983-05-16 | Hitachi Ltd | インダクタンスコイルをそなえた配線板 |
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| US10615133B2 (en) | 2013-09-27 | 2020-04-07 | Intel Corporation | Die package with superposer substrate for passive components |
| US10356904B2 (en) | 2014-05-14 | 2019-07-16 | AT&S Austria Technologie & Systemtechnik Aktiengesellshaft | Conductor track with enlargement-free transition between conductor path and contact structure |
| JP2019033273A (ja) * | 2018-10-03 | 2019-02-28 | インテル・コーポレーション | 受動素子用のスーパーポーザ基板を備えるダイパッケージ、半導体パッケージングのための方法、及びコンピューティングシステム |
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