JP2810656B2 - 電子部品用基体 - Google Patents
電子部品用基体Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁層上面又は絶
縁層間に２本以上の回路パターンを所定間隔あけて配列
してなるパッケージ、基板等の電子部品用基体に関す
る。 【０００２】 【従来の技術】従来より、セラミック、樹脂等の絶縁体
に２本以上の回路パターンを所定間隔あけて配列してな
るパッケージ、基板等の電子部品用基体がある。 【０００３】この電子部品用基体は、一般に、複数の絶
縁層を積層して形成していて、多層構造をしている。電
子部品用基体の複数の絶縁層上面又は絶縁層間には、２
本以上の回路パターンを所定間隔あけてほぼ並列に並べ
て配列したり、又は２本以上の回路パターンを所定間隔
あけてほぼ直列に並べて配列したりしている。 【０００４】この電子部品用基体にキャパシタを備える
場合には、従来は、該キャパシタを、専ら電子部品用基
体を構成する絶縁層上面又は絶縁層間の横方向に沿って
平面的に層状に備えている。 【０００５】 【発明が解決しようとする課題】ところで、従来のキャ
パシタは、強誘電体層を挟んでその上下面に導体層を広
く備えた構造をしていて、上記のようにして、該キャパ
シタを電子部品用基体に備えたとすると、そのキャパシ
タが電子部品用基体を構成する絶縁層上面又は絶縁層間
に沿って極めて広い面積を占有してしまう。 【０００６】その結果、そのキャパシタが、同じ電子部
品用基体の絶縁層上面又は絶縁層間に所定間隔あけて２
本以上並べて配列する回路パターンの配列の自由度を妨
げてしまった。そして、その絶縁層上面又は絶縁層間に
２本以上並べて配列する回路パターンの配列を複雑化、
困難化させたり、その絶縁層上面又は絶縁層間に所定間
隔あけて２本以上並べて配列する回路パターンの配列密
度を低下させたりした。 【０００７】本発明は、このような課題を解消するため
になされたもので、絶縁層上面又は絶縁層間に２本以上
の回路パターンを所定間隔あけて配列してなる電子部品
用基体に、キャパシタを、その２本以上の回路パターン
を所定間隔あけて配列した絶縁層上面又は絶縁層間の横
方向に沿って層状に広い面積を平面的に占有させること
なく、備えることのできる、電子部品用基体を提供する
ことを目的としている。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に、本発明の電子部品用基体は、絶縁層上面又は絶縁層
間に２本以上の回路パターンを所定間隔あけて配列して
なるパッケージ、基板等の電子部品用基体において、前
記所定間隔あけて配列された各回路パターン直下の絶縁
層部分に上下方向に設けたヴィアホールに導体をそれぞ
れ充填すると共に、それらの導体を充填したヴィアホー
ル間に位置する絶縁層部分であって、前記回路パターン
間に位置する絶縁層部分に上下方向に設けたヴィアホー
ルに強誘電体を充填して、それらの強誘電体及び導体を
用いて、前記絶縁層の厚さ方向にキャパシタを立体的に
備えたことを特徴としている。 【０００９】この電子部品用基体においては、回路パタ
ーン直下の絶縁層部分であって、回路パターンが一般に
形成されない絶縁層部分を有効利用して、該絶縁層部分
に、キャパシタ形成用の導体を充填したヴィアホールを
設けている。 【００１０】そのため、そのキャパシタ形成用の導体を
充填したヴィアホールが、回路パターンを形成するのに
好適な絶縁層上面又は絶縁層間であって、回路パターン
が形成された箇所以外の絶縁層上面又は絶縁層間の横方
向に沿って広い面積を平面的に占有するのを防ぐことが
できる。そして、その回路パターンが形成された箇所以
外の絶縁層上面又は絶縁層間に、他の回路パターンを、
キャパシタ形成用の導体を充填したヴィアホールに邪魔
されずに、余裕を持って容易かつ自在に形成できる。そ
して、電子部品用基体に形成する回路パターンの高密度
化が図れる。 【００１１】また、この電子部品用基体においては、回
路パターン間に位置する絶縁層部分であって、回路パタ
ーンが一般に形成されない絶縁層部分を有効利用して、
その絶縁層部分の上下方向に、キャパシタ形成用の強誘
電体を充填したヴィアホールを設けている。 【００１２】そのため、そのキャパシタ形成用の強誘電
体を充填したヴィアホールが、回路パターンを形成する
のに好適な絶縁層上面又は絶縁層間の横方向に広い面積
を平面的に占有するのを防ぐことができる。そして、そ
の絶縁層上面又は絶縁層間に回路パターンを、キャパシ
タ形成用の強誘電体を充填したヴィアホールに大きく邪
魔されずに、余裕を持って容易かつ自在に形成できる。
そして、電子部品用基体に形成する回路パターンの高密
度化が図れる。 【００１３】 【発明の実施の形態】図１ないし図３は本発明の電子部
品用基体のセラミックパッケージの好適な実施の形態を
示し、図１はその一部正面断面図、図２はその一部平面
図、図３はその一部側面断面図である。以下に、このパ
ッケージを説明する。 【００１４】図のパッケージでは、アルミナ６０Ｗｔ
％、ホウケイ酸ガラス４０Ｗｔ％等を含む方形枠体状を
した低温焼成用の３枚のグリーンシート５ａ、５ｂ、５
ｃを順に積層して、パッケージ形成部材を形成してい
る。そして、そのパッケージ形成部材の内側に、半導体
素子収容用のキャビティ４を形成している。パッケージ
形成部材の中間層グリーンシート５ｂ上面には、回路パ
ターン１４形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ
等のメタライズペースト線路６を所定ピッチで複数本ほ
ぼ並列に並べて備えている。 【００１５】上層グリーンシート５ｃ上面と下層グリー
ンシート５ａ下面とには、メタライズ層９形成用の低温
焼成用のＡｕまたはＡｇ−Ｐｄ等のメタライズペースト
層６をそれぞれ備えている。 【００１６】回路パターン１４形成用のメタライズペー
スト線路６直下の中間層グリーンシート５ｂ部分には、
図１、図２及び図３に示したように、該グリーンシート
５ｂ部分を上下に貫通させて、複数個のヴィアホール８
をメタライズペースト線路６と平行に所定間隔ずつあけ
て並べて設けている。そして、それらの各ヴィアホール
８に、導体２３形成用の低温焼成用のＡｕまたはＡｇ−
Ｐｄ等のメタライズペースト７をそれぞれ充填してい
る。そして、それらの各ヴィアホール８に充填したメタ
ライズペースト７の上端を、回路パターン１４形成用の
メタライズペースト線路６に連ねている。 【００１７】メタライズペースト７を充填したヴィアホ
ール８間に位置する中間層グリーンシート５ｂ部分であ
って、回路パターン１４形成用の隣合うメタライズペー
スト線路６間に位置する中間層グリーンシート５ｂ部分
には、図２及び図３に示したように、該グリーンシート
５ｂ部分を上下に貫通させて、複数個のヴィアホール８
をメタライズペースト線路６と平行に所定間隔ずつあけ
て並べて設けている。そして、それらの各ヴィアホール
８に、低温焼成用のＰｂ複合ペロブスカイト系等の強誘
電体形成材２０をそれぞれ充填している。 【００１８】次いで、３枚のグリーンシート５ａ、５
ｂ、５ｃを積層してなるセラミックパッケージ形成部材
を、炉内等に入れて、１０００°Ｃ前後の低温で一体焼
成し、絶縁層を３層積層してなるセラミックパッケージ
１ｄを形成している。 【００１９】それと同時に、中間絶縁層上面に複数本の
回路パターン１４を所定ピッチで横に並べて形成した
り、上層絶縁層上面にメタライズ層９を形成したり、下
層絶縁層下面にメタライズ層９を形成したり、回路パタ
ーン１４直下の中間絶縁層部分に導体２３を充填したヴ
ィアホール８を設けたり、隣合う回路パターン１４間に
位置する中間絶縁層部分に強誘電体２２を充填したヴィ
アホール８を設けたりしている。そして、それらのヴィ
アホール８に充填した導体２３であって、その上端が回
路パターン１４に連なる導体２３及びヴィアホール８に
充填した強誘電体２２を用いて、隣合う回路パターン１
４間を電気的に並列接続するキャパシタ２４を、セラミ
ックパッケージ１ｄの中間絶縁層部分の厚さ方向に立体
的に備えている。 【００２０】その後、セラミックパッケージ１ｄ下面に
形成されたメタライズ層９に、底板１０をろう付け接合
している。そして、セラミックパッケージ１ｄのキャビ
ティ４底面を底板１０で塞いでいる。それと共に、キャ
ビティ４内に露出した底板１０表面に、ステージ１１を
ろう付け接合している。 【００２１】図１ないし図３に示したセラミックパッケ
ージ１ｄは、以上のように構成している。 【００２２】次に、このセラミックパッケージ１ｄの使
用例並びにその作用を説明する。 【００２３】図１に示したように、キャビティ４内のス
テージ１１に半導体素子１２を搭載する。そして、該半
導体素子の電極１３と回路パターン１４内端とをワイヤ
１６で電気的に接続する。 【００２４】次いで、キャビティ４上面をキャップ１７
で覆って、該キャップ１７を上層絶縁層上面のメタライ
ズ層９にろう付け接合する。そして、半導体素子１２を
キャビティ４内に封止する。回路パターン１４外端に
は、リード１８内端をはんだ付け等により接続して、リ
ード１８をセラミックパッケージ１ｄ外方に延出する。 【００２５】すると、リード１８に電源電流や電気信号
を流すと、該電流や信号が回路パターン１４及びワイヤ
１６を通して、半導体素子の電極１３に伝わる。そし
て、該電流や信号で、半導体素子１２が動作する。 【００２６】その際には、隣合う回路パターン１４を伝
わる高周波信号が、その隣合う回路パターン１４間を電
気的に並列接続しているキャパシタ２４を通して、互い
に混入し合う。 【００２７】ここで、図１ないし図３に示したセラミッ
クパッケージ１ｄに備えたキャパシタ２４であって、セ
ラミックパッケージ１ｄの隣合う回路パターン１４間を
電気的に並列接続しているキャパシタ２４の等価回路図
を示すと、図４のようになる。 【００２８】この図１ないし図３に示したセラミックパ
ッケージ１ｄにおいては、その隣合う回路パターン１４
間を電気的に並列接続するキャパシタ２４形成用の導体
２３を充填したヴィアホール８を、回路パターン１４直
下の中間絶縁層部分の厚さ方向に立体的に備えている。
そのため、その回路パターン１４直下の中間絶縁層部分
を有効利用して、キャパシタ２４形成用の導体２３を充
填したヴィアホール８を、中間絶縁層上面の回路パター
ン１４に邪魔されずに、余裕を持って立体的に容易かつ
的確に備えることができる。それと共に、回路パターン
１４が形成された箇所以外の中間絶縁層上面又は上層絶
縁層と中間絶縁層との間に、他の回路パターンを、キャ
パシタ２４形成用の導体２３を充填したヴィアホール８
に邪魔されずに、余裕を持って容易かつ自在に形成でき
る。 【００２９】また、回路パターン１４間に位置する中間
絶縁層部分を有効利用して、その中間絶縁層部分の上下
方向に、キャパシタ２４形成用の強誘電体２２を充填し
たヴィアホール８を設けている。そのため、そのキャパ
シタ２４形成用の強誘電体２２を充填したヴィアホール
８が、回路パターン１４を形成するのに好適な中間絶縁
層上面又は上層絶縁層と中間絶縁層との間の横方向に広
い面積を平面的に占有するのを防いで、その中間絶縁層
上面又は上層絶縁層と中間絶縁層との間に回路パターン
１４を、余裕を持って容易かつ自在に形成できる。 【００３０】図５は本発明の電子部品用基体のセラミッ
クパッケージの他の好適な実施の形態を示し、図５はそ
の一部正面断面図である。以下に、このパッケージを説
明する。 【００３１】図のパッケージでは、前述図１に示したパ
ッケージ形成部材と同様な３枚のグリーンシート５ａ、
５ｂ、５ｃを順に積層してなるパッケージ形成部材の中
間層グリーンシート５ｂ上面に当たる、上層グリーンシ
ート５ｃと中間層グリーンシート５ｂとの間に、回路パ
ターン１４形成用の低温焼成用のメタライズペースト線
路６を、その中途部を所定長さ分断した状態で、ほぼ直
線状に備えている。換言すれば、上層グリーンシート５
ｃと中間層グリーンシート５ｂとの間に、回路パターン
１４形成用の２本のメタライズペースト線路６を、所定
間隔あけて、ほぼ直列に並べて備えている。 【００３２】上層グリーンシート５ｃと中間層グリーン
シート５ｂとの間にほぼ直列に並べて備えた各メタライ
ズペースト線路６の対向する各内端直下の中間層グリー
ンシート５ｂ部分には、該グリーンシート５ｂ部分を上
下に貫通させて、ヴィアホール８をそれぞれ設けてい
る。そして、それらの各ヴィアホール８に、導体２３形
成用の低温焼成用のメタライズペースト７をそれぞれ充
填している。そして、それらのメタライズペースト７の
上端を、各メタライズペースト線路６の内端にそれぞれ
連ねている。 【００３３】上層グリーンシート５ｃと中間層グリーン
シート５ｂとの間にほぼ直列に並べて備えたメタライズ
ペースト線路６の内端間に位置する中間層グリーンシー
ト５ｂ部分であって、メタライズペースト線路６の各内
端直下の中間層グリーンシート５ｂ部分に設けたヴィア
ホール８間に位置する中間層グリーンシート５ｂ部分に
は、該グリーンシート５ｂ部分を上下に貫通させて、ヴ
ィアホール８を設けている。そして、そのヴィアホール
８に、低温焼成用のＰｂ複合ペロブスカイト系等の強誘
電体形成材２０を充填している。 【００３４】次いで、３枚のグリーンシート５ａ、５
ｂ、５ｃを積層してなるセラミックパッケージ形成部材
を、炉内等に入れて、１０００°Ｃ前後の低温で一体焼
成し、絶縁層を３層積層してなるセラミックパッケージ
１ｅを形成している。 【００３５】それと同時に、中間絶縁層上面に当たる上
層絶縁層と中間絶縁層との間に２本の回路パターン１４
を所定間隔あけてほぼ直列に並べて形成したり、上層絶
縁層上面にメタライズ層９を形成したり、下層絶縁層下
面にメタライズ層９を形成したり、回路パターン１４の
対向する各内端直下の中間絶縁層部分に導体２３を充填
したヴィアホール８をそれぞれ設けたり、回路パターン
１４の内端間に位置する中間絶縁層部分に強誘電体２２
を充填したヴィアホール８を設けたりしている。そし
て、それらの各ヴィアホール８に充填した導体２３であ
って、その上端が回路パターン１４の各内端に連なる導
体２３及びヴィアホール８に充填した強誘電体２２を用
いて、中間絶縁層上面に所定間隔あけてほぼ直列に並べ
て備えた回路パターン１４の内端間を電気的に直列接続
するキャパシタ２４を、セラミックパッケージ１ｅの中
間絶縁層部分の厚さ方向に立体的に備えている。 【００３６】その後、セラミックパッケージ１ｅ下面に
形成されたメタライズ層９に、底板１０をろう付け接合
している。そして、セラミックパッケージ１ｅのキャビ
ティ４底面を底板１０で塞いでいる。それと共に、キャ
ビティ４内に露出した底板１０表面に、ステージ１１を
ろう付け接合している。 【００３７】図５に示したセラミックパッケージ１ｅ
は、以上のように構成している。 【００３８】次に、このセラミックパッケージ１ｅの使
用例並びにその作用を説明する。 【００３９】図５に示したように、キャビティ４内のス
テージ１１に半導体素子１２を搭載する。そして、該半
導体素子の電極１３と回路パターン１４内端とをワイヤ
１６で電気的に接続する。 【００４０】次いで、キャビティ４上面をキャップ１７
で覆って、該キャップ１７を上層絶縁層上面のメタライ
ズ層９にろう付け接合する。そして、半導体素子１２を
キャビティ４内に封止する。回路パターン１４外端に
は、リード１８内端をはんだ付け等により接続して、リ
ード１８をセラミックパッケージ１ｅ外方に延出する。 【００４１】すると、リード１８に電源電流や電気信号
を流すと、該電流や信号が回路パターン１４及びワイヤ
１６を通して、半導体素子の電極１３に伝わる。そし
て、該電流や信号で、半導体素子１２が動作する。 【００４２】その際には、中間絶縁層上面にほぼ直列に
並べて備えた回路パターン１４を伝わる高周波信号が、
その回路パターン１４間を電気的に直列接続しているキ
ャパシタ２４を通して、互いに伝わり合う。 【００４３】ここで、図５に示したセラミックパッケー
ジ１ｅに備えたキャパシタ２４であって、セラミックパ
ッケージ１ｅの回路パターン１４の内端間を電気的に直
列接続しているキャパシタ２４の等価回路図を示すと、
図６のようになる。 【００４４】この図５に示したセラミックパッケージ１
ｅにおいては、その回路パターン１４の内端間を電気的
に直列接続するキャパシタ２４形成用の導体２３を充填
したヴィアホール８を、回路パターン１４の対向する各
内端直下の中間絶縁層部分の厚さ方向に立体的に備えて
いる。そのため、その回路パターン１４直下の中間絶縁
層部分を有効利用して、キャパシタ２４形成用の導体２
３を充填したヴィアホール８を、中間絶縁層上面の回路
パターン１４に邪魔されずに、余裕を持って立体的に容
易かつ的確に備えることができる。それと共に、回路パ
ターン１４が形成された箇所以外の中間絶縁層上面又は
上層絶縁層と中間絶縁層との間に、他の回路パターン
を、キャパシタ２４形成用の導体２３を充填したヴィア
ホール８に邪魔されずに、余裕を持って容易かつ自在に
形成できる。 【００４５】また、回路パターン１４の内端間に位置す
る中間絶縁層部分を有効利用して、その中間絶縁層部分
の上下方向に、キャパシタ２４形成用の強誘電体２２を
充填したヴィアホール８を設けている。そのため、その
キャパシタ２４形成用の強誘電体２２を充填したヴィア
ホール８が、回路パターン１４を形成するのに好適な中
間絶縁層上面又は上層絶縁層と中間絶縁層との間の横方
向に広い面積を平面的に占有するのを防いで、その中間
絶縁層上面又は上層絶縁層と中間絶縁層との間に回路パ
ターン１４を、余裕を持って容易かつ自在に形成でき
る。 【００４６】なお、上述のセラミックパッケージ１ｄ、
１ｅにおいては、グリーンシート５ａ、５ｂ、５ｃに、
通常のアルミナ９２Ｗｔ％等を含む高温焼成用のグリー
ンシートを用いたり、メタライズペースト線路６、メタ
ライズペースト層６、メタライズペースト７に、約１５
００°Ｃの高温を加えても溶融、崩壊しない高温焼成用
のメタライズペーストを用いたりしても良い。 【００４７】また、セラミックパッケージ１ｄ、１ｅを
形成するための絶縁層に、成形済みの樹脂等の絶縁層を
用いても良い。そして、その絶縁層にヴィアホールを上
下方向に設けて、該ヴィアホールにメタライズペースト
や強誘電体形成材を充填した後、その絶縁層を高温に晒
しても良い。そして、そのメタライズペーストや強誘電
体形成材を乾燥させて、絶縁層に設けたヴィアホールに
キャパシタ形成用のメタライズからなる導体や強誘電体
を一体に固着させて充填しても良い。そして、それらの
導体及び強誘電体を用いて、セラミックパッケージ１
ｄ、１ｅの絶縁層の厚さ方向にキャパシタを縦長に立体
的に備えても良い。 【００４８】また、強誘電体２２を充填したヴィアホー
ル８、導体２３を充填したヴィアホール８は、その断面
形状を、円形状でなく、四角形等の多角形状や、楕円形
状等に形成しても良い。 【００４９】また、上述のセラミックパッケージ１ｄ、
１ｅにおいては、強誘電体２２を充填したヴィアホール
８及び導体２３を充填したヴィアホール８周囲のセラミ
ックからなる絶縁層部分を、キャパシタ２４形成用の誘
電体の一部に用いて、キャパシタ２４を形成しているこ
とは、言うまでもない。 【００５０】また、本発明は、絶縁層上面又は絶縁層間
に回路パターンを形成してなる基板や、絶縁層上面に回
路パターンを形成してなる一層構造のパッケージ、基板
等の電子部品用基体にも、利用可能である。 【００５１】 【発明の効果】以上説明したように、本発明の電子部品
用基体によれば、回路パターンが一般に形成されない回
路パターン直下の絶縁層部分を有効利用して、その絶縁
層部分の厚さ方向に、キャパシタ形成用の導体を充填し
たヴィアホールを、回路パターンに邪魔されずに、縦長
に立体的に容易かつ自在に備えることができる。 【００５２】また、キャパシタ形成用の導体を充填した
ヴィアホールが、回路パターンを形成するのに好適な絶
縁層上面又は絶縁層間であって、回路パターンが形成さ
れた箇所以外の絶縁層上面又は絶縁層間の横方向に沿っ
て、層状に広い面積を平面的に占有するのを防ぐことが
できる。そして、その回路パターンが形成された箇所以
外の絶縁層上面又は絶縁層間の横方向に沿って、他の回
路パターンを、キャパシタ形成用の導体を充填したヴィ
アホールに邪魔されずに、高密度に自在に形成できる。
そして、電子部品用基体の高集積化が図れる。 【００５３】また、キャパシタ形成用の強誘電体を充填
したヴィアホールを、回路パターン間に位置する絶縁層
部分の上下方向に備えることができる。そして、キャパ
シタ形成用の強誘電体を充填したヴィアホールが、回路
パターンを形成するのに好適な絶縁層上面又は絶縁層間
の横方向に広い面積を平面的に占有するのを防いで、そ
の絶縁層上面又は絶縁層間に回路パターンを、キャパシ
タ形成用の強誘電体を充填したヴィアホールに大きく邪
魔されずに、高密度に自在に形成できる。そして、電子
部品用基体の高集積化が図れる。
縁層間に２本以上の回路パターンを所定間隔あけて配列
してなるパッケージ、基板等の電子部品用基体に関す
る。 【０００２】 【従来の技術】従来より、セラミック、樹脂等の絶縁体
に２本以上の回路パターンを所定間隔あけて配列してな
るパッケージ、基板等の電子部品用基体がある。 【０００３】この電子部品用基体は、一般に、複数の絶
縁層を積層して形成していて、多層構造をしている。電
子部品用基体の複数の絶縁層上面又は絶縁層間には、２
本以上の回路パターンを所定間隔あけてほぼ並列に並べ
て配列したり、又は２本以上の回路パターンを所定間隔
あけてほぼ直列に並べて配列したりしている。 【０００４】この電子部品用基体にキャパシタを備える
場合には、従来は、該キャパシタを、専ら電子部品用基
体を構成する絶縁層上面又は絶縁層間の横方向に沿って
平面的に層状に備えている。 【０００５】 【発明が解決しようとする課題】ところで、従来のキャ
パシタは、強誘電体層を挟んでその上下面に導体層を広
く備えた構造をしていて、上記のようにして、該キャパ
シタを電子部品用基体に備えたとすると、そのキャパシ
タが電子部品用基体を構成する絶縁層上面又は絶縁層間
に沿って極めて広い面積を占有してしまう。 【０００６】その結果、そのキャパシタが、同じ電子部
品用基体の絶縁層上面又は絶縁層間に所定間隔あけて２
本以上並べて配列する回路パターンの配列の自由度を妨
げてしまった。そして、その絶縁層上面又は絶縁層間に
２本以上並べて配列する回路パターンの配列を複雑化、
困難化させたり、その絶縁層上面又は絶縁層間に所定間
隔あけて２本以上並べて配列する回路パターンの配列密
度を低下させたりした。 【０００７】本発明は、このような課題を解消するため
になされたもので、絶縁層上面又は絶縁層間に２本以上
の回路パターンを所定間隔あけて配列してなる電子部品
用基体に、キャパシタを、その２本以上の回路パターン
を所定間隔あけて配列した絶縁層上面又は絶縁層間の横
方向に沿って層状に広い面積を平面的に占有させること
なく、備えることのできる、電子部品用基体を提供する
ことを目的としている。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に、本発明の電子部品用基体は、絶縁層上面又は絶縁層
間に２本以上の回路パターンを所定間隔あけて配列して
なるパッケージ、基板等の電子部品用基体において、前
記所定間隔あけて配列された各回路パターン直下の絶縁
層部分に上下方向に設けたヴィアホールに導体をそれぞ
れ充填すると共に、それらの導体を充填したヴィアホー
ル間に位置する絶縁層部分であって、前記回路パターン
間に位置する絶縁層部分に上下方向に設けたヴィアホー
ルに強誘電体を充填して、それらの強誘電体及び導体を
用いて、前記絶縁層の厚さ方向にキャパシタを立体的に
備えたことを特徴としている。 【０００９】この電子部品用基体においては、回路パタ
ーン直下の絶縁層部分であって、回路パターンが一般に
形成されない絶縁層部分を有効利用して、該絶縁層部分
に、キャパシタ形成用の導体を充填したヴィアホールを
設けている。 【００１０】そのため、そのキャパシタ形成用の導体を
充填したヴィアホールが、回路パターンを形成するのに
好適な絶縁層上面又は絶縁層間であって、回路パターン
が形成された箇所以外の絶縁層上面又は絶縁層間の横方
向に沿って広い面積を平面的に占有するのを防ぐことが
できる。そして、その回路パターンが形成された箇所以
外の絶縁層上面又は絶縁層間に、他の回路パターンを、
キャパシタ形成用の導体を充填したヴィアホールに邪魔
されずに、余裕を持って容易かつ自在に形成できる。そ
して、電子部品用基体に形成する回路パターンの高密度
化が図れる。 【００１１】また、この電子部品用基体においては、回
路パターン間に位置する絶縁層部分であって、回路パタ
ーンが一般に形成されない絶縁層部分を有効利用して、
その絶縁層部分の上下方向に、キャパシタ形成用の強誘
電体を充填したヴィアホールを設けている。 【００１２】そのため、そのキャパシタ形成用の強誘電
体を充填したヴィアホールが、回路パターンを形成する
のに好適な絶縁層上面又は絶縁層間の横方向に広い面積
を平面的に占有するのを防ぐことができる。そして、そ
の絶縁層上面又は絶縁層間に回路パターンを、キャパシ
タ形成用の強誘電体を充填したヴィアホールに大きく邪
魔されずに、余裕を持って容易かつ自在に形成できる。
そして、電子部品用基体に形成する回路パターンの高密
度化が図れる。 【００１３】 【発明の実施の形態】図１ないし図３は本発明の電子部
品用基体のセラミックパッケージの好適な実施の形態を
示し、図１はその一部正面断面図、図２はその一部平面
図、図３はその一部側面断面図である。以下に、このパ
ッケージを説明する。 【００１４】図のパッケージでは、アルミナ６０Ｗｔ
％、ホウケイ酸ガラス４０Ｗｔ％等を含む方形枠体状を
した低温焼成用の３枚のグリーンシート５ａ、５ｂ、５
ｃを順に積層して、パッケージ形成部材を形成してい
る。そして、そのパッケージ形成部材の内側に、半導体
素子収容用のキャビティ４を形成している。パッケージ
形成部材の中間層グリーンシート５ｂ上面には、回路パ
ターン１４形成用の低温焼成用のＡｕまたはＡｇ−Ｐｄ
等のメタライズペースト線路６を所定ピッチで複数本ほ
ぼ並列に並べて備えている。 【００１５】上層グリーンシート５ｃ上面と下層グリー
ンシート５ａ下面とには、メタライズ層９形成用の低温
焼成用のＡｕまたはＡｇ−Ｐｄ等のメタライズペースト
層６をそれぞれ備えている。 【００１６】回路パターン１４形成用のメタライズペー
スト線路６直下の中間層グリーンシート５ｂ部分には、
図１、図２及び図３に示したように、該グリーンシート
５ｂ部分を上下に貫通させて、複数個のヴィアホール８
をメタライズペースト線路６と平行に所定間隔ずつあけ
て並べて設けている。そして、それらの各ヴィアホール
８に、導体２３形成用の低温焼成用のＡｕまたはＡｇ−
Ｐｄ等のメタライズペースト７をそれぞれ充填してい
る。そして、それらの各ヴィアホール８に充填したメタ
ライズペースト７の上端を、回路パターン１４形成用の
メタライズペースト線路６に連ねている。 【００１７】メタライズペースト７を充填したヴィアホ
ール８間に位置する中間層グリーンシート５ｂ部分であ
って、回路パターン１４形成用の隣合うメタライズペー
スト線路６間に位置する中間層グリーンシート５ｂ部分
には、図２及び図３に示したように、該グリーンシート
５ｂ部分を上下に貫通させて、複数個のヴィアホール８
をメタライズペースト線路６と平行に所定間隔ずつあけ
て並べて設けている。そして、それらの各ヴィアホール
８に、低温焼成用のＰｂ複合ペロブスカイト系等の強誘
電体形成材２０をそれぞれ充填している。 【００１８】次いで、３枚のグリーンシート５ａ、５
ｂ、５ｃを積層してなるセラミックパッケージ形成部材
を、炉内等に入れて、１０００°Ｃ前後の低温で一体焼
成し、絶縁層を３層積層してなるセラミックパッケージ
１ｄを形成している。 【００１９】それと同時に、中間絶縁層上面に複数本の
回路パターン１４を所定ピッチで横に並べて形成した
り、上層絶縁層上面にメタライズ層９を形成したり、下
層絶縁層下面にメタライズ層９を形成したり、回路パタ
ーン１４直下の中間絶縁層部分に導体２３を充填したヴ
ィアホール８を設けたり、隣合う回路パターン１４間に
位置する中間絶縁層部分に強誘電体２２を充填したヴィ
アホール８を設けたりしている。そして、それらのヴィ
アホール８に充填した導体２３であって、その上端が回
路パターン１４に連なる導体２３及びヴィアホール８に
充填した強誘電体２２を用いて、隣合う回路パターン１
４間を電気的に並列接続するキャパシタ２４を、セラミ
ックパッケージ１ｄの中間絶縁層部分の厚さ方向に立体
的に備えている。 【００２０】その後、セラミックパッケージ１ｄ下面に
形成されたメタライズ層９に、底板１０をろう付け接合
している。そして、セラミックパッケージ１ｄのキャビ
ティ４底面を底板１０で塞いでいる。それと共に、キャ
ビティ４内に露出した底板１０表面に、ステージ１１を
ろう付け接合している。 【００２１】図１ないし図３に示したセラミックパッケ
ージ１ｄは、以上のように構成している。 【００２２】次に、このセラミックパッケージ１ｄの使
用例並びにその作用を説明する。 【００２３】図１に示したように、キャビティ４内のス
テージ１１に半導体素子１２を搭載する。そして、該半
導体素子の電極１３と回路パターン１４内端とをワイヤ
１６で電気的に接続する。 【００２４】次いで、キャビティ４上面をキャップ１７
で覆って、該キャップ１７を上層絶縁層上面のメタライ
ズ層９にろう付け接合する。そして、半導体素子１２を
キャビティ４内に封止する。回路パターン１４外端に
は、リード１８内端をはんだ付け等により接続して、リ
ード１８をセラミックパッケージ１ｄ外方に延出する。 【００２５】すると、リード１８に電源電流や電気信号
を流すと、該電流や信号が回路パターン１４及びワイヤ
１６を通して、半導体素子の電極１３に伝わる。そし
て、該電流や信号で、半導体素子１２が動作する。 【００２６】その際には、隣合う回路パターン１４を伝
わる高周波信号が、その隣合う回路パターン１４間を電
気的に並列接続しているキャパシタ２４を通して、互い
に混入し合う。 【００２７】ここで、図１ないし図３に示したセラミッ
クパッケージ１ｄに備えたキャパシタ２４であって、セ
ラミックパッケージ１ｄの隣合う回路パターン１４間を
電気的に並列接続しているキャパシタ２４の等価回路図
を示すと、図４のようになる。 【００２８】この図１ないし図３に示したセラミックパ
ッケージ１ｄにおいては、その隣合う回路パターン１４
間を電気的に並列接続するキャパシタ２４形成用の導体
２３を充填したヴィアホール８を、回路パターン１４直
下の中間絶縁層部分の厚さ方向に立体的に備えている。
そのため、その回路パターン１４直下の中間絶縁層部分
を有効利用して、キャパシタ２４形成用の導体２３を充
填したヴィアホール８を、中間絶縁層上面の回路パター
ン１４に邪魔されずに、余裕を持って立体的に容易かつ
的確に備えることができる。それと共に、回路パターン
１４が形成された箇所以外の中間絶縁層上面又は上層絶
縁層と中間絶縁層との間に、他の回路パターンを、キャ
パシタ２４形成用の導体２３を充填したヴィアホール８
に邪魔されずに、余裕を持って容易かつ自在に形成でき
る。 【００２９】また、回路パターン１４間に位置する中間
絶縁層部分を有効利用して、その中間絶縁層部分の上下
方向に、キャパシタ２４形成用の強誘電体２２を充填し
たヴィアホール８を設けている。そのため、そのキャパ
シタ２４形成用の強誘電体２２を充填したヴィアホール
８が、回路パターン１４を形成するのに好適な中間絶縁
層上面又は上層絶縁層と中間絶縁層との間の横方向に広
い面積を平面的に占有するのを防いで、その中間絶縁層
上面又は上層絶縁層と中間絶縁層との間に回路パターン
１４を、余裕を持って容易かつ自在に形成できる。 【００３０】図５は本発明の電子部品用基体のセラミッ
クパッケージの他の好適な実施の形態を示し、図５はそ
の一部正面断面図である。以下に、このパッケージを説
明する。 【００３１】図のパッケージでは、前述図１に示したパ
ッケージ形成部材と同様な３枚のグリーンシート５ａ、
５ｂ、５ｃを順に積層してなるパッケージ形成部材の中
間層グリーンシート５ｂ上面に当たる、上層グリーンシ
ート５ｃと中間層グリーンシート５ｂとの間に、回路パ
ターン１４形成用の低温焼成用のメタライズペースト線
路６を、その中途部を所定長さ分断した状態で、ほぼ直
線状に備えている。換言すれば、上層グリーンシート５
ｃと中間層グリーンシート５ｂとの間に、回路パターン
１４形成用の２本のメタライズペースト線路６を、所定
間隔あけて、ほぼ直列に並べて備えている。 【００３２】上層グリーンシート５ｃと中間層グリーン
シート５ｂとの間にほぼ直列に並べて備えた各メタライ
ズペースト線路６の対向する各内端直下の中間層グリー
ンシート５ｂ部分には、該グリーンシート５ｂ部分を上
下に貫通させて、ヴィアホール８をそれぞれ設けてい
る。そして、それらの各ヴィアホール８に、導体２３形
成用の低温焼成用のメタライズペースト７をそれぞれ充
填している。そして、それらのメタライズペースト７の
上端を、各メタライズペースト線路６の内端にそれぞれ
連ねている。 【００３３】上層グリーンシート５ｃと中間層グリーン
シート５ｂとの間にほぼ直列に並べて備えたメタライズ
ペースト線路６の内端間に位置する中間層グリーンシー
ト５ｂ部分であって、メタライズペースト線路６の各内
端直下の中間層グリーンシート５ｂ部分に設けたヴィア
ホール８間に位置する中間層グリーンシート５ｂ部分に
は、該グリーンシート５ｂ部分を上下に貫通させて、ヴ
ィアホール８を設けている。そして、そのヴィアホール
８に、低温焼成用のＰｂ複合ペロブスカイト系等の強誘
電体形成材２０を充填している。 【００３４】次いで、３枚のグリーンシート５ａ、５
ｂ、５ｃを積層してなるセラミックパッケージ形成部材
を、炉内等に入れて、１０００°Ｃ前後の低温で一体焼
成し、絶縁層を３層積層してなるセラミックパッケージ
１ｅを形成している。 【００３５】それと同時に、中間絶縁層上面に当たる上
層絶縁層と中間絶縁層との間に２本の回路パターン１４
を所定間隔あけてほぼ直列に並べて形成したり、上層絶
縁層上面にメタライズ層９を形成したり、下層絶縁層下
面にメタライズ層９を形成したり、回路パターン１４の
対向する各内端直下の中間絶縁層部分に導体２３を充填
したヴィアホール８をそれぞれ設けたり、回路パターン
１４の内端間に位置する中間絶縁層部分に強誘電体２２
を充填したヴィアホール８を設けたりしている。そし
て、それらの各ヴィアホール８に充填した導体２３であ
って、その上端が回路パターン１４の各内端に連なる導
体２３及びヴィアホール８に充填した強誘電体２２を用
いて、中間絶縁層上面に所定間隔あけてほぼ直列に並べ
て備えた回路パターン１４の内端間を電気的に直列接続
するキャパシタ２４を、セラミックパッケージ１ｅの中
間絶縁層部分の厚さ方向に立体的に備えている。 【００３６】その後、セラミックパッケージ１ｅ下面に
形成されたメタライズ層９に、底板１０をろう付け接合
している。そして、セラミックパッケージ１ｅのキャビ
ティ４底面を底板１０で塞いでいる。それと共に、キャ
ビティ４内に露出した底板１０表面に、ステージ１１を
ろう付け接合している。 【００３７】図５に示したセラミックパッケージ１ｅ
は、以上のように構成している。 【００３８】次に、このセラミックパッケージ１ｅの使
用例並びにその作用を説明する。 【００３９】図５に示したように、キャビティ４内のス
テージ１１に半導体素子１２を搭載する。そして、該半
導体素子の電極１３と回路パターン１４内端とをワイヤ
１６で電気的に接続する。 【００４０】次いで、キャビティ４上面をキャップ１７
で覆って、該キャップ１７を上層絶縁層上面のメタライ
ズ層９にろう付け接合する。そして、半導体素子１２を
キャビティ４内に封止する。回路パターン１４外端に
は、リード１８内端をはんだ付け等により接続して、リ
ード１８をセラミックパッケージ１ｅ外方に延出する。 【００４１】すると、リード１８に電源電流や電気信号
を流すと、該電流や信号が回路パターン１４及びワイヤ
１６を通して、半導体素子の電極１３に伝わる。そし
て、該電流や信号で、半導体素子１２が動作する。 【００４２】その際には、中間絶縁層上面にほぼ直列に
並べて備えた回路パターン１４を伝わる高周波信号が、
その回路パターン１４間を電気的に直列接続しているキ
ャパシタ２４を通して、互いに伝わり合う。 【００４３】ここで、図５に示したセラミックパッケー
ジ１ｅに備えたキャパシタ２４であって、セラミックパ
ッケージ１ｅの回路パターン１４の内端間を電気的に直
列接続しているキャパシタ２４の等価回路図を示すと、
図６のようになる。 【００４４】この図５に示したセラミックパッケージ１
ｅにおいては、その回路パターン１４の内端間を電気的
に直列接続するキャパシタ２４形成用の導体２３を充填
したヴィアホール８を、回路パターン１４の対向する各
内端直下の中間絶縁層部分の厚さ方向に立体的に備えて
いる。そのため、その回路パターン１４直下の中間絶縁
層部分を有効利用して、キャパシタ２４形成用の導体２
３を充填したヴィアホール８を、中間絶縁層上面の回路
パターン１４に邪魔されずに、余裕を持って立体的に容
易かつ的確に備えることができる。それと共に、回路パ
ターン１４が形成された箇所以外の中間絶縁層上面又は
上層絶縁層と中間絶縁層との間に、他の回路パターン
を、キャパシタ２４形成用の導体２３を充填したヴィア
ホール８に邪魔されずに、余裕を持って容易かつ自在に
形成できる。 【００４５】また、回路パターン１４の内端間に位置す
る中間絶縁層部分を有効利用して、その中間絶縁層部分
の上下方向に、キャパシタ２４形成用の強誘電体２２を
充填したヴィアホール８を設けている。そのため、その
キャパシタ２４形成用の強誘電体２２を充填したヴィア
ホール８が、回路パターン１４を形成するのに好適な中
間絶縁層上面又は上層絶縁層と中間絶縁層との間の横方
向に広い面積を平面的に占有するのを防いで、その中間
絶縁層上面又は上層絶縁層と中間絶縁層との間に回路パ
ターン１４を、余裕を持って容易かつ自在に形成でき
る。 【００４６】なお、上述のセラミックパッケージ１ｄ、
１ｅにおいては、グリーンシート５ａ、５ｂ、５ｃに、
通常のアルミナ９２Ｗｔ％等を含む高温焼成用のグリー
ンシートを用いたり、メタライズペースト線路６、メタ
ライズペースト層６、メタライズペースト７に、約１５
００°Ｃの高温を加えても溶融、崩壊しない高温焼成用
のメタライズペーストを用いたりしても良い。 【００４７】また、セラミックパッケージ１ｄ、１ｅを
形成するための絶縁層に、成形済みの樹脂等の絶縁層を
用いても良い。そして、その絶縁層にヴィアホールを上
下方向に設けて、該ヴィアホールにメタライズペースト
や強誘電体形成材を充填した後、その絶縁層を高温に晒
しても良い。そして、そのメタライズペーストや強誘電
体形成材を乾燥させて、絶縁層に設けたヴィアホールに
キャパシタ形成用のメタライズからなる導体や強誘電体
を一体に固着させて充填しても良い。そして、それらの
導体及び強誘電体を用いて、セラミックパッケージ１
ｄ、１ｅの絶縁層の厚さ方向にキャパシタを縦長に立体
的に備えても良い。 【００４８】また、強誘電体２２を充填したヴィアホー
ル８、導体２３を充填したヴィアホール８は、その断面
形状を、円形状でなく、四角形等の多角形状や、楕円形
状等に形成しても良い。 【００４９】また、上述のセラミックパッケージ１ｄ、
１ｅにおいては、強誘電体２２を充填したヴィアホール
８及び導体２３を充填したヴィアホール８周囲のセラミ
ックからなる絶縁層部分を、キャパシタ２４形成用の誘
電体の一部に用いて、キャパシタ２４を形成しているこ
とは、言うまでもない。 【００５０】また、本発明は、絶縁層上面又は絶縁層間
に回路パターンを形成してなる基板や、絶縁層上面に回
路パターンを形成してなる一層構造のパッケージ、基板
等の電子部品用基体にも、利用可能である。 【００５１】 【発明の効果】以上説明したように、本発明の電子部品
用基体によれば、回路パターンが一般に形成されない回
路パターン直下の絶縁層部分を有効利用して、その絶縁
層部分の厚さ方向に、キャパシタ形成用の導体を充填し
たヴィアホールを、回路パターンに邪魔されずに、縦長
に立体的に容易かつ自在に備えることができる。 【００５２】また、キャパシタ形成用の導体を充填した
ヴィアホールが、回路パターンを形成するのに好適な絶
縁層上面又は絶縁層間であって、回路パターンが形成さ
れた箇所以外の絶縁層上面又は絶縁層間の横方向に沿っ
て、層状に広い面積を平面的に占有するのを防ぐことが
できる。そして、その回路パターンが形成された箇所以
外の絶縁層上面又は絶縁層間の横方向に沿って、他の回
路パターンを、キャパシタ形成用の導体を充填したヴィ
アホールに邪魔されずに、高密度に自在に形成できる。
そして、電子部品用基体の高集積化が図れる。 【００５３】また、キャパシタ形成用の強誘電体を充填
したヴィアホールを、回路パターン間に位置する絶縁層
部分の上下方向に備えることができる。そして、キャパ
シタ形成用の強誘電体を充填したヴィアホールが、回路
パターンを形成するのに好適な絶縁層上面又は絶縁層間
の横方向に広い面積を平面的に占有するのを防いで、そ
の絶縁層上面又は絶縁層間に回路パターンを、キャパシ
タ形成用の強誘電体を充填したヴィアホールに大きく邪
魔されずに、高密度に自在に形成できる。そして、電子
部品用基体の高集積化が図れる。
【図面の簡単な説明】
【図１】本発明のセラミックパッケージの一部正面断面
図である。 【図２】本発明のセラミックパッケージの一部平面断面
図である。 【図３】本発明のセラミックパッケージの一部側面断面
図である。 【図４】図１のセラミックパッケージに備えたキャパシ
タの等価回路図である。 【図５】本発明のセラミックパッケージの一部正面断面
図である。 【図６】図５のセラミックパッケージに備えたキャパシ
タの等価回路図である。 【符号の説明】 １ 電子部品用基体 １ｄ、１ｅ セラミックパッケージ ４ キャビティ ５ａ、５ｂ、５ｃ グリーンシート ６ メタライズペースト線路、メタライズペースト層 ７ メタライズペースト ８ ヴィアホール ９ メタライズ層 １０ 底板 １１ ステージ １２ 半導体素子 １４ 回路パターン １６ ワイヤ １７ キャップ １８ リード ２０ 強誘電体形成材 ２２ 強誘電体 ２３ 導体 ２４ キャパシタ
図である。 【図２】本発明のセラミックパッケージの一部平面断面
図である。 【図３】本発明のセラミックパッケージの一部側面断面
図である。 【図４】図１のセラミックパッケージに備えたキャパシ
タの等価回路図である。 【図５】本発明のセラミックパッケージの一部正面断面
図である。 【図６】図５のセラミックパッケージに備えたキャパシ
タの等価回路図である。 【符号の説明】 １ 電子部品用基体 １ｄ、１ｅ セラミックパッケージ ４ キャビティ ５ａ、５ｂ、５ｃ グリーンシート ６ メタライズペースト線路、メタライズペースト層 ７ メタライズペースト ８ ヴィアホール ９ メタライズ層 １０ 底板 １１ ステージ １２ 半導体素子 １４ 回路パターン １６ ワイヤ １７ キャップ １８ リード ２０ 強誘電体形成材 ２２ 強誘電体 ２３ 導体 ２４ キャパシタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−195964（ＪＰ，Ａ)
特公 昭57−10577（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 23/12
H01G 2/06,4/00
H05K 1/16
Claims (1)
- (57)【特許請求の範囲】 １．絶縁層上面又は絶縁層間に２本以上の回路パターン
を所定間隔あけて配列してなるパッケージ、基板等の電
子部品用基体において、前記所定間隔あけて配列された
各回路パターン直下の絶縁層部分に上下方向に設けたヴ
ィアホールに導体をそれぞれ充填すると共に、それらの
導体を充填したヴィアホール間に位置する絶縁層部分で
あって、前記回路パターン間に位置する絶縁層部分に上
下方向に設けたヴィアホールに強誘電体を充填して、そ
れらの強誘電体及び導体を用いて、前記絶縁層の厚さ方
向にキャパシタを立体的に備えたことを特徴とする電子
部品用基体。 ２．２本以上の回路パターンが、所定間隔あけてほぼ並
列に並べて配列したものである請求項１記載の電子部品
用基体。 ３．２本以上の回路パターンが、所定間隔あけてほぼ直
列に並べて配列したものである請求項１記載の電子部品
用基体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8346645A JP2810656B2 (ja) | 1996-12-09 | 1996-12-09 | 電子部品用基体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8346645A JP2810656B2 (ja) | 1996-12-09 | 1996-12-09 | 電子部品用基体 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62201320A Division JP2646091B2 (ja) | 1987-08-12 | 1987-08-12 | 電子部品用基体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219466A JPH09219466A (ja) | 1997-08-19 |
| JP2810656B2 true JP2810656B2 (ja) | 1998-10-15 |
Family
ID=18384854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8346645A Expired - Fee Related JP2810656B2 (ja) | 1996-12-09 | 1996-12-09 | 電子部品用基体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810656B2 (ja) |
-
1996
- 1996-12-09 JP JP8346645A patent/JP2810656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09219466A (ja) | 1997-08-19 |
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|---|---|---|---|
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