JPS63132415A - ピングリツド列パツケ−ジ用減結合コンデンサ - Google Patents

ピングリツド列パツケ−ジ用減結合コンデンサ

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JPS63132415A
JPS63132415A JP62184634A JP18463487A JPS63132415A JP S63132415 A JPS63132415 A JP S63132415A JP 62184634 A JP62184634 A JP 62184634A JP 18463487 A JP18463487 A JP 18463487A JP S63132415 A JPS63132415 A JP S63132415A
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ジヨージ・エム・ヘルナンデス
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路用減結合コンデンサの分野に関わる
。より詳しくは、ピングリッド列（ｐａ人）型集積回路
パッケージと共に用いるのに特に適した、新規かつ改良
された減結合コンデンサに関わる。
〔従来技術の説明〕
超小型電子技術分野においては、高周波動作、特に集積
回路の切り換えは、過渡エネルギーが電源回路に結合る
、結果を生じることがある。
一般］こ、好ましくない高周波ノイズや干渉が、集積回
路の電源回路に結合る、のを防ぐには、電源とＩＣの接
地線の間に減結合コンデンサを接続る、ことにより、達
成される。接続構造の一つとして、多層プリント回路板
にコンデンサを設け、集積回路の外側でこのコンデンサ
をスルーホール・メッキにより内部電源および接地平面
に接続し、これを集積回路の電源供給リードと接触させ
るようにしたものがある。インダクタンスが高いため、
あまり好まれないが、減結合コンデンサと集積回路電源
および接地線を、多層または両面プリント回路板上のト
レースを介して相互に接続る、方法もある。
上記２つの減結合技術は、いくつかの欠点を伴っている
。これら欠点のうち一番重犬なものは、個別コンデンサ
とこれによって減結合される集積回路の間のリードや接
続トレースの形状及び長さのために、コンデンサを含む
回路が著しく高インダクタンスとなることである。実際
、リードやプリント回路板トレースのインダクタンスが
あまり高いため、回路のコンデンサの高周波効果を無効
ζこしてしまう場合がある。第２の大きな欠点は、集積
回路の近くでコンデンサを使用る、こと憂こ伴う、空間
利用率の悪さである。プリント回路板において、減結合
コンデンサや接続トレースが占めるスペース、つまり領
域は、回路板において達成し得る最適の部品パッケージ
ング密度に好ましくない影響を与える。
プリント回路板に装着した減結合コンデンサの使用に伴
う上記欠点を克服る、ことを目指し、従来のデュアル・
インライン回路の下に装着る、のに適した減結合コンデ
ンサが提案されている。米国特許４５０２１０１には、
集積回路パッケージ用減結合コンデンサが開示されてい
る。
上記特許の減結合コンデンサは、両面を金属被覆した薄
い長方形のセラミック・チップより成り、この長方形セ
ラミック・チップの、対角線上で相対る、角部付近の２
点で、チップ両面の金属被覆から、電気的に活性のリー
ドが畠ている。またコンデンサには、電気的に非活性の
ダミー・リードを１つまたはそれ以上設けてもよい。２
つの活性（およびダミー）リードは下側に曲げられ、組
み立てた減結合コンデンサは、非導電性材料のフィルム
に密封される。上記特許の教示によれば、減結合コンデ
ンサは、従来のデュアル・インライン集積回路から延び
る２列のリードの間の空間に支承される寸法にしである
。減結合コンデンサからの２つの電気的に活性のリード
は、プリント回路板に差し込まれ、コンデンサからのこ
れらリードは、接地電源導体が接続されている孔を介し
て、プリント回路板に挿入されている。次に関連の集積
回路またはその他の電子部品をコンデンサの上に配置し
、回路板に挿入して、２つの電気的に活性の導体リード
が挿入されているプリント回路板の同じ孔に、集積回路
またはその他の部品の電源ＩＪ−ドが位置る、ようにな
っている。
この米国特許４５０２１０１に記載された減結合コンデ
ンサは、その企図した目的にはかなうものであるが、ピ
ングリッド列（ＰＧＡ　）型集積回路パッケージととも
に使用る、には、必ずしも適切とはいえない。ＰＧＡパ
ッケージングはＩＣのパッケージ技術として一般に用い
られるようになっている。従来のデュアル・インライン
パッケージと同様、ＰＧＡパッケージは電源と接地線と
の間に同様の減結合を必要とる、。しかしながら、公知
特許出願において開示された型の減結合コンデンサは、
その構造および配列からして、周知のＰＧＡパッケージ
の特異の構成とともに使用る、ことは出来ない。
上記の公知減結合コンデンサの欠点及び短所は、本発明
による新規の減結合コンデンサにより克服もしくは軽減
される。本発明によれば、ピングリッド列パッケージ直
下に装着し得る平型減結合コンデンサが設けられ、これ
により減結合ループは低くなり、より効果的な減結合構
造が得られる。また本発明のコンデンサは、専らＰＧＡ
パッケージの下に位置る、ことにより、回路板に於ける
省スペースにも貢献る、、即ちプリント回路板上で占め
る「地所」が少なくなる。
〔問題点を解決る、ための手段〕
ＰＧＡパッケージと共に用いる本発明による減結合コン
デンサは、一対の導体の間に挟まれた誘電材料を有る、
。各導体の周縁に沿って複数のリードが設けられている
。これらのリードは、これを取り付けである金属導体の
ほぼ平面内にて、わずかに外側に延長し、それから下側
に曲がって、導体平面の直交る、方向に延びるようにな
っている。この後、横方向に延びる複数のリード部を除
き、全体のアッセンブリを適当な非導電材料内に密封し
てもよい。
静電容量値をより高め、温度安定性を増すことを月相し
て、以下に述べる数種の実施例においては、上記のよう
な一枚の誘電材料層ではなく、一対の導体に挾まれた１
つまたはそれ以上の多層コンデンサを使用している。低
誘導平行板型コンデンサ構造を成す、多層セラミックコ
ンデンサ部品が、数種開示されている。
本発明による減結合コンデンサ・アッセンブリは、集積
回路チップ直下のスペース内で、ＰＧＡパッケージの下
側に延びるピンに間に支承されるよう、特にその寸法及
び形状を定めである。ＰＧＡパッケージはピン配列にい
ろいろな種類があることはよく知られている。従って、
本発明においては、柔軟性のあるリード配置になってお
り、ＰＧＡの各電圧レベルから複数のピンが来ているの
で、特定のＰＧ人パッケージに合わせることができる。
本発明の上記およびその他の長所は、以下の詳細な説明
及び図面より、尚業者が容易に理解し得るものである。
〔実施例〕
先ず１図の公知装ｆｌｔ、において、多層プリント回路
板１０上には、多層セラミック・コンデンサ１２とピン
グリッド列（ＰＧＡ　）パッケージ１４が設けられてい
る。コンデンサ１２はＰＧＡパッケージ１４の外側に設
けられ、メッキ・スルーホール１８．１８がコンデンサ
・リード２０をＰＧＡパッケージ１４の電源および接地
リード２２に接続る、の（ご用いられる。２図の公知装
置は、より効率の悪い減結合構造を示すもので、プリン
ト回路トレース２４が、ＰＧＡパッケージ１４′の電源
および接地リードを減結合コンデンサ１２′に接続る、
のに用いられている。
前に述べたように、１図と２図の公知減結合構造はどち
らも、リードやプリント回路板トレースのインダクタン
スが高い（特に２図の構成において）、回路板の地所の
使用が効率的でなく、部品充填密度に好ましくない影響
を与える、等の重大な欠点および短所を伴う。
これらの大きな問題点は、特にピングリッド列パッケー
ジと共に使用る、ように寸法および形状を定めた、本発
明の減結合コンデンサにより克服される。先ず３図と４
図において、代表的なＰＧＡパッケージが概略２８にて
示されている。３図および４図に示したようなピングリ
ッド列パッケージは、当業者にとって、十分公知であっ
て、正方形または長方形の台部３０と、ここから列また
はパターンを成して延びる複数のピン３２を有る、。ピ
ンは、信号ピン、電源接地ピン、およびアラインメント
・ピンを含む数種類のピンより構成してもよい。概して
、ＰＧ、Ａパッケージ２８の電源接地ピン３２は、ピン
列の内周（即ちピンの内側環状部）の周りに配され、中
央部３４を包囲している。ＰＧＡパッケージの中央部に
は、そこから延びるピンはなく、チップ空洞部３４とし
て画成されている。
チップ空洞部３４は集積回路チップ（図示せず）を受は
入れ、これでＰＧＡパッケージは完成したものとなる。
ＰＧＡパッケージピン配列お全体のサイズは、各電子装
置の要求る、ところにより、部品によって著しく異なる
場合があるということは良く知られている。このとき、
３図では２列の求心状ピン列をもつＰＧＡパッケージが
示されているが、ＰＧＡパッケージにはさらに多くの求
心状ピン列を設けてもよい（それが−１１である）点に
注目すべきである。
３　図ノＰＧＡパッケージは、プリント回路板に直接装
着（はんだにより）してもよいし、回路板に装着る、前
に予めソケット内に取り付けてもよい（４図）。
ソケット３６はピン３２に対応る、複数のピン・ソケッ
ト３７より成り、その内部Ｊこピン３２を支承る、よう
構成されている。
本発明による減結合コンデンサは、ＰＧＡパッケージ（
３図に示したようなもの）直下で、ソケット下または半
田付けしたパッケージのすぐ下のチップ空洞部に設けら
れるよう、寸法及び形状が定められている。以下この点
について、９Ａ図と９Ｂ図を参照して詳細に説明る、。
次に５Ａ−５Ｃおよび７図において、本発明による減結
合コンデンサは、概略２６に示されている。減結合コン
デンサ２６は、一対の金属導体４０．４２により挟まれ
た誘電材料または誘電チップ（′１図参照）より成る。
各導体４０゜４２は、これに接続され、ここから外方に
延びる複数のリード４４と４６を有る、。リードは短い
距離だけ外方に延び、それから下側に曲がって、導体の
平面に対して垂直の方向に延びている。そして、横方向
に延びる複数のリード部を除き、アッセンブリ全体が、
適当な非導電性材料４８内に密封される。密封方法は、
ラミネート絶縁、成形その他適当な方法を使用しでよい
。
導体４０．４２の厚み、合金成分等は適宜変えても良い
。誘電部材３８は、適当な誘な材料により構成る、が、
出来ればセラミックが望ましい。出来れば密封容器４８
に一対のスペーサを形成して、減結合コンデンサと回路
板の間を洗浄できるようにる、のがよい。
５Ａ−５Ｃ図の減結合コンデンサには、全部で１４個の
リード４４．４６があり、この内６個のリード４４は１
つの導体４０（電圧導体）に接続され、８個のリード４
６はもう１つの導体４２（接地導体）に接続されている
。但し、５Ａ−５Ｃ図は、１つの（またはそれ以上の）
特定のピングリッド列パッケージおよびその独自のピン
配列に適る、特定のリード構成を説明している点に注目
すべきである。前に述べたように、ＰＧＡパッケージの
寸法とピン配列は、ノクツケージ毎に相当違うことがあ
る。従って、本発明減結合コンデンサの重要な特做は、
これがどのＰＧＡパッケージとも使用出来るように適宜
設定できる点である。例えば、６Ａ−６Ｃ図に於て、減
結合コンデンサの他の実施例が２６′で示されている。
コンデンサ２６′は、コンデンサ２６と同様、２つの導
体の間ζこ挟まれた誘電材料より成る同じ平行板コンデ
ンサ構造を有る、。
但し、５Ａ−５Ｃ図と違って、５Ａ−５Ｃ図の減結合コ
ンデンサ２６は全部で８個のリード４４′と４６′があ
り、そのうち４本のリードは各導体に接続されている。
またコンデンサ２６′の外寸は、これと共に使用る、Ｐ
Ｃ］Ａパッケージの寸法に応じて、コンデンサ２６の外
寸と違えてもよい。
上述のように、本発明の減結合コンデンサのリード配列
は、所定のＰＧＡパッケージの電源ピン配列における特
定の必要に合うように構成される。８Ａ図に示すのは、
５Ａ−５Ｃ図の減結合コンデンサ２６と共に使用る、Ｐ
Ｇ６人ハラケージ電源ピン配列のピン名称である。これ
ｊこより、８Ａ図は、３図に示したようなＰＧＡパッケ
ージのピン内周に沿ったピン配列を表している。
８Ａ図の四角はそれぞれピンを表し、記号”ａ″または
′Ｖ”（ま、ピンが電源（電圧）であるか接地であるか
を示している。８Ｂ図において、５Ａ−５Ｃ図の減結合
コンデンサ２６が、補助孔５０を介してプリント回路板
回路板に設けられるところが概略示されている。コンデ
ンサ２６からの各リード４４．４６は、ＰＧＡパッケー
ジからの対応る、電圧または接地ピンと整合され、これ
に対る、減結合を形成る、。コンデンサ２６からの８本
のＩＪ−ド４６は接地導体に接続る、一方、他の６本の
り一ド４４は、コンデ〉・すの電圧導体に接続る、点に
注目すべきである。
次に９Ａ図に示すように、本発明による減結合コンデン
サ５２は、ＰＧＡパッケージ５６下側のプリント回路板
５４に装着される。ＰＯＡパッケージ５６は３図のＰＧ
Ａパッケージ２８と同様であるが、３図のＰＧＡパッケ
ージ２８をひつくり返しであるので、ピンはプリント回
路板５４を通過して下側に延びる。上述のように、下側
に設ける本発明減結合コンデンサ５２に対して、ＰＧＡ
パッケージのチップ空洞部には十分なスペースが残され
ている。９Ａ図においては、回路板５４に別途に孔５７
が設けられ、その中でリードを受けるようになっている
。コンデンサ５２のリードとＰＧＡパッケージ５６のピ
ンは、多層回路板のメッキ・スルーホールまたは、比較
的短いトレースにより接続されている。上述のように、
できれば本発明ではスペーサ５９を設け、回路板５４と
減結合コンデンサ５２との間を清掃できるようにる、の
が望ましい。
９Ｂ図に示すのは、本発明による減結合コンデンサを装
着る、他の方法である。９Ｂ図において、コンデンサ５
２′のリードとＰＱＡパッケージ５６′のピンには、共
通の回路板孔部がある。
この方法によると、プリント回路板５４′には別途をこ
孔を設ける必要がないので、９Ａ図に示したものより望
ましいかもしれない。
１０人とＩＯＢ図の減結合コンデンサ６０には、上記と
はまた別のリード配列が示されている。減、結合コンデ
ンサ６０は上述のものとほぼ同じ構造となっているが、
リード６２は延長タブとして形成され、各タブは貫通開
口部６３があり、ＰＧＡパッケージ６４のピン６６を支
承る、ようになっている点が異なっている。これにより
、減結合コンデンサ６０は、プリント回路板６８に装着
る、前に、ＰＧＡパッケージ６４のピン６６に設けるこ
とが出来、これにより組立が簡単になって自動挿入装置
を使用る、こともできるようになる。
ピングリッド列パッケージと共に用いる本発明減結合コ
ンデンサは、公知技術にはない多くの特徴および長所を
備えている。例えば、平型減結合コンデンサを直接ＰＧ
Ａパッケージの下に設けることにより、減結合ループの
インダクタンスが低くなり、その結果より効果的な減結
合コンデンサ構造が得られる。これにより、１図および
２図に示す公知減結合構造における、高インダクタンス
に伴う問題の多くは軽減される。
また本発明により、１図及び２図の公知減結合コンデン
サ装置が占める、回路板状の「地所」スペースを縮小る
、ことができる。部品装着密度を上げるために回路板ス
ペースを節約る、必要は、現在電子回路設計技術に携わ
る当業者の間で重大な関心事となっている。従って、本
発明は、減結合コンデンサをＰＧＡパッケージの下に装
着る、新規の装着方法を使用る、ことにより、この問題
の解決を目指すものである。
その目的には十分かなっているものの、５Ａ−Ｃ、５Ａ
　−Ｃ及び７図に示すように、２枚の平行板に挟まれた
単層コンデンサ部品を使用る、、ＰＧＡパッケージ用減
用台結合コンデンサある種の欠点が伴う。例えば、里帰
コンデンサ部品を使用る、ことにより、減結合装置の全
静電容量は大幅に制限される。また静電容量値を高くし
ようとる、と、より高い静電容量を与える分電材料は、
通常温度が上がると不安定になるので、減結合コンデン
サの温度安定性に悪い影響がでてしまう。高温で安定な
分電材料では、減結合に必要な高い静電容量は得られな
いのである。
５Ａ−Ｃ，５Ａ−Ｃおよび７図の減結合コンデンサの長
所は、平行板型の構造である。「平行板」構造を使用る
、ことにより、当然インダクタンスが最低になるという
効果が得られるからである。前述のように、誘導効果は
、減結合装置の高周波性能に、著しくマイナスの影響を
与える。
単層コンデンサの上記のような欠点は、静電容量を高め
、温度安定性を良くる、ために、少なくとも１つの多層
コンデンサ部品を設けた、１７−２３図の減結合コンデ
ンサを用いて、克服る、ことができる。特に、１７−２
３３の多層コンデンサ装置は、単層コンデンサの望まし
い平行板構造を維持しており、これによって低いインダ
クタンスが保証される。
本発明において、多層コンデンサ部品をこはさまざまの
異なる構成（平行板および非平行板構造を含む）が使用
できるが、１１−１６図に望ましい構成をいくつか示す
。これら望ましい構成の全てにおいて、多層コンデンサ
部品は、外部からアクセス出来る平行板電極をもつ、多
層セラミック・コンデンサより成るにれ）が、セラミッ
ク本体の両端に沿って外部電極を持つ従来の多層セラミ
ック・コンデンサと違う点である）。
１１図から１３図を通して、多層セラミック・コンデン
サ（ＭＬＣ）は８０で示される。ＭＬＣ１３Ｑは、導電
（金属）電極８４をその上にプリントした複数のセラミ
ック層８２　、８２’より成る。
電極８４の３辺８６．８６’、８６“はそれぞれ平坦な
セラミック層８２または８２′の内側で終結し、第４辺
または端８８は、セラミック層８２録部と同じ所で終結
る、ようにる、のがよい。
内側セラミック層８２には、それぞれ一対の対向配列し
た開口部９０があり、バイア結合を形成る、。外側の２
　Ｒ８２’　（上部と下部）には、それぞれ開口部９０
′が１つだけあり、上部層の開口部は下部泪の開口部と
対向して配置されている。１３図に示すように、組み立
てた多層セラミック・コンデンサ８０は、導電電極を織
り込んだ一連のセラミック層を積み重ねて成るもので、
互い違いのＶ１極は、バイア結合部９２により、電気的
に接続されている。上下セラミック層８２′はそれぞれ
露出導電電極８４を持つ。
１４Ａ−Ｄに示すのは、本発明に使用る、多層セラミッ
ク・コンデンサの第２の実施例である。先ず１４Ａ図に
おいて、多層セラミック・コンデンサ９２は、図１１−
１３のＭＬＣと同様の方法で組み立てられる。然して、
複数のセラミック材料の層９４には電極層９６が織り込
まれ、互い違いの電極は、両端９８と１００でに沿って
電気的に結合される。但し、１１−１３図のＭＬＣと異
なり、ＭＬＣ９２の上下セラミック層９４′は内側セラ
ミック層９４よりも厚くなっている。上下層を厚くした
のは、後の述べるように、各層の一部を除去る、余地を
設ける点で重要だからである。
上下電極９６′と両端電極９８．１００の間の空隙１０
２を越えて、電気的短絡が生じるのを避けるため番こ、
各端部に、１４Ｂ図に示すような絶縁シースを設ける。
シース１０４は、エポキシまたはガラス等適当な電気絶
縁材料で構成る、。
１４Ｇ　、１４Ｄ図に示すように、終端の一部は、１０
６で表す、ＭＬＣ９２の対角線上で対向る、角部で一部
除去されている。１０６部分を一部除去る、には、適当
な研磨方法を用いてもよい。部分１０６を取り除いた最
終のＭＬＣ構造により、１４Ｂ図の感激１０２がブリッ
ジされる恐れはなくなる。
１５．１６図において、ＭＬＣは全体として１０８で示
され、１１−１３図のＭＬＣ８０と同様である。然して
、ＭＬＣ１０８は、上に導！（金Ｍ）Ｉｔ電極４をプリ
ントした、複数のセラミック層８２　、８２′から成る
。内側セラミック層にはそれぞれ、対向して配した貫通
開口部９０があり、バイア接続を形成る、。外側（上下
）層８２′はそれぞれ、１つだけ開口部９０’があり、
上側層の開口部は、下側層の開口部と対向して配置され
ている。ＭＬＣ８０と違って、ＭｎＣ２Ｏ４には、上下
セラミック層８２′と孔９０に無電解ニッケル・メッキ
１ｌｌｏが設けられている。
ＭＬＣＩ　Ｏ８を形成る、一所望の方法によれば、電極
をプリントしたセラミック層を重ね合わせ、有機結合剤
を加熱し、重ねた層を焼結（焼成）る、。次に重ねた層
に無電解ニッケル・メッキを施し、最後に各チップ（Ｍ
ＬＣの）をダイアモンド鋸その他適当な方法で切り離す
。
１１−１６図に示した多層コンデンサチップの３種類の
配列は、いずれも共通の構造として、平行板型を成して
おり、これにより低インダクタンスが得られる。このよ
うな「平行板」型多層コンデンサチップの顕著な特長は
、対応る、米国出願８３９６３６に詳細に述べられてい
る。
１９８６年３月１４日に出願されたこの出願は、本願と
同じ譲受人に譲渡されており、その内容は全て引用例と
してここに含まれている。「平行板」型のセラミック・
コンデンサ・チップが望ましいが（特に１１−１３図で
８０で示すＭＬＣ）、本発明によるＰＣｉＡパッケージ
の減結合コンデンサにおいては、その他の多層コンデン
サ・チップを使用る、ことも出来る。
１７−１９図において、多層コンデンサチップを組み込
んだＰＧＡパッケージ用減用台結合コンデンサ全体とし
て１１２で示されている。減結合コンデンサ１２２は、
第１の導体１１４と、その周縁に沿う所定の位置でこれ
から延びる複数個の第１のリードと、第２の導体１１８
と、その周縁に沿う所定の位置でこれから延びる複数個
の第２のリード１２０より成る。導体１１４と１１８の
間には、環状絶縁スペーサ１２２が設けられている。絶
縁スペーサｌ　１２１ｃハ’ｆＵＡ開ロ部１２４があっ
て、１１−１７図に示すＭＬＣチップのいずれかのよう
な多層コンデンサチップ１２６を支承る、ようになって
いる。導体１１４と１１８には、それぞれ孔１２８と１
３０が設けられている。導体１１４，１１８、絶縁スペ
ーサ１２２．多層コンデンサチツプ１２６を順に組み立
てた後、半田その他適当な導電性接着手段１３２，１３
４（導電エポキシ）を孔１２８と１３０に施し、導体１
１４と１１８の間の電気的機械的接続を行う。この後、
公知の適当な方法を用いて、封入部材１３６により周囲
の環境から密封し、リード１１６゜１１８は下に曲げて
スルーホール挿入を行う。またはリード１１６，１１８
は表面装着にしてもよい。
多層チップを組み込んだＰＧＡパッケージ減結合コンデ
ンサの所望の製造方法を２０−２３図に示す。２０図に
おいて、本発明に基づき使用される第１のもしくは上部
のリード・フレームを、全体として１３８にて示す。上
部リード・フレーム１３８は、銅等の導電材料より成る
連続平型ストリップより成り、対向る、側縁またはキャ
リア・ストリップ１４２に沿って開口部１４０が設けら
れ、位置合わせと移動が出来るようになっている。２０
図は、本発明に基づく３つの減結合コンデンサを形成る
、のに適当なリード・フレームのごく一部だけを示す点
に注目スヘきである。さらに、リード・フレーム１３８
は、打ち抜き部品で、その全ての構成要素は剛性がある
。然して、適当な従来の技術を用いて、導電材料ストＩ
Ｊツブから望まない材料を除くことにより、所望のリー
ド・フレームが形成される。リード・フレーム１３８は
上部導体部１４４を有し、はぼ長方形の開口部１４６に
より、エツジ・ストリップから隔てられている。導体１
４４には複数のピンまたはリード１４８が一体に取り付
けてあり、これらのピンは、エツジ・ストリップ１４２
またはエツジ・ス）　ＩＪツブ１４２の間を通る横支持
部材１５０に接続されている。
同様に、下部リード・フレーム１３８′は、銅等の導電
材料より成る連続平型ストリップより成り、対向る、側
縁またはキャリア・ストリップ１４２′に沿って開口部
１４０′が設けられ、位置合わせと移動が出来るように
なっている。下部リード・フレーム１３８′は導体部１
４４′を有し、導体１４４′には複数のピンまたはリー
ド１４８′が一体に取り付けである。導体１４４と１４
４′はリード・フレーム内部、即ちエツジ部１４２と１
４２′のそれぞれ、リード１４８と１４８′および横支
持部材１５０と１５０′により支持されている。最後に
、リード・フレーム１３８　、１３８’にもスペーサ手
段５９．５９’（９Ａ、　、　９　Ｂ図）、即ち減結合
コンデンサを回路板から距離をとるくぼみを設けてもよ
い。
２０−２３図を通じて、上記のリード・フレーム１３８
　、１３８’には、少なくとも１つ、出来れば複数の多
層コンデンサチップが介捜されている。図示の所定の実
施例においては、４個の多層セラミック・コンデンサ１
５０が導体１４４と１４４′の間に狭ｉされている。
組立に先だって、半田ペーストまたはその他適当な導電
性接着剤（エポキシ、ボリミアド等）を適量（１５２）
、各導体１４４と１４４′とＭＬＣ１５０の各露ｌ１ｆ
ｌｌ電極１５４の間に挿入る、。
それから組み立てた物を炉（赤外線）に通して半田ペー
ストをリフローる、（または導電接着剤をキュアる、）
。次にアッセンブリを洗浄して、残留半田フラックスを
除去る、（必要なら）。
アッセンブリの密封は、成形工程（トランスファーまた
は射出）、液化床コーティング工程、静電エポキシ粉末
噴霧工程、その他アッセンブリを周囲の環境変化から保
護る、のに適当なものなら、どんな方法で行ってもよい
。欠番こ各おののＰＧＡ減結合コンデンサ装置を、リー
ド・フレームまたは、２３図に示すようにスルーホール
挿入または表面装着用に形成したリードから切り離す。
ＭＬＣ５Ｑは、１１−１６図に図示したＭＬＣのいずれ
かと同様の平行板型にる、のがよい。このようなＭＬＣ
は、導電電極の層を織り込んだセラミック本体より成り
、その一番外側の電極は露出して、上下接続面を画成る
、。織り込まれるセラミックと金属層の実際の数は、所
望のキャパシタンスの度合による点をこ注目すべきであ
る。
〔発明の効果〕
多層コンデンサチップを組み込んだＰＧＡ　パッケージ
用減結合コンデンサは、例えば平行板荷造ζこよる低イ
ンダクタンス等、１−１０図の単層コンデンサに関して
述べた多くの重要な特長および長所を維持している。さ
らに、１１−２３図に開示したような、多層コンデンサ
を含む減結合コンデンサでは、単層コンデンサにはない
その他の長所が得られる。例えば１１−２３図の減結合
コンデンサは、単層コンデンサ部品に比べて、ノイズが
低下る、わりにたかいキャパシタンス値が得られる。ま
た、個々のコンデンサ部品の温度安定性は、多層チップ
に温度安定な誘電セラミックを形成る、ことにより、増
すことができる。
以上所望の実施例を図示し、記載したが、これに対して
、発明の本旨と範囲から逸脱る、ことなく、さまざまの
改変および代替を行うことが出来る。従って本発明の記
載は例示のためであって、限定のためでないのは当然で
ある。
【図面の簡単な説明】
図面に於て、同様の部分は、いくつかの図で同様の番号
を附しである。 第１図は、メッキ・スルーホールおよび内部平面を介し
て、多層セラミック・コンデンサに接続された、公知技
術によるピングリッド列パッケージの側面図、 第２図は、プリント回路トレースを介して多層セラミッ
ク・コンデンサに接続された、公知技術によるピングリ
ッド列の平面図、 第３図は、ピングリッド列パッケージの斜視図、 第４図は、ピングリッド列ソケットの平面図、第５Ａ図
は、ピングリッド列パッケージと共に用いる、本発明に
よる減結合コンデンサの平面図、 第５Ｂ図は、５Ａ図のＢ−Ｂ線による側面図、第５Ｃ図
は、５Ａ図のＣ−Ｃ線による側面図、第６Ａ図は、本発
明による減結合コンデンサの他の実施例を示す５Ａ図と
同様の平面図、第６Ｂ図は、６Ａ図のＢ−Ｂ線による側
面図、第６Ｃ図は、６Ａ図のＣ−Ｃ線による側面図、第
７図は、５Ａ図の７−７線による断面側面図、 第８Ａ図は、３図のピングリッド列パッケージに類似の
ピングリッド列の内側ピンのピン名称を示す図、 第８Ｂ図は、３Ａ図のピングリッド列パッケージのピン
の内周に接続した、５Ａ図の減結合コンデンサのピン名
称を示す図、 第９Ａ図は、回路板上のピングリッド列パッケージ下に
取り付けた、本発明による減結合コンデンサの断面側面
図、 第９Ｂ図は、本発明の減結合コンデンサを取り付ける他
の方法を示す、９Ａ図に類似の断面側面図、 第１０Ａ図は、本発明による減結合コンデンサの他の実
施例を示す平面図、 第１０Ｂ図は、回路板上のピングリッド列パッケージ下
に取り付けた、ＩＯＡ図の減結合コンデンサの断面側面
図、 第１１図は、本発明の第１の実施例による多層コンデン
サ（ＭＬＣ）チップの展開斜視図、第１２図は、１１図
のＭＬＣの平面図、第１３図は、１２図の１３−１３線
による断第１５図は、本発明の第３の実施例による多層
コンデンサチップの断面側面図、 第１６図は、１５図の１６−１６線による平面図、 第１７図は、本発明；こよる多層コンデンサチップを有
る、、ピングリッド列パッケージ用減結合コンデンサの
展開斜視図、 第１８図は、１７図の減結合コンデンサの断面側面図、 第１９図は、１７図と１８図の減結合コンデンサの斜視
図、 第２０図は、本発明による多層コンデンサチップを有る
、、ピングリッド列パッケージ用の他の減結合コンデン
サの展開斜視図、 第２１図は、２０図の減結合コンデンサの平面図、 第２２図は、２０図の減結合コンデンサの断面側面図、 第２３図は、２０図の減結合コンデンサの斜視図である
。 ２８．５２・・・減結合コンデンサ、２８・・・ＰＧＡ
パッケージ、３２・・・ピン、３４・・・チップ空洞部
、３８・・・誘電部材、４０．４２・・・金属導体、４
４０４６・・・リード、８０，９２．ｌＯ’８・・・多
層セラミック・コンデンサ、８４・・・電極、１３８・
・・リード・フレーム。 ＦＩＧ、１ ”ｌＧ２　　、、、′ ＩＧ４ ＦＩＧ、１ｌ ＦＩＧ　＋２ ＲＧ、＋３ ＦＩＧ、！４０ しＯンク゛す１．、　ｌ−：’　３・ｊノで１．、）７
−；’”困；１見、辱冶トコシテ゛ンサ３．補正をる、
者 事件との関係　　　　　Ｒ’ｔ　訂１．ｚ）累Ｌ４、代
理人

Claims (1)

  1. 【特許請求の範囲】 １、一側から延びて所定の寸法の中央ピン無し部を囲む
    一連のピンを有し、中央ピン無し部を囲む該ピンの少な
    くとも一部は、第一および第二の電圧レベルピンである
    ような、ピングリッド列パッケージと共に使用する減結
    合コンデンサにおいて、 導電材料および誘電材料の層が織り込まれており、導電
    材料の互い違いの層は電気的に接続されて第一と第二の
    導体層群を画成し、第一と第二の群はそれぞれ少なくと
    も一個の露出導体層を有し、該導体層が第一の露出導体
    層と第二の露出導体層を画成しているよう構成された、
    少なくとも一個の多層コンデンサチップと、前記第一の
    露出導体層と電気的に接触して第一の電圧レベル導体を
    画成する、第一の導体と、前記第二の露出導体層と電気
    的に接触して第二の電圧レベル導体を画成する、第二の
    導体と、前記第一の導体と電気的に接触して、ここから
    外方に延びる、所定の配列の複数個の第一のリードと、 前記第二の導体と電気的に接触して、ここから外方に延
    びる、所定の配列の複数個の第二のリードとより成り、 前記第一と第二のリードの配列は、ピングリッド列パッ
    ケージの第一と第二の電圧レベルピンの配列に対応して
    おり、さらに 前記誘電体と導体を囲み、第二のリードがこれを貫通し
    ている、絶縁材料を有し、 前記少なくとも一個の多層コンデンサチップ第一の導体
    、第二の導体および絶縁材料は、絶縁アッセンブリを画
    成しており、前記絶縁アッセンブリの寸法は中央ピン無
    し部の寸法より小さくとるよう構成した減結合コンデン
    サ。 ２、前記アッセンブリはほぼ長方形である、特許請求の
    範囲１のコンデンサ。 ３、前記アッセンブリはほぼ正方形である、特許請求の
    範囲２のコンデンサ。 ４、前記リードは前記導体と垂直に外方下方に延びる特
    許請求の範囲１のコンデンサ。 ５、前記リードはそれぞれ貫通開口部のあるタブを有し
    、前記ピングリッド列パッケージからの前記ピンの１つ
    を支承する、特許請求の範囲１のコンデンサ。 ６、前記絶縁アッセンブリに設けられたスペーサ手段を
    有する特許請求の範囲１のコンデンサ。 ７、前記誘電体、第一の導体、第二の導体、第一のリー
    ド、第二のリードおよび絶縁材料は、中央ピン無し部の
    寸法より小さい寸法になるよう構成した特許請求の範囲
    １のコンデンサ。 ８、前記第一の露出導体層と前記第二の露出導体層は、
    相互におよび前記第一と第二の導体にほぼ平行している
    、特許請求の範囲１のコンデンサ。 ９、電気的絶縁性の隔成層があり、前記隔成層には、前
    記少なくとも１個の多層コンデンサチップを支承する少
    なくとも１個の貫通開口部があり、前記隔成層は前記第
    一と第二の導体の間に挟持されて、前記開口部は前記第
    一と第二の導体の間を連通する、特許請求の範囲１のコ
    ンデンサ。 １０、前記第一と第二の導体に貫通孔が設けられ、前記
    孔は前記第一と第二の露出導体層と連通する、特許請求
    の範囲１のコンデンサ。 １１、前記孔には導電性材料があり、これにより前記第
    一と第二の導体を前記第一と第二の露出導体層のそれぞ
    れと電気的に接続する、特許請求の範囲１のコンデンサ
    。 １２、前記第一と第二の導体の間に挟持された複数の多
    層コンデンサチップを有する、特許請求の範囲１のコン
    デンサ。 １３、前記多層コンデンサチップの前記誘電層一対の対
    向する端面と上下面を有し、 前記誘電材料内に複数の平行導体層が織り込まれ、前記
    織り込まれた平行導体層は、前記第一と第二の露出導体
    層に平行であり、 前記導体層は、前記誘電層の前記対向端面の一方または
    他方から交互に隔設されており、前記誘電材料を貫通す
    る一対の対向バイアは、前記第一の導体層群の前記交互
    層と、前記第二の導体層群の交互層とを、それぞれ相互
    に電気的に接続している、特許請求の範囲８のコンデン
    サ。 １４前記誘電材料の上下面の少なくとも一部上及び前記
    バイア中に、無電解メッキ層を有する特許請求の範囲１
    ３のコンデンサ。 １５、前記多層コンデンサチップの前記誘電層は、一対
    の対向する端面と上下面を有し、 前記誘電材料内に複数の平行導体層が織り込まれ、前記
    第一の露出導体層は、前記セラミック材料の前記上面に
    あり、前記第二の露出導体層は前記誘電材料の前記下面
    にあり、 前記第一の導電終端は、前記誘電材料の前記対向端面の
    一方にあり、前記第二の導電終端は、前記誘電材料の前
    記対向端面の他方にあり、前記織り込まれた導体層の交
    互層は、前記第一と第二の導電終結部で終端し、前記上
    下導電面は、第一と第二の導電終端部に対してほぼ横方
    向でこれに接続され、これによって前記終端部と前記第
    一または第二の導体層の一方の間に間隙が形成される、
    特許請求の範囲８のコンデンサ。 １６、前記第一と第二の導電終端部の各々に電気的絶縁
    性のキャップが設けられ、前記導電終端部は密封され、
    前記上下導電面と前記第一と第二の導電終端部の間の電
    気的ブリッジが前記絶縁キャップにより防止される、特
    許請求の範囲１５のコンデンサ。 １７、前記絶縁キャップは、ガラスおよびエポキシを含
    む群より選ばれる材料より成る、特許請求の範囲１６の
    コンデンサ。 １８、前記多層コンデンサチップは、前記間隙内に、対
    角線上で対向する角部を有し、前記対角線上の角部は取
    り除かれる、特許請求の範囲１５のコンデンサ。 １９、前記誘電材料の織り込み層は所定の厚みを有し、
    前記上下面に近い前記誘電材料層は、他の誘電材料層に
    対してより厚みを有する、特許請求の範囲１５のコンデ
    ンサ。 ２０、前記誘電材料はセラミック材料である、特許請求
    の範囲１のコンデンサ。 ２１、一側から延びて所定の寸法の中央ピン無し部を囲
    む一連のピン有し、中央ピン無し部を囲む該ピンの少な
    くとも一部は、第一および第二の電圧レベルピンである
    ような、ピングリッド列パッケージと、 前記ピングリッド列ピンを支承する第一の隔設孔を有す
    る回路板と、 前記ピングリッド列パッケージの前記中央ピン無し部と
    一列になつて、前記回路板と電気的に連通する減結合コ
    ンデンサ手段と、 導電材料および誘電材料の層が織り込まれており、導電
    材料の互い違いの層は電気的に接続されて第一と第二の
    導体層群を画成し、第一と第二の群はそれぞれ、少なく
    とも一個の露出導体層を有し、該導体層が第一の露出導
    体層と第二の露出導体層を画成しているよう構成された
    、少なくとも一個の多層コンデンサチップと、前記第一
    の露出導体層と電気的に接触して第一の電圧レベル導体
    を画成する、第一の導体と、前記第二の露出導体層と電
    気的に接触して第二の電圧レベル導体を画成する、第二
    の導体と、前記第一の導体と電気的に接触して、ここか
    ら外方に延びる、所定の配列の複数個の第一のリードと
    、 前記第二の導体と電気的に接触して、ここから外方に延
    びる、所定の配列の複数個の第二のリードとより成り、 前記第一と第二のリードの配列は、ピングリッド列パッ
    ケージの第一と第二の電圧レベルピンの配列に対応して
    いる、電子サブ・アッセンブリ。 前記誘電体と導体を囲み、第二のリードがこれを貫通し
    ている、絶縁材料を有し、 前記少なくとも一個の多層コンデンサチップ、第一の導
    体、第二の導体および絶縁材料は、絶縁アッセンブリを
    画成しており、前記絶縁アッセンブリの寸法は中央ピン
    無し部の寸法より小さくとるよう構成した電子サブ・ア
    ッセンブリ。 ２２、前記減結合コンデンサ手段は、前記ピングリッド
    列パッケージの中央ピン無し部と前記回路板の間に介捜
    されている、特許請求の範囲２１のサブ・アッセンブリ
    。 ２３、前記絶縁アッセンブリはほぼ長方形である、特許
    請求の範囲２１のサブ・アッセンブリ。 ２４、前記アッセンブリはほぼ正方形である、特許請求
    の範囲２３のサブ・アッセンブリ。 ２５、前記リードは前記導体と垂直に外方下方に延びる
    特許請求の範囲２１のサブ・アッセンブリ。 ２６、前記リードはそれぞれ貫通開口部のあるタブを有
    し、前記ピングリッド列パッケージ下からの前記ピンの
    １つを支承する、特許請求の範囲２１のサブ・アッセン
    ブリ。 ２７、前記絶縁アッセンブリに設けられたスペーサ手段
    を有する特許請求の範囲２１のサブ・アッセンブリ。 ２８、前記スペーサ手段は、前記減結合コンデンサと前
    記回路の間にスペースを画成する、特許請求の範囲２７
    のサブ・アッセンブリ。 ２９、前記回路板に設けられ、前記減結合コンデンサの
    前記第一と第二の電圧レベル・リードを支承する第二の
    隔設孔を有する、特許請求の範囲２１のサブ・アッセン
    ブリ。 ３０、前記誘電体、第一の導体、第二の導体、第一のリ
    ード、第二のリードおよび絶縁材料は、中央ピン無し部
    の寸法より小さい寸法になるよう構成した特許請求の範
    囲２９のサブ・アッセンブリ。 ３１、前記誘電体、第一の導体、第二の導体、第一のリ
    ード、第二のリードおよび絶縁材料は、中央ピン無し部
    の寸法より小さい寸法になるよう構成した特許請求の範
    囲２１のサブ・アッセンブリ。 ３２、前記減結合コンデンサの第一と第二の電圧レベル
    ・リードは、前記ピングリッド列パッケージの対応する
    第１と第２の電圧レベル・ピンと同じ孔に支承される、
    特許請求の範囲２１のサブ・アッセンブリ。 ３３、前記第一の露出導体層と前記第二の露出導体層は
    、相互におよび前記第一と第二の導体にほぼ平行してい
    る、特許請求の範囲２１のサブ・アッセンブリ。 ３４、電気的絶縁性の隔成層があり、前記隔成層には、
    前記少なくとも１個の多層コンデンサチップを支承する
    少なくとも１個の貫通開口部があり、前記隔成層は前記
    第一と第二の導体の間に挟持されて、前記開口部は前記
    第一と第二の導体の間を連通する、特許請求の範囲２１
    のサブ・アッセンブリ。 ３５、前記第一と第二の導体に貫通孔が設けられ、前記
    孔は前記第一と第二の露出導体層と連通する、特許請求
    の範囲２１のサブ・アッセンブリ。 ３６、前記孔には導電性材料があり、これにより前記第
    一と第二の導体は前記第一と第二の露出導体層のそれぞ
    れと電気的に接続する、特許請求の範囲３５のサブ・ア
    ッセンブリ。 ３７、前記第一と第二の導体の間に挟持された複数の多
    層コンデンサチップを有する、特許請求の範囲２１のサ
    ブ・アッセンブリ。 ３８、前記多層コンデンサチップの前記誘電層は一対の
    対向する端面と上下面を有し、 前記誘電材料内に複数の平行導体層が織り込まれ、前記
    織り込まれた平行導体層は、前記第一と第二の露出導体
    層に平行であり、 前記導体層は、前記誘電層の前記対向端面の一方または
    他方から交互に隔設されており、前記誘電材料を貫通す
    る一対の対向バイアは、前記第一の導体層群の前記交互
    層と、前記第二の導体層群の交互層とを、それぞれ相互
    に電気的に接続している、特許請求の範囲３３のサブ・
    アッセンブリ。 ３９、前記誘電材料の上下面の少なくとも一部上及び前
    記バイア中に、無電解メッキ層を有する、特許請求の範
    囲３８のサブ・アッセンブリ。 ４０、前記多層コンデンサチップの前記誘電層は、一対
    の対向する端面と上下面を有し、 前記誘電材料内に複数の平行導体層が織り込まれ、前記
    第一の露出導体層は、前記セラミック材料の前記上面に
    あり、前記第二の露出導体層は前記誘電材料の前記下面
    にあり、 前記第一の導電終端は、前記誘電材料の前記対向端面の
    一方にあり、前記第二の導電終端は、前記誘電材料の前
    記対向端面の他方にあり、前記織り込まれた導体層の交
    互層は、前記第一と第二の導電終結部で終端し、前記上
    下導電面は、第一と第二の導電終端部に対してほぼ横方
    向でこれに接続され、これによつて前記終端部と前記第
    一または第二の導体層の一方の間に間隙が形成される、
    特許請求の範囲３３のサブ・アッセンブリ。 ４１、前記第一と第二の導電終端部の各々に電気的絶縁
    性のキャップが設けられ、前記導電終端部は密封され、
    前記上下導電面と前記第一と第二の導電終端部の間の電
    気的ブリッジが前記絶縁キャップにより防止される、特
    許請求の範囲４０のサブ・アッセンブリ。 ４２、前記絶縁キャップは、ガラスおよびエポキシを含
    む群より選ばれる材料より成る、特許請求の範囲４１の
    サブ・アッセンブリ。 ４３、前記多層コンデンサチップは、前記間隙内に、対
    角線上で対向する角部を有し、前記対角線上の角部は取
    り除かれる、特許請求の範囲４０のサブ・アッセンブリ
    。 ４４、前記誘電材料の織り込み層は所定の厚みを有し、
    前記上下面に近い前記誘電材料層は、他の誘電材料層に
    対してより厚みを有する、特許請求の範囲４０のサブ・
    アッセンブリ。 ４５、前記誘電材料はセラミック材料である、特許請求
    の範囲２１のサブ・アッセンブリ。
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