JP2005521228A - 横方向接続キャパシタを有する電子アセンブリ及びその製造方法 - Google Patents

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Abstract

電子アセンブリは、集積回路パッケージ（図１５の１５０４）のような電子ハウジングに表面実装するかまたはその内部に埋め込まれた多数の個別キャパシタ（図５の５０４）を有する。隣接するキャパシタの１またはそれ以上の側部にある端子（５１０）は、横方向接続部（図５、６の５１２、６２０）を介して電気的に接続される。これらの横方向接続部は、個別キャパシタ間に横方向インダクタンスが極端に小さい電流通路を提供する。

Description

本発明は、一般的に、電子回路に容量を与える装置に関し、さらに詳細には、集積回路の負荷に容量を与える技術及び個別キャパシタがハウジングに電気的に接続された電子アセンブリの製造方法に関する。
近年、電子回路、特にコンピュータ及び計装回路の性能がますます向上し、速度がますます速くなっている。回路周波数のさらなる増加に付随する高周波過渡現象により、電源ライン及びアースラインのノイズがますます問題になっている。周知のように、このノイズは、誘導性及び容量性寄生素子により生じることがある。かかるノイズを減少させるために、バイパスキャパシタとして知られるキャパシタを用いて回路に安定な信号または安定な電源を提供することが多い。キャパシタはまた、望ましくない電磁波を抑制し、電子デバイス（例えば、プロセッサ）の電源を切る時の電圧オーバーシュートを減衰させ、そのデバイスの電源を入れる時の電圧ドループを減衰させるために使用することができる。
一般的に、バイパスキャパシタは、ダイ負荷または「ホットスポット」のできるだけ近くに配置してキャパシタの有効性を増加させる。バイパスキャパシタは、ダイを実装するパッケージのダイ側またはランド側に表面実装するか、またはパッケージそれ自体の内部にダイを埋め込むことが多い。図１は、ダイ側キャパシタ１０６（ＤＳＣ）、ランド側キャパシタ１０８（ＬＳＣ）及び埋め込みチップキャパシタ１１０（ＥＣＣ）を有する従来技術の集積回路パッケージ１０２を示す断面図である。ダイ側キャパシタ１０６は、その名前通りに、パッケージ１０２の集積回路ダイ１０４と同じ側に実装される。これとは対照的に、ＬＳＣ１０８はパッケージｄ１０２のダイ１０４とは反対側に実装される。ＥＣＣ１１０はパッケージ１０２に埋め込まれる。
通常、多数のバイパスキャパシタを用いて所望の容量を得るようにする。図２は、多数のＬＳＣ２０４がパッケージ２０２の底面上のパッド２０６に電気的に接続された従来技術の集積回路パッケージ２０２の底面図である。各キャパシタ２０４の端子２０８は、異なる組のパッド２０６に接続されている。端子２０８上の斜線は、端子２０８及びパッド２０６が、通常は、パッケージ２０２内の電源及びアースプレーン（図示せず）に交互に接続されていることを示す。類似の図面により、パッケージのパッドへのＤＳＣ端子の接続またはパッケージのビアへのＥＣＣ端子の接続を示すことができる。
図３は、線３−３に沿う図２の集積回路パッケージ２０２及びＬＳＣ２０４の一部を示す断面図である。ＬＳＣが図示のような多層キャパシタである時は、各キャパシタ２０４は誘電材料の層により分離された導電材料の多数のプレーン３０２、３０４を有する。６個のプレーンだけを示すが、通常は、多数の（例えば、数百の）プレーンが存在する。
一般的に、導電プレーン３０２、３０４は、キャパシタの周りの端子３０６、３０８に交互に接続される構成である。図２に関連して説明したように、これにより、端子３０６、３０８とプレーン３０２、３０４とを交互にパッケージ本体上のパッド２０６に接続することができる。パッド２０６はめっきまたは充填されたビア３１８を介してパッケージ本体内の電源プレーン３１４またはアースプレーン３１６の何れかに接続される。キャパシタ２０４はパッケージ内の異なる組のパッド２０６、ビア３１８及び電源及びアースプレーン３１４、３１６を介して配線されるため、キャパシタ間には横方向インダクタンスが多少存在する。換言すれば、キャパシタ２０４間を流れる横方向電流は、ループ領域の境界がパッケージ２０２の種々の導電構造（例えば、パッド、ビア、電源／アースプレーン）により画定される導電ループ上を運ばれる。パッケージが一対の電源及びアースプレーン３１４、３１６を有する場合の既存の実装技術によると、このループ領域により約３０ピコヘンリー（ｐＨ）平方の横方向インダクタンスが生じる。パッケージが図示のように２対の電源及びアースプレーン３１４、３１６を有する場合、全横方向インダクタンスを約１５ｐＨ／平方に減少することができる。
キャパシタの端子３０６、３０８もまたビア３１８を介して集積回路負荷（図示せず）に接続されるため、キャパシタ２０４により集積回路にバイパス容量を与えることができる。キャパシタ２０４をビア３１８を介して負荷に接続すると、ループインダクタンスと呼ぶ「垂直方向」インダクタンスが、各キャパシタ２０４と集積回路負荷との間の電源及び帰還ビアループに多少存在する。
図４は、図１−３に示すキャパシタの電気的特性をシミュレーションする電気回路である。簡潔を期すために、図４にはキャパシタの寄生抵抗を図示しない。回路はダイ負荷４０２を示すが、これを適正に機能させるにはバイパス容量が必要である。バイパス容量の一部は、ダイの上にある、キャパシタ４０４によりモデリングした容量により提供することができる。しかしながら、他の容量は、オフチップキャパシタ４０６によりモデリングするようにチップから離れた所で提供しなければならない。オフチップキャパシタ４０６は、例えば図１に示すＤＳＣ１０６、ＬＳＣ１０８及び／またはＥＣＣ１１０でもよい。
上述したように、インダクタ４０８によりモデリングした横方向インダクタンスは、キャパシタ４０６同士の間に存在する。さらに、インダクタ４１０により一部をモデリングした垂直ループインダクタンスは、キャパシタ４０６とダイ負荷４０２との間に存在する。簡潔を期すために、各キャパシタの垂直ループインダクタンス成分は図示しない。
横方向及び垂直方向インダクタンスはオフチップキャパシタ４０６の応答時間を遅くする傾向があるため、これらのインダクタンスの大きさを最小限に抑えるのが望ましい。ＬＳＣ及びＤＳＣでは、櫛歯状接点を有するキャパシタを用いることにより垂直ループインダクタンスを減少することができる。さらに、垂直ループインダクタンスの問題は、表面実装キャパシタよりも負荷に近いＥＣＣを用いるなどしてオフチップキャパシタ４０６をダイ負荷の電気的にできるだけ近くに配置することにより対処できる。同様に、横方向インダクタンスの問題は、隣接するキャパシタを互いに近付けることにより対処できる。例えば、隣接するキャパシタをパッケージ上の隣接するパッドに固着すればよい。
これらの解決法はある特定のケースでは十分なものであるが、電子デバイスの周波数及びエッジレートのさらなる増加により高レベルのバイパス容量がますます求められるようになっている。さらに、ＬＳＣ、ＤＳＣ及びＥＣＣの間に存在する横方向インダクタンスを最小限に抑える容量解決法が求められている。従って、集積回路パッケージのような電子アセンブリの製造及び設計にあたり別の容量解決法が当該技術分野において求められている。
本発明の種々の実施例は、バイパス、電圧減衰、また電荷供給のためのオフチップ容量を低い横方向インダクタンスレベルで提供する。種々の実施例は、ＬＳＣ、ＤＳＣ、ＥＣＣまたは他の構成の個別キャパシタの間に存在する横方向インダクタンスを減少させるために利用できる。種々の実施例において、これは、個別多層キャパシタ内部の既存の特徴を利用することにより達成される。この特徴とは、これらのキャパシタ内では横方向インダクタンスが極端に小さいことであるが、パッケージ内またはパッケージ表面上の導電構造により形成される電気的接続部によるのではなくて隣接する個別キャパシタの端子を互いに電気的に接続することによりこの特徴を利用する。
本明細書において「横方向接続部」と呼ぶこれらの接続部により、ＬＳＣ、ＤＳＣ及びＥＣＣの間において極端に小さい横方向インダクタンスが得られる。基本的に、種々の実施例の横方向接続部は個別キャパシタ間に横方向電流通路を提供する。個別キャパシタ内の多数の導電プレーン間に横方向接続部を用いることにより、種々の実施例では、電力供給系統に高周波電流再分配ネットワークが提供される。高周波電流が効率的に再配分されるため、システムノイズが実質的に減少し、バイパスキャパシタの利用効率が増加する。さらに、システムノイズを減少することにより、種々の実施例では製造歩留まりが増加し、必要なバイパスキャパシタの数が減少して、コストが低下する。
種々の実施例の説明では主として個別キャパシタを集積回路パッケージと共に用いるケースについて述べるが、種々の実施例を他のタイプのパッケージ、インターポーザ、プリント回路板または他の電子回路ハウジングと共に利用することもできる。換言すれば、種々の実施例を多種多様な電子アセンブリと併用することが可能であり、集積回路パッケージとの併用に限定する意図はない。種々の実施例を多数の異なるパッケージ及び実装技術と併用することが可能である。例えば、種々の実施例を有機またはセラミックパッケージに利用することが可能であり、実施例が利用する実装技術にはランドグリッドアレイ（例えば、有機ＬＧＡ）、ピングリッドアレイ（例えば、プラスチックＰＧＡまたはフリップチップＰＧＡ）、ボールグリッドアレイ（例えば、ＢＧＡ、テープＢＧＡ、プラスチックＢＧＡ、フリップチップＢＧＡまたはフリップチップテープＢＧＡ）、テープ自動ボンディング、ワイヤーボンディング及びビームリードが含まれるが、それらに限定されない。
図５は、多数の表面実装キャパシタ５０４（例えば、ＬＳＣまたはＤＳＣ）がパッケージ表面上のパッド５０６に電気的に接続された、本発明の一実施例による集積回路パッケージ５０２の一部を示す上面または底面図である。キャパシタ５０４は、例えば、セラミックチップキャパシタ、有機キャパシタ、集積回路キャパシタまたは他のタイプの個別キャパシタでよい。
キャパシタ５０４は、４つの側部全ての上に分布する１２個の端子５０８を有する。これらの端子５０８は、キャパシタ５０４内の内部キャパシタ構造（図示せず）の導電プレーンへの電気接続を可能にする。これらの端子の極性は、通常、傾斜する斜線で示すように、各キャパシタ５０４の左上の端子から時計方向に、正と負とに交互に変化する。換言すれば、端子５０８上の斜線は、端子５０８がキャパシタ５０４内の正または負の内部プレーンの何れかに接続され、これらの端子５０８はパッケージ５０２内の電源プレーン及びアースプレーン（図示せず）に交互に接続されていることを示す。
以下に例示するように、それよりも多いか少ない側部上にそれよりも多いか少ない端子を有するキャパシタ５０４を種々の実施例と併用することも可能である。さらに、これらの端子の極性を隣接する端子間で必ずしも厳密に交互に変化させる必要はない。図にはただ４個のキャパシタ５０４が示されるが、それよりも多いか少ないキャパシタを用いるてもよい。場合によっては、３０またはそれ以上のキャパシタを用いて、ダイにオフチップ容量を提供することが可能である。
図示のように、各キャパシタ５０４の一部の端子５１０は、隣接するキャパシタの一部の端子５１０への直接且つ横方向の接続部５１２を有する。各横方向接続部５１２は、同一極性を有する隣接端子５１０の間に存在する。従って、第１の個別キャパシタの正の端子５１０は隣接する第２の個別キャパシタの正の端子５１０に横方向に接続される。これは、本発明の実施例と、かかる直接且つ横方向の接続部が存在しない従来技術との間の重要な相違点である。
キャパシタ５０４の端子は、１、２またはそれ以上の隣接するキャパシタの端子に横方向接続することができる。従って、キャパシタ５０４は、他のキャパシタに１、２またはそれ以上の側部上で横方向接続可能である。例えば、図５に示す各キャパシタの端子は２つの側部上で接続されている。さらに、図５には図示しないが、特定のキャパシタの単一側部上の端子を隣接する１または多数のキャパシタの端子に接続することも可能である。
図６は、線６−６に沿う図５の集積回路パッケージ５０２及び表面実装キャパシタ５０４の一部を示す断面図である。キャパシタ５０４が図示のような多層キャパシタである場合は、各キャパシタ５０４は、誘電材料層により分離された導電材料の多数の内部プレーン６０２、６０４を有する。ただ６個のプレーンを図示したが、通常は多数（例えば、何十または何百）のプレーンが存在する。
導電プレーン６０２、６０４は通常、キャパシタの実質的に側部上の端子６０６、６０８に交互に接続される構成である。これにより、端子６０６、６０８とプレーン６０２、６０４とは、図５に関連して説明したように、パッケージ本体５０２上のパッド６１０、６１２に交互に接続可能である。パッド６１０、６１２は、めっきまた充填したビア６１８を介してパッケージ本体５０２内の電源またはアースプレーン６１４、６１６の何れかに接続される。説明し易くするために、図６、８及び１３は、パッケージが有する種々の導電層または非導電層を全て完全に図示するものではない。プレーン６１４、６１６の上方及び／または下方にも幾つかの層が存在することがある。
１つの実施例において、各キャパシタ５０４の少なくとも１つの端子６０８は隣接するキャパシタ５０４の端子６０８への直接且つ横方向の接続部６２０を有し、その横方向接続部６２０は同一極性を有する隣接端子６０８間に存在する。１つの実施例において、この横方向接続部６２０は、隣接する標準サイズの２つのパッド（例えば、標準サイズのパッド６１２）の間の実質的に全距離をカバーする細長いパッド６１０にわたって延びる。これにより、キャパシタ５０４をそれらの間の標準パッドピッチ距離と等価のピッチでパッケージ上に配置することができる。それより短いか長い細長パッドを用いることも可能である。
１つの実施例において、横方向接続部６２０は、隣接する端子６０８間の導電材料６２０を用いて実現する。種々の実施例において、この導電材料６２０は、例えば、はんだまたは硬化済み導電ペーストまたは接着剤である。導電材料６２０はキャパシタ５０４をパッケージのパッド６１０、６１２に接続するためにも使用可能であり、また、導電材料を別個に適用してキャパシタとパッドの間及びキャパシタとキャパシタの間の接続を行うことができる。
キャパシタ５０４同士が横方向接続部６２０を介して直接接続されるため、そしてこれらの間の接続はパッケージ内の導電構造（例えば、パッド、ビア及び電源またはアースプレーンの組み合わせ）だけによらないため、キャパシタ５０４間の横方向インダクタンスは実質的に減少する。換言すれば、キャパシタ５０４間の横方向電流は、ループ領域がパッケージの種々の導電構造により境界を画定された導電ループ上ではなくて横方向接続部６２０上を実質的に運ばれる。従って、これらの横方向接続部は、従来技術の方法による数十ピコヘンリーからピコヘンリーの端数（例えば、０．０３ｐＨ／平方またはそれ以下）へ横方向インダクタンスを減少させることが判明している。個別キャパシタ５０４内の導電プレーン６０２と６０４との間の横方向接続部６２０を用いることにより、電力供給系統のための高周波電流再配分ネットワークが提供される。
図７は、多数の表面実装キャパシタ７０４（例えば、ＬＳＣまたはＤＳＣ）がパッケージ表面上のパッド７０６に電気的に接続された、本発明の別の実施例による集積回路パッケージ７０２の一部を示す上面または底面図である。本質的に、図７の実施例と図５の実施例とは、隣接するキャパシタ７０４間の物理的距離がほとんどまたは全くないという点を除き同じである。この実施例において、隣接するキャパシタ７０４は互いに物理的接触関係にあるかまたは相互間の距離が無視できる程度のものである。
図８は、線８−８に沿う図７の集積回路パッケージ７０２及び表面実装キャパシタ７０４の一部を示す断面図である。図７の実施例と図６の実施例とは、キャパシタ７０４の隣接する端子８０２の間の距離がほとんどまたは全くない点を除き同じである。従って、端子８０２間の横方向接続は、１つの実施例では物理的接触により行われる。図示の実施例において、両方のキャパシタ７０４の接続はパッケージ７０２上の標準サイズのパッド７０８により行える。
１つの実施例において、この横方向の接続は、隣接する端子８０２間に導電材料８０４を用いて行う。種々の実施例において、この導電材料８０４ははんだまたは硬化済み導電ペーストもしくは接着剤でよい。図６に示す実施例と同様に、導電材料８０４によりキャパシタ７０４とパッケージのパッド７０８とを接続するかまたは導電材料を別個に適用してキャパシタとパッドの間及びキャパシタとキャパシタの間の接続を行うことも可能である。
図９は、多数の表面実装キャパシタ９０４（例えば、ＬＳＣまたはＤＳＣ）がパッケージ表面上のパッド９０６に電気的に接続された、本発明の別の実施例による集積回路パッケージ９０２の一部を示す上面または底面図である。キャパシタ９０４は２つの側部上に分布する８個の端子９０８を有する。横方向接続部９１０は、隣接するキャパシタ９０４の隣接する同一極性の端子間に存在する。しかしながら、キャパシタ９０４はただ２つの側部上に端子９０８を有するため、これらの横方向接続部９１０はただ２つの側部上に存在するにすぎない。図９は、種々の数の側部上に種々の数の端子を有するキャパシタ間に横方向接続部を形成できることを示すものである。図９の実施例は、キャパシタ９０４を互いに物理的に分離されたものとして示す。他の実施例では、キャパシタ９０４を物理的に接触させるかまたは図７及び８に示すように互いに無視できる距離だけ離すことができる。
別の例として、図１０は、多数の表面実装キャパシタ１００４（例えば、ＬＳＣまたはＤＳＣ）がパッケージの表面上のパッド１００６に電気的に接続された、本発明の別の実施例による集積回路パッケージ１００２を示す上面図または底面図である。この実施例では、キャパシタ１００４は２つの端子を有する個別キャパシタである。通常は、しかしながら、必ずしもそうではないが、このタイプのキャパシタの端子１００８は側部の全長にわたって延びている。端子１００８はさらに多くの端子を有する多数のキャパシタの端子よりも長いため、隣接するキャパシタ１００４の同一極性の端子間には細長い横方向接続部１０１０が存在する。１つの実施例において、細長い横方向接続部１０１０はパッケージ表面上の拡大パッド（図示せず）にわたって延びるように形成されている。これらの拡大パッドは、例えばはんだまたは硬化済み導電ペーストもしくは接着剤のような導電材料により横方向接続部１０１０を容易に形成できる形状を有する。図１０に示す実施例は、互いに物理的に分離されたキャパシタ１００４を示す。他の実施例では、キャパシタ１００４を互いに物理的に接触させるか、図７及び８に示すように相互間の距離を無視できるものとしてもよい。
図１１は、多数の表面実装キャパシタ１１０４、１１１２、１１１４、１１１６（例えば、ＬＳＣまたはＤＳＣ）がパッケージ表面上のパッド１１０６に電気的に接続された、本発明の別の実施例による集積回路パッケージ１１０２の一部を示す上面図または底面図である。図１１に示す実施例と図１０に示す実施例とは、隣接するキャパシタ上の隣接する端子１１０８が垂直方向の（例えば、キャパシタ１１１２と１２１４との間の）横方向接続部１１１０を有するだけでなく、端子１１０８は水平方向の（例えば、キャパシタ１１１４と１１１６との間の）横方向接続部１１１０を有する点を除き同じである。１つの実施例において、拡大横方向接続部１１１０は、パッケージ表面上の拡大パッド（図示せず）にわたって延びるように形成される。図１１は、特定の端子がキャパシタの２以上の側部に接触する時は、図示のように、端子への横方向接続部をキャパシタの２以上の側部上に形成できることを示す。図１１に示す実施例は、キャパシタ１１０４、１１１２、１１１４、１１１６を互いに物理的に分離した状態で示す。他の実施例では、キャパシタ１１０４、１１１２、１１１４、１１１６を互いに物理的に接触させるか、または、図７及び８に示すように相互間の距離を無視できるものにしてもよい。
図１２は、本発明の一実施例による多数の埋め込みチップキャパシタ１２０４（ＥＣＣ）を有する集積回路パッケージ１２０２の内部、上面または底面を示す図である。図１２の実施例と図５の実施例とは、ＥＣＣがパッケージ１２０２内に埋め込まれ、ＥＣＣ１２０４の端子１２０６がパッケージ表面上のパッドにではなくてパッケージ１２０２内の導電構造（例えば、トレース及び／またはビア）に接続している点を除き同じである。隣接するＥＣＣ１２０４の端子１２０６間の横方向接続部１２０８は、図５及び６に関連して説明したものと同じ態様で形成される。
図１３は、線１３−１３に沿う図１２の集積回路パッケージ１２０２及びＥＣＣ１２０４の一部を示す断面図である。上述した表面実装キャパシタと同様に、キャパシタ１２０４が図示のような多層キャパシタである場合、各キャパシタ１２０４は誘電材料層により分離された導電材料のプレーン１３０２、１３０４を有する。
通常、導電プレーン１３０２、１３０４は、キャパシタの周りの端子１３０６、１３０８に交互に接続される構成である。これにより、端子１３０６、１３０８とプレーン１３０２、１３０４とを交互にパッケージ本体内の導電構造に接続することが可能である。これらの導電構造は、図１３で示すようなビア１３１０でもよく、パッケージ内の導電トレースまたはプレーン（図示せず）でもよい。導電構造は、パッケージ本体内の電源プレーンまたはアースプレーン１３１２、１３１４の何れかに接続されている。図示の実施例において、ビア１３１０はキャパシタ１２０４の上面から端子１３０６、１３０８と接触する。他の実施例において、１またはそれ以上のビアはキャパシタ１２０４の底面から端子１３０６、１３０８に接触する。
図１３は、説明を簡略にするため、パッケージ１２０２の種々の導電及び非導電層を完全に示したものではない。実際の実装設計によると、１またはそれ以上の別の導電及び／または非導電層がキャパシタ１２０４の上方、下方またはそれに平行して存在することがある。キャパシタ１２０４とダイ負荷との間のループインダクタンスを最小限に抑えるには、キャパシタ１２０４をパッケージ１２０２の上面にできるだけ近接して埋め込むのが望ましいが、これは本質的なことではない。これらのキャパシタは、単一のパッケージの１または多数の層に埋め込むことが可能である。
１つの実施例において、各キャパシタ１２０４の少なくとも１つの端子１３０６は、隣接するキャパシタ１２０４の端子１３０６への直接且つ横方向の接続部１３１６を有し、この横方向接続部１３１６は同一極性の隣接する端子１３０６の間に存在する。この横方向接続部１３１６は、隣接する端子１３０６間の距離にわたって延びる。他の種々の実施例において、隣接する端子１３０６を物理的に接触させる（例えば、それらをほとんどまたは全く離隔させずに）か、またはある無視できない距離だけ離隔させてもよい。
１つの実施例において、横方向接続部１３１６は隣接する端子１３０６間の導電材料１３１６を用いて形成する。種々の実施例において、この導電材料１３１６は、例えば、はんだまたは硬化済み導電ペーストもしくは接着剤でよい。導電材料１３１６は、パッケージの内部導電構造にキャパシタ１３０４を接続するために使用することも可能であり、あるいは導電材料を別に適用してキャパシタとパッケージの間及びキャパシタとキャパシタの間の接続を行うことが可能である。
種々の実施例において、図５−１３に示す各キャパシタ５０４、７０４、９０４、１００４、１１０４及び１２０４は、本明細書の説明から当業者であれば自明であるように、セラミックキャパシタ、酸化アルミニウムキャパシタ、有機キャパシタまたは他の多くの方法により作製されるキャパシタでよい。さらに、キャパシタ５０４、７０４、９０４、１００４、１１０４及び１２０４の実際のそして相対的な寸法は、設計及び製造の制約または他のファクターにより広い範囲で変化する。さらに、キャパシタ５０４、７０４、９０４、１００４、１１０４及び１２０４は多数の異なる形状（例えば、正方形または多角形）にすることができるため必ずしも矩形である必要はない。
図１４は、本発明の一実施例に従って横方向接続部キャパシタを有する電子アセンブリを製造する方法のフローチャートである。この方法は、ブロック１４０２において電子ハウジングの１またはそれ以上の層を作製することによりスタートする。電子ハウジングは、例えば、集積回路パッケージ、他のタイプのパッケージ、インターポーザ、プリント回路（ＰＣ）板または他のタイプの電子回路ハウジングでよい。ハウジングの層の作製の詳細は使用する実装方法の種類により全く異なるものであり、種々の実装方法の説明は本発明の範囲外である。電子ハウジングの層を作製すると、その表面上に導電パッドを有する剛性構造及び／または他の外部または内部導電構造が得られる。
ブロック１４０４において、２またはそれ以上の個別キャパシタを電子ハウジングに横方向に固着する。個別キャパシタがＬＳＣまたはＤＳＣの場合、横方向の固着は、１またはそれ以上の隣接するキャパシタの１またはそれ以上の端子が横方向接続部（例えば、図６の接続部６２０）により互いに固着されるようにキャパシタを電子ハウジング表面上のパッドに固着することより行う。キャパシタのハウジングへの固着及びキャパシタ同士の固着は別個のプロセスにより行うことも可能であるが、同時に行ってもよい。例えば、個別キャパシタを最初にハウジングのパッドに表面実装した後、隣接するキャパシタの端子を別個のプロセスにより横方向に固着することが可能である。あるいは、表面実装と横方向の固着とを、例えば、パッドと隣接する端子とを同時にはんだ付けすることにより同時に行うこともできる。あるいは、硬化済み導電ペーストまたは接着剤によりキャパシタとパッド及び／または横方向接続部との接続を行ってもよい。
別個のキャパシタがＥＣＣである場合、これらのキャパシタを一部のハウジングの上層の上にまたはハウジング内の凹部内に配置することができる。その後、ＥＣＣを互いに及び／またはハウジング内の導電構造に１またはいくつかのプロセスにより固着する。
個別キャパシタを横方向に固着した後、ブロック１４０６において、必要に応じてハウジングの作製を完了する。ＥＣＣの場合、これはパターン形成した導電材料及び誘電材料の１またはそれ以上の別の層をＥＣＣ上に積み上げることであり、これには、ビア及び／または他の導電構造の形成が含まれる。その後、このプロセスは終了する。
上述したように、上記種々の実施例に述べたような横方向接続キャパシタは、集積回路パッケージ、インターポーザ、ソケット、ＰＣ板及び／または他のタイプの電子回路ハウジングの上またはその内部に収納することができる。図１５は、各々が本発明の種々の実施例による２またはそれ以上の横方向接続キャパシタを収納可能な集積回路パッケージ１５０４、インターポーザ１５０６、ソケット１５０８及びＰＣ板１５１０を示す。
図１５の上部からスタートして、集積回路１５０２は集積回路パッケージ１５０４に収納されている。集積回路１５０２は１またはそれ以上の回路を有し、それらの回路はコネクタ（図示せず）により集積回路パッケージ１５０４に電気的に接続されている。
集積回路１５０２は、多種多様な集積回路のうち任意のものでよい。本発明の一実施例では、この集積回路１５０２はマイクロプロセッサである。他の実施例では、集積回路１５０２は、メモリーデバイス、特定用途向け集積回路、デジタル信号プロセッサまたは別のタイプのデバイスでよい。図示の例において、集積回路１５０２は「フリップチップ」タイプ集積回路であり、これは、チップ上の入出力端子が表面上の任意の点に存在できることを意味する。チップを集積回路パッケージ１５０４への固着できる状態にした後、それを裏返して、はんだバンプまたはボールにより集積回路パッケージ１５０４の上面上の連携パッドに固着する。あるいは、集積回路１５０２をワイヤーボンディングすることも可能であるが、その場合は、集積回路パッケージ１５０４の上面上のパッドへのボンディングワイヤーを用いて入出力端子を集積回路パッケージ１５０４に接続するか、または他の方法でパッケージ１５０４に接続する。
集積回路１５０２の回路のうち１またはそれ以上の回路は負荷として働くため、ノイズまたは電磁波の抑制及び／または電圧減衰を行うためにバイパス容量が必要とされる。本発明の一実施例において、この容量の一部は、パッケージ１５０４に表面実装され、そして／またはそのパッケージ内部に埋め込まれる、横方向接続部を有するＤＳＣ１５１２、ＬＳＣ１５１４及び／またはＥＣＣ１５１６により提供される。このようにして、１またはそれ以上のレベルの別の容量が集積回路１５０２に与えられる。他の実施例では、横方向接続部１５１８がインターポーザ１５０６、ソケット１５０８及び／またはＰＣ板１５１０に表面実装し、そして／またはその内部に埋め込まれる。
集積回路パッケージ１５０４を、例えばボールグリッドアレイ接続部のようなはんだ接続部によりインターポーザ１５０６に結合する。別の実施例では、集積回路パッケージ１５０４を、ピン接続部または他のタイプの接続部を用いてインターポーザ１５０６に電気的且つ物理的に接続することができる。
インターポーザ１５０６は、ＰＣ板１５１０上のソケット１５０８を介してＰＣ板１５１０に結合する。図示の実施例において、インターポーザ１５０６は、ソケット１５０８の相補的ピンホールと係合するピンを有する。あるいは、インターポーザ１５０６を、例えば、ボールグリッドアレイ接続部のようなはんだ接続部によりＰＣ板１５１０に電気的且つ物理的に接続してもよい。さらに別の実施例では、集積回路パッケージ１５０４をインターポーザを用いずにソケット１５０８及び／またはＰＣ板１５１０に直接接続することが可能である。かかる実施例では、集積回路パッケージ１５０４及びＰＣ板１５１０をボールグリッドアレイまたはピン接続部により電気的且つ物理的に接続することができる。集積回路パッケージ１５０４及びＰＣ板１５１０を接続する他の方法を他の実施例に用いてもよい。
ＰＣ板１５１０は、例えば、コンピュータまたは他の電子システムのマザーボードでよい。その場合、ＰＣ板は集積回路１５０２に電力、アース及び信号を与える媒体として働く。これらの電力、アース及び他の信号は、ＰＣ板１５１０、ソケット１５０８、インターポーザ１５０６及び集積回路パッケージ１５０４の上またはその内部のトレースまたはプレーン（図示せず）を介して供給される。
種々の実施例に関連して述べたこれらの構成は電子システムの一部を形成することができる。図１６は、本発明の一実施例による電子システムを示す。図１６に示すシステムは、コンピュータ、無線または有線通信装置（例えば、電話、モデム、携帯電話、ペイジャー、ラジオ）、テレビジョン、モニターまたは横方向接続キャパシタの使用が有利な事実上他の任意のタイプの電子システムでよい。
この電子システムは、回路１６０２、ハウジング１６０４、ＰＣ板１６０６及び電源１６０８を有する。ハウジング１６０４及び／またはＰＣ板１６０６は、本発明の種々の実施例に従ってそれらの上に表面実装されるかそれらに埋め込まれる２またはそれ以上の横方向接続キャパシタを有する。
結論
横方向接続キャパシタを有する電子アセンブリ及びそのアセンブリの製造方法の種々の実施例を、電子システム内へのアセンブリの組み込みと共に説明した。種々の実施例は、ＬＳＣ、ＤＳＣ、ＥＣＣまたは他の構成の個別キャパシタの間に存在する横方向インダクタンスを減少させるために利用できる。種々の実施例において、多層キャパシタ内部の極端に小さい横方向インダクタンスは、パッケージ内部またはパッケージ表面上の導電構造により形成される電気接続部によらずに、隣接する個別キャパシタの端子を互いに電気的に接続することにより得られる。これらの横方向接続部により、ＬＳＣ、ＤＳＣ及びＥＣＣ間の横方向インダクタンスが極めて小さい値となる。個別キャパシタ内の多数の導電プレーン間に横方向接続部を用いることにより、種々の実施例は電力供給系統のための高周波電流再配分ネットワークを提供する。
寸法及び範囲の上述した例は典型的なものであると考えられるが、本発明の種々の実施例はかかる寸法または範囲に限定されない。業界内の傾向は、コスト低下させ性能を向上させるためにデバイスの寸法を一般的に減少させることにあると認められる。
上記の詳細な説明では、本願の一部を構成し本発明を実施できる特定の実施例の例示である添付図面を参照した。これらの実施例は、当業者が本発明を実施できるように十分に詳細に説明したものである。
当業者は、同一目的を達成するように設計された任意の構成を図示の特定の実施例に置き換えできることがわかるであろう。例えば、一部の図面は４つの個別キャパシタを正方形パターンに配列したものを示すが、それより多数かまたは少数のキャパシタを用いてもよく、また線形、リング形または不規則形状を含む他のパターンに配列することができる。
種々の実施例は、ダイに余分のオフチップ容量を提供する文脈で説明したものである。当業者は、本願の説明から、本発明の方法及び装置は横方向インダクタンスが小さいキャパシタ構成が望ましい他の多数の用途に利用できることがわかるであろう。従って、かかる用途は全て本発明の思想及び範囲内に含まれるものと意図されている。
本願は、本発明の任意の変形例を包含するものとして意図されている。従って、上記の詳細な説明は限定的な意味でとらえるべきでなく、当業者は、本発明の内容を説明するために図示説明した詳細部分、材料及び部品及びステップの配列における他の種々の変更を特許請求の範囲に記載された本発明の思想及び範囲から逸脱することなく行えることがわかるであろう。
ダイ側、ランド側及び埋め込み型チップキャパシタを有する従来技術の集積回路パッケージを示す断面図である。 多数のＬＳＣがパッケージの底面上のパッドに電気的に接続された従来技術の集積回路パッケージを示す底面図である。 線３−３に沿う図２の集積回路パッケージ及びＬＳＣの一部を示す断面図である。 図１−３に示すキャパシタの電気的特性をシミュレーションする電気回路図である。 多数の表面実装キャパシタがパッケージの表面上のパッドに電気的に接続された、本発明の一実施例による集積回路パッケージの一部を示す上面または底面図である。 線６−６に沿う図５の集積回路パッケージ及び表面実装キャパシタの一部を示す断面図である。 多数の表面実装キャパシタがパッケージの表面上のパッドに電気的に接続された、本発明の別の実施例による集積回路パッケージの一部を示す上面または底面図である。 線８−８に沿う図７の集積回路パッケージ及び表面実装キャパシタの一部を示す断面図である。 多数の表面実装キャパシタがパッケージの表面上のパッドに電気的に接続された、本発明のさらに別の実施例による集積回路パッケージの一部を示す上面または底面図である。 多数の表面実装キャパシタがパッケージの表面上のパッドに電気的に接続された、本発明のさらに別の実施例による集積回路パッケージの一部を示す上面または底面図である。 多数の表面実装キャパシタがパッケージの表面上のパッドに電気的に接続された、本発明のさらに別の実施例による集積回路パッケージの一部を示す上面または底面図である。 多数ＥＣＣを有する本発明の一実施例による集積回路パッケージの内部、上面または底面を示す図である。 線１３−１３に沿う図１２の集積回路パッケージ及びＥＣＣの一部を示す断面図である。 本発明の一実施例に従って横方向接続キャパシタを有する電子アセンブリを製造する方法のフローチャートである。 各々が本発明の種々の実施例に従って１またはそれ以上の組の横方向接続キャパシタを含む集積回路パッケージ、インターポーザ、ソケット及びプリント回路板を示す。 本発明の一実施例による電子システムを示す。

Claims (29)

  1. ハウジングに固着され、多数の第１の内部プレーンを有し、１組の多数の内部プレーンが側部にある第１の導電端子に電気的に接続された第１の個別キャパシタと、
    ハウジングに固着され、多数の第２の内部プレーンを有し、１組の多数の第２の内部プレーンが側部にある第２の導電端子に電気的に接続された第２の個別キャパシタとより成り、
    第２の導電端子が第１の導電端子に横方向に固着されている電子アセンブリ。
  2. １またはそれ以上のさらに別の個別キャパシタをさらに備え、１またはそれ以上のさらに別の個別キャパシタの１またはそれ以上のさらに別の端子が第１の個別キャパシタ、第２の個別キャパシタまたは他のキャパシタの１またはそれ以上の端子に直接固着されている請求項１の電子アセンブリ。
  3. 第３の個別キャパシタをさらに備え、第３の個別キャパシタの側部にある第３の導電端子が第１の個別キャパシタの第２の側部にある第４の導電端子に固着されている請求項２の電子アセンブリ。
  4. 第１の導電端子と第２の導電端子とは物理的接触し固着されている請求項１の電子アセンブリ。
  5. 第１の導電端子と第２の導電端子とは、第１の導電端子と第２の導電端子との間の導電材料により固着されている請求項１の電子アセンブリ。
  6. 第１及び第２の個別キャパシタは表面実装キャパシタであり、第１の導電端子と第２の導電端子とはハウジング表面上のパッドの長さにわたって延びる導電材料により互いに固着されている請求項５の電子アセンブリ。
  7. ハウジングは集積回路パッケージであり、第１及び第２の個別キャパシタは集積回路パッケージのランド側に実装されている請求項１の電子アセンブリ。
  8. ハウジングは集積回路パッケージであり、第１及び第２の個別キャパシタは集積回路パッケージのダイ側に実装されている請求項１の電子アセンブリ。
  9. ハウジングは集積回路パッケージであり、第１及び第２の個別キャパシタは集積回路パッケージ内に埋め込まれている請求項１の電子アセンブリ。
  10. 第１及び第２の個別キャパシタはセラミックチップキャパシタである請求項１の電子アセンブリ。
  11. 第１及び第２の個別キャパシタは有機キャパシタである請求項１の電子アセンブリ。
  12. 第１の導電端子と第２の導電端子との間の導電材料をさらに備えた請求項１の電子アセンブリ。
  13. 導電材料ははんだ材である請求項１２の電子アセンブリ。
  14. 導電材料は硬化済み導電性ペーストである請求項１２の電子アセンブリ。
  15. 集積回路パッケージであるハウジングをさらに備えた請求項１の電子アセンブリ。
  16. 電子アセンブリの製造方法であって、
    多数の第１の内部プレーンを有し、１組の多数の第１の内部プレーンが側部にある第１の導電端子に電気的に接続された第１の個別キャパシタを電子ハウジングに固着し、
    多数の第２の内部プレーンを有し、１組の多数の第２の内部プレーンが側部にある第２の導電端子に電気的に接続された第１の個別キャパシタを電子ハウジングに固着し、
    第２の導電端子を第１の導電端子に横方向に固着するステップより成る電子アセンブリの製造方法。
  17. 第１及び第２の個別キャパシタは、電子ハウジングに表面実装することにより電子ハウジングに固着される請求項１６の方法。
  18. 第１及び第２の個別キャパシタは、電子ハウジング内に埋め込むことにより電子ハウジングに固着される請求項１６の方法。
  19. １またはそれ以上のさらに別のキャパシタを第１の個別キャパシタまたは第２の個別キャパシタに横方向に固着するステップをさらに含む請求項１６の方法。
  20. 第２の導電端子を第１の導電端子に横方向に固着するステップは、第２の導電端子と第１の導電端子と相互にはんだ付けするステップより成る請求項１６の方法。
  21. 第２の導電端子を第１の導電端子に横方向に固着するステップは、導電ペーストを第１の導電端子及び第２の導電端子と接触関係に堆積させ、導電ペーストを硬化させるステップより成る請求項１６の方法。
  22. パターン形成した導電材料の１またはそれ以上の層と、
    １またはそれ以上の前記層に固着され、多数の第１の内部プレーンを有し、１組の多数の内部プレーンが側部にある第１の導電端子に電気的に接続された第１の個別キャパシタと、
    １またはそれ以上の前記層に固着され、多数の第２の内部プレーンを有し、１組の多数の第２の内部プレーンが側部にある第２の導電端子に電気的に接続された第２の個別キャパシタとより成り、
    第２の導電端子が第１の導電端子に横方向に固着されている電子ハウジング。
  23. 第１及び第２の個別キャパシタは電子ハウジング内に埋め込まれている請求項２２の電子ハウジング。
  24. 第１及び第２の個別キャパシタはハウジングの表面上に実装されている請求項２２の電子ハウジング。
  25. 電子ハウジングは集積回路パッケージである請求項２２の電子ハウジング。
  26. ハウジングと、
    ハウジングに固着され、多数の第１の内部プレーンを有し、１組の多数の内部プレーンが側部にある第１の導電端子に電気的に接続された第１の個別キャパシタと、
    ハウジングに固着され、多数の第２の内部プレーンを有し、１組の多数の第２の内部プレーンが側部にある第２の導電端子に電気的に接続された第２の個別キャパシタとより成り、
    第２の導電端子が第１の導電端子に横方向に固着されている電子システム。
  27. 第１及び第２の個別キャパシタは電子ハウジング内に埋め込まれている請求項２６の電子システム。
  28. 第１及び第２の個別キャパシタはハウジングの表面上に実装されている請求項２６の電子システム。
  29. ハウジングは集積回路パッケージである請求項２６の電子システム。
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