KR102402798B1 - 커패시터 및 이를 포함하는 실장기판 - Google Patents

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Abstract

본 발명의 일 실시예는 제1 커패시터 영역과 제2 커패시터 영역을 포함하는 기판을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 단자 전극, 제2 단자 전극 및 제3 단자 전극;을 포함하고, 상기 제1 커패시터 영역은, 복수의 제1 트랜치; 및 상기 제1 커패시터 영역의 상기 기판의 일면과 상기 제1 트랜치에 배치되며, 적어도 하나 이상의 제1 유전층과 상기 제1 유전층을 사이에 두고 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고, 상기 제2 커패시터 영역은, 복수의 제2 트랜치; 및 상기 제2 커패시터 영역의 상기 기판의 일면과 상기 제2 트랜치에 배치되며, 적어도 하나 이상의 제2 유전층과 상기 제2 유전층을 사이에 두고 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함하고, 상기 제2 커패시터층의 비표면적이 상기 제1 커패시터층의 비표면적보다 큰 커패시터를 제공한다.

Description

커패시터 및 이를 포함하는 실장기판{CAPACITOR AND BOARD HAVING THE SAME}
본 발명은 커패시터 및 이를 포함하는 실장기판에 관한 것이다.
최근 스마트폰에 탑재되는 차세대 AP (Application Processor) 나 PMIC (Power Management IC) 의 경우 경박 단소의 박형화로 통상적인 적층 커패시터 (MLCC, Multilayer Ceramic Capacitor) 와 대비하여 더 얇은 다층 박막 커패시터의 필요성이 증가되는 추세이다. 특히, 주요 탑재 디바이스들이 고주파 대역을 사용하게 되면서 발생하는 노이즈를 개선해주는 디커플링 커패시터가 경박 단소형으로 대두되면서 통상적인 적층 커패시터로는 대응이 어려워져 다층 커패시터에 대한 요구는 계속해서 증가될 것으로 보여진다. 이는, 고주파로 인한 디바이스의 구동 동작의 반복에 따른 파워 리플 (Power Ripple) 의 컨트롤을 위한 디커플링 용도의 LSC 형태의 다층 박막 커패시터로의 개발로 이어질 것이 충분히 예상된다.
종래의 다층 박막 커패시터는 다층 박막 커패시터의 개발 증가 추세에 따라 내부 전극층과 접속 전극과의 전기적 접속의 안정성을 향상시키기 위한 박막 콘덴서를 개시하여 박막 콘덴서의 접속 신뢰성을 개선하는데 노력하지만, 종래 박막 콘덴서가 제공하는 기능 이외에 추가 기능을 제공할 수 있는 정도에는 이르지 못한 상태이다.
한국 등록특허공보 제10-1204579호 한국 공개특허공보 제2014-0126081호 일본 공개특허공보 제2013-053555호
본 개시가 해결하고자 하는 여러 과제들 중 하나는 종래 박막 콘덴서가 발휘할 수 있는 기능에 추가적으로 하나의 칩으로 구성되는 다층 박막 커패시터 내에서 용량 유연성 (Capacitance Flexibility) 을 구현할 수 있는 다층 박막 커패시터를 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 본 발명의 일 실시예에 따른 커패시터는 제1 커패시터 영역과 제2 커패시터 영역을 포함하는 기판을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 단자 전극, 제2 단자 전극 및 제3 단자 전극;을 포함하고, 상기 제1 커패시터 영역은, 복수의 제1 트랜치; 및 상기 제1 커패시터 영역의 상기 기판의 일면과 상기 제1 트랜치에 배치되며, 적어도 하나 이상의 제1 유전층과 상기 제1 유전층을 사이에 두고 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고, 상기 제2 커패시터 영역은, 복수의 제2 트랜치; 및 상기 제2 커패시터 영역의 상기 기판의 일면과 상기 제2 트랜치에 배치되며, 적어도 하나 이상의 제2 유전층과 상기 제2 유전층을 사이에 두고 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함하고, 상기 제2 커패시터층의 비표면적이 상기 제1 커패시터층의 비표면적보다 크다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 상술한 신규한 구조의 커패시터를 포함하는 실장 기판를 제안하고자 하며, 구체적으로, 본 발명의 다른 예에 따른 커패시터의 실장 기판은 일면에 반도체 칩이 배치된 기판; 및 실장면인 상기 기판의 타면에 배치되는 커패시터;를 포함하고, 상기 커패시터는, 제1 커패시터 영역과 제2 커패시터 영역을 포함하는 기판을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 단자 전극, 제2 단자 전극 및 제3 단자 전극;을 포함하고, 상기 제1 커패시터 영역은, 복수의 제1 트랜치; 및 상기 제1 커패시터 영역의 상기 기판의 일면과 상기 제1 트랜치에 배치되며, 적어도 하나 이상의 제1 유전층과 상기 제1 유전층을 사이에 두고 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고, 상기 제2 커패시터 영역은, 복수의 제2 트랜치; 및 상기 제2 커패시터 영역의 상기 기판의 일면과 상기 제2 트랜치에 배치되며, 적어도 하나 이상의 제2 유전층과 상기 제2 유전층을 사이에 두고 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함하고, 상기 제2 커패시터층의 비표면적이 상기 제1 커패시터층의 비표면적보다 크다.
본 개시에 따른 여러 효과들 중 일 효과는 동일한 칩 사이즈 내 동일한 전극층의 층수와 동일한 유전층의 층수를 가지는 경우, 커패시터의 용량을 극대화하면서, 동시에 용량 유연성을 가지는 다층 박막 커패시터를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 커패시터의 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I`에 따른 단면도로써, 최하단부에 위치한 전극이 도핑층인 본 발명의 일 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 4는 계단 형상의 인출부를 포함하는 제1 및 제2 커패시터층을 가지는 본 발명의 일 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 5는 인출부의 단면도를 확대 도시한 것이다.
도 6은 인출부의 평면도를 확대 도시한 것이다.
도 7 내지 10은 본 발명의 제1 및 제2 트랜치의 상면의 다양한 형상을 개략적으로 도시한 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 12 내지 21은 본 발명의 제1 및 제2 트랜치의 상면의 다양한 형상을 개략적으로 도시한 평면도이다.
도 22는 본 발명의 다른 실시예에 따른 커패시터의 실장 기판의 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도면 도시된 X 방향, Y 방향 및 Z 방향은 각각 폭 방향, 길이 방향 및 두께 방향으로 표현될 수 있다.
커패시터
도 1은 본 발명의 일 실시예에 따른 커패시터(100)의 사시도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 커패시터(100)의 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 1 및 2를 참조하여, 본 발명의 커패시터의 구조를 살펴보도록 한다.
커패시터(100)는 바디(101)와 바디(101)의 외측에 배치되는 제1 단자 전극(191), 제2 단자 전극(192) 및 제3 단자 전극(193)를 포함한다.
바디(101)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 이거나 1.0mm×0.5mm 크기일 수 있다.
바디(101)는 기판(110)를 포함한다. 기판(110)는 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
기판(110)은 제1 커패시터 영역(S1)과 제2 커패시터 영역(S2)로 구성된다.
제1 커패시터 영역(S1)에는 복수의 제1 트랜치(105a)가 배치된다. 제1 트랜치(105a)란 제1 커패시터 영역(S1)의 기판(110)의 일면에서 기판(110)의 내측으로 깊이 방향(Z)으로 일정 깊이 관입하여 형성된 것을 의미한다.
제1 트랜치(105a)와 제1 커패시터 영역(S1)의 상부에는 제1 커패시터층(120a)이 배치된다.
제1 커패시터층(120a)은 제1 유전층(111)과 제1 유전층(111)을 사이에 두고 교번하여 배치되는 제1 전극(121) 및 제2 전극(122)이 포함한다.
제1 및 제2 전극(121, 122)은 도전성 재료를 이용하여 형성될 수 있다. 제1 및 제2 전극(121, 122)의 재료는 제1 유전층(111)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제1 유전층(111)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제1 및 제2 전극(121, 122)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극(121, 122)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 전극(121, 122)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 제1 및 제2 전극(121, 122)은 100 nm 이하일 수 있다.
제1 유전층(111)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제1 유전층(111)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제1 유전층(111)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제1 유전층(111)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제1 유전층(111)이 복합층인 경우, 제1 유전층(111)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다. 제1 유전층(111)은 약 50 nm 이하의 두께를 가질 수 있다.
제1 유전층(111)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(121) 및 제2 전극(122)은 제1 유전층(111)을 사이에 두고 서로 대향하도록 배치되어, 제1 전극(121) 및 제2 전극(122)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제1 전극(121) 및 제2 전극(122)이 제1 유전층(111)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 제1 커패시터층(120a)이 형성된다.
제2 커패시터 영역(S2)에는 복수의 제2 트랜치(105b)가 배치된다. 제2 트랜치(105b)란 제2 커패시터 영역(S2)의 기판(110)의 일면에서 기판(110)의 내측으로 깊이 방향(Z)으로 일정 깊이 관입하여 형성된 것을 의미한다.
제2 트랜치(105b)와 제2 커패시터 영역(S2)의 상부에는 제2 커패시터층(120b)이 배치된다.
제2 커패시터층(120b)은 제2 유전층(112)과 제2 유전층(112)을 사이에 두고 교번하여 배치되는 제3 전극(123) 및 제4 전극(124)이 포함한다.
제3 및 제4 전극(123, 124)은 도전성 재료를 이용하여 형성될 수 있다. 제3 및 제4 전극(123, 124)의 재료는 제2 유전층(112)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제2 유전층(112)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제3 및 제4 전극(123, 124)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극(121, 122)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제3 및 제4 전극(123, 124)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 제3 및 제4 전극(123, 124)은 100 nm 이하일 수 있다.
제2 유전층(112)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제2 유전층(112)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제2 유전층(112)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제2 유전층(112)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제2 유전층(112)이 복합층인 경우, 제2 유전층(112)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다. 제2 유전층(112)은 약 50 nm 이하의 두께를 가질 수 있다.
제2 유전층(112)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제3 전극(123) 및 제4 전극(124)은 제2 유전층(112)을 사이에 두고 서로 대향하도록 배치되어, 제3 전극(123) 및 제4 전극(124)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제3 전극(123) 및 제4 전극(124)이 제2 유전층(112)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 제2 커패시터층(120b)이 형성된다.
이와 달리, 도 3에 도시된 커패시터(100`)를 참조하면, 제1 내지 제4 전극(121, 122, 123, 124) 중 최하층에 배치된 전극은 기판(110)에 n형의 불순물을 주입하여 형성된 도핑층(121`, 123`)일 수 있다.
제1 커패시터층(120a) 및 제2 커패시터층(120b)의 상부에는 제1 커패시터층(120a) 및 제2 커패시터층(120b)를 덮도록 제1 절연층(181)이 배치될 수 있다. 제1 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(181)에는 제1 연결 전극층(M1) 및 제2 연결 전극층(M2)을 포함할 수 있다. 제1 연결 전극층(M1) 및 제2 연결 전극층(M2)은 도전성 재료를 이용하여 형성될 수 있으며, 예를 들어 TiN과 같은 질화 금속을 이용할 수 있다.
제1 연결 전극층(M1) 및 제2 연결 전극층(M2)은 제1 내지 제4 전극(121, 122, 123, 124)을 각각 제1 단자 전극(191), 제2 단자 전극(192) 및 제3 단자 전극(193) 중 하나에 연결되도록 할 수 있다.
제1 전극(121)은 제1 도전성 비아(171)를 통해 제1 단자 전극(191)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제1 전극(121)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(172)를 통해 제1 단자 전극(191)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
제2 전극(122)은 제1 도전성 비아(171)를 통해 제3 단자 전극(193)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제2 전극(122)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(172)를 통해 제3 단자 전극(193)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
제3 전극(123)은 제1 도전성 비아(171)를 통해 제2 단자 전극(192)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제3 전극(123)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(172)를 통해 제2 단자 전극(192)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
제4 전극(124)은 제1 도전성 비아(171)를 통해 제3 단자 전극(193)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제4 전극(124)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(172)를 통해 제3 단자 전극(193)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
즉, 제1 전극(121)은 제1 단자 전극(191)과 연결되고, 제2 및 제4 전극(122, 124)은 제3 단자 전극(193)과 연결되고, 제3 전극(123)은 제2 단자 전극(192)과 연결된다.
따라서, 본 발명의 일 실시예에 따른 커패시터(100)는 사용자가 제1 단자 전극(192), 제2 단자 전극(192) 및 제3 단자 전극(193) 중 어떠한 전극을 선택하는지에 따라 본 발명의 일 실시예에 따른 커패시터(100)의 용량이 달라질 수 있다.
제1 단자 전극(191), 제2 단자 전극(192) 및 제3 단자 전극(193)은 각각 제1 절연층(181) 상에 제2 연결 전극층(M2)과 접하도록 배치될 수 있다. 제1 단자 전극(191), 제2 단자 전극(192) 및 제3 단자 전극(193)은 Ti/W, Ti/Cu, Ti/Al 등으로 시드층을 형성하고, 시드층 상에 Au, Cu, Sn 등으로 도금층을 형성할 수 있다.
제1 절연층(181) 상에는 에폭시(Epoxy)와 같은 폴리머를 이용하여 형성되는 제2 절연층(182)이 형성될 수 있다. 제2 절연층(182)은 제1 단자 전극(191), 제2 단자 전극(192) 및 제3 단자 전극(193)의 사이에서 서로를 절연시키는 역할을 수행할 수 있다.
제1 내지 제4 전극(121, 122, 123, 124)과 제1 내지 제3 단자 전극(191, 192, 193)을 연결하는 방법은 상술한 내용에 제한되는 것은 아니며, 도 4 내지 6에 도시된 바와 같이 계단형상의 인출부를 이용하는 것도 가능하다.
도 4 내지 6을 참조하여, 계단형상의 인출부를 이용하여 제1 내지 제4 전극(121, 122, 123, 124)과 제1 내지 제3 단자 전극(191, 192, 193)을 연결하는 방법에 대해 설명하도록 한다.
제1 커패시터층(120a)은 제1 커패시터층(120a)으로부터 외측으로 낮아지며, 제1 전극(121), 제1 유전층(111), 제2 전극(122)이 적층되어 형성되는 제1 인출부(C1) 및 제2 인출부(C2)를 포함한다.
제2 커패시터층(120b)은 제2 커패시터층(120b)으로부터 외측으로 낮아지며, 제3 전극(123), 제2 유전층(112), 제4 전극(124)이 적층되어 형성되는 제3 인출부(C3) 및 제4 인출부(C4)를 포함한다.
제1 내지 제4 인출부(C1, C2, C3, C4) 상에는 제1 내지 제4 인출부(C1, C2, C3, C4)를 덮도록 배치되는 절연층(181`)이 배치된다. 제1 내지 제4 인출부(C1, C2, C3, C4) 상에 배치되는 절연층(181`)은 폴리머나 SiO2 일 수 있으나, 이에 제한되는 것은 아니다.
도 5 및 6를 참조하면, 제1 인출부(C1)를 덮도록 배치된 절연층(181`)에는 제1 개구(176)이 형성된다. 제1 개구(176)은 제1 전극(121)에 대응하는 위치에 일방향으로 길게 형성될 수 있다. 또한, 제2 인출부(C2)를 덮도록 배치된 절연층(181`)에는 제2 개구(176)이 형성된다. 제2 개구(176)은 제2 전극(122)에 대응하는 위치에 일방향으로 길게 형성될 수 있다.
제1 및 제2 개구(176)가 일 방향으로 길게 형성됨으로써, 도전층(175)와 제1 전극(121) 사이에 접촉성을 향상시킬 수 있다.
제3 인출부(C3)는 제1 인출부(C1)와 동일하게 제3 전극(123)에 대응하는 위치에 제1 개구가 형성되고, 제4 인출부(C4)는 제2 인출부(C2)와 동일하게 제4 전극(124)에 대응하는 위치에 제2 개구가 형성된다.
절연층(181`) 상에는 제1 및 제2 개구를 충전하도록 배치되며, 연결전극층(M1`)와 연결되는 도전층(175)이 배치된다.
도 4에서 알 수 있듯이, 계단형상의 인출부를 이용하는 경우에는 단층의 연결전극층(M1`)으로 제1 내지 제4 전극(121, 122, 123, 124)과 제1 내지 제3 단자 전극(191, 192, 193)을 연결할 수 있다. 즉, 연결전극층의 수를 줄임으로써 커패시터를 박막화 할 수 있다.
도 7 내지 10은 본 발명의 제1 및 제2 트랜치의 상면의 다양한 형상을 개략적으로 도시한 평면도이다.
도 7 내지 10을 참조하면, 제2 커패시터 영역(S2)의 비표면적이 제1 커패시터 영역(S1)의 비표면적보다 큰 것을 알 수 있다.
이와 같은 제1 및 제2 커패시터 영역(S1, S2)의 비표면적은 제1 및 제2 트랜치(105a, 105b)의 수를 조절함으로써 제어될 수 있다. 예를 들어, 제1 커패시터 영역(S1)에 배치되는 제1 트랜치(105a)의 수는 제2 커패시터 영역(S2)에 배치되는 제2 트랜치(105b)의 수보다 작을 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 3개의 단자 전극(191, 192, 193)이 모두 전자 디바이스로 연결되는 경우에 제1 및 제2 커패시터층(120a, 120b)이 모두 용량을 구현함으로써 커패시터(100)의 최대 용량을 구현할 수 있다. 이와 달리, 상황에 따라 적은 용량만 요구되는 경우에는 제1 단자 전극(191) 및 제3 단자 전극(193)만 활성화하거나, 제2 단자 전극(192) 및 제3 단자 전극(193)만 활성화하는 것도 가능하다. 이로써, 본 발명의 일 실시예에 따른 커패시터(100)는 추가적으로 용량을 달리하는 커패시터를 이용하지 않으면서도 용량 유연성을 구현할 수 있다는 장점이 있다.
예를 들어, 제1 및 제2 커패시터 영역(S1, S2)의 비표면적이 동일하도록 제1 및 제2 트랜치(105a, 105b)를 형성하는 경우, 제1 내지 제3 단자 전극(191, 192, 193)을 모두 활성하는 경우에 최대의 용량을 가지게 되며, 제1 및 제3 단자 전극(191, 193)만을 형성하는 경우에는 최대 용량의 50 %에 해당하는 용량을 가지게 된다. 즉, 본 발명의 일 실시예에 따른 커패시터(100)는 3개의 단자 전극 중 일부 또는 전부를 선택적으로 활성화 함으로써 2 종류 이상의 용량을 구현할 수 있다.
더욱이, 제1 및 제2 커패시터 영역(S1, S2)의 비표면적을 달리하는 경우에는 3개의 단자 전극 중 일부 또는 전부를 선택적으로 활성화 함으로써 3 종류의 용량을 구현할 수 있다.
예를 들어, 제1 커패시터 영역(S1)의 용량이 70nF, 제2 커패시터 영역(S2)의 용량이 130 nF인 경우에 있어서, 제1 내지 제3 단자 전극(191, 192, 193)을 모두 활성화하면 최대 용량인 200 nF을 얻을 수 있다. 하지만, 제1 및 제3 단자 전극(191, 193) 만을 활성화하는 경우에는 70 nF을 얻을 수 있으며, 제2 및 제3 단자 전극(192, 193) 만을 활성화 하는 경우에는 130 nF을 얻을 수 있다.
즉, 본 발명의 일 실시예에 따른 커패시터(100)는 제1 및 제2 트랜치(105a, 105b)를 이용함으로써 커패시터의 용량을 종래에 비해 현저히 향상시킬 수 있으며, 동시에 사용자의 선택에 의해 용량을 조절할 수 있는 용량 유연성을 가질 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 제1 방향(X)으로 제1 커패시터 영역(S1) 및 제2 커패시터 영역(S2)에 배치된다. 이때, 제1 커패시터 영역(S1)에 배치되는 제1 트랜치(105a)의 단위 면적당 개수는 제2 커패시터 영역(S2)에 배치되는 제2 트랜치(105b)의 단위 면적당 개수에 비해 적은 것을 알 수 있다. 제1 트랜치(105a) 및 제2 트랜치(105b)는 상면의 형상이 원형인 스팟(spot) 형상일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 트랜치(105a) 및 제2 트랜치(105b)의 상면의 폭(또는 지름)은 서로 동일할 수 있다. 여기서 동일이라 함은 제조 오차를 고려하여 실질적으로 동일한 것을 의미한다.
제1 커패시터 영역(S1)에 배치되는 제1 트랜치(105a)의 수가 제2 커패시터 영역(S2)에 배치되는 제2 트랜치(105b)의 수보다 작기 때문에, 제1 커패시터 영역(S1)에 배치되는 제1 커패시터층(120a)의 비표면적이 제2 커패시터 영역(S2)에 배치되는 제2 커패시터층(120b)의 비표면적보다 작아진다. 따라서, 제1 커패시터 영역(S1)의 제1 커패시터층(120a)에서 구현되는 용량(capacitance)가 제2 커패시터 영역(S2)의 제2 커패시터층(120b)에서 구현되는 용량보다 작아진다.
결론적으로, 사용자가 본 발명의 일 실시예에 따른 커패시터(100) 중 3개의 단자 전극 중 일부 또는 전부를 선택적으로 활성화 함으로써3 종류의 용량을 구현할 수 있다.
도 8은 도 7의 실시예와 달리, 제1 방향(X)에 수직한 제2 방향(Y)으로 제1 커패시터 영역(S1) 및 제2 커패시터 영역(S2)에 배치될 수 있다.
또한, 도 9 및 10을 참조하면, 제1 및 제2 트랜치(105a, 105b)는 일 방향으로 길게 형성된 그루브 형상일 수 있다. 도 9 및 10에는 직선형의 그루브 형상만을 도시하였으나, 직선이 아닌 곡선형의 그루브로 형성하는 것도 가능하다.
도 11은 본 발명의 다른 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
커패시터(200)는 바디(201)와 바디(201)의 외측에 배치되는 제1 단자 전극(291), 제2 단자 전극(292) 및 제3 단자 전극(293)를 포함한다.
바디(201)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 이거나 1.0mm×0.5mm 크기일 수 있다.
바디(201)는 기판(210)를 포함한다. 기판(210)는 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
기판(210)은 제1 커패시터 영역(S1)과 제2 커패시터 영역(S2)로 구성된다.
제1 커패시터 영역(S1)에는 복수의 제1 트랜치(205a)가 배치된다. 제1 트랜치(205a)란 제1 커패시터 영역(S1)의 기판(210)의 일면에서 기판(210)의 내측으로 깊이 방향(Z)으로 일정 깊이 관입하여 형성된 것을 의미한다.
제1 트랜치(205a)와 제1 커패시터 영역(S1)의 상부에는 제1 커패시터층(120a)이 배치된다.
제1 커패시터층(120a)은 제1 유전층(211)과 제1 유전층(211)을 사이에 두고 교번하여 배치되는 제1 전극(221) 및 제2 전극(222)이 포함한다.
제1 및 제2 전극(221, 222)은 도전성 재료를 이용하여 형성될 수 있다. 제1 및 제2 전극(221, 222)의 재료는 제1 유전층(211)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제1 유전층(211)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제1 및 제2 전극(221, 222)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극(221, 222)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 전극(221, 222)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 제1 및 제2 전극(221, 222)은 200 nm 이하일 수 있다.
제1 유전층(211)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제1 유전층(211)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제1 유전층(211)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제1 유전층(211)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제1 유전층(211)이 복합층인 경우, 제1 유전층(211)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다. 제1 유전층(211)은 약 50 nm 이하의 두께를 가질 수 있다.
제1 유전층(211)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(221) 및 제2 전극(222)은 제1 유전층(211)을 사이에 두고 서로 대향하도록 배치되어, 제1 전극(221) 및 제2 전극(222)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제1 전극(221) 및 제2 전극(222)이 제1 유전층(211)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 제1 커패시터층(120a)이 형성된다.
제2 커패시터 영역(S2)에는 복수의 제2 트랜치(205b)가 배치된다. 제2 트랜치(205b)란 제2 커패시터 영역(S2)의 기판(210)의 일면에서 기판(210)의 내측으로 깊이 방향(Z)으로 일정 깊이 관입하여 형성된 것을 의미한다.
제2 트랜치(205b)와 제2 커패시터 영역(S2)의 상부에는 제2 커패시터층(120b)이 배치된다.
제2 커패시터층(120b)은 제2 유전층(212)과 제2 유전층(212)을 사이에 두고 교번하여 배치되는 제3 전극(223) 및 제4 전극(224)이 포함한다.
제3 및 제4 전극(223, 224)은 도전성 재료를 이용하여 형성될 수 있다. 제3 및 제4 전극(223, 224)의 재료는 제2 유전층(212)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제2 유전층(212)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제3 및 제4 전극(223, 224)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극(221, 222)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제3 및 제4 전극(223, 224)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 제3 및 제4 전극(223, 224)은 200 nm 이하일 수 있다.
제2 유전층(212)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제2 유전층(212)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제2 유전층(212)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제2 유전층(212)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제2 유전층(212)이 복합층인 경우, 제2 유전층(212)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다. 제2 유전층(212)은 약 50 nm 이하의 두께를 가질 수 있다.
제2 유전층(212)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제3 전극(223) 및 제4 전극(224)은 제2 유전층(212)을 사이에 두고 서로 대향하도록 배치되어, 제3 전극(223) 및 제4 전극(224)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제3 전극(223) 및 제4 전극(224)이 제2 유전층(212)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 제2 커패시터층(120b)이 형성된다.
제1 커패시터층(120a) 및 제2 커패시터층(120b)의 상부에는 제1 커패시터층(120a) 및 제2 커패시터층(120b)를 덮도록 제1 절연층(281)이 배치될 수 있다. 제1 절연층(281)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(281)에는 제1 연결 전극층(M1) 및 제2 연결 전극층(M2)을 포함할 수 있다. 제1 연결 전극층(M1) 및 제2 연결 전극층(M2)은 도전성 재료를 이용하여 형성될 수 있으며, 예를 들어 TiN과 같은 질화 금속을 이용할 수 있다.
제1 연결 전극층(M1) 및 제2 연결 전극층(M2)은 제1 내지 제4 전극(221, 222, 223, 224)을 각각 제1 단자 전극(291), 제2 단자 전극(292) 및 제3 단자 전극(293) 중 하나에 연결되도록 할 수 있다.
제1 전극(221)은 제1 도전성 비아(271)를 통해 제1 단자 전극(291)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제1 전극(221)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(272)를 통해 제1 단자 전극(291)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
제2 전극(222)은 제1 도전성 비아(271)를 통해 제3 단자 전극(293)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제2 전극(222)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(272)를 통해 제3 단자 전극(293)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
제3 전극(223)은 제1 도전성 비아(271)를 통해 제2 단자 전극(292)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제3 전극(223)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(272)를 통해 제2 단자 전극(292)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
제4 전극(224)은 제1 도전성 비아(271)를 통해 제3 단자 전극(293)과 전기적으로 연결된 제1 연결 전극층(M1)과 연결된다. 제4 전극(224)과 연결된 제1 연결 전극층(M1)은 제2 도전성 비아(272)를 통해 제3 단자 전극(293)과 전기적으로 연결된 제2 연결 전극층(M2)과 연결된다.
즉, 제1 전극(221)은 제1 단자 전극(291)과 연결되고, 제2 및 제4 전극(222, 224)은 제3 단자 전극(293)과 연결되고, 제3 전극(223)은 제2 단자 전극(292)과 연결된다.
따라서, 본 발명의 다른 실시예에 따른 커패시터(200)는 사용자가 제1 단자 전극(292), 제2 단자 전극(292) 및 제3 단자 전극(293) 중 어떠한 전극을 선택하는지에 따라 본 발명의 다른 실시예에 따른 커패시터(200)의 용량이 달라질 수 있다.
제1 단자 전극(291), 제2 단자 전극(292) 및 제3 단자 전극(293)은 각각 제1 절연층(281) 상에 제2 연결 전극층(M2)과 접하도록 배치될 수 있다. 제1 단자 전극(291), 제2 단자 전극(292) 및 제3 단자 전극(293)은 Ti/W, Ti/Cu, Ti/Al 등으로 시드층을 형성하고, 시드층 상에 Au, Cu, Sn 등으로 도금층을 형성할 수 있다.
제1 절연층(281) 상에는 에폭시(Epoxy)와 같은 폴리머를 이용하여 형성되는 제2 절연층(282)이 형성될 수 있다. 제2 절연층(282)은 제1 단자 전극(291), 제2 단자 전극(292) 및 제3 단자 전극(293)의 사이에서 서로를 절연시키는 역할을 수행할 수 있다.
도 12 내지 21은 본 발명의 제1 및 제2 트랜치의 상면의 다양한 형상을 개략적으로 도시한 평면도이다.
도 12 내지 21을 참조하면, 제2 커패시터 영역(S2)의 제2 커패시터층(220b)의 비표면적이 제1 커패시터 영역(S1)의 제1 커패시터층(220a)의 비표면적보다 큰 것을 알 수 있다.
이와 같은 제1 및 제2 커패시터 영역(S1, S2)의 비표면적은 제1 및 제2 트랜치(205a, 205b)의 폭 또는 깊이, 즉 크기를 조절함으로써 제어될 수 있다. 이와 더불어, 제1 및 제2 커패시터 영역(S1, S2)의 비표면적은 제1 및 제2 트랜치(205a, 205b)의 단위 면적당 개수를 조절하여 제어될 수 있다.
예를 들어, 도 11 및 12를 참조하면, 제1 커패시터 영역(S1)에 배치되는 제1 트랜치(205a)의 폭 또는 깊이는 제2 커패시터 영역(S2)에 배치되는 제2 트랜치(205b)의 폭 또는 깊이 보다 작을 수 있다. 다만, 이 경우에도 제2 커패시터 영역(S2)의 제2 커패시터층(220b)의 비표면적이 제1 커패시터 영역(S1)의 제1 커패시터층(220a)의 비표면적보다 크도록 제1 및 제2 트랜치(205a, 205b)의 단위 면적당 개수를 조절할 수 있다.
일반적으로 트랜치는 기판의 일면을 식각(etching)하여 형성되는데, 트랜치의 깊이를 깊게 형성하게 되면 트랜치의 폭도 비례하여 커지게 된다. 따라서, 본 발명의 다른 실시예에 따른 커패시터(200)는 제1 및 제2 트랜치(205a, 205b)의 형성시 제1 및 제2 트랜치(205a, 205b)를 형성하기 위한 마스크의 노출영역의 폭(또는 지름)을 조절하여 한번에 공정으로 제1 및 제2 트랜치(205a, 205b)를 형성할 수 있다.
제1 및 제2 커패시터 영역(S1, S2)는 도 12 및 13과 같이 제1 방향(X)으로 제1 및 제2 커패시터 영역(S1, S2)이 배열되거나, 도 14 및 15와 같이 제2 방향(Y)으로 제1 및 제2 커패시터 영역(S1, S2)이 배열될 수 있다.
제1 및 제2 트랜치(205a, 205b)의 상면의 형상은 도 12와 같이 원형인 스팟(spot) 형상이거나, 도 13과 같이 직선형의 그루브(groove)이거나, 도 17과 같이 곡선형의 그루브 일 수 있다. 이와 달리, 도 16와 같이 제1 및 제2 트랜치(205a, 205b)의 상면의 형상은 십자가 형상일 수 있다.
트랜치의 깊이가 깊어지고 단위 면적당 트랜치의 개수가 증가할수록 트랙치를 구성하는 측벽이 작은 힘에도 쉽게 무너지는 문제가 있다. 하지만, 트랜치의 형상을 곡선형의 그루브나 십자가 형상으로 함으로써 트랜치의 측벽의 강성을 증가시킬 수 있다.
제1 및 제2 트랜치(205a, 205b)의 형상은 하나의 칩에서 서로 동일할 필요는 없다.
예를 들어, 도 18과 같이, 제1 방향(X)으로 제1 및 제2 커패시터 영역(S1, S2)을 배열하고, 제1 트랜치(205a)는 직선형의 그루브로, 제2 트랜치(205b)는 스팟 형상으로 할 수 있다.
또한, 도 19와 같이, 제2 방향(Y)으로 제1 및 제2 커패시터 영역(S1, S2)을 배열하고, 제1 트랜치(205a)는 스팟 형상으로, 제2 트랜치(205b)는 직선형의 그루브 형상으로 할 수 있다.
또한, 제1 및 제2 커패시터 영역(S1, S2)의 차지하는 넓이는 전술한 바와 같이 동일할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 도 20과 같이, 제1 방향(X)으로 제1 및 제2 커패시터 영역(S1, S2)을 배열하고, 제1 커패시터 영역(S1)이 차지하는 넓이가 제2 커패시터 영역(S2)이 차지하는 넓이보다 좁게 형성하는 것도 가능하다. 또는, 도 21과 같이, 제2 방향(Y)으로 제1 및 제2 커패시터 영역(S1, S2)을 배열하고, 제1 커패시터 영역(S1)이 차지하는 넓이가 제2 커패시터 영역(S2)이 차지하는 넓이보다 좁게 형성하는 것도 가능하다.
커패시터의 실장기판
도 22는 본 발명의 다른 실시예에 따른 커패시터의 실장기판의 단면도를 개략적으로 도시한 것이다.
도 22를 참조하면, 본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 기판(210), 기판(210)의 일면에 배치되는 반도체 칩(220) 및 기판(210)의 타면에 배치되는 커패시터(100)를 포함한다.
이 때, 커패시터(100)는 본 명세서에서 설명한 일 실시예에 따른 커패시터(100)가 이용될 수 있다. 본 발명의 일 실시예에 따른 커패시터(100)를 일명 박막 커패시터라 하는데, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다. 특히 커패시터가 디컬플링 커패시터로 이용되는 경우 AP에 인접하게 배치할 필요가 있기 때문에, 본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 AP로 이용되는 반도체 칩(220)을 기판(210)의 일면에 배치하고, 반도체 칩(220)과 대향하는 위치의 기판(210)의 타면에 커패시터(100)를 배치할 수 있다.
이처럼, 반도체 칩(220)과 대향하는 위치에 배치되는 커패시터(100)를 LSC (Land-side Capacitor)라 한다. 이와 같은 LSC (Land-side Capacitor) 형의 커패시터(100)는 반도체 칩(220)과 대향하는 위치의 기판(210)의 타면에 배치되기 때문에, 기판(210)을 메인 기판(310)에 실장하기 위해서는 솔더 볼(Solder Ball, 230)보다 두께가 얇아야 하며, 가능한 소형으로 설계해서 커패시터(100)가 실장될 수 있는 면적을 줄일 필요가 있다.
본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 전술한 본 발명의 다양한 실시예의 커패시터를 이용하기 때문에, 작은 면적에서도 높은 커패시터 용량을 가지면서, 동시에 용량 유연성을 가질 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100; 커패시터
101; 바디
105a, 105b; 트랜치
111, 112; 유저층
120a, 120b; 커패시터층
121, 122, 123, 124; 전극
181, 182; 절연층
191, 192, 193; 단자 전극

Claims (11)

  1. 제1 커패시터 영역과 제2 커패시터 영역을 포함하는 기판을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 단자 전극, 제2 단자 전극 및 제3 단자 전극;을 포함하고,
    상기 제1 커패시터 영역은, 복수의 제1 트랜치; 및 상기 제1 커패시터 영역의 상기 기판의 일면과 상기 제1 트랜치에 배치되며, 적어도 하나 이상의 제1 유전층과 상기 제1 유전층을 사이에 두고 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고,
    상기 제2 커패시터 영역은, 복수의 제2 트랜치; 및 상기 제2 커패시터 영역의 상기 기판의 일면과 상기 제2 트랜치에 배치되며, 적어도 하나 이상의 제2 유전층과 상기 제2 유전층을 사이에 두고 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함하고,
    상기 제2 커패시터층의 비표면적이 상기 제1 커패시터층의 비표면적보다 크며,
    상기 제1 전극은 상기 제1 단자 전극과 연결되고, 상기 제2 및 제4 전극은 상기 제3 단자 전극과 연결되고, 상기 제3 전극은 상기 제2 단자 전극과 연결되는 커패시터.
  2. 제1항에 있어서,
    상기 제1 트랜치의 단위 면적당 개수는 상기 제2 트랜치의 단위 면적당 개수보다 작은 커패시터.
  3. 제1항에 있어서,
    상기 제1 트랜치의 폭이 상기 제2 트랜치의 폭보다 크거나, 상기 제1 트랜치의 깊이가 상기 제2 트랜치의 깊이보다 깊은 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 트랜치의 상부의 형상은 일 방향으로 길게 직선 또는 곡선으로 형성된 그루브, 스팟 또는 십자가 중 적어도 하나인 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 커패시터 영역은 상기 바디의 제1 방향으로 배열되거나, 상기 제1 방향에 수직한 제2 방향으로 배열되는 커패시터.
  6. 제1항에 있어서,
    상기 제1 커패시터 영역의 면적은 상기 제2 커패시터 영역의 면적보다 작은 커패시터.
  7. 제1항에 있어서,
    상기 제1 내지 제4 전극 중 최하층에 배치된 전극은 상기 기판에 n형 불순물을 주입하여 형성된 도핑층인 커패시터.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 커패시터층은 상기 제1 커패시터층으로부터 외측으로 낮아지며, 상기 제1 전극, 상기 제1 유전층 및 상기 제2 전극으로 구성되는 계단 형상의 제1 및 제2 인출부를 포함하고,
    상기 제2 커패시터층은 상기 제2 커패시터층으로부터 외측으로 낮아지며, 상기 제3 전극, 상기 제2 유전층 및 상기 제4 전극으로 구성되는 계단 형상의 제3 및 제4 인출부를 포함하는 커패시터.
  10. 제9항에 있어서,
    상기 제1 내지 제4 인출부의 상부에는 절연층이 배치되고,
    상기 제1 및 제3 인출부는 상기 절연층에 상기 제1 및 제3 전극이 노출되는 제1 개구를 포함하고,
    상기 제2 및 제4 인출부는 상기 절연층에 상기 제2 및 제4 전극이 노출되는 제2 개구를 포함하며,
    상기 제1 및 제2 개구와 상기 절연층의 상부에는 상기 제1 단자 전극, 상기 제2 단자 전극 및 상기 제3 단자 전극 중 하나와 연결되는 도전층이 배치되는 커패시터.
  11. 일면에 반도체 칩이 배치된 기판; 및
    실장면인 상기 기판의 타면에 배치되는 제1항 내지 제7항 및 제9항, 제10항 중 어느 한 항의 커패시터;를 포함하는 커패시터의 실장 기판.
KR1020170088854A 2017-07-13 2017-07-13 커패시터 및 이를 포함하는 실장기판 KR102402798B1 (ko)

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