KR20070010295A - ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자 및 그 제조방법 - Google Patents

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KR20070010295A
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원석준
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삼성전자주식회사
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Abstract

MIM 커패시터를 갖는 반도체 소자를 제공한다. 본 발명은 반도체 기판 상에 내부에 트랜치가 형성된 MIM 커패시터의 하부전극용 제1 전도성막을 포함한다. 상기 제1 전도성막의 표면 및 트랜치 내에 MIM 커패시터의 하부 전극으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막이 형성되어 있다. 상기 제2 전도성막 상에 유전막이 형성되어 있고, 상기 유전막 상에 MIM 커패시터의 상부 전극이 형성되어 있다. 이에 따라, 본 발명은 상기 제2 전도성막을 금속 질화막으로 구성하여 유전막의 형성시에 상기 제1 전도성막의 산화를 방지할 수 있고, 제1 전도성막이나 유전막을 다양한 막질로 형성할 수 있다.

Description

ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having MIM capacitor and fabrication method thereof}
도 1은 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
도 2 내지 도 8은 도 1의 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 도 5에 설명한 제3 전도성막의 패터닝할 때 다양한 변형예를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
102: 제1 전도성막, 104: 트랜치, 106: 제2 전도성막
108: 유전막, 110: 제3 전도성막, 110a: 상부 전극
114: 콘택홀, 116: 층간 절연막, 118: 비아홀, 120: 상부 금속 배선
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 MIM(Metal-Insulator-Metal) 커패시터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라서 능동소자에 비해 수동소자의 면적 비율이 증가하게 되어 칩 크기를 감소시키기 위해서는 수동소자, 예컨대 커패시터의 면적을 감소시켜야 한다. 이에 따라, 수동소자인 커패시터의 단위면적당 보다 큰 정전 용량이 필요하다. 상기 정전 용량은 유전율 및 접촉면적에 비례하고 두께에 반비례한다.
상기 정전 용량을 증가시키기 위하여 두께를 얇게 할 경우 누설전류 특성이 취약해 질 수 있고, 고유전율을 가지는 유전막은 계속적으로 개발 중에 있다. 그리고, 정전 용량을 증가시키기 위해 유전막과의 접촉 면적을 증가시키는 방법 중의 하나로, 트랜치 내에 커패시터를 형성하는 트랜치(trench)형 커패시터를 형성하는 방법이 있다. 상기 트랜치형 커패시터 구조는 트랜치를 잘게 나누어 형성할 경우 트랜치 바닥(bottom)뿐만 아니라 트랜치 측벽까지 정전용량에 기여하므로 정전용량을 증가시킬 수 있다. 트랜치의 폭과 간격을 조절하여 정전용량을 약2배 이상으로 증가시키는 것도 가능하다.
한편, 반도체 소자가 고집적화됨에 따라 트랜치형 커패시터 구조를 사용하더라도 MIS(Metal-Insulator-Semiconductor) 커패시터로는 유전막과 폴리실리콘막 사이에 저유전막이 형성되어 원하는 정전 용량을 얻을 수 없게 되었다. 이에 따라, 상기 MIS 커패시터를 대체할 수 있는 MIM 커패시터가 도입되었다.
그런데, 반도체 소자의 MIM 커패시터에서 하부 전극으로 이용되는 금속 배선은 일반적으로 알루미늄(Al) 또는 구리(Cu) 물질을 이용한다. 상기 하부 전극용 금 속 배선으로 이용되는 구리는 식각이 용이하지 않아 다마슨(damascene)공정을 채용해야 하는 불리함이 있다. 그리고, 상기 하부 전극용 금속 배선으로 알루미늄을 이용할 경우, 유전막으로 산화막 계열을 증착할 때 하부 전극이 산화가 되는 문제점이 있다.
특히, 하부 전극용 금속 배선 물질로 알루미늄을 이용할 경우, 정전용량을 충분히 늘려야 할 경우에는 산화막 계열의 고유전막을 사용하여야 하므로 하부전극의 산화에 더더욱 취약하게 된다. 따라서, 하부 전극용 금속 배선 물질로 알루미늄을 이용할 경우, 유전막의 종류가 질화막 계열로 한정이 되는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하부 전극용 금속배선을 어떠한 막질로 사용하더라도 하부 전극용 금속 배선의 산화를 방지할 수 있고, 유전막도 다양하게 사용할 수 있는 MIM 커패시터를 갖는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 하부 전극용 금속배선의 산화를 방지하고 다양한 유전막이 채용된 MIM 커패시터를 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 반도체 소자는 반도체 기판 상에 내부에 트랜치가 형성된 MIM 커패시터의 하부전극용 제1 전도성막을 포함한다. 상기 제1 전도성막의 표면 및 트랜치 내에 MIM 커패시터의 하부 전극으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막이 형성되어 있다. 상기 제2 전도성막 상에 유전막이 형성되어 있고, 상기 유전막 상에 MIM 커패시터의 상부 전극이 형성되어 있다.
또한, 본 발명의 다른 예에 의한 반도체 소자는 비아 영역과 커패시터 영역으로 한정된 반도체 기판을 포함한다. 본 발명은 상기 반도체 기판 상의 커패시터 영역에 형성되고 내부에 트랜치가 형성되어 MIM 커패시터의 하부전극으로 이용되고, 상기 반도체 기판 상의 비아 영역에 형성되고 상기 반도체 기판을 노출하는 콘택홀을 가져 하부 금속 배선으로 이용되는 제1 전도성막을 포함한다.
본 발명은 상기 커패시터 영역 및 비아 영역의 제1 전도성막의 표면 및 트랜치 내에 형성되어 MIM 커패시터의 하부 전극 및 하부 금속 배선으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막이 포함되어 있다. 상기 제2 전도성막 상에 유전막이 형성되어 있고, 상기 유전막 상에 MIM 커패시터의 상부 전극이 형성되어 있다.
본 발명은 상기 비아 영역의 콘택홀을 매립하면서 상기 MIM 커패시터의 상부 전극 상에 형성되고, 상기 비아 영역의 제2 전도성막 및 MIM 커패시터의 상부 전극을 노출하는 비아홀을 갖는 층간 절연막이 형성되어 있다. 상기 층간 절연막 내의 비아홀에 매립된 상부 금속 배선을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 소자의 제조방법은 비아 영역과 커패시터 영역으로 한정된 반도체 기판 상에 MIM 커패시터의 하부 전극 및 하부 금속 배선으로 이용되는 제1 전도성막을 형성하는 것을 포함 한다. 상기 반도체 기판 상의 커패시터 영역의 제1 전도성막에 트랜치를 형성한다. 상기 비아 영역의 제1 전도성막의 표면과, 상기 커패시터 영역의 제1 전도성막의 표면 및 트랜치 내에 하부 금속 배선 및 MIM 커패시터의 하부 전극으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막을 형성한다.
상기 비아 영역 및 커패시터 영역의 제2 전도성막 상에 유전막 및 제3 전도성막을 형성한다. 상기 제3 전도성막을 패터닝하여 상기 커패시터 영역의 유전막 상에 MIM 커패시터의 상부 전극을 형성한다. 상기 비아 영역의 제1 전도성막을 패터닝하여 상기 반도체 기판을 노출하는 콘택홀을 형성한다. 상기 비아 영역의 콘택홀을 매립하면서 상기 MIM 커패시터의 상부 전극 상에 층간 절연막을 형성한다.
상기 층간 절연막을 선택적으로 식각하여 비아 영역의 제2 전도성막 및 MIM 커패시터의 상부 전극을 노출하는 비아홀을 형성한다. 상기 층간 절연막 내의 비아홀에 상부 금속 배선을 형성하여 소자를 완성한다.
이상과 같은 본 발명의 반도체 소자는 상기 제2 전도성막을 금속 질화막으로 구성하여 유전막의 형성시에 상기 제1 전도성막의 산화를 방지할 수 있고, 제1 전도성막이나 유전막을 다양한 막질로 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
구체적으로, 커패시터 영역(CA) 및 비아 영역(VA)으로 한정된 반도체 기판(100), 예컨대 실리콘 기판 상에 제1 전도성막(102)이 형성되어 있다. 상기 제1 전도성막(102)은 실제의 반도체 소자에는 하부 금속 배선이다. 실제의 반도체 소자에서는 상기 제1 전도성막(102)의 아래에는 트랜지스터 등 다양한 구성요소들이 형성되지만 도 1에서는 편의상 생략한다.
상기 제1 전도성막(102)은 커패시터 영역에서는 MIM 커패시터의 하부 전극으로 이용되고, 비아 영역(VA)에서는 하부 금속 배선으로 이용된다. 이렇게 상기 금속 배선용 제1 전도성막(102)을 MIM 커패시터의 하부 전극으로 이용하면 소자 구조를 간단하게 하고 제조 공정을 단순화할 수 있다. 상기 제1 전도성막(102)은 종래와 다르게 Al뿐만 아니라 다양한 막질을 이용할 수 있다. 바람직하게, 본 실시예에서는 상기 제1 전도성막(102)을 Al, Cu, Ti, TiN, Ta, 및 TaN 중의 하나 또는 이들의 조합막으로 구성한다.
상기 커패시터 영역(CA)의 제1 전도성막(102) 내에는 트랜치(104)가 형성되어 있다. 상기 트랜치는 상기 제1 전도성막(102)을 일부 식각하여 형성되어 있다. 상기 비아 영역(VA)의 제1 전도성막(102) 내에는 콘택홀(114)이 형성되어 있다. 상기 비아 영역(VA) 및 커패시터 영역(CA)의 제1 전도성막(102)의 표면 및 트랜치(104) 내에는 하부 금속 배선 및 MIM 커패시터의 하부 전극으로 이용되는 제2 전도 성막(106)이 형성되어 있다.
상기 제2 전도성막(106)은 본 발명의 특징요소로써 산화에 강한 금속 질화막(metal nitride)으로 구성한다. 상기 제2 전도성막(106)은 금속 질화막으로써 TiN, TaN 및 WN 중의 하나 또는 이들의 조합막으로 구성한다. 이렇게 제2 전도성막(106)을 산화에 강한 금속 질화막으로 구성할 경우, 후속의 유전막 형성공정에서 발생할 수 있는 제1 전도성막(102)의 산화를 방지하여 커패시터 특성 열화를 방지할 수 있고, 제1 전도성막(102)을 다양한 막질로 구성할 수 있다.
상기 커패시터 영역(CA)의 제2 전도성막(106) 상에 MIM 커패시터의 유전막(108)이 형성되어 있다. 본 발명은 상기 제2 전도성막(106)을 산화에 강한 막질로 형성하였기 때문에, 상기 유전막(108)은 산화막 계열 또는 질화막 계열, 예컨대 SiON이나 SiN뿐만 아니라 고유전막을 이용하여 구성할 수 있다. 바람직하게, 본 실시예에서는 상기 유전막(108)을 Al2O3, HfO2, Ta2O5, La2O5, ZrO2, STO(SrTiO3), SiO2 또는 이들의 조합막으로 이루어지는 물질막으로 구성한다.
상기 커패시터 영역(CA)의 유전막(108) 상에 제3 전도성막으로써 MIM 커패시터의 상부 전극(110a)이 형성되어 있다. 상기 MIM 커패시터의 상부 전극(110a)을 구성하는 제3 전도성막(110)은 상기 제2 전도성막(106)과 동일한 막질로 구성한다.
상기 비아 영역(VA)의 콘택홀(114)을 매립하면서 상기 MIM 커패시터의 상부 전극(110a) 상에는 층간 절연막이(116)이 형성되어 있다. 상기 비아 영역(VA)의 제2 전도성막(106) 및 상기 MIM 커패시터의 상부 전극(110a) 상에는 비아홀(118)이 형성되어 있고, 상기 비아홀(118) 내에는 상부 금속 배선(120)이 형성되어 있다.
도 2 내지 도 8은 도 1의 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이고, 도 9 및 도 10은 도 5에 설명한 제3 전도성막의 패터닝할 때 다양한 변형예를 도시한 단면도이다.
도 2는 반도체 기판(100) 상에 제1 전도성막(102)을 형성하는 단계를 나타낸다.
구체적으로, 반도체 기판(100), 예컨대 실리콘 기판 상에 MIM 커패시터의 하부 전극이나 하부 금속 배선으로 이용되는 제1 전도성막(102)을 형성한다. 상기 제1 전도성막(102)은 실제의 반도체 소자의 제조시에는 하부 금속 배선이다. 즉, 상기 제1 전도성막(102)은 실제의 반도체 소자에서는 n번째 금속 배선으로 MIM 커패시터의 하부전극으로 이용된다. 이렇게 상기 금속 배선용 제1 전도성막(102)을 MIM 커패시터의 하부 전극으로 이용하면 제조 공정을 단순화할 수 있다. 바람직하게, 본 실시예에서는 상기 제1 전도성막(102)은 Al, Cu, Ti, TiN, Ta, 및 TaN 중의 하나 또는 이들의 조합막으로 형성한다.
도 3은 상기 제1 전도성막(102)에 트랜치(104)를 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 전도성막(102)을 사진식각공정을 이용하여 커패시터 영역(CA)에 트랜치(104)를 형성한다. 다시 말해, 상기 커패시터 영역(CA)의 제1 전도성막(102)을 사진식각공정을 이용하여 선택적으로 식각함으로써 트랜치(104)를 형성한다. 상기 트랜치(104)는 앞서 설명한 바와 같이 트랜치형 커패시터를 형성하기 위하여 형성한다. 상기 트랜치(104)를 형성할 때, 비아 영역(VA) 및 커패시터 영역(CA)의 제1 전도성막(102)의 일부를 남기고 식각을 진행한다. 상기 트랜치(104)의 폭과 트랜치(104)의 간격을 조정할 경우 전체 정전 용량을 조절할 수 있다.
도 4는 상기 제1 전도성막(102) 상에 제2 전도성막(106), 유전막(108), 제3 전도성막(110)을 순차적으로 형성하는 단계를 나타낸다.
구체적으로, 본 발명의 특징요소로써, 상기 제1 전도성막(102) 상에 산화에 강한 금속 질화막(metal nitride) 계열의 제2 전도성막(106)을 형성(증착)한다. 상기 제2 전도성막(106)은 상기 트랜치(104)의 내부 및 제1 전도성막(102) 상에 형성한다. 상기 제2 전도성막(106)은 MIM 커패시터의 하부 전극 또는 하부 금속 배선으로 이용된다. 바람직하게, 본 실시예에서는 상기 제2 전도성막(106)은 금속 질화막으로써 TiN, TaN 및 WN 중의 하나 또는 이들의 조합막을 이용하여 형성한다.
본 발명은 상기 제2 전도성막(106)을 산화에 강한 금속 질화막으로 형성하였기 때문에, 후속의 유전막 형성공정에서 발생할 수 있는 제1 전도성막(102)의 산화를 방지할 수 있다. 이와 관련하여, 종래와 같이 제1 전도성막 상에 바로 산화막 계열의 유전막을 증착하면 하부 전극용 제1 전도성막(102)이 산화되어 커패시터 특성이 열화된다.
상기 제2 전도성막(106) 상에 MIM 커패시터의 유전막(108)을 형성(증착)한다. 본 발명은 상기 하부전극용 제2 전도성막(106)을 산화에 강한 막질로 형성하였기 때문에, 상기 유전막(108)은 산화막 계열 또는 질화막 계열의 물질막 뿐만 아니라 고유전막을 이용하여 형성할 수 있다. 바람직하게, 본 실시예에서는 상기 유전 막(108)은 Al2O3, HfO2, Ta2O5, La2O5, ZrO2, STO, SiO2 또는 이들의 조합막으로 이루어지는 산화막 계열의 물질막으로 형성한다.
상기 유전막(108) 상에 커패시터의 상부 전극용으로 제3 전도성막(110)을 형성한다. 바람직하게, 본 실시예에서 상기 제3 전도성막(110)은 상기 제2 전도성막(106)과 동일한 막질인 금속 질화막으로 형성한다.
도 5는 MIM 커패시터의 상부 전극(110a)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제3 전도성막(110)을 패터닝하여 MIM 커패시터의 상부 전극(110a)을 형성한다. 즉, 비아 영역(VA)의 제3 전도성막(110)을 선택적으로 식각하여 커패시터 영역(CA)에 MIM 커패시터의 상부 전극(110a)을 형성한다.
이와 관련하여, 상기 제3 전도성막(110)의 패터닝 공정은 도 9 및 도 10에 도시한 바와 같이 다양하게 변경할 수 있다. 도 9에서는 커패시터 영역(CA)에 MIM 커패시터의 상부 전극(110a)을 형성할 때, 비아 영역(VA)의 제3 전도성막(110) 및 유전막(108)을 동시에 식각한다. 다시 말해, 도 9에서는 식각 중지점이 제2 전도성막(106) 표면에서 중지한다.
그리고, 도 10에서는 커패시터 영역(CA)에 MIM 커패시터의 상부 전극(110a)을 형성할 때, 비아 영역(VA)의 제3 전도성막(110), 유전막(108) 및 제2 전도성막(106)을 동시에 식각한다. 다시 말해, 도 10에서는 식각 중지점이 제1 전도성막(102) 표면에서 중지한다. 이렇게, 본 발명은 제3 전도성막(110)의 패터닝 공정을 다양하게 수행할 수 있어, 제조 공정을 용이하게 수행할 수 있다. 상기 제3 전도성 막(110)의 패터닝 공정을 변경할 경우에는 비아 영역(VA)의 소자 구조만 변경되고, 나머지 구조는 변경되지 않는다.
도 6은 비아 영역(VA)의 제1 전도성막(102)을 패터닝하는 단계를 나타낸다.
구체적으로, 상기 비아 영역(VA)의 유전막(108)의 표면 일부를 노출하는 포토레지스트 패턴(112)을 형성한다. 이어서, 상기 포토레지스트 패턴(112)을 식각 마스크로 상기 비아 영역(VA)의 유전막(108), 제2 전도성막(106) 및 제1 전도성막(102)을 순차적으로 식각한다. 이에 따라, 비아 영역(VA)의 제1 전도성막(102)이 패터닝되고, 패터닝된 제1 전도성막(102) 사이에는 콘택홀(114)이 형성된다.
그리고, 본 발명은 도 5 및 도 6에 도시한 바와 같이 커패시터 영역(CA)과 비아 영역(VA)을 별도로 패터닝하여 커패시터 영역(CA)과 비아 영역(VA)의 단차에서 오는 커패시터 영역(CA)의 식각 손상(damage)을 주지 않고 제조 공정을 진행한다.
도 7은 층간 절연막(116)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 전도성막(102)을 패터닝하는데 이용된 포토레지스트 패턴(112)을 제거한다. 이어서, 상기 콘택홀(114)을 매몰하면서 상기 커패시터 영역(CA)의 상부 전극(110a) 및 비아 영역(VA)의 유전막(108) 상에 층간 절연막(116)을 형성한다.
도 8은 비아홀(118)을 형성하는 단계를 나타낸다.
구체적으로, 상기 층간 절연막(116)을 패터닝하여 상기 비아 영역의 제2 전도성막 및 커패시터 영역의 상부 전극 상에 비아홀(118)을 형성한다. 다시 말해, 사진식각공정을 이용하여 상기 비아 영역(VA)의 층간 절연막(116) 및 유전막(108)과, 커패시터 영역(CA)의 층간 절연막(116)을 식각하여 비아홀(118)을 형성한다.
계속하여, 도 1에 도시한 바와 같이 상기 비아홀(118)에 상부 금속 배선(120)을 형성함으로써 MIM 커패시터를 갖는 반도체 소자를 완성한다.
상술한 바와 같이 본 발명은 커패시터 영역(CA)의 하부 전극용 제1 전도성막에 트랜치를 형성하고, 상기 트랜치 및 제1 전도성막 상에 MIM 커패시터의 하부 전극용 제2 전도성막이 형성되어 있다.
특히, 본 발명은 상기 제2 전도성막을 산화에 강한 금속 질화막으로 구성함으로써 후속의 유전막 형성공정에서 발생할 수 있는 하부전극용 제1 전도성막의 산화를 방지할 수 있다. 이에 따라, 하부 전극용 제1 전도성막을 어떠한 막질로 하여도 유전막을 산화막 계열 또는 질화막 계열의 물질막뿐만 아니라 고유전막을 이용하여 구성할 수 있다.

Claims (11)

  1. 반도체 기판 상에 형성되고, 내부에 트랜치가 형성된 MIM 커패시터의 하부전극용 제1 전도성막;
    상기 제1 전도성막의 표면 및 트랜치 내에 형성되어 MIM 커패시터의 하부 전극으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막;
    상기 제2 전도성막 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 MIM 커패시터의 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 전도성막은 TiN, TaN 및 WN 중의 하나, 또는 이들의 조합막으로 구성하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 유전막은 질화막 또는 산화막으로 구성하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 전도성막은 Al, Cu, Ti, TiN, Ta, 및 TaN 중의 하나, 또는 이들의 조합막으로 구성하는 것을 특징으로 하는 반도체 소자.
  5. 비아 영역과 커패시터 영역으로 한정된 반도체 기판;
    상기 반도체 기판 상의 커패시터 영역에 형성되고 내부에 트랜치가 형성되어 MIM 커패시터의 하부전극으로 이용되고, 상기 반도체 기판 상의 비아 영역에 형성되고 상기 반도체 기판을 노출하는 콘택홀을 가져 하부 금속 배선으로 이용되는 제1 전도성막;
    상기 커패시터 영역 및 비아 영역의 제1 전도성막의 표면 및 트랜치 내에 형성되어 MIM 커패시터의 하부 전극 및 하부 금속 배선으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막;
    상기 제2 전도성막 상에 형성된 유전막;
    상기 유전막 상에 형성된 MIM 커패시터의 상부 전극;
    상기 비아 영역의 콘택홀을 매립하면서 상기 MIM 커패시터의 상부 전극 상에 형성되고, 상기 비아 영역의 제2 전도성막 및 MIM 커패시터의 상부 전극을 노출하는 비아홀을 갖는 층간 절연막; 및
    상기 층간 절연막 내의 비아홀에 매립된 상부 금속 배선을 포함하여 이루어지는 것을 특징으로 하는 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제2 전도성막은 TiN, TaN 및 WN 중의 하나, 또는 이들의 조합막으로 구성하는 것을 특징으로 하는 반도체 소자.
  7. 비아 영역과 커패시터 영역으로 한정된 반도체 기판 상에 MIM 커패시터의 하부 전극 및 하부 금속 배선으로 이용되는 제1 전도성막을 형성하는 단계;
    상기 반도체 기판 상의 커패시터 영역의 제1 전도성막에 트랜치를 형성하는 단계;
    상기 비아 영역의 제1 전도성막의 표면과, 상기 커패시터 영역의 제1 전도성막의 표면 및 트랜치 내에 하부 금속 배선 및 MIM 커패시터의 하부 전극으로 이용되고, 산화에 강한 금속 질화막으로 구성된 제2 전도성막을 형성하는 단계;
    상기 비아 영역 및 커패시터 영역의 제2 전도성막 상에 유전막 및 제3 전도성막을 형성하는 단계;
    상기 제3 전도성막을 패터닝하여 상기 커패시터 영역의 유전막 상에 MIM 커패시터의 상부 전극을 형성하는 단계;
    상기 비아 영역의 제1 전도성막을 패터닝하여 상기 반도체 기판을 노출하는 콘택홀을 형성하는 단계;
    상기 비아 영역의 콘택홀을 매립하면서 상기 MIM 커패시터의 상부 전극 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 식각하여 비아 영역의 제2 전도성막 및 MIM 커패시터의 상부 전극을 노출하는 비아홀을 형성하는 단계; 및
    상기 층간 절연막 내의 비아홀에 상부 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제2 전도성막 및 제3 전도성막은 TiN, TaN 및 WN 중의 하나, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방 법.
  9. 제7항에 있어서, 상기 트랜치를 형성할 때 상기 제1 전도성막의 일부를 남기는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 제3 도전막을 패터닝할 때 상기 비아 영역에 형성된 유전막도 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 상기 제3 도전막을 패터닝할 때 상기 비아 영역에 형성된 제2 전도성막도 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
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JP2020515071A (ja) * 2017-03-22 2020-05-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ キャパシタンスを改善するためのポリシリコンにおける振動キャパシタアーキテクチャ

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