KR20040069809A - 박막 커패시터 제조 방법 - Google Patents

Abstract

금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터 제조방법에 관한 것으로, 그 목적은 커패시터의 정전용량을 그대로 유지하면서도 반도체 소자의 소형화를 가능하게 하는 것이다. 이를 위해 본 발명에서는, 반도체 기판의 구조물 상부에 형성된 층간절연막을 선택적으로 식각하여 소정간격 이격된 선형의 제1비아 및 제2비아를 형성하는 단계; 제1비아 및 제2비아의 내부를 제1금속물질로 매립하는 단계; 제1비아 및 제2비아 사이의 층간절연막을 소정두께 식각하여 커패시터구를 형성하는 단계; 커패시터구의 내벽에 유전체층을 형성하는 단계; 유전체층 상에 제2금속물질을 형성하여 커패시터구를 매립하는 단계를 포함하여 박막 커패시터를 제조한다.

Description

박막 커패시터 제조 방법 {Fabrication method of thin film capacitor}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터를 제조하는 방법에 관한 것이다.

최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon), 절연체(insulator), 및 다결정실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal :MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.

그러면, 종래 MIM 구조의 박막 커패시터를 제조하는 방법에 간략히 설명한다. 도 1은 종래 MIM 구조의 박막 커패시터가 도시된 단면도이다.

이러한 종래 MIM 구조의 박막 커패시터를 제조하기 위해서는 먼저, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 그 위에 하부절연막(2)을 형성한다.

다음, 하부절연막(2) 상에 하부금속배선(3), 유전체층(4), 및 상부금속배선 (5)을 차례로 형성한다.

여기서, 하부금속배선(3)은 MIM 커패시터에서 제1전극층에 해당되고, 상부금속배선(5)는 MIM 커패시터에서 제2전극층에 해당된다.

다음, 상부금속배선(5)을 선택적으로 식각하여 소정폭으로 남긴 후, 유전체층(4) 및 하부금속배선(3)을 선택적으로 식각하여 소정폭으로 남긴다.

상술한 바와 같은 종래 MIM 커패시터에서는 상부금속배선(5)의 면적에 따라서 정전용량이 결정된다.

그런데 점차 반도체 소자의 고집적화로 인해 소자 크기가 줄어들면서 상부금속배선의 면적이 작아지게 된다. 따라서 정전용량을 감소시키지 않고 그대로 유지하기 위해 유전체층의 두께를 감소시키거나 전체 면적을 줄이면서도 금속과 금속간의 접촉면적을 증가시키기 위한 여러 방법들이 모색되고 있으며, 이러한 방법들은커플링 비(coupling ratio)를 증가시켜 정전용량을 확보함으로써 동작 속도를 개선하기 위함이다.

그러나 이러한 커플링 비를 증가시키기 위한 방법들로는 정전용량을 그대로 유지하면서도 상부금속배선의 면적을 줄이기에는 한계상황이 도달하였으므로, 새로운 방법이 절실히 요구되고 있는 실정이다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 커패시터의 정전용량을 그대로 유지하면서도 반도체 소자의 소형화를 가능하게 하는 것이다.

도 1은 종래 박막 커패시터를 도시한 단면도이고,

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는, 반도체 기판의 구조물 상부에 형성된 층간절연막을 선택적으로 식각하여 소정간격 이격된 선형의 제1비아 및 제2비아를 형성하는 단계; 제1비아 및 제2비아의 내부를 제1금속물질로 매립하는 단계; 제1비아 및 제2비아 사이의 층간절연막을 소정두께 식각하여 커패시터구를 형성하는 단계; 커패시터구의 내벽에 유전체층을 형성하는 단계; 유전체층 상에 제2금속물질을 형성하여 커패시터구를 매립하는 단계를 포함하여 박막 커패시터를 제조한다.

이하, 본 발명에 따른 박막 커패시터 제조 방법에 대해 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(11)을 형성하고, 반도체 기판의 구조물(11) 상에 피에스지(PSG) 등의 산화막으로 이루어진 층간절연막 (12)을 형성한다.

이어서, 층간절연막(12) 상에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역에 위치하는 층간절연막(12)을 노출시키는 제1감광막 패턴(13)을 형성한다. 이 때 비아는 각각 소정폭을 가지고 서로 소정간격 이격된 두개의 선형으로 설계하며, 따라서 제1감광막 패턴(13)의 오프닝 부분은 소정간격 이격된 두개의 선형이각각 소정폭을 가지고 있다.

다음, 도 2b에 도시된 바와 같이, 제1감광막 패턴(13)을 마스크로 하여 노출된 층간절연막(12)을 식각하여 비아(100)를 형성한 후, 제1감광막 패턴(13)을 제거하고 세정공정을 수행한다. 형성된 비아(100)는 앞에서 언급한 바와 같이 각각 소정폭을 가지고 서로 소정간격 이격된 두 개의 선형이다.

이어서, 비아(100)의 내부를 포함하여 층간절연막(12)의 상부 전면에 텅스텐(14)을 증착하여 비아(100)를 매립한 후, 층간절연막(12)이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

다음, 도 2c에 도시된 바와 같이, 평탄화된 상면 상에 감광막을 도포하고 노광 및 현상하여 두 선형의 비아(100)에 매립된 텅스텐(14) 사이에 위치하는 층간절연막(12)을 노출시키는 제2감광막 패턴(15)을 형성한다.

다음, 도 2d에 도시된 바와 같이, 제2감광막 패턴(15)을 마스크로 하여 노출된 층간절연막(12)을 소정두께 식각하여 커패시터구(200)을 형성한다. 이 때 커패시터구(200)의 측벽에 층간절연막(12)이 남아있고 완전히 식각하여 제거하도록 한다.

커패시터구(200) 형성을 위한 층간절연막(12)의 식각 시, 최종 커패시터의 정전용량을 고려하여 식각두께를 조절할 수 있다.

이어서, 커패시터구(200)의 내벽을 포함하여 텅스텐(14) 및 층간절연막(12)의 상부 전면에 유전체층(16)을 얇게 증착한다.

다음, 도 2e에 도시된 바와 같이, 유전체층(16) 상에 W, Ti, TiN 또는 Al과 같은 금속물질(17)을 증착하여 커패시터구(200)를 매립한다. 이 때 금속물질(17)은 MIM 커패시터 구조에서 제2전극층에 해당한다.

이와 같이 유전체층(16)은 커패시터구의 내벽에 형성되므로, 종래에 비해 제1전극층, 유전체층, 및 제2전극층의 접촉면적이 넓다.

상술한 바와 같이, 본 발명에서는 층간절연막을 선택적으로 식각하여 제1전극층을 만들고 그 사이에 커패시터구를 형성한 후, 커패시터구의 내벽에 유전체층을 형성하고 그 위에 커패시터구를 매립하는 제2전극층을 형성하기 때문에, 제1전극층, 유전체층, 제2전극층의 접촉면적을 증가시키고 이로 인해 커패시터의 정전용량을 증대하는 효과가 있다.

따라서, 소형화된 반도체 소자에서 커패시터의 정전용량을 확보하는 효과가 있다.

Claims (5)

1. 반도체 기판의 구조물 상부에 형성된 층간절연막을 선택적으로 식각하여 소정간격 이격된 선형의 제1비아 및 제2비아를 형성하는 단계;

   상기 제1비아 및 제2비아의 내부를 제1금속물질로 매립하는 단계;

   상기 제1비아 및 제2비아 사이의 층간절연막을 소정두께 식각하여 커패시터구를 형성하는 단계;

   상기 커패시터구의 내벽에 유전체층을 형성하는 단계;

   상기 유전체층 상에 제2금속물질을 형성하여 상기 커패시터구를 매립하는 단계;

   를 포함하는 것을 특징으로 하는 박막 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 제1비아 및 제2비아를 형성하는 단계에서는, 상기 층간절연막 상에 감광막을 도포하고 노광 및 현상하여 소정간격 이격된 선형의 제1비아 및 제2비아로 예정된 영역의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 노출된 층간절연막을 식각하여 상기 제1비아 및 제2비아를 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
3. 제 2 항에 있어서,

   상기 제1비아 및 제2비아의 내부를 금속물질로 매립하는 단계에서는, 상기 제1비아 및 제2비아를 포함하여 층간절연막의 상부 전면에 텅스텐을 증착하여 제1비아 및 제2비아를 매립한 후, 층간절연막이 노출될 때까지 화학기계적 연마하여 평탄화하는 것을 특징으로 하는 박막 커패시터 제조 방법.
4. 제 3 항에 있어서,

   상기 유전체층을 형성할 때에는, 상기 커패시터구의 내벽을 포함하여 상기 제1금속물질 및 층간절연막의 상부 전면에 유전체층을 형성하고, 상기 유전체층 상에 제2금속물질을 형성하여 상기 커패시터구를 매립한 다음, 상기 층간절연막 및 제1금속물질이 노출될 때까지 화학기계적 연마하는 것을 특징으로 하는 박막 커패시터 제조 방법.
5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,

   상기 제2금속물질을 형성할 때에는, W, Ti, TiN 및 Al로 이루어진 군에서 선택된 한 물질을 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.