KR20040069808A - 박막 커패시터 및 그 제조 방법 - Google Patents

Abstract

금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터 및 그 제조방법에 관한 것으로, 그 목적은 커패시터의 정전용량을 그대로 유지하면서도 반도체 소자의 소형화를 가능하게 하는 것이다. 이를 위해 본 발명에서는, 반도체 기판 구조물 상부의 하부절연막 상에 이종막을 형성하는 단계; 이종막을 선택적으로 식각하여 다수개의 돌출부를 형성하는 단계; 돌출부의 측벽에 사이드월을 형성하는 단계; 돌출부를 식각하여 제거하는 단계; 사이드월을 포함한 하부절연막 상에 제1전극층, 유전체층, 및 제2전극층을 순차적으로 형성하되, 사이드월의 표면형상을 따라 형성하여 제1전극층, 유전체층, 및 제2전극층에 각각 다수개의 돌출부분이 형성되도록 제1전극층, 유전체층, 및 제2전극층을 형성하는 단계; 및 제2전극층, 유전체층, 및 제1전극층을 선택적으로 식각하여 소정폭으로 남기는 단계를 포함하여 MIM 구조의 박막 커패시터를 제조한다.

Description

박막 커패시터 및 그 제조 방법 {Thin film capacitor and fabrication method thereof}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터를 제조하는 방법에 관한 것이다.

최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon), 절연체(insulator), 및 다결정실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘(metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.

그러면, 종래 MIM 구조의 박막 커패시터를 제조하는 방법에 간략히 설명한다. 도 1은 종래 MIM 구조의 박막 커패시터가 도시된 단면도이다.

이러한 종래 MIM 구조의 박막 커패시터를 제조하기 위해서는 먼저, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 그 위에 하부절연막(2)을 형성한다.

다음, 하부절연막(2) 상에 하부금속배선(3), 유전체층(4), 및 상부금속배선 (5)을 차례로 형성한다.

여기서, 하부금속배선(3)은 MIM 커패시터에서 제1전극층에 해당되고, 상부금속배선(5)는 MIM 커패시터에서 제2전극층에 해당된다.

다음, 상부금속배선(5)을 선택적으로 식각하여 소정폭으로 남긴 후, 유전체층(4) 및 하부금속배선(3)을 선택적으로 식각하여 소정폭으로 남긴다.

상술한 바와 같은 종래 MIM 커패시터에서는 상부금속배선(5)의 면적에 따라서 정전용량이 결정된다.

그런데 점차 반도체 소자의 고집적화로 인해 소자 크기가 줄어들면서 상부금속배선의 면적이 작아지게 된다. 따라서 정전용량을 감소시키지 않고 그대로 유지하기 위해 유전체층의 두께를 감소시키거나 전체 면적을 줄이면서도 금속과 금속간의 접촉면적을 증가시키기 위한 여러 방법들이 모색되고 있으며, 이러한 방법들은 커플링 비(coupling ratio)를 증가시켜 정전용량을 확보함으로써 동작 속도를 개선하기 위함이다.

그러나 이러한 커플링 비를 증가시키기 위한 방법들로는 정전용량을 그대로 유지하면서도 상부금속배선의 면적을 줄이기에는 한계상황이 도달하였으므로, 새로운 방법이 절실히 요구되고 있는 실정이다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 커패시터의 정전용량을 그대로 유지하면서도 반도체 소자의 소형화를 가능하게 하는 것이다.

도 1은 종래 박막 커패시터를 도시한 단면도이고,

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 하부절연막 상에 이종막을 증착한 후 선택적으로 식각하여 돌출부를 형성하고, 그 위에 질화막을 증착한 후 에치백하여 돌출부의 측벽에 사이드월을 형성한 다음, 돌출부를 제거하고 그 위에 제1전극층, 유전체층, 및 제2전극층을 형성하는 것을 특징으로 한다.

즉, 본 발명에 따른 박막 커패시터 제조 방법은, 반도체 기판 구조물 상부의 하부절연막 상에 이종막을 형성하는 단계; 이종막을 선택적으로 식각하여 다수개의 돌출부를 형성하는 단계; 돌출부의 측벽에 사이드월을 형성하는 단계; 돌출부를 식각하여 제거하는 단계; 사이드월을 포함한 하부절연막 상에 제1전극층, 유전체층, 및 제2전극층을 순차적으로 형성하되, 사이드월의 표면형상을 따라 형성하여 제1전극층, 유전체층, 및 제2전극층에 각각 다수개의 돌출부분이 형성되도록 제1전극층, 유전체층, 및 제2전극층을 형성하는 단계; 및 제2전극층, 유전체층, 및 제1전극층을 선택적으로 식각하여 소정폭으로 남기는 단계를 포함하여 이루어진다.

이하, 본 발명에 따른 박막 커패시터 및 그 제조 방법에 대해 상세히 설명한다.

본 발명의 일 실시예에 따라 제조된 박막 커패시터는 도 2f에 도시되어 있으며, 이에 도시된 바와 같이, 박막 커패시터는 개별 소자가 형성된 반도체 기판의 구조물(11) 상에 형성되는데, 반도체 기판의 구조물(11)의 상에는 하부절연막(12)이 형성되어 있다.

하부절연막(12)의 표면에는 사이드월(15')이 돌출되도록 형성되어 있는데, 이러한 사이드월(15')은 돌출부(13')의 측벽에 형성되었다가 돌출부(13')의 제거 후에 남아있는 것이다.

이 때 사이드월(15')은 선형으로 형성될 수도 있고, 점형으로 형성될 수도 있다.

사이드월(15')를 포함한 하부절연막(12) 상에는 제1전극층(16), 유전체층 (17), 및 제2전극층(18)이 소정폭으로 형성되어 있다. 이 때 사이드월(15')로 인해 제1전극층(16), 유전체층(17), 및 제2전극층(18)의 표면에도 돌출부분이 존재하게 된다.

제2전극층(18)은 W, Ti, TiN 및 Al로 이루어진 군에서 선택된 한 물질로 이루어질 수 있다.

그러면, 상기한 바와 같은 본 발명의 박막 커패시터를 제조하는 방법에 대해 상세히 설명한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(11)을 형성하고, 반도체 기판의 구조물(11) 상에 피에스지(PSG) 등의 산화막으로 이루어진 하부절연막 (12)을 형성한 다음, 하부절연막(12)을 화학기계적 연마하여 상면을 평탄화시킨다.

이어서, 상면이 평탄화된 하부절연막(12) 상에 이종막(13)을 형성한 후, 이종막(13) 상에 감광막을 도포하고 노광 및 현상하여 커패시터로 예정된 영역의 하부에 위치하는 하부절연막(12)을 선택적으로 노출시키도록 다수개의 홀 패턴을 가지는 감광막 패턴(14)을 형성한다.

이 때 이종막(13)으로는 질화막을 형성할 수 있으며, 이종막(13)의 두께는 사용자의 요구에 따라 조절할 수 있다.

다음, 도 2b에 도시된 바와 같이, 감광막 패턴(14)을 마스크로 하여 노출된 이종막(13)을 식각하여 돌출부(13')를 형성한 후, 감광막 패턴(13)을 제거하고 세정공정을 수행한다.

이 때 돌출부(13')는 선형 또는 점형으로 형성할 수 있다. 또한, 도 2b에는 일 예로서 수직 모서리각을 가지는 돌출부를 도시하였으나, 돌출부의 모서리 부분이 완만한 곡면이 될 수도 있다.

다음, 도 2c에 도시된 바와 같이, 돌출부(13')를 포함하여 하부절연막(12) 상에 산화막(15)을 증착한다. 이 때 산화막(15)의 증착두께는 최종적으로 요구하는 사이드월 두께를 고려하여 조절할 수 있다.

다음, 도 2d에 도시된 바와 같이, 산화막(15)을 에치백하여 돌출부(13')의 측벽에만 산화막(15)을 남김으로써 사이드월(15')을 형성한다.

다음, 도 2e에 도시된 바와 같이, 질화막으로 이루어진 돌출부(13')를 습식삭각 또는 건식식각하여 제거한다. 이 때 사이드월(15')은 제거하지 않고 그대로 남겨둔다.

이어서, 사이드월(15')을 포함하여 하부절연막(12)의 상부 전면에 금속층을 증착하여 하부금속배선(16)을 형성한다. 이 때 하부금속배선(16)은 MIM 커패시터 구조에서 제1전극층에 해당하는 것으로서, 사이드월(15')로 인해 표면이 평평하지 않고 돌출부분이 존재한다.

이어서, 하부금속배선(16) 상에 하부금속배선(16)의 표면형상을 따라 유전체층(17)을 형성하고, 유전체층(17) 상에 유전체층(17)의 표면형상을 따라 W, Ti, TiN 또는 Al과 같은 금속층을 증착하여 상부금속배선(18)을 형성한다. 이 때 상부금속배선(18)은 MIM 커패시터 구조에서 제2전극층에 해당한다.

이와 같이, 하부금속배선(16), 유전체층(17), 및 상부금속배선(18)은 사이드월(15')로 인해 표면이 평평하지 않고 선형 또는 점형의 돌출부분이 존재한다. 즉, MIM 커패시터 구조에서 MIM의 모양은 돌출부분으로 인해 벌집모양의 3차원적인 형상을 가지게 되며, 따라서 종래 MIM의 접촉면이 평평한 면이었건 것에 비해 접촉면적이 증가된다.

또한, 이종막(13)의 증착두께 및 산화막(15)의 증착두께를 조절하여 형성되는 사이드월(15')의 높이 및 폭을 조절하는 것에 의해 커패시터의 정전용량을 조절할 수가 있다.

다음, 도 2f에 도시된 바와 같이, 상부금속배선(18), 유전체층(17), 및 하부금속배선(16)을 선택적으로 식각하여 소정폭으로 남김으로써 MIM 구조의 박막 커패시터의 제조를 완료한다.

상술한 바와 같이, 본 발명에서는 하부절연막 상에 돌출부를 형성하고, 돌출부의 측벽에 사이드월을 형성한 후 돌출부를 제거하고 사이드월을 남겨둔 다음, 그 위에 MIM 구조의 박막 커패시터를 형성하기 때문에, 제1전극층, 유전체층, 제2전극층의 접촉면적을 증가시키고 이로 인해 커패시터의 정전용량을 증대하는 효과가 있다.

따라서, 소형화된 반도체 소자에서 커패시터의 정전용량을 확보하는 효과가 있다.

Claims (11)

1. 반도체 기판 구조물 상부의 하부절연막 상에 형성된 소정폭의 제1전극층과, 상기 제1전극층 상에 형성된 유전체층, 그리고 상기 유전체층 상에 형성된 제2전극층을 포함하는 박막 커패시터에 있어서,

   상기 하부절연막 상에는 사이드월이 선형 및 점형 중의 어느 한 형태로 돌출되도록 형성되고,

   상기 제1전극층이 상기 사이드월을 포함하여 상기 하부절연막 상에 형성되어, 상기 제1전극층, 유전체층, 및 제2전극층이 표면에 돌출부분이 다수개 존재하는 것을 특징으로 하는 박막 커패시터.
2. 제 1 항에 있어서,

   상기 사이드월은 산화막으로 이루어진 것을 특징으로 하는 박막 커패시터.
3. 제 2 항에 있어서,

   상기 제2전극층은 W, Ti, TiN 및 Al로 이루어진 군에서 선택된 한 물질로 이루어지는 것을 특징으로 하는 박막 커패시터.
4. 반도체 기판 구조물 상부의 하부절연막 상에 이종막을 형성하는 단계;

   상기 이종막을 선택적으로 식각하여 다수개의 돌출부를 형성하는 단계;

   상기 돌출부의 측벽에 사이드월을 형성하는 단계;

   상기 돌출부를 식각하여 제거하는 단계; 및

   상기 사이드월을 포함한 상기 하부절연막 상에 제1전극층, 유전체층, 및 제2전극층을 순차적으로 형성하되, 상기 사이드월의 표면형상을 따라 형성하여 상기 제1전극층, 유전체층, 및 제2전극층에 각각 다수개의 돌출부분이 형성되도록 상기 제1전극층, 유전체층, 및 제2전극층을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 박막 커패시터 제조 방법.
5. 제 4 항에 있어서,

   상기 이종막으로는 질화막을 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
6. 제 5 항에 있어서,

   상기 이종막을 형성하는 단계에서는, 상기 하부절연막을 화학기계적 연마하여 평탄화시킨 후, 상기 평탄화된 하부절연막 상에 이종막을 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
7. 제 6 항에 있어서,

   상기 이종막을 선택적으로 식각하여 다수개의 돌출부를 형성하는 단계에서는, 상기 이종막 상에 감광막을 도포하고 노광 및 현상하여 상기 돌출부로 예정된영역의 이종막을 덮는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 노출된 이종막을 식각함으로써 상기 돌출부를 선형 및 점형 중의 어느 한 형태로 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
8. 제 7 항에 있어서,

   상기 사이드월을 형성하는 단계에서는, 상기 돌출부를 포함한 상기 하부절연막 상에 산화막을 형성한 후, 산화막을 에치백하여 상기 돌출부의 측벽에 남김으로써 산화막으로 이루어진 사이드월을 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
9. 제 8 항에 있어서,

   상기 돌출부를 제거하는 단계에서는, 상기 돌출부를 습식식각 또는 건식식각하여 제거하는 것을 특징으로 하는 박막 커패시터 제조 방법.
10. 제 9 항에 있어서,

    상기 제2전극층을 형성하는 단계에서는, 상기 유전체층 상에 W, Ti, TiN 및 Al로 이루어진 군에서 선택된 한 물질을 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
11. 제 4 항 내지 제 10 항 중의 어느 한 항에 있어서,

    상기 제1전극층, 유전체층, 및 제2전극층을 형성하는 단계 이후에는, 상기 제2전극층, 유전체층, 및 제1전극층을 선택적으로 식각하여 소정폭으로 남기는 단계를 더 포함하는 것을 특징으로 하는 박막 커패시터 제조 방법.