JP4835082B2 - 半導体装置及びその製造方法 - Google Patents
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(第1の実施の形態)
図1は、本発明の第1の実施形態に係る半導体装置の概略構成を示す断面図である。図1に示すように、本実施形態に係る半導体装置100は、半導体基板10にキャパシタ20を含む複数の素子を構成してなる半導体装置である。尚、図1においては、便宜上、電極、配線、層間絶縁膜、保護膜等を省略して図示している。
次に、本発明の第2の実施形態を、図3に基づいて説明する。図3は本実施形態に係る半導体装置100の概略構成を示す図であり、(a)は断面図、(b)は支持基板11を絶縁層12側から見た平面図である。
次に、本発明の第3の実施形態を、図4及び図5に基づいて説明する。図4は本実施形態に係る半導体装置100の概略構成を示す図である。図5は半導体装置100の製造方法の概略を説明するための工程別断面図であり、(a)は素子分離領域形成工程、(b)は貫通電極形成工程、(c)は拡散領域形成工程、(d)はキャパシタ形成工程を示している。
次に、本発明の第4の実施形態を、図6に基づいて説明する。図6は本実施形態に係る半導体装置100の概略構成を示す図であり、(a)は断面図、(b)は半導体層13における貫通電極25の形成領域を示す模式図である。
次に、本発明の第5の実施形態を、図7に基づいて説明する。図7は本実施形態に係る半導体装置100の概略構成を示す図であり、(a)は断面図、(b)は等価回路図である。
11・・・支持基板
12・・・絶縁層
13・・・半導体層
20,20a,20b・・・キャパシタ
21,21a,21b・・・トレンチ
22,22a,22b・・・絶縁膜
23,23a,23b・・・容量電極
24・・・裏面電極
25・・・(容量電極用)貫通電極
26・・・(支持基板用)貫通電極
30・・・(キャパシタ以外の)素子
40・・・トレンチ分離領域
41・・・LOCOS酸化膜
100・・・半導体装置
Claims (33)
- 半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、
前記半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるSOI構造の半導体基板であり、
複数の前記素子のうち、前記キャパシタは前記支持基板側に形成され、それ以外の前記素子は前記半導体層側に形成されており、
前記キャパシタは、積層方向に延びるトレンチが形成された前記支持基板、前記トレンチの表面に形成された絶縁膜、及び前記絶縁膜を介して前記トレンチを埋めるように形成された容量電極を含み、
前記トレンチは、前記支持基板の絶縁層積層面側から形成されていることを特徴とする半導体装置。 - 前記トレンチは複数配列され、
前記容量電極は連結されて、櫛歯状又はS字状のような繰り返しパターンとなっていることを特徴とする請求項1に記載の半導体装置。 - 前記支持基板は、絶縁層積層面の裏面上に、前記支持基板に電気的に接続された外部接続用電極を有していることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記支持基板に対して、前記半導体層及び前記絶縁層に貫通配置された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記容量電極に対して、前記半導体層及び前記絶縁層に貫通配置された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項3又は請求項4に記載の半導体装置。
- 半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、
前記半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるSOI構造の半導体基板であり、
複数の前記素子のうち、前記キャパシタは前記支持基板側に形成され、それ以外の前記素子は前記半導体層側に形成されており、
前記キャパシタは、積層方向に延びるトレンチが形成された前記支持基板、前記トレンチの表面に形成された絶縁膜、及び前記絶縁膜を介して前記トレンチを埋めるように形成された容量電極を含み、
前記トレンチは、前記支持基板の絶縁層積層面の裏面側から形成されていることを特徴とする半導体装置。 - 前記トレンチは複数配列され、
前記容量電極は連結されて、櫛歯状又はS字状のような繰り返しパターンとなっていることを特徴とする請求項6に記載の半導体装置。 - 前記支持基板に対して、前記半導体層及び前記絶縁層に貫通形成された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項6又は請求項7に記載の半導体装置。
- 半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、
前記半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるSOI構造の半導体基板であり、
複数の前記素子のうち、前記キャパシタは前記支持基板側に形成され、それ以外の前記素子は前記半導体層側に形成されており、
前記キャパシタは、積層方向に延びるトレンチが形成された前記支持基板、前記トレンチの表面に形成された絶縁膜、及び前記絶縁膜を介して前記トレンチを埋めるように形成された容量電極を含み、
前記トレンチは、前記支持基板の絶縁層積層面側及び絶縁層積層面の裏面側から形成され、それぞれ異なる前記キャパシタを構成していることを特徴とする半導体装置。 - 前記トレンチは複数配列され、
前記容量電極は連結されて、櫛歯状又はS字状のような繰り返しパターンとなっていることを特徴とする請求項9に記載の半導体装置。 - 前記絶縁層積層面側に形成された容量電極に対して、前記半導体層及び前記絶縁層に貫通配置された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項9又は請求項10に記載の半導体装置。
- 異なる前記キャパシタは電気的に並列接続されていることを特徴とする請求項9〜11いずれか1項に記載の半導体装置。
- 前記貫通電極は、前記半導体層において電気的な接続機能を提供しない領域に形成されていることを特徴とする請求項4,5,8,11いずれか1項に記載の半導体装置。
- 前記電気的な接続機能を提供しない領域において、前記貫通電極は、その周囲を前記絶縁層まで達する絶縁領域によって取り囲まれていることを特徴とする請求項13に記載の半導体装置。
- 前記絶縁領域は、トレンチ分離領域であることを特徴とする請求項14に記載の半導体装置。
- 前記支持基板に、前記キャパシタが複数形成され、
それぞれのキャパシタが、素子分離領域によって電気的に絶縁分離されていることを特徴とする請求項1〜8いずれか1項に記載の半導体装置。 - 前記素子分離領域は、前記支持基板に形成された溝部を含むことを特徴とする請求項16に記載の半導体装置。
- 半導体基板にキャパシタを含む複数の素子を形成してなる半導体装置の製造方法であって、
前記半導体基板として、支持基板上に絶縁層を介して半導体層が積層されてなるSOI構造の半導体基板を準備する工程と、
前記支持基板に少なくとも1つの前記キャパシタを形成する工程と、
前記半導体基板の半導体層に前記キャパシタを除く素子を形成する工程とを備え、
前記キャパシタを形成する工程として、前記支持基板に積層方向に延びるトレンチを形成する工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記トレンチを埋めるように容量電極を形成する工程を含み、
前記トレンチを形成する工程では、前記支持基板に、絶縁層積層面側から前記トレンチを形成し、
前記キャパシタ形成後、前記半導体基板を準備することを特徴とする半導体装置の製造方法。 - 前記トレンチを列状に複数形成し、
前記容量電極を櫛歯状又はS字状のような繰り返しパターンに形成することを特徴とする請求項18に記載の半導体装置の製造方法。 - 前記素子を形成後、前記支持基板の絶縁層積層面の裏面上に、前記支持基板に電気的に接続される外部接続用電極を形成することを特徴とする請求項18又は請求項19に記載の半導体装置の製造方法。
- 前記素子を形成する工程において、少なくとも前記半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が前記支持基板に電気的に接続される外部接続用の貫通電極を形成することを特徴とする請求項18又は請求項19に記載の半導体装置の製造方法。
- 前記素子を形成する工程において、少なくとも前記半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が前記容量電極に電気的に接続される外部接続用の貫通電極を形成することを特徴とする請求項20又は請求項21に記載の半導体装置の製造方法。
- 前記半導体基板を準備後、前記支持基板の絶縁層積層面の裏面側から前記トレンチを形成して、前記絶縁層積層面側のキャパシタとは別に、裏面側のキャパシタを形成することを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記素子の形成後に、前記裏面側のキャパシタを形成することを特徴とする請求項23に記載の半導体装置の製造方法。
- 半導体基板にキャパシタを含む複数の素子を形成してなる半導体装置の製造方法であって、
前記半導体基板として、支持基板上に絶縁層を介して半導体層が積層されてなるSOI構造の半導体基板を準備する工程と、
前記支持基板に少なくとも1つの前記キャパシタを形成する工程と、
前記半導体基板の半導体層に前記キャパシタを除く素子を形成する工程とを備え、
前記キャパシタを形成する工程として、前記支持基板に積層方向に延びるトレンチを形成する工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記トレンチを埋めるように容量電極を形成する工程を含み、
前記半導体基板を準備後、前記支持基板の絶縁層積層面の裏面側から前記トレンチを形成して、前記キャパシタを形成することを特徴とする半導体装置の製造方法。 - 前記トレンチを列状に複数形成し、
前記容量電極を櫛歯状又はS字状のような繰り返しパターンに形成することを特徴とする請求項25に記載の半導体装置の製造方法。 - 前記素子の形成後に、前記キャパシタを形成することを特徴とする請求項25又は請求項26に記載の半導体装置の製造方法。
- 前記素子を形成する工程において、少なくとも前記半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が前記支持基板に電気的に接続される外部接続用の貫通電極を形成することを特徴とする請求項25〜27いずれか1項に記載の半導体装置の製造方法。
- 前記貫通電極を、前記半導体層において電気的な接続機能を提供しない領域に形成することを特徴とする請求項21,22,28いずれか1項に記載の半導体装置の製造方法。
- 前記電気的な接続機能を有さない領域において、前記貫通電極の周囲を取り囲むように、前記絶縁層まで達する絶縁領域を形成することを特徴とする請求項29に記載の半導体装置の製造方法。
- 前記絶縁領域として、前記半導体層にトレンチ分離領域を形成することを特徴とする請求項30に記載の半導体装置の製造方法。
- 前記支持基板に、前記キャパシタを複数に分割する素子分離領域を形成することを特徴とする請求項18〜31いずれか1項に記載の半導体装置の製造方法。
- 前記素子分離領域は、前記支持基板に形成された溝部を含むことを特徴とする請求項32に記載の半導体装置の製造方法。
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