JPH02275663A

JPH02275663A - 半導体装置およびその製造方法

Info

Publication number: JPH02275663A
Application number: JP1279390A
Authority: JP
Inventors: Yukihiro Hashimoto; 幸弘橋本; Takao Miura; 隆雄三浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-24
Filing date: 1990-01-23
Publication date: 1990-11-09
Anticipated expiration: 2010-05-31
Also published as: JPH0750772B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コいわゆるＳ　ＯＩ　（５ｉｌｉｃｏｎ　ｏｎ　１ｎｓｕ
ｌａｔｏｒ　　絶縁物−Ｆのシリコン）基板のような絶
縁物上の半導体基板を用いた半導体装置に関し、小さな面積で大きな容量のキャパシタを形成するのに適
した構造の半導体装置を提供することを目的とし、導電性の表面層を有する支持基体と、前記支持基体りに
配置された第１絶縁層と、前記第１絶縁層上に配置され
た、約１μｍ以下の厚さを有する第１導電層と、前記第
１導電層上に配置された第２絶縁層と、前記第２絶縁層
上に配置された半導体基板とを有するように構成する。

［産業上の利用分野］本発明は半導体装置とその製造方法に関し、特にいわゆ
るＳ　ＯＩ　（５ｉｌｉｃｏｎ　ｏｎ　１ｎｓｕｌａｔ
ｏｒ　　絶縁物上のシリコン）基板のような絶縁物上の
半導体基板を用いた半導体装置とその製造方法に関する
。

半導体メモリ装置等において集積度向上の要望が強い、
小さな面積でソフトエラーの少ないメモリ素子を作るた
め清（トレンチ）型やスタック型等の３次元構造の採用
が進められている０本発明の半導体装置は特に清を利用
した分離併合型メモリセルを構成するのに適している。

［従来の技術〕第２図に従来技術による半導体メモリ装置の内ＩＶＥＣ
セルと呼ばれている分離併合型セルを示す、Ｐ型シリコ
ン基板１０１の１９の表面１０３に格子状の？１１（ト
レンチ）１０５が形成され、複数のマトリクス状の島領
域１０７を画定している。

各島領域１０７にはｎ＋型のソース領域１０９とｎ＋型
トドレイン領域１１１形成され、その間にチャネル領域
１１３を画定している。なお、本明細書では便宜上、ビ
ット線と接続される電流端子をソース、キャパシタと接
続される電流端子をドレインと呼ぶ、チャネル領域１１
３上には絶縁ゲ）〜構造１１５が形成されている。ドレ
イン領域１１１の側壁を除いて各島領域１０７を囲む消
１０５の側壁上には絶縁膜１１６が形成され、その上に
多結晶シリコン膜１１７が形成され、ｎ＋型トドレイン
領域１１１電気的に接続している。その表面上にはさら
に絶縁膜１１８が形成され、残った清１０５を多結晶シ
リコンのセルグレート１１９が埋めて多結晶シリコン膜
１１７と容量を形成している。すなわち、多結晶シリコ
ン膜１１７・か情報蓄積電極を形成し、多結晶シリコン
のセルプレート１１９が容量の一電極とセル間の分離領
域を兼ねている。

このような分離併合型半導体メモリセルを製造する工程
を第３図（Ａ）〜（Ｇ）に示す。

まず第３図（Ａ＞に示すように、まずρ型Ｓｉ基板１０
１の１表面１０３がら内部に向って格子状の？１１（ト
レンチ）１０５を異方性ドライエッチ等によって形成し
、その後表面に酸化Ｍ１０２を形成する。

溝１０５と酸化膜１０２を形成した後、第３図（Ｂ）に
示すように？１１１０５を埋め、かつ表面１０３を覆う
ようにレジスト膜１０４を形成する。

このレジスト膜１０４を第３図（Ｃ）に示すように全面
エッチし、所望の量を？ｆＩ！１０５の底部に残す。

さらに、第３図（Ｄ）に示すように表面にレジスト脹１
０６を塗布し、トレイン領域のコンタクト面を形成すべ
き部分を露光し、現像する。残ったレジスト膜１０４．
１０６をマスクとして講１０５側面上の酸化膜１０２を
エツチングで除去する。このようにして島領域１０７の
側面の一部のみを露出する。

エツチング後レジスト膜１０４．１０６も剥離する。そ
の後、第３図（Ｅ）に示すように多結晶シリコン腰１１
７を形成する０例えば、ノンドープ多結晶シリコン膜を
ＣＶＤで堆積し、燐（Ｐ）等のｎ型不純物を気相拡散す
る。ここで第３図（Ｄ）で露出したドレイン領域のコン
タクト面では、多結晶シリコンＨ１１７が直接シリコン
基板１０１の表面に接触する。

この多結晶シリコン膜１１７に対して、第３図（Ｆ）に
示すように反応性イオンエツチング（ＲＩＥ）を行う、
指向性エツチングのため、溝１０５の側面上の部分のみ
を残して、溝１０５の底面上の多結晶シリコン膜１１７
を除去して各メモリセルの多結晶シリコンＩＩ！１１７
を分離し、また各島領域１０７上面上の多結晶シリコン
膜を除去する。

第３図（Ｇ）に示すように残った多結晶シリコンＩＩ！
１１７の表面を熱酸化するか、Ｓｉ０２　／　５１３８
　　／ＳｉＯ２積層膜等を堆積する等して絶縁膜１１８
を形成する。さらに残る溝（トレンチ）１０５内の空間
に導電性多結晶シリコン１１９を堆積して＃４１０５を
埋める。

その後、各島領域１０７にドレイン領域１１１が多結晶
シリコン膜１１７に接続された絶縁ゲート型トランジス
タを形成して、第２図に示すような半導体メモリ装置を
製造する。

このようにトレンチ（溝）でメモリセル領域を分Ｍし、
トレンチ内に所定電位の対向電極を配置した半導体メモ
リ装置は、キャパシタが分ｍｕ域を兼するトレンチ内で
縦方向に延在することとなり、セル面積を小さくするこ
とができる。

［発明が解決しようとする課題］キャパシタ容量を大きくするためには溝を深くするか、
キャパシタの電極間絶縁膜として高誘電＃膜〈窒化膜、
Ｔａ２Ｏ，、等）を用いるか、または絶縁膜を薄くすれ
ばよい、しかし、Ｔａ２Ｏ５のような高誘電体を使う方
法においては、を化膜を除いてリーク特性の面で未だ実
用化のレベルには至っていない、また窒化膜においても
将来的な要望に対して十分でない、さらに、絶縁膜の薄
膜化においては絶縁破壊の信顆性の点で問題がある。そ
こで通常用いられる方法は湧を深くする方法が用いられ
る。しかし、溝を深くすることは漬形状の劣化、溝界面
の不安定性、埋め込みのカバレジの劣化等の問題がある
。

このように従来技術によると、より大きい容量ないし小
さい面積のキャパシタを作ろうとすると困難な点があっ
た。

本発明の目的は、小さな面積で大きな容量のキャパシタ
を形成するのに適した構造の半導体装置を提供すること
である。

また、トランジスタを作る島領域はそのまま半導体基板
に連続しており、アルファ線照射で大量のキャリアが発
生するとそのキャリアがドレイン領域等に流入してソフ
トエラーを起こす可能性がある。

本発明の他の目的は、ソフトエラーに対する耐性を強く
することのできる半導体装置を提供することである。

本発明のさらに他の目的は、このような半導体装置を製
造する方法を提供することである。

［課題を解決するための手段］第１図（Ａ）、（Ｂ）、（Ｃ）は本発明の原理説明図で
あり、（Ａ）、（Ｂ）は半導体装置を示し、（Ｃ）は（
Ａ）の半導体装置の製造方法を概略的に示す。

第１図（Ａ）において、導電性の表面層１１を有する支
持基体１の上には第１絶縁層７が配置され、そ・の上に
は約１μｍ以下の厚さを有する第１導電層が配置され、
その上に第２絶縁層９が配置され、その上に半導体基板
３が配置されている。

半導体基板３が「絶縁体上の半導体」を構成しており、
この絶縁体中に薄い第１導電層が挾み込まれた構造とな
っている。

このような第１図（Ａ）に示す構造を利用して第１図（
Ｂ　）に示すような半導体装置を作ることができる。第
１図（Ｂ）において、半導体基板３の表面から支持基体
１の導電性の表面層に達する溝１３が形成されて、清に
囲まれた複数の島領域１５を画定している。島領域１５
の側面はコンタクト部を除いて第３絶縁層１７で覆われ
、その上に第２導電層１９が形成されている。第２導電
層１９は下の水平に配置された第１導電層５と島領域１
５内の半導体素子１６の例えば電流端子２２とを電気的
に接続する。第１導電層５は導電性の表面層１１と対向
して容量を形成するので半導体素子１６にキャパシタが
接続されたことになる。

さらに、第２導電層１９上に第４絶縁層２１が形成され
、残る溝１３中央部を埋めて導電領域２３が配置される
。この導電領域２３は第２導電層１９と対向して容量を
形成する。また、導電領域２３は、下の導電性表面層１
１と接し、電気的に接続される。従来技術と較べ、第１
導電層５と表面層１１が形成する容量分、半導体素子１
６に接続されたキャパシタの容量が増加する。さらに、
この半導体素子及びキャパシタは支持基体１からは完全
に絶縁層で分離された構成となる。

なお、導電領域２３に上部からコンタクトを取るように
すれば、導電領域２３は必ずしも表面層１１とコンタク
トしたくてもよい。

第１図（Ｃ）は第１図（Ａ＞の構成の１例の製造方法を
概略的に示す、第１のシリコン基板２５と第２のシリコ
ン基板３３のそれぞれ少なくとも１表面に酸化膜２７．
３５を形成する。第１のシリコン基板２５の酸化膜２７
上に導電膜２９、絶縁膜３１を形成する。この後、絶縁
Ｍ３１と酸化Ｍ！３５を対向させて２つのシリコン基板
を貼り合わせる。このようにして、第１図（Ａ）に示す
ような半導体装置を得ることができる。

この後、第１または第２のシリコン基板を所定の厚さま
で研磨し、薄くしたシリコン基板の表面から溝を堀り、
種々の構成要素を形成すれば、第１図（Ｂ）に示すよう
な半導体装置を得ることができる。

［作用］第１図（Ａ）に示すように、絶縁体上の半導体構造にお
いて、導電性の表面層１１を有する支持基体１上に絶縁
層７．９で挾んだ導電層５を配置し、その上に半導体基
板３を配置することによって、半導体素子を作る半導体
基板３の下にキャパシタを作り込むことができる。この
ため基板面積を有効に利用し、集積度を向上できる。さ
らにこの半導体基板３および導電層５は支持基体１と絶
縁層７で分離されているためソフトエラー耐性の強い半
導体装置を構成できる。

第１図（Ｂ）に示すように、半導体基板３を講１３で分
割して島領域１５を画定し、下に埋め込んだ第１導電ｒ
ｆＪ５を島領域に形成した半導体素子１６に接続し、埋
め込んだ第１導電層５と島領域１５の周囲の導電層１９
をキャパシタの情報蓄積電極とし、支持基体１の導電性
表面層１１と溝を埋める導電領域２３を分離領域を兼ね
るキャパシタの他電極とすることによって、３次元立体
構造で、狭い占有面積、高い容量、強いソフトエラー耐
性の半導体メモリ装置を実現できる。

第１図（Ｃ）のように２枚のシリコン基板２５．３３の
一方の上に酸化８２７、導電膜２９、絶縁膜３１、他方
の上に酸化膜３５を形成し、貼り合わせることによって
、容易に第１図（Ａ＞の構造を製造できる。

［実施例］まず新規な積層構造を持つ半導体装置を説明する。基本
的には、２枚の基板上に絶縁層を形成し、その絶縁層を
貼り合わせて１枚のＳＯＩ楕遣構造り合わせ基板とした
構造において、支持用基板の表面を導電性とし、絶縁層
中に導電層を埋め込んだものである。

第４図（Ａ）〜（Ｄ）に本発明の１実施例による上述の
ような半導体装置の製造方法を示す。

まず、第４図（Ａ）に示すように、２枚の基板４０．５
０を準備する。一方の基板４０は半導体素子を形成する
ための基板であり、半導体で構成する必要がある６例え
ばシリコン基板である。ｆｌ！！方の基板５０は物理的
支持と導電性の表面層を与えるための基板である０例え
ば、シリコン基板等の半導体基板で形成されるが、金属
基板、表面に金属層を有する誘を体基板等であってもよ
い。

次に、第４図（Ｂ）に示すように基板４０．５０のそれ
ぞれの１表面上に絶縁膜４２．５２を形成する。絶縁膜
の材料としてはＳｒ０２−　Ｔａ２Ｏｓのような酸化物
、Ｓｉ３Ｎ４のような窒化物等を用いることができる０
例えば、基板４０．５０がシリコン基板である場合は、
シリコン基板をウェット熱酸化して酸化膜を形成すれば
よい、化学気相堆積（ＣＶＤ）等により酸化層等を堆積
してもよい、支持基板４０上の絶縁１１ｇ５２は、キャ
パシタの電極間絶縁膜となるので十分な絶縁抵抗と耐圧
を有していれば薄い方か高い容量を得るのに有利である
０例えば約２００Å以下の厚さの熱酸化膜である。半導
体基板４０上の絶縁膜は貼り合わせ用の絶縁膜の一方で
あり、貼り合わせ後は半導体素子領域と下の導ｆＭとの
間の絶縁膜ＭＨとなるものである。ある程度厚い方が好
ましく、例えば貼り合わせ後の全厚さか約１μｍとなる
酸化シリコン膜である。

支持基板５０上の絶縁膜５２の上に、第４図（Ｃ）に示
すように、導電膜５４、絶縁膜５６を形成する。導電膜
５４はキャパシタの極板となるものであり、例えば燐（
Ｐ）を面抵抗６０Ω／口にドープした厚さ約２０００人
の多結晶シリコン膜である。Ｗ、Ｎｏ等の高融点金属、
Ｗ、Ｎｏ等の高融点金属やＴｉ等の遷移金属のシリサイ
ド等の他の導電物質を用いてもよい、導電膜５４はρ１
えばＣＶＤで堆積する。絶縁ＩＩｌ！５６は、前述の絶
縁膜４２．５２同様の材料で作ることができる０例えば
、導電膜５４が多結晶シリコンで膜である時はウェット
や塩酸の熱酸化で形成した酸化シリコン膜でよい、その
場合は酸化する膜条結晶シリコン膜を厚く作っておく。

次に第４図（Ｄ）に示すように半導体基板４０の上の絶
縁ＷＡ４２と支持基板５０上の絶縁ＪＩＩ５６を向かい
合わせに接触させ、貼り合わせる。ρ１えば、絶縁膜４
２．５６がＳ　＋　０２膜である場合は、約ｔ　ｏｏｏ
℃以上、例えば約１１００°Ｃの熱処理でＳ　ｉ　Ｏ２
を貼り合わせることかできる。静電荷を与え、クーロン
力で吸着させて熱処理すると密着性が良い６合体した絶
縁膜４２′の厚さは、例えば約１μｍ程度になるように
、合体前の絶縁膜４２．５６の厚さを選択する。その後
、半導体基板４０を研磨して所定の厚さ、例えば約４．
５μｍとする。支持基板５０を含めた全体の厚さはハン
ドリングに好適な値、例えば６００〜６５０μｍとする
。

絶縁膜中に挾み込まれる導電膜５４の厚さは、大きすぎ
ると加工精度等の点から好ましくない。

ある程度の導電性を確保できれば薄い方が好ましい、従
って１μｍ以下の厚さとする。

第５図（Ａ）〜（Ｄ）は第４図（Ａ）〜（Ｄ）と同様の
製造工程であり、第５図（Ａ）、（Ｂ）は第４図（Ａ）
、（Ｂ）と同様であるが、中間の導電膜、絶縁膜が半導
体基板上に形成される。

すなわち、第５図（Ｃ）において、第４図（Ｃ）の導を
膜５４、絶縁膜５６に対応する導電膜４４、絶縁Ｍ４６
が半導体素子を作る半導体基板４０上の絶縁膜４２の上
に形成されている。

従って、第５図（Ｄ）においては、半導体基板４０上の
絶縁膜４６と支持基板５０上の絶縁膜５２とを接触させ
、貼り合わせて合体した絶縁膜５２°を形成している。

他の点については第４図（Ａ）〜（Ｄ）と同様である。

第４図（Ａ）〜（Ｄ）、第５図（Ａ）〜（Ｄ）には絶縁
体中に１層の導電層を挾み込んだ構造を示したが、挾み
込む導電層は２層以上でもよい。

第６図に２層の導電層を挾み込む構成の製造方法の例を
示す。

第６図（Ａ）に示すように半導体基板４０と支持基板５
０とを準備し、第６図（Ｂ）に示すようにそれぞれの表
面に例えば熱酸化シリコンの絶縁Ｍ４２．５２を形成す
る。ここまでの工程は第４図（Ａ）、（Ｂ）の工程と同
様である。

次に第６図（Ｃ）に示すように、支持基板５０上の絶縁
膜５２の上に、第１導電膜５４、膜間絶縁Ｍ５６、第２
導ｔｕ５ｓ、貼り合わせ用絶縁膜５９を形成する。第１
導電ＪＩＩ５４、第２導電膜５８は多結晶シリコン金属
、シリサイド等の導電体で形成できる。第２導電ＷＡ５
８がキャパシタの情報蓄積電極となるものでバターニン
グの対象と成るので、１μｍ以下の厚さで所定の導電性
を有することが必要である。第１導電膜５４は、第４図
（Ａ）〜（Ｄ）の場合の支持基板の導電性表面層に代わ
ってキャパシタの対向電極となるもので所定の導電性を
有すれば任意の厚さでよい、キャパシタの電極間絶縁膜
となる膜間絶縁膜５６はなるべく薄く、なるべく高い誘
電率を持つことが高い容量を実現するために好ましい０
例えば厚さ２００Å以下のＳｉｏ２膜で形成する。

その後、第６図（Ｄ）に示すように半導体基板４０上の
絶縁［４２と支持基板５０上の貼り合わせ用絶縁１１！
５９を合わせて、例えは約１１００℃の熱処理で貼り合
わせる。

第６図（Ｄ）の構成は、第４図（Ｄ＞の構成の導電膜と
支持基板の間にもう１層導電膜か入ったものと考えるこ
ともできる。この時支持基板の導電性表面層は必ずしも
必要でなくなる。また、支持基板の導電性表面層を独立
の導電層で構成したと考えることらできる。

第７図（Ａ）〜（Ｄ）は、導電膜と絶縁膜の積層が半導
体基板４０側に形成される例を示す、その他の点は第６
図（Ａ）〜（Ｄ）と同様である。

次に、第４図（Ａ＞〜（Ｄ）に示すような製造工程によ
って作った構成を用いて半導体メモリ装置を製造する工
程を第８図（Ａ）〜（Ｆ）に示す。

第８図（Ａ）に示すように、シリコン等の半導体支持基
板６１、ＳｉＯ２等の第１絶縁層６７、多結晶８１等の
第１導電層６５、Ｓ　ｉ　０２等の第２絶縁層６９、シ
リコン等の半導体基板６３を有する積層構造を準備し、
半導体基板６３上に酸化膜６４を形成する４例えばＣＶ
Ｄでシリコン酸化膜、またはホスホシリゲートガラス（
ＰＳＧ）膜を堆積する。その上にレジストを塗布し、幅
約１μｍの清パターンを露光して、下の酸化膜６４をバ
ターニングし、さらにこの酸化膜６４をマスクとしてリ
アクティブイオンエツチングで半導体基板６３、第２絶
縁層６９を垂直にエツチングする。エッチャントとして
は、例えばＳｉ基板に対しては塩素系エッチャント、Ｓ
　＋　０２に対しては弗素系（ｃＦ４＋ＣＨＦ３または
ＣＦ４＋Ｈ２等）エッチャントを用いればよい、多結晶
Ｓｉに対しては、ＣＦＡ十Ｈ２のプラズマ等方エッチを
行う、このようにして第８図（Ａ）に示すような溝７３
を掘る。この講７３は第９図の平面図により明らかなよ
うに半導体基板６３の表面を格子状に走る。この格子状
溝７３によって島領域７５が残される。

次に清白を酸化して、例えば約５００人の酸化膜を形成
することにより、第３絶縁層７７を形成する。この上に
レジスト層８５を塗布し、トランジスタとキャパシタの
コンタクトを採る部分を露光用ｆ象して除去し、その下
の第３絶縁層７７をウエントエッチングで除去する。こ
の状態を第８図（Ｂ）に示す、このｆ＆残ったレジスト
膜８５を剥離する。

第８図（Ｃ）に示すように？１４７３の内面全面に多結
晶シリコン等の第２導電層７９を形成する。

例えばＣＶＤで厚さ約２０００人のノンドープ多結晶シ
リコン層を堆積し、燐（Ｐ）を気相拡散してｎ型にドー
プする。

ここで全面にリアクティブイオンエツチングを行い、清
７３底面及び半導体基板の島領域７５表面上の第２導電
層７９を除去する。講７３１１１面上にのみ導電層７９
が残る。その後第２導電層７９上に第４絶縁層８１を形
成する０例えば多結晶シリコン膜の表面を熱酸化するか
、ＣＶＤでＳ　ｉ　Ｏ２膜等の絶縁膜を堆積する。この
第４絶縁層８１によって第２導電層７９の表面は覆われ
る。

次に第８図（Ｄ）に示すようにレジスト層８７を塗布し
、露光、現像でパターニングして湧７３を露出し、残っ
たレジスト層８７をマスクとして清７３をさらに異方性
エツチングで掘り下げ支持基板６１の導電性表面層７１
を露出する。

このように掘り下げられた講７３内に第８図（Ｅ）に示
すように導電体を埋め込んで導電領域８３を形成する４
例えば、多結晶シリコンをＣＶＤで堆積し、燐（Ｐ）を
１８Ω／口程度気相拡散する。その後全面をエッチバッ
クして表面上の多結晶シリコンを除去する。

この導電領域８３は基板６１の導電性表面層７１と電気
的に接続され、第２導電層７９と第４絶縁層８１を介し
て対向する。すなわち、第１導電層６５と第２導電層７
９が接続されてキャパシタの情報蓄積電極を形成し、基
板６１の導電性表面層７１と導電領域８３が接続されて
キャパシタの対向ｔ４ｉｒ！を形成する。

その後、半導体基板６３の各島領域７５にトランジスタ
を形成してメモリセルを完成する０例えば、多結晶シリ
コンのゲートを極９ｏをゲート絶縁膜上に形成し、イオ
ン打込みを行ってソース領域９１、ドレイン領域９２を
形成する。

このようにして、１メモリセルが１トランジスタと１−
１ｒヤパシタからなる半導体メモリ装置を形成する。第
１導電層６５の形成する容量分キャパシタの容量を大き
くでき、また情報蓄積電極およびトランジスタが完全に
支持基板６１がら絶縁分離されているので、アルファ線
照射によって支持基板６１内にキャリアが発生してもそ
の影響を受けにくい。

第９図は第８図（Ａ）〜（Ｆ）の工程を経て製造された
半導体装置の部分的平面図である。

島領域７５が行列状に配置され、その間に清７３が格子
状に延在する。各島領域７５の周囲を第３絶縁＠７７、
第２導電層７９、第４絶縁層８１が囲んでいる。第３絶
縁層７７はドレイン領域９２の１部表面には設けられず
、そこで第２導電層７９がドレイン領域９２にコンタク
トする。１メモリセルの寸法は、例えば１，５μｍＸ３
．２５μｍである。

第１０図は第６図で示すように絶縁層中に２層の導電層
を形成した場合の構成例を示す、下の導電層を支持基板
のく絶縁分離された）導電性表面層と考えることができ
る。従って、溝７３内に埋め込んだ導電領域８３は支持
基板６１の本体でなく、支持基板６１上の絶縁層９４上
に形成した導電表面層９５にコンタクトする。その他の
点は第８図（Ｆ）に示す構成とほぼ同様である。

第１０図の構造の場合、例えばシリコン基板である支持
基板６１は情報蓄積電極６５．７９からは二重に絶縁分
離されている。このためソフトエラー耐性はさらに高く
なる。

第１１図に本発明の他の実施例によるＤＲＡＭ型半導体
装置を示す。

ｎ型シリコンで形成された支持基板６１の上に、Ｓ　＋
　０２で形成された絶縁層９９を挾んで形成された二つ
の多結晶シリコンからなるキャパシタを極領域９７．９
８が配置され、フィン型キャパシタ９６を構成している
。その上にＰ型シリコンで形成された半導体基Ｗ：６３
が配置されている。半導体基板６３は多数の島領域に分
割され、各島領域内には、ｎ型のソース（ドレイン）領
域９１、ドレイン（ソース）領域９２が形成され、その
間のＰ型シリコン基板６３で形成されなｎチャネル領域
上には不純物をドープされた多結晶シリコンで形成され
たゲート′＠極９０が形成されている０図の構造におい
ては、多結晶シリコンからなるキャパシタの一方のｔ種
領域９７が半導体基板６３を貫通して上方に導出される
側面において、ドレイン領域９２とオーミックに接触し
、キャパシタの一方の電極９７をトランジスタのドレイ
ン９２に電気的に接続している。

第１１図の構造においては、半導体基板６３内に多数の
電界効果１〜ランジスタが形成され、その下のＳＯＩ構
造の絶縁領域内にフィン型キャパシタが形成されている
。フィン型キャパシタの対向Ｓ　Ｎは、互いに入り込ん
だ形状を有し、高い容量を実現している。フィン型キャ
パシタの容量を更に高めるためには、フィンの数を増加
することが有効である。なお、ｎ型シリコンの支持基板
６１もキャパシタの一方の電ｆ！９７の下面と絶縁層９
９を挾んで対向し、キャパシタの一部を構成している。

なお、第１１図に示すＲＡＭ型半導体装置の上面構造は
、たとえば第９図に示す半導体装置の上面構造と同様の
ものとすることかできる。半導体基板表面上での多結晶
シリコン領域９７．９８の幅は、たとえば約１μｍ程度
である。多結晶シリコン領域９７．９８は燐（Ｐ）等の
不純物をドープして、たとえばシート抵抗１８Ω／口程
度以下とする。絶縁層９９は、たとえば厚さ約１００〜
１０００人ノＳｉ０２　Ｈテ１＞ル。

第１２図に、第１１図に示した半導体装置の製造方法を
示す、第１２図（Ａ）〜（Ｉ）は、半導体装置の製造方
法の各工程を示すための断面図である。

第１２図（Ａ）はＳｏＩ楕遣構造する基板の表面に酸化
膜のマスクを形成する工程を示す、ｎ型シリコンからな
る支持基板６１の上にＳｉＯ□の第１絶縁層９４、燐（
Ｐ）等のｎ型不純物をドープした多結晶シリコンで形成
された第１の導電層９５、ＳｉＯ２で形成された第２の
絶縁層６７、燐（Ｐ）等のｎ型不純物をドーズした多結
晶シリコンで形成された第２の導電層６５、ＳｉＯ２で
形成された第３の絶縁層６９が積層されている。たとえ
ば、各層９４．９５．６７．６５．６９の厚さはそれぞ
れ約２０００〜３０００人である。この積層構造の上に
Ｐ型シリコンで形成された半導体基板６３が配置されて
いる。この半導体基板６３の表面に、たとえばＣＶＤ″
′Ｃ′酸化シリコン酸化シリコンポシリゲートガラス（
ＰＳＧ）Ｊｌ！で形成された酸化膜６４ａを形成し、さ
らにその上にレジスト層８５ａを塗布する。レジスト層
をパターニングして幅約１μｍの開口部を設け、このレ
ジスト層をマスクとして下の酸化！６４ａをバターニン
グして酸化膜マスクを形成する。

第１２図（Ｂ）は、このように形成された酸化膜マスク
ないしは酸化膜とレジスト膜からなる複合マスクを利用
して、下のＳＯＩ楕遣構造ツチングして第１のトレンチ
７３を形成し、その一部を導ｔｍ域８３で埋め戻す工程
を示している。酸化膜マスク６４ａを利用して、その下
の半導体基板６３、第３の絶縁層６９、第２の導電層６
５、第２の絶縁層６７、第１の導電層９５、第１の絶縁
層９４をＲＩＥで垂直にエツチングして支持基板６１の
表面を露出する。たとえば、シリコンおよび多結晶シリ
コンは、Ｃ１２系のエツチングガスを用いてＲＩＥ　（
反応性イオンエツチング）でエッチする。また、酸化膜
は、たとえば弗素系ガス（ＣＦ＜＋ＣＨＦ５混合ガスま
たはＣＦ　４　十Ｈ２混合ガス等）を用いたＲＩＥでエ
ツチングする。

これらのＲＩＥにおいては、シリコンと酸化膜のエツチ
ングの選択比が、たとえば１０近い値とすることができ
る。支持基板６１が露出するまでエツチングを行って第
１のトレンチ７３を形成した後、たとえばＣＶＤで不純
物をドープした多結晶シリコン８３を＃槓し、半導体基
板６３の下面よりも少し下のレベルまで第１のトレンチ
を埋め戻す。

不純物をドープした多結晶シリコン層の堆積の代わりに
、不純物をドープしたい多結晶シリコン層を堆積し、そ
の復燐（Ｐ）等の不純物を気相から熱拡散してもよい。

次に、第１２図（Ｃ）に示すように、ＳＯＴ構造の基板
を熱酸化し、露出しているρ型シリコンの半導体基板６
３側面および多結晶シリコン領域８３表面に酸化膜７７
ａ、７７ｂを形成する。その後、ＲＩＥで酸化膜を指向
性エツチングし、トレンチの底面のシリコン領域８３表
面に形成された酸化Ｍ７７ｂを除去する。

次に、第１２図（Ｄ＞に示すように、表面の酸化Ｍ７７
ｂを除去した多結晶シリコン領域８３上にさらに不純物
をドーグした多結晶シリコンを堆積し、第１のトレンチ
７３を多結晶シリコン領域８３で埋め戻す、なお、この
多結晶シリコンも不純物をドープした多結晶シリコンを
堆積する代わりにノンドープの多結晶シリコンを堆積し
、後に気相拡散で不純物をドーグすることもできる。第
１２図（Ｄ）の構造においては、ＳＯＩの絶縁領域内に
形成された二層の導電層が、第１のトレンチ内に形成さ
れた多結晶シリコン領域８３によって接続され、この多
結晶シリコン領域８３は、ｎ型シリコンの支持基板６１
の表面がちｐ型シリコンの半導体基板６３の表面まで導
出されている。

また、この多結晶シリコン＃Ｉ域８３と半導体基板６３
の間には、酸化膜７７が形成されているので、互いに電
気的に絶縁されている。

次に、第１２図（Ｅ）に示すように、半導体基板６３の
表面に幅約１μｍの開口部を有する他の酸化膜マスク６
４ｂを形成し、この酸化膜マスク６４ｂをマスクとして
ＲＩＥによって第２のトレンチ７４を形成する。この第
２のトレンチ７４もＲＩＥで半導体基板６３の表面から
支持基板６４の表面に達するまで垂直に形成する。エッ
チャント力スは第１のトレンチア３形成時と同様でよい
。

次に、第１２図（Ｆ）に示すように、たとえば弗酸水溶
液を用いたエツチングを行い、第２のトレンチ７４内に
露出している酸化Ｗ１領域を除去する。酸化膜が除去さ
れて空洞７５が形成される。

第２のトレンチ７４および空洞７５内が全てシリコン表
面になるとエツチングは自動的に停止する。

なお、弗酸水溶液によるウェットエツチングの場合を説
明したが、ドライエツチングによる等方エッチを行って
もよい、このようにして、多結晶シリコン埋め戻し領域
８３から多結晶シリコン層６５．９５が空洞内に張り出
した構造が形成される。

次に、第１２図（Ｇ）に示すように、空洞を形成した構
造の第２のトレンチ７４および空洞７５内に露出した半
導体基板６３および多結晶シリコン領域６５．９５．８
３の表面を、たとえば熱酸化することによって酸化膜で
覆う、たとえば熱酸化で厚さ１００〜１０００人のシリ
コン酸化膜を形成する。その他、ＣＶＤで５１０２は、
Ｓｉ３Ｎ４等の絶縁膜を堆積してもよい、このようにし
て、第２のトレンチ７４および空洞７５の表面は、全て
絶縁膜７７ｃによって覆われる。半導体基板６３表面も
絶縁膜７７ｃで覆われる。

次に、第１２図（Ｈ）に示すように、空洞７５および第
２のトレンチ７４内を燐（Ｐ）等のｎ型不純物をドープ
した多結晶シリコン８３ｂで埋め戻す、埋め戻した多結
晶シリコン８３ｂを半導体基板６３の側面が露出するま
でエッチし、露出した酸化膜７７ｃをエツチング除去し
て半導体基板６３の側面を露出する。

次に、第１２図（Ｉ）に示すように、さらに不純物をド
ープした多結晶シリコン８３ｂを堆積して、第２のトレ
ンチ７４を埋め戻す。

なお、多結晶シリコンで途中まで埋め戻し、酸化膜をエ
ツチングする代わりに、ホトレジスト層で空洞７５と第
２のトレンチ７４を埋め、半導体基板６３の側面部を露
出するように露光現像を行い、露出した酸化膜を除去し
た後、埋め込んだレジスト領域を除去し、ドープした多
結晶シリコン８３ｂを第２のトレンチ７４および空洞７
５内に堆積して埋め戻してもよい。

また、半導体基板６３とドープした多結晶シリコン領域
８３ｂのコンタクト面積を制限するように、第１２図（
Ｈ）の工程でホトレジストマスクを形成し、選択的に半
導体基板６３の側面を露出してエツチングを行ってもよ
い。

第１３図（Ａ）、（Ｂ）は、本発明の他の実施例による
半導体装置のフィン型キャパシタの部分を示す。

第１３図（Ａ）は、二層フィン構造の例を示す。

シリコン等の支持基板６１上にドープド多結晶シリコン
で形成された二層の導電層を有する第１の電極９７が形
成され、この二層の導電層間に入れ千秋に挿入されれな
一層のドープド多結晶シリコン導電層を含む他方の電極
９８が形成されている。

他方の電極９８は、支持基板６１とも電気的に接続して
いるので、実質的には他方の電極９８も二層の電極を有
することになる０両＠　ｆ！９７．９８間にはＳｉＯ□
ＪＩ９９が形成されている。

第１３図（Ｂ）は四層フィン構造を示す、ｎ型シリコン
等の支持基板６１の上に、ドープド多結晶シリコンで形
成された四層の導電層を有する一方のｔ極９７とこの四
層の電極間に入れ千秋に挿入されたドープド多結晶シリ
コン導電層９８および支持基板６１表面を有する第２の
電極９８とが絶縁層９９を挾んで対向し、四層フィン型
キャパシタ構造を構成している。

なお、積層の数を増加してより多くの暦数を含むキャパ
シタ構造を形成することもできる。

なお、フィン型キャパシタの各導電層の厚さは、たとえ
ば約２０００〜３０００人であり、電極間の絶縁層９９
の厚さは、たとえば１００〜１０００人である。

また、導電体としては多結晶シリコンの代わりにアモル
ファスシリコンやタングステンシリサイド、チタンシリ
サイド、モリブデンシリサイド等のシリサイド、ＣＶＤ
タングステン等を用いることもできる。また、絶縁材料
としては、熱酸化によるＳｉＯ□と同様、ＣＶＤによる
酸化膜や窒化膜およびＣＶＤによるＴａｚＯｓ膜等を用
いることもできる。

以上実施例に沿って本発明を説明したか、本発明はこれ
らに制限されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者には自明であ
ろう。

［発明の効果］以上のように本発明によれば、５ＯＩ（絶縁体上の半導
体＞ｍ成において、内部にキャパシタを作り込んだ如き
構成を提供し、キャパシタ容量を大きくすることができ
る。

容量増加により、ソフトエラー耐性を高くすることがで
きる。

また情報蓄積電極及びトランジスタが支持基板から完全
に絶縁分離されている。このため、ソフトエラー耐性を
さらに高くすることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｃ）は本発明の原理説明図であり、（
Ａ）、（Ｂ）は半導体装置の断面図、（Ｃ）は（Ａ）に
示す半導体装置の製造方法を概略的に示す断面図、第２図は従来技術による半導体メモリセルの断面図、第３図（Ａ）〜（Ｇ）は第２図の半導体メモリセルの製
造方法の各工程を説明するための断面図、第４図（Ａ）
〜（Ｄ）は本発明の実施例による半導体装置の製造方法
の各工程を説明するための断面図、第５図（Ａ）〜（Ｄ＞は本発明の他の実施例による半導
体装置の製造方法の各工程を説明するための断面図、第６図（Ａ）〜（Ｄ）は本発明の池の実施例による半導
体装置の製造方法の各工程を説明するための断面図、第７図（Ａ）〜（Ｄ）は本発明の他の実施例による半導
体装置の製造方法の各工程を説明するための断面図、第８図（Ａ）〜（Ｆ）は本発明の他の実施例によるメモ
リセルを構成する半導体装置の製造方法の各工程を説明
するための断面図、第９図は第８図に示す半導体装置の平面図、第１０図は
本発明の他の実施例による半導体装置の断面図、第１１図は本発明の他の実施例による半導体装置の断面
図、第１２図（Ａ）〜（１）は、第１１図に示す半導体装置
を製造する方法を説明するための断面図、第１３図（Ａ
）、（Ｂ）は本発明の他の実施例による半導体装置の断
面図である。支持基体半導体基板第１導電層第１絶縁層第２絶縁層導電性の表面層溝島領域半導体素子第３絶縁層第２導電層第４絶縁層電流端子導電領域第１のシリコン基板酸化膜導電膜絶縁膜第２のシリコン基板酸化膜半導体基板絶縁膜導電膜絶縁膜導電膜絶縁膜支持基板絶縁膜導電膜絶縁膜導電膜絶縁膜支持基板半導体基板酸化膜第１導電層第１絶縁層第２絶縁層湧島領域第３絶縁層第２導電層第４絶縁層導電領域レジスト層レジスト層ゲート電極（Ｃ）Ｅ１方法本発明の原理説明図第１図９７．９８ソース領域ドレイン領域絶縁層（絶縁分離された）導電層キャパシタキャパシタの電極キャパシタの絶縁層第２図（Ａ）溝形成酸化（Ｂ）レジスト埋込第２図のメモリセルの製造方法第３図（千め１）（Ｃ）レジスト全面エッチ（Ｄ）レジスト塗布パターニング（Ｇ）絶縁膜形成・多結晶Ｓ１埋込第２図のメモリセルの製造方法第３図（η−１２）（Ａ）基板準備（Ａ）基板準備（Ｂ）１！Ｊｌ！！ｌ成（Ｂ）絶縁膜形成（Ｃ）導電膜絶縁膜形成（Ｃ）導電膜絶縁膜形成第６図第７図（Ａ）基板準備（Ａ＞基板準備（Ｂ）絶縁膜形成（Ｂ）絶縁膜形成（Ｃ）導電膜絶縁膜形成（Ｃ＞導電膜絶縁膜形成（Ｄ＞貼り合わせ＜Ｄ）砧ワ合わせ本発明の実施例第４図本発明の他の実施例第５図（Ｂ）Ｉｆ択的酸化膜形成（Ｃ）導電膜・絶縁膜形成本発明の実施例による半導体装置の製造方法第８図（そ
偽１）（Ｄ）澤μビリ（Ｅ）導電体埋込み（Ｆ）トランジスタ作成本発明の実施例による半導体装置の製造方法第８図（檜
、２）第１１図（Ａ）！ｌ化膜マスク形成第１１図の半導体装置の製造方法第１２図（その１）第９図第１０図（Ｈ）第２のトレンチの埋め戻しくＩ）第２のトレンチ埋め戻し第１１図の半導体装置の製造方法第１２図（その４）ｍ　（ｒ）　ｔ、ｎ　ｃ’−−ぐ−

Claims

【特許請求の範囲】

（１）、導電性の表面層（１１）を有する支持基体（１
）と、前記支持基体（１）上に配置された第１絶縁層（７）と
、前記第１絶縁層（７）上に配置された第１導電層（５）
と、前記第１導電層上（５）に配置された第２絶縁層（９）
と、前記第２絶縁層（９）上に配置された半導体基板（３）
とを有する半導体装置。
（２）、前記支持基体（１）が半導体基板と、半導体基
板上に配置された表面絶縁層とその上に配置された前記
導電性の表面層を含む請求項１記載の半導体装置。
（３）、前記第１導電層（５）が前記第１絶縁層（７）
を挾んで前記表面層（１１）と容量を形成し、さらに前
記第１導電層（５）と前記半導体基板（３）の１部とを
電気的に接続する手段（１９）を有する請求項１ないし
２記載の半導体装置。
（４）、前記第１導電層（５）及びそれより上部の構成
を複数個の島領域（１５）に分離する溝（１３）を含み
、各島領域（１５）に形成された半導体素子（１６）が
前記溝で分離された集積回路を構成する請求項３記載の
半導体装置。
（５）、導電性の表面層（１１）を有する支持基体（１
）と、前記支持基体上に配置された第１絶縁層（７）と、前記第１絶縁層（７）上に配置され、前記表面層（１１
）との間に容量を形成する第１導電層（５）と、前記第１導電層（５）上に配置された第２絶縁層（９）
と、前記第２絶縁層（９）上に配置された半導体基板（３）
と、前記半導体基板（３）の表面から前記導電性の表面層（
１１）に達し、前記第１導電層（５）及び半導体基板（
３）を複数の島領域（１５）に分離する溝（１３）と、前記溝（１３）の側壁上に形成され、前記複数の島領域
（１５）の各々の側面のコンタクト部以外を覆う第３絶
縁層（１７）と、前記島領域（１５）の各々の側面のコンタクト部で各島
領域（１５）内の前記第１導電層（５）及び半導体基板
（３）に接し、島領域（１５）の側面の他の部分では前
記第３絶縁層（１７）上に形成された第２導電層（１９
）と、前記第２導電層（１９）上に形成された第４絶縁
層（２１）と、前記第４絶縁層（２１）上に形成されて前記第２導電層
（１９）との間に容量を形成し、前記表面層（１１）と
電気的に接触する導電領域（２３）と、前記各島領域（１５）内に形成され、一方の電流端子（
２２）が前記第２導電層（１９）と電気的に接続された
半導体素子（１６）と、を有する半導体装置。
（６）、前記支持基体（１）が半導体基板と、半導体基
板上に配置された表面絶縁層とその上に配置された前記
導電性の表面層を含む請求項５記載の半導体装置。
（７）、第１の半導体基板（２５）の少なくとも１表面
と第２の半導体基板（３３）の少なくとも１表面とに第
１絶縁膜（２７、３５）を形成する工程と、第１の半導体基板（２５）の第１絶縁膜（２７）上に導
電膜（２９）と第２絶縁膜（３１）を形成する工程と、第１の半導体基板（２５）の第２絶縁膜（３１）と第２
の半導体基板（３３）の第１絶縁膜（３５）とを貼り合
わせる工程とを含む半導体装置の製造方法。
（８）、前記導電膜と絶縁膜を形成する工程を繰り返し
行う請求項７記載の半導体装置。
（９）、さらに第１の半導体基板（２５）もしくは第２
の半導体基板（３３）のいずれかを所定の厚さまで研磨
する工程を含む請求項７記載の半導体装置。
（１０）、さらに所定の厚さまで薄くした半導体基板（
３）の表面からその下の前記導電膜を突き抜ける分離溝
（１３）を形成する工程を含む請求項８記載の半導体装
置。
（１１）、物理的支持を与えることのできる支持基板（
６１）と、前記支持基板（６１）上に配置された絶縁領
域（９９）と、前記絶縁領域（９９）上に配置された半
導体基板（６３）とを有するＳＯＩ構造の前記絶縁領域
（９９）中にキャパシタ構造を形成した半導体装置。
（１２）、前記キャパシタ構造が、前記絶縁領域（９９）内に配置された複数層の導電層と
これらの導電層を接続する導電領域とを含む第１の電極
と、前記第１の電極の複数層の導電層間に前記絶縁領域（９
９）の一部を介して挿入されてその間にキャパシタを形
成する導電層を含む第２の電極とを含む請求項１１記載の半導体装置。
（１３）、支持基板（６１）上に複数の導電層を内包し
た絶縁領域を有し、さらにその上に半導体基板（６３）
を有するＳＯＩ構造を準備する工程と、前記ＳＯＩ構造の半導体基板表面から絶縁領域内の少な
くとも上から２層目の導電層まで達する第１のトレンチ
を形成する工程と、前記第１のトレンチを導電材料で埋める工程と、前記半導体表面から少なくとも第１のトレンチが到達し
ている最も下の導電層の直上の絶縁領域まで到達する第
２のトレンチを形成する工程と、第２のトレンチ内に露出された絶縁領域を前記第２のト
レンチの開口からエッチングする工程と、露出した導電材料の表面に絶縁層を形成する工程と、前記第２のトレンチ内を導電材料で埋める工程とを有する半導体装置の製造方法。