JP2013521648A - セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 - Google Patents

セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 Download PDF

Info

Publication number
JP2013521648A
JP2013521648A JP2012556081A JP2012556081A JP2013521648A JP 2013521648 A JP2013521648 A JP 2013521648A JP 2012556081 A JP2012556081 A JP 2012556081A JP 2012556081 A JP2012556081 A JP 2012556081A JP 2013521648 A JP2013521648 A JP 2013521648A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
conductive material
insulator
forming
amorphous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012556081A
Other languages
English (en)
Other versions
JP5671070B2 (ja
Inventor
ディー． タン，サン
ジャーン，ミーン
エム． ベイレス，アンドリュー
ケー． ザフラク，ジョン
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2013521648A publication Critical patent/JP2013521648A/ja
Application granted granted Critical
Publication of JP5671070B2 publication Critical patent/JP5671070B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

セミコンダクタ・メタル・オン・インシュレータ（ＳＭＯＩ）構造を製造する方法は、第１の半導体基板上に絶縁体材料を含むアクセプターウェーハを形成することと、第２の半導体基板上に導電材料及びアモルファスシリコン材料を含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることとを含む。斯かる方法から形成されるＳＭＯＩ構造はまた、斯かるＳＭＯＩ構造を含む半導体装置としても開示される。
【選択図】図６

Description

（関連出願の相互参照）
本出願は、同日付で出願され「フローティングボディセル構造、それを含む装置、及びそれらを形成する方法（ＦＬＯＡＴＩＮＧＢＯＤＹ ＣＥＬＬ ＳＴＲＵＣＴＵＲＥＳ，ＤＥＶＩＣＥＳＩＮＣＬＵＤＩＮＧ ＳＡＭＥ，ＡＮＤ ＭＥＴＨＯＤＳＦＯＲ ＦＯＲＭＩＮＧ ＳＡＭＥ）」と題する同時係属中の米国特許出願第１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９-９７４３ＵＳ）；同日付で提出され「導電ストラップ上にダイオード構造を含む半導体装置、及び斯かる半導体装置を形成する方法（ＳＥＭＩＣＯＮＤＵＣＴＯＲＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＡＤＩＯＤＥ ＳＴＲＵＣＴＵＲＥ ＯＶＥＲＡ ＣＯＮＤＵＣＴＩＶＥ ＳＴＲＡＰ ＡＮＤ ＭＥＴＨＯＤＳＯＦ ＦＯＲＭＩＮＧ ＳＵＣＨＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ）」と題する同時係属中の米国特許出願第１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９-９８０３ＵＳ）；同日付で出願され「サイリスタベースのメモリセル、それを含む装置及びシステム、及びそれらを形成する方法（ＴＨＹＲＩＳＴＯＲＢＡＳＥＤ ＭＥＭＯＲＹ ＣＥＬＬＳ，ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳＩＮＣＬＵＤＩＮＧ ＴＨＥ ＳＡＭＥＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ）」と題する同時係属中の米国特許出願第１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９-９８０４ＵＳ）；及び、同日付で提出され「埋め込み導電線を有する半導体セル、アレイ、装置、及びシステム、及びそれらを形成する方法（ＳＥＭＩＣＯＮＤＵＣＴＯＲＣＥＬＬＳ，ＡＲＲＡＹＳ，ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＨＡＶＩＮＧ ＡＢＵＲＩＥＤ ＣＯＮＤＵＣＴＩＶＥ ＬＩＮＥ ＡＮＤ ＭＥＴＨＯＤＳＦＯＲ ＦＯＲＭＩＮＧ ＴＨＥＳＡＭＥ）」と題する同時係属中の米国特許出願第１２／ＸＸＸ，ＸＸＸ号（代理人整理番号２２６９-９８１９ＵＳ）に関連し、それぞれの開示は、参照によりその全体が本明細書に組み込まれる。
本発明は、種々の実施形態において、埋め込み導電材料を含む半導体構造、及びこのような半導体構造を形成する方法に関する。より具体的には、本発明の実施形態は、埋め込み導電材料を有するセミコンダクタ・メタル・オン・インシュレータ（ＳＭＯＩ）構造、及び斯かる構造を形成する方法に関する。更に、本発明は、斯かるＳＭＯＩ構造を含む半導体装置、及びこのような半導体装置を形成する方法に関する。
エレクトロニクス産業における一般的な傾向の１つは、電子機器の小型化である。これは、半導体マイクロチップの使用を介して動作される電子機器において特に真実である。マイクロチップは、一般的にほとんどの電子機器の脳として見なされる。概して、マイクロチップは、電子回路を形成するように一体的に構成されるナノスケールの数百万または数十億の電子装置がその上に構築されることができる小さなシリコンウェーハを含む。回路は、所望の機能を実行するために独特な方法で相互接続されている。
高密度マイクロチップを製造することに対する要望により、マイクロチップ上の個々の電子機器及び相互接続のサイズを縮小する必要がある。また“スケールダウン”ムーブメントと呼ばれるものとしても知られるこのムーブメントは、単一のマイクロチップ上の回路の数及び複雑さを増加させている。
従来、電子機器はシリコンウェーハ等の共通の基板上の単一平面にサイドバイサイドで形成されている。このサイドバイサイドのポジショニングは、しかし、比較的多量の表面積、または基板上の“土地（ｒｅａｌ ｅｓｔａｔｅ）”を使用している。その結果、装置は、基板面積を少なく活用するための努力において垂直に形成されてもよい。競合的であるために、このような縦型装置は、高アスペクト比（すなわち、幅に対する高さの比）によって形成されている。しかし、装置のアスペクト比が増大するにつれ、対応する相互接続の領土及び電子の両方の要件を満たすことが益々困難になる。このような理由から、単純な平面型装置のスケールダウンは、現在までに実際の実施において産業界で普及している。
最近の傾向においては、基板上に半導体装置を垂直にスタックする。しかし、半導体装置の積層化は、半導体装置のコンポーネントを接続することに対してだけでなく、スタック間の効率的な相互接続を提供することに対しても複雑さを加える。
従って、積層型半導体装置において電子機器への相互接続の競合的アクセシビリティを可能にする、縦型半導体装置を形成する方法が必要とされる。
本開示の一実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の一実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の一実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の一実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の一実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の一実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示の他の実施形態に係る、様々な処理工程におけるＳＭＯＩ構造の断面図である。 本開示のＳＭＯＩ構造を含む半導体装置の一実施形態の斜視図である。 本開示のＳＭＯＩ構造を含む半導体装置の他の実施形態の斜視図である。 本開示のＳＭＯＩ構造を含む半導体装置の他の実施形態の断面図である。 本開示のＳＭＯＩ構造を含む半導体装置の他の実施形態の斜視図である。 本開示のＳＭＯＩ構造を含む半導体装置の他の実施形態の斜視図である。 本開示のＳＭＯＩ構造を含む半導体装置を含む電子システムの一実施形態を示す概略的なブロック図である。
セミコンダクタ・メタル・オン・インシュレータ（ＳＭＯＩ）構造及び斯かるＳＭＯＩ構造を形成する方法。このような構造は、一実施形態において、第１の半導体基板上の絶縁体材料、絶縁体材料に結合されたアモルファスシリコン材料、アモルファスシリコン材料上の導電材料、及び、導電材料上の第２の半導体基板を含む。このような構造を形成する方法は、一実施形態において、第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料を形成することを含むドナーウェーハを形成することと、導電材料上にアモルファスシリコン材料を形成することと、注入ゾーンを形成する深さで前駆体半導体基板にイオンを注入することとを含む。ドナーウェーハのアモルファスシリコン材料は、アクセプターウェーハの絶縁体材料に結合されてもよい。注入ゾーン上の前駆体半導体基板は、その後、除去されてもよい。
本開示の様々な実施形態に従って形成されたＳＭＯＩ構造は、絶縁体材料に結合されたアモルファスシリコン材料、導電材料、または、更なるアモルファスシリコン材料を含む。アモルファスシリコン材料は、発熱を伴って、絶縁体材料、導電材料、または更なるアモルファスシリコン材料を結晶化または反応させ、シリコン原子の転位を可能にし、アモルファスシリコン材料と、絶縁体材料、導電材料、または更なるシリコン材料との間の界面における結合強度を向上させることができる。このように、アモルファスシリコン材料と、絶縁体材料、導電材料、及び更なるアモルファスシリコン材料の少なくとも１つとの間に形成された結合は、２つの酸化物材料等の２つの絶縁体材料間で形成された結合よりも実質的に強い場合がある。更に、絶縁体材料にアモルファスシリコン材料を結合させることは、室温（約２０℃〜約２５℃）等の比較的低い温度で発生してもよく、このように、第１の半導体基板上に形成された、絶縁体材料の下にある任意の装置に対する損傷のリスクを低減する。絶縁体材料、導電材料、及び更なるアモルファスシリコン材料の少なくとも１つにアモルファスシリコン材料を結合させることは、以下により詳細に記載される。本開示の様々な実施形態に従って形成されるＳＭＯＩ構造はまた、絶縁体材料と第２の半導体基板との間に配置された導電材料を含んでもよい。導電材料は、第２の半導体基板下に埋め込まれている。導電材料は、いくつかの実施形態において、ワード線またはビット線等の相互接続を形成するために、または金属製ストラップを形成するために、用いられてもよい。このような相互接続は、第２の半導体基板内に形成された半導体装置へのアクセスを容易にするために用いられてもよい。
本開示の様々な実施形態に従って形成されるＳＭＯＩ構造は、第１の半導体基板内または第１の半導体基板上に形成された論理装置、及び第２の半導体基板内または第２の半導体基板上に形成された記憶装置を含む集積回路等の様々な半導体装置を製造するために用いられてもよい。導電材料が第２の半導体基板下に埋め込まれているので、第２の半導体基板上に形成された装置は、以下により詳細に記載されるように、比較的少数の処理工程において形成されてもよい。更に、第２の半導体基板上または第２の半導体基板内に形成された装置は、下にある相互接続及び／またはソース及びドレインコンタクトと自己整合することができ、それゆえ、個々の電気的接触の必要性をなくす。そのうえ、論理装置は、ＳＭＯＩ構造及びメモリ素子が形成される前に、第１の半導体基板上に形成され得るので、記憶装置は、論理装置の形成に用いられる処理条件に曝されない。このような垂直で、自己整合され、積層された集積回路を形成することにより、セルサイズが低減されてもよく、このことは、キャッシュメモリの高密度化を可能にする。
以下の記載は、本開示の実施形態の完全な記載を提供するために、材料の種類及び処理条件等の特定の詳細を提供する。しかし、当業者は、本発明の実施形態が、これらの具体的な詳細を用いることなく、従来の製造技術と組み合わせて実施され得ることが理解される。加えて、本明細書に提供される説明はＳＭＯＩ構造を含む半導体装置を製造するための完全な処理の流れを形成するものではない。本開示の実施形態を理解するのに必要なそれらの処理工程及び構造だけが、以下に詳細に記載される。本発明の実施形態に係るＳＭＯＩ構造を含む完全な半導体装置を形成するための更なる工程が、従来の技術によって行われてもよい。加えて、本明細書に記載される方法は、複数の、積層されたＳＭＯＩ構造を形成するために必要に応じて何度でも繰り返してもよいことが理解される。
本明細書に記載される材料は、これらに限定されるものではないが、スピンコーティング、ブランケットコーティング、化学蒸着（“ＣＶＤ”）、プラズマ強化ＣＶＤ（“ＰＥＣＶＤ”）、原子層堆積（“ＡＬＤ”）、プラズマ強化ＡＬＤ、または物理蒸着（“ＰＶＤ”）を含む任意の適切な技術によって形成されてもよい。あるいは、材料は原位置（ｉｎ ｓｉｔｕ）で成長させてもよい。特定の材料を堆積または成長させるための適切な技術は、当業者によって選択されてもよい。本明細書に記載及び図示される材料は層として形成されてもよいが、材料はこれらに限定されるものではなく、他の３次元構成で形成されてもよい。
以下の詳細な説明において、これの一部を形成するとともに、本発明が実施され得る特定の実施形態によって説明目的のために図示される添付の図面が参照される。これらの実施形態は、当業者が本発明を実施することができるように十分に詳細に記載されている。しかし、他の実施形態が利用されてもよく、構造的、論理的、及び電気的な変更が、本発明の範囲から逸脱することなく行われてもよい。本明細書とともに提示される図示は、いかなる特定のシステム、論理装置、メモリセル、または半導体装置の実際の概観を意図したものでもなく、本開示の実施形態を記載するために用いられる表現を単に理想化したものである。本明細書とともに提示される図面は、必ずしも一定の縮尺で描かれているわけではない。更に、図面間で共通の要素は同じ数字表示を保持してもよい。
類似要素に類似の参照符号を付している図面を参照すると、図１〜６は、埋め込まれた導電材料２０４を含むＳＭＯＩ構造３０（図６）の実施形態を形成する方法の部分断面図である。ＳＭＯＩ構造３０は、アクセプターウェーハ１０（図１）及びドナーウェーハ２０（図２）を結合させることによって形成される。図１は、アクセプターウェーハ１０を示す。アクセプターウェーハ１０は、第１の半導体基板１０２及びその上に形成された絶縁体材料１０４を含んでもよい。第１の半導体基板１０２は、半導体材料（例えば、シリコン、ガリウム砒素、インジウムリン等）の全部または一部のウェーハの製造基板、シリコン・オン・グラス（ＳＯＧ）、シリコン・オン・セラミック（ＳＯＣ）、またはシリコン・オン・サファイア（ＳＯＳ）基板等のシリコン・メタル・オン・インシュレータ（ＳＭＯＩ）の完全または一部の製造基板、または任意の他の公知の好適な製造基板を含んでもよい。本明細書に用いられる“ウェーハ”という用語は、従来のウェーハだけでなく、他のバルク半導体基板を含む。第１の半導体基板１０２は、ドープまたは非ドープであってもよい。ＣＭＯＳ装置等の少なくとも部分的に製造された論理装置（図示せず）は、必要に応じて第１の半導体基板１０２上に存在してもよく、従来の技術によって形成されてもよい。一実施形態において、第１の半導体基板１０２は、バルク結晶シリコンである。
絶縁体材料１０４は、非限定的な実施例として、二酸化ケイ素、リンボロンガラス（ＢＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホスホシリケートガラス（ＰＳＧ）等を含む誘電材料であってもよい。一実施形態において、絶縁体材料１０４は、埋め込み酸化物である。絶縁体材料１０４は、約１０００Å〜約２０００Å等のように約５００Å〜約２μｍの厚さであってもよい。このような誘電材料の堆積及び原位置成長技術は当業者に公知であり、例えば、低圧ＣＶＤまたはプラズマＣＶＤ等の化学的気相成長法（ＣＶＤ）、原子層堆積（ＡＬＤ）、スピンオン堆積、熱分解、または熱成長等を含んでもよい。絶縁体材料１０４は、上面１０６を含む。
図２は、ＳＭＯＩ構造３０（図６）を形成するために用いられるドナーウェーハ２０の一実施形態の部分断面図である。ドナーウェーハ２０は、前駆体半導体基板２０２と、その上に形成された導電材料２０４及びアモルファスシリコン材料２０６とを含んでもよい。いくつかの実施形態において、ポリシリコン材料またはアモルファスゲルマニウム等の他のアモルファス材料を、アモルファスシリコン材料２０６の代わりに用いてもよい。前駆体半導体基板２０２は、例えば、第１の半導体基板１０２として用いられる上記の製造基板の１つであってもよい。一実施形態において、前駆体半導体基板２０２は、結晶シリコン基板等のシリコン基板である。前駆体半導体基板２０２は、ドープまたは非ドープであってもよい。導電材料２０４は、これらに限定されるものではないが、相変化材料、チタン、チタンシリサイド、酸化チタン、窒化チタン、タンタル、タンタルシリサイド、酸化タンタル、窒化タンタル、タングステン、タングステンシリサイド、タングステン酸化物、窒化タングステン、その他の金属、金属珪化物、金属酸化物、金属窒化物材料、または複数の異なる導電材料を含むそれらの組合せを含む低抵抗材料であってもよい。窒化チタンは、前駆体半導体基板２０２として用いられる材料等の多くの材料に良好な接着性または密着性を有するので、一実施形態において、導電材料２０４は、窒化チタンから形成されてもよい。窒化チタンはまた、高い処理温度によって影響を受けない高融点（約３０００℃）を有する。窒化チタンはまた、他の導電材料との良好なオーミック接触を生じる。窒化チタンはまた一般的に半導体製造に使用され、それゆえ、従来の製造工程に容易に組み込まれてもよい。一実施形態において、導電材料２０４は、金属モード窒化チタン（ＭＭＴｉＮ）等のチタンに富むチタン窒化物である。導電材料２０４はまた、複数の導電材料から形成されてもよい。一実施形態において、導電材料２０４は、前駆体半導体基板２０２上のＭＭＴｉＮ材料及びＭＭＴｉＮ材料上のタングステンシリサイド材料である。他の実施形態において、導電材料２０４は、例えば、チタン、タングステン、またはアルミニウム等の金属と、その上に形成されたチタン材料の層から形成されてもよい。導電材料２０４の厚さは、導電材料２０４と前駆体半導体基板２０２との間に低オーミック接触を提供するために、材料に応じて最適化されてもよい。例えば、導電材料２０４は、ＭＭＴｉＮ等の窒化チタンである場合、導電材料２０４は、約１０ｎｍ〜約５０ｎｍの厚さを有していてもよい。導電材料２０４は、例えば、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、またはプラズマ蒸着（ＰＶＤ）等の当業者に公知の成膜技術によって形成されてもよい。
アモルファスシリコン材料２０６は、例えば、ＡＬＤ、ＣＶＤ、またはＰＶＤ等の当該分野で公知の蒸着技術によって導電材料２０４の上に形成することができる。一実施形態において、アモルファスシリコン材料２０６は、ＰＶＤの後に化学機械平坦化（ＣＭＰ）を続けることによって導電材料２０４上に形成されてもよい。アモルファスシリコン材料２０６は、以下により詳細に説明されるように、アクセプターウェーハ１０の絶縁体材料１０４に接着するのに十分な厚さであってもよい。例えば、アモルファスシリコン材料２０６の厚さは、約１０ｎｍ〜約５０ｎｍであってもよい。アモルファスシリコン材料２０６は、表面２１２を含む。
図２に示すように、ドナーウェーハ２０はまた、前駆体半導体基板２０２に原子種を注入することによって形成された開裂部２０８を含んでもよい。原子種は、水素イオン、不活性又は貴ガスとも呼ばれる希ガスのイオン、またはフッ素のイオンであってもよい。原子種が、注入ゾーン２１０を形成するために、ドナーウェーハ２０の前駆体半導体基板２０２に注入されてもよい。原子種は、前駆体半導体基板２０２の上に導電材料２０４を形成する前に、前駆体半導体基板２０２の上に導電材料２０４を形成した後に、または前駆体半導体基板２０２の上にアモルファスシリコン材料２０６を形成した後に、前駆体半導体基板２０２に注入されてもよい。移植ゾーン２１０は、当業者に公知の原子種の注入量及びエネルギー等のパラメータに依存して、前駆体半導体基板２０２内に所望の深さで形成されてもよい。移植ゾーン２１０の深さは、ＳＭＯＩ構造３０（図６）の第２の半導体基板２０２’の厚さに対応してもよい。移植ゾーン２１０は、前駆体半導体基板２０２内で領域の弱化をもたらす、埋め込まれた原子種を含むマイクロバブルまたはマイクロキャビティを含み得る。ドナーウェーハ２０は、ドナーウェーハ２０の結晶転位とマイクロバブルまたはマイクロキャビティの融合をもたらすために、注入が行なわれる温度より高い温度で熱的に処理されてもよいが、その温度は導電材料２０４の融点未満である。以下に記載するように、ドナーウェーハ２０は、移植ゾーン２１０で劈開され、ＳＭＯＩ構造３０（図６）の第２の半導体基板２０２’及び劈開部２０８を形成してもよい。明確にするために、“第２の半導体基板”という用語は、本明細書中において劈開部２０８を除去した後の半導体構造を指すように用いられ、“前駆半導体基板”という用語は、本明細書中において劈開部を除去する前の半導体構造を指すように用いられている。
図３に示すように、ドナーウェーハ２０は、ドナーウェーハ２０のアモルファスシリコン材料２０６がアクセプターウェーハ１０の絶縁体材料１０４と接触するように、アクセプターウェーハ１０上に重ね合わせられてもよい。ドナーウェーハ２０のアモルファスシリコン材料２０６は、その後、熱に曝すことによってアクセプターウェーハ１０の絶縁体材料１０４に結合されてもよい。アクセプターウェーハ１０にドナーウェーハ２０を結合させる前に、アモルファスシリコン材料２０６の表面２１２と絶縁体材料１０４の上面１０６の少なくとも一方が、必要に応じて、アモルファスシリコン材料２０６と絶縁体材料１０４との間の結合強度を向上させるために処理されてもよい。このような処理技術は、当業者に公知であり、化学活性化、プラズマ活性化、またはインプラントの活性化を含んでもよい。例えば、絶縁体材料１０４の上面１０６は、希釈した水酸化アンモニウムまたはフッ化水素溶液を用いて処理されてもよい。アモルファスシリコン材料２０６の表面２１２はまた、プラズマ活性化表面を形成するために、例えば、アルゴンのプラズマに曝されてもよい。アモルファスシリコン材料２０６の表面２１２と絶縁体材料１０４の上面１０６の少なくとも一方を活性化すると、アモルファスシリコン材料２０５の表面２１２及び絶縁体材料１０４の上面１０６上に作られたイオン種（例えば、水素）のモビリティが増加するために、それらの間の後続する結合の反応速度を増加させる場合がある。
図４に示すように、ドナーウェーハ２０のアモルファスシリコン材料２０６は、ＳＭＯＩ構造３０の前駆体を形成するために、アクセプターウェーハ１０の絶縁体材料１０４と接触かつ結合されてもよい。アモルファスシリコン材料２０６は、例えば、約３００℃〜約４００℃等の約６００℃未満の温度にＳＭＯＩ構造３０を加熱することによって、絶縁体材料１０４に結合されてもよい。絶縁体材料１０４が二酸化ケイ素から形成されている場合、酸化ケイ素結合が、アモルファスシリコン材料２０６と絶縁体材料１０４との間に形成されてもよい。導電材料２０４は、金属または他の熱に敏感な材料で形成されてもよいので、ＳＭＯＩ構造３０が曝される温度は、導電材料２０４の融点未満であってもよい。アモルファスシリコン材料２０６及び絶縁体材料１０４はまた、周囲温度（約２０℃から約２５℃まで）等で、加熱することなく結合されてもよい。圧力もまた、絶縁体材料１０４にアモルファスシリコン材料２０６を結合させるために、ドナーウェーハ２０及び受容体ウェーハ１０に印加されてもよい。一旦、アクセプターウェーハ１０にドナーウェーハ２０が結合されると、ドナーウェーハ２０からの導電材料２０４は、絶縁体材料１０４と前駆体半導体基板２０２との間に配置される埋められた導電材料を形成してもよい。
ＳＭＯＩ構造３０（図６）を形成するために、劈開部２０８は、図５に示すように、前駆体半導体基板２０２から除去されてもよい。劈開部２０８は、移植ゾーン２１０にせん断力を加えることによる、または移植ゾーン２１０で熱を加えるまたはジェットガス流をあてることによる等の当業者に公知の技術により除去されてもよい。移植ゾーン２１０に注入された水素または他のイオンは、劈開の影響を受けやすい前駆半導体基板２０２に弱化領域を生成する。第２の半導体基板２０２’の残りの部分は、例えば、約５０ｎｍ〜約５００ｎｍ（約５００Å〜約５０００Å）の厚さを有してもよい。劈開部２０８を除去した後に露出するＳＭＯＩ構造３０の表面３０２は、粗くギザギザであってもよい。ＳＭＯＩ構造３０の露出面３０２は、以下に記載するように、ＳＭＯＩ構造３０の更なる処理を容易にするために、所望の程度に平滑化されてもよい。ＳＭＯＩ構造の露出面３０２は、例えば、粉砕、ウェットエッチング、化学機械研磨（ＣＭＰ）、平面反応性イオンエッチング（ＲＩＥ）のうちの１つ以上等の従来技術によって平滑化されてもよい。
ＳＭＯＩ構造３０及び以下に記載する他の構造は、ＳＭＡＲＴ−ＣＵＴ（登録商標）層転写技術の改変によって形成されてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）層転写技術は、例えば、Ｂｒｕｅｌの米国特許第ＲＥ３９４８４号明細書、Ａｓｐａｒ他の米国特許第６，３０３，４６８号明細書、Ａｓｐａｒ他の米国特許第６，３３５，２５８号明細書、Ｍｏｒｉｃｅａｕ他の米国特許第６，７５６，２８６号明細書、Ａｓｐａｒ他の米国特許第６，８０９，０４４号明細書、Ａｓｐａｒ他の米国特許第６，９４６，３６５号明細書、及びＤｕｐｏｎｔの米国特許出願公開第２００６／００９９７７６号明細書に詳細に記載されている。しかしながら、十分に低い処理温度が維持されている場合は、ＳＭＯＩ基板を製造するのに適した他の処理が用いられてもよい。ＳＭＡＲＴ−ＣＵＴ（登録商標）層転写技術の従来の実装において、ドナーウェーハ及びアクセプターウェーハは、高温アニールを用いて共に結合される。ドナー及びアクセプターのウェーハを結合するために用いられる温度は約１０００℃〜約１３００℃である。しかしながら、本明細書に記載されるＳＭＯＩ構造のおける導電材料２０４の存在に起因して、開示のＳＭＯＩ構造は、ある状況において、熱損傷することなく、このような温度に対する曝露に耐えることができない場合がある。従って、上に記載したように、より低い温度が、アクセプターウェーハ１０及びドナーウェーハ２０を結合するために用いられてもよい。
図６は、露出面３０２が平滑化された後のＳＭＯＩ構造３０を図示したものである。ドナーウェーハ２０がアクセプターウェーハ１０に接合され、かつ、露出面３０２が平滑化されると、メモリセル等の半導体装置は、ＳＭＯＩ構造３０の第２の半導体基板２０２’上及び／または内に形成されてもよい。以下に記載するように、ＳＭＯＩ構造３０の導電材料２０４は、例えば、ビット線またはワード線等の相互接続として、ゲートとして、または金属製ストラップとして機能してもよい。
図７〜図１０は、埋め込まれた導電性シリサイド材料４１０を含むＳＭＯＩ構造５０（図１０）の実施形態を形成する方法の部分断面図である。図７は、ＳＭＯＩ構造５０（図１０）を形成するために用いられるアクセプターウェーハ１１を示す。アモルファスシリコン材料２０６がアクセプターウェーハ１０上の絶縁体材料上に形成され得ることを除いて、アクセプターウェーハ１１は、上記アクセプターウェーハ１０と実質的に類似していてもよく、図１に関して上に記載したように形成されてもよい。図７に示すように、アクセプターウェーハ１０は、絶縁体材料１０４上に形成されたアモルファスシリコン材料２０６、及び第１の半導体基板１０２上に形成された絶縁体材料１０４を含んでもよい。
図８は、ＳＭＯＩ構造５０（図１０）を形成するために用いられるドナーウェーハ４０の一実施形態の部分断面図である。ドナーウェーハ４０が導電材料２０４（図２）の代わりに任意の非反応性の導電材料４０２及び反応性の導電材料４０４を含み得ること、また、アモルファスシリコン材料２０６（図２）がドナーウェーハ４０上に形成されないことを除いて、ドナーウェーハ４０は、上記ドナーウェーハ２０と実質的に類似していてもよく、図２に関して上に記載したように形成されてもよい。非反応性の導電材料４０２は、例えば、窒化チタン等の金属窒化物から形成されてもよい。しかしながら、反応性の導電材料４０４と化学的に反応しない任意の導電材料またはその反応生成物が用いられてもよい。非反応性の導電材料４０２の厚さは、反応性の導電材料４０４の厚さに比べて相対的に薄くてもよい。例えば、非反応性の導電材料４０２は、約２０Å〜約２００Åの厚さを有してもよい。反応性の導電材料４０４は、アモルファスシリコン材料２０６と反応することができる金属から形成されてもよく、アモルファスシリコン材料２０６を結晶化させる触媒として作用する。一実施形態において、反応性の導電材料４０４はチタンである。反応性の導電材料４０４は、約２００Å〜約５００Åの厚さを有してもよい。非反応性の導電材料４０２及び反応性の導電材料４０４は、例えば、ＡＬＤ、ＣＶＤまたはＰＶＤ等の当業者に公知の蒸着技術によって形成されてもよい。
図９に示すように、ドナーウェーハ４０は、図３〜図６に関して先に記載したように、アクセプターウェーハ１０上に重ね合わせて結合されてもよく、かつ、劈開部２０８（図８）は除去されてもよい。得られたＳＭＯＩ構造５０は、第１の半導体基板１０２、絶縁体材料１０４、アモルファスシリコン材料２０６、反応性の導電材料４０４、非反応性の導電材料４０２、及び第２の半導体基板２０２’を含んでもよい。
図１０に示すように、ＳＭＯＩ構造５０は、反応性の導電材料４０４がアモルファスシリコン材料２０６と化学的に反応し、非反応性の導電材料４０２下に埋め込まれる導電性シリサイド材料４１０を形成するようにアニールされてもよい。反応性の導電材料４０４は、導電性シリサイド材料４１０としてチタンシリサイドを形成するためにアモルファスシリコン材料２０６と反応するチタンから形成されてもよい。反応性の導電材料４０４及び非反応性の導電材料４０２はまた、チタンを豊富に含む窒化チタン（ＭＭＴｉ）の等の単一材料であってもよい。チタンを豊富に含むチタン窒化物の過剰なチタンは、アモルファスシリコン材料２０６と反応し、導電性シリサイド材料４１０を形成してもよい。導電性シリサイド材料４１０を形成するためのＳＭＯＩ構造５０のアニーリングは、例えば、約６００℃〜約８００℃の温度で生じてもよい。導電性シリサイド材料４１０と絶縁体材料１０４との間の結合の強さは、アモルファスシリコン材料２０６と絶縁体材料１０４との間の結合の強さよりも大きくてもよい。導電性シリサイド材料４１０は、ＳＭＯＩ構造５０に対して反応性の導電材料４０４より低い抵抗を提供することがある。
図１１〜図１４は、ドープされた半導体基板の下に埋め込まれている導電材料を含むＳＭＯＩ構造７０（図１４）の実施形態を形成する方法の部分断面図である。図１１は、図１の実質的な重複であるとともに図１に関して上に記載されたように形成され得るアクセプターウェーハ１０を示す。図１１に示すように、アクセプターウェーハは、第１の半導体基板１０２上に形成された絶縁体材料１０４を含んでもよい。
図１２は、ＳＭＯＩ構造７０（図１４）を形成するために用いられるドナーウェーハ６０の一実施形態の部分断面図である。ドナーウェーハ６０は、上に記載されたドナーウェーハ２０と同様の前駆体半導体基板２０２を含んでもよく、図２に関して上に記載されたように形成されてもよい。前駆体半導体基板２０２は、Ｐ＋ドープ領域６０２、Ｎ−ドープ領域６０４、及びＮ＋ドープ領域６０６を形成するために、当業者に公知のように、ドープされ活性化されてもよい。一実施形態において、前駆体半導体基板が高温処理によって破損する虞があるＭＭＴｉＮ材料６１０（図１３）をまだ含んでいないので、前駆体半導体基板２０２は、高温処理を用いてドープされてもよい。他の実施形態において、ＳＭＯＩ装置７０（図１４）がより優れたドーパントプロファイル制御のための低温処理を用いて形成された後に、Ｐ＋ドープ領域６０２が形成されてもよい。図１２は、Ｐ＋ドープ領域６０２、Ｎ−ドープ領域６０４、そしてＮ＋ドープ領域６０６という特定の順序を伴うものとして図示されているが、当業者は、ＳＭＯＩ構造７０（図１４）の所望の機能を達成するために任意の組み合わせのドープ領域を選択してもよいことが理解される。ドナーウェーハ６０は、所望のドーパントが注入され得る２つの露出面を有するので、ドープ領域６０２、６０４、６０６の深さ及び濃度（すなわち、高濃度ドープまたは低濃度ドープ）は、アクセプターウェーハ１０にドナーウェーハ６０が結合された後にドープ領域が形成される場合よりも、容易にかつ正確に制御されることがある。図１２に示すように、シリサイド材料６０８は、例えばＮ＋ドープ領域６０６上等の前駆体半導体基板２０２上に形成されてもよい。反応性の導電材料がシリサイド材料６０８を形成するために前駆体半導体基板２０２と反応するように、シリサイド材料６０８は、前駆体半導体基板２０２上に反応性の導電材料を形成することによって形成されてもよい。シリサイド材料６０８は、前駆体半導体基板２０２と低いオーミック接触を有する場合がある。金属モード窒化チタン（ＭＭＴｉＮ）材料は、シリサイド材料６０８上に形成されてもよい。ＭＭＴｉＮ材料６１０及びタングステンシリサイド材料６１２は、例えば、ＡＬＤ、ＣＶＤ、またはＰＶＤ等の当業者に公知の蒸着技術によって形成されてもよい。シリサイド材料６０８の厚さは、ＭＭＴｉＮ材料６１０の厚さに比べて相対的に薄くてもよい。例えば、シリサイド材料６０８は、約５０Å〜約５００Åの厚さを有してもよい。ＭＭＴｉＮ材料６１０は、約５００Å〜約１０００Åの厚さを有してもよい。また、図１２に示すように、劈開部２０８は、前駆体半導体基板２０２に原子種を注入することによって形成され、図２に関して先に記載されたように、注入ゾーン２１０を形成してもよい。図１２に示すように、注入ゾーン２１０は、前駆体半導体基板２０２のＰ＋ドープ領域６０２内に形成されてもよい。シリサイド材料６０８及びＭＭＴｉＮ材料６１０は、注入ゾーン２１０を形成するときに、原子種の注入に実質的に最小限の影響を与える場合がある。
図１３に示すように、タングステンシリサイド材料６１２及びアモルファスシリコン材料２０６は、シリサイド材料６０８上に形成されてもよい。タングステンシリサイド材料６１２は、例えば、ＡＬＤ、ＣＶＤ、またはＰＶＤ等の当業者に公知の蒸着技術によって形成されてもよい。タングステンシリサイド材料６１２は、ＭＭＴｉＮ窒化物材料６１０よりも優れた導体であり得る。いくつかの実施形態において、タングステンシリサイド材料６１２は、注入ゾーン２１０が形成された後に、チタンシリサイド材料６１２及びＭＭＴｉＮ材６１０上に形成されてもよい。
図１４に示すように、ドナーウェーハ６０は、図３〜図６に関して先に記載したように、アクセプターウェーハ上に重ね合わせて結合されてもよく、かつ、劈開部２０８（図１３）は除去されてもよい。得られたＳＭＯＩ構造７０は、第１の半導体基板１０２と、絶縁体材料１０４と、アモルファスシリコン材料２０６と、タングステンシリサイド材料６１２と、ＭＭＴｉＮ材料６１０と、シリサイド材料６０８と、Ｎ＋ドープ領域６０６、Ｎドープ領域６０４、及びＰ＋ドープ領域６０を含む第２の半導体基板２０２’とを含んでもよい。いくつかの実施形態において、第２の導電材料（図示せず）は、以下により詳細に記載されるように、半導体装置を形成するために用いられ得る上部電極を形成するために、Ｐ＋ドープ領域６０２上に形成されてもよい。
図１５〜図１８は、ドープ半導体材料を含むＳＭＯＩ構造９０（図１８）の実施形態を形成する他の方法の部分断面図である。図１５は、図１の実質的な重複であり、図１に関して上に記載されたように形成されてもよい。図１５に示すように、アクセプターウェーハ１０は、第１の半導体基板１０２上に形成された絶縁体材料１０４を含む。
図１６は、ＳＭＯＩ構造９０（図１８）を形成するために用いられるドナーウェーハ８０の一実施形態の部分断面図である。ドナーウェーハ８０が、前駆体半導体基板２０２と導電材料２０４との間に配置されたドープ半導体材料８０２を含んでもよいことを除いて、ドナーウェーハ８０は、上の図２に関して記載されたドナーウェーハ２０と実質的に類似していてもよく、図２に関して上に記載したように形成されてもよい。ドープ半導体材料８０２は、例えば、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、及び窒化ガリウム（ＧａＮ）の少なくとも１つから形成されてもよい。前駆体半導体基板２０２は、少なくとも１つのＰ＋またはＮ＋ドープ領域８０４を形成するためにドープされてもよい。ドープ半導体材料８０２はまた、Ｐドープ領域８０６及びＮドープ領域８０８を形成するためにドープされてもよい。一実施例において、Ｐドープ領域８０６は、前駆体半導体基板２０２のＰ＋またはＮ＋ドープ領域８０４に隣接するＰドープシリコンカーバイド材料を含んでもよく、Ｎドープ領域８０８はＰドープ領域８０６に隣接するＮドープシリコンカーバイド材料を含んでもよい。ドープ半導体材料８０２は、従来の蒸着または原位置成長技術を用いて前駆体半導体基板２０２上に形成されてもよく、例えば、低圧ＣＶＤ法またはプラズマＣＶＤ等の化学気相成長法（ＣＶＤ）、原子層堆積（ＡＬＤ）、スピンオン堆積、熱分解、または熱成長を含んでもよい。導電材料２０４及びアモルファスシリコン材料２０６は、ドープ半導体材料８０２上に堆積されてもよく、前駆体半導体基板２０２は、図２に関して上に記載したように、注入ゾーン２１０及び劈開部２０８を形成するために原子種が注入されてもよい。
図１７に示すように、ドナーウェーハ８０は、図３〜図６に関して先に記載したように、アクセプターウェーハ１０に重ね合わせて結合されてもよく、かつ、劈開部２０８は除去されてもよい。得られるＳＭＯＩ構造９０は、第１の半導体基板１０２と、絶縁体材料１０４、アモルファスシリコン材料２０６と、導電材料２０４と、Ｎドープ領域８０８及びＰドープ領域８０６を含むドープ半導体材料８０２と、Ｐ＋またはＮ＋ドープ領域８０４を含む第２の半導体基板２０２’とを含む。図１８に示すように、第２の半導体基板２０２’は、ＣＭＰ等の当業者に公知の技術を用いて研磨されてもよい。
図１９〜図２１は、絶縁体材料１０４及び高誘電率（ｈｉｇｈ−ｋ）誘電材料１１２を含むＳＭＯＩ構造１２０（図２１）の実施形態を形成する他の方法の部分断面図である。図１９は、図１の実質的な重複であり、図１に関して上に記載したように形成されてもよい。図１９に示すように、アクセプターウェーハ１０は、第１の半導体基板１０２上に形成された絶縁体材料１０４を含む。
図２０は、ＳＭＯＩ構造１２０（図２１）を形成するために用いられるドナーウェーハ１１０の一実施形態の部分断面図である。ドナーウェーハ１１０が、前駆体半導体基板２０２と、導電材料２０４との間に配置された高誘電率誘電材料１１２を含むことを除いて、ドナーウェーハ１１０は、上の図２に関して記載したドナーウェーハ２０と実質的に類似していてもよく、図２に関して上に記載したように形成されてもよい。高誘電率誘電材料１１２は、これらに限定されるものではないが、ＴＡ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＬａＳｉＯｘ、ＹＳｉＯｘ、ＳｃＳｉＯｘ、ＣｅＳｉＯｘ、ＨｆＬａＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、及びＬａＡｌＯｘを含む、例えば、二酸化ケイ素、酸化ハフニウム、及び他の酸化物、ケイ酸塩、または、ジルコニウム、アルミニウム、ランタン、ストロンチウム、チタン、または、それらの組み合わせのアルミンから形成されてもよい。加えて、ハフニウム酸窒化物、イリジウム酸窒化物、及び他の高誘電率誘電材料等の多金属酸化物が、単一または複合層のいずれかにおいて用いられてもよい。高誘電率誘電材料１１２は、従来の蒸着または原位置成長技術を用いて前駆体半導体基板２０２上に形成されてもよく、例えば、低圧ＣＶＤ法またはプラズマＣＶＤ法等の化学気相成長法（ＣＶＤ）、原子層堆積（ＡＬＤ）、スピンオン堆積、熱分解、または熱成長を含んでもよい。必要に応じて、ドナーウェーハ１１０はまた、金属１１３及びドープ領域１１５を含んでもよい。金属１１３は、例えば、金属モードチタン（ＭＭＴｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）等の反応性導体を含んでもよい。導電材料２０４及びアモルファスシリコン材料２０６は、高誘電率誘電材料１１２上に堆積させてもよく、前駆体半導体基板２０２は、図２に関して上に記載したように、注入ゾーン２１０及び劈開部２０８を形成するために原子種が注入されてもよい。
図２１に示すように、ドナーウェーハ１１０は、図３〜図６に関して先に記載したように、アクセプターウェーハ１０上に重ね合わせて結合されてもよく、かつ、劈開部２０８（図２０）は除去されてもよい。得られるＳＭＯＩ構造１２０は、基板１０２と、絶縁体材料１０４と、アモルファスシリコン材料２０６と、導電材料２０４と、高誘電率誘電材料１１２と、第２の半導体基板２０２’とを含む。
図２８〜図２２は、パターニングされた導電材料２０４’を含むＳＭＯＩ構造１４０（図２８）の他の実施形態を形成する方法の断面図である。図２２は、図１の実質的な重複であり、図１に関して上に記載したように形成されてもよい。図２２に示すように、アクセプターウェーハ１０は、第１の半導体基板１０２上に形成された絶縁体材料１０４を含む。
図２３は、ＳＭＯＩ構造１４０（図２８）を形成するために使用されるドナーウェーハ１３０の一実施形態の部分断面図である。ドナーウェーハ１３０は、導電材料２０４及びその上に形成されたキャップ材料１３２を有する前駆体半導体基板２０２を含む。キャップ材料１３２は、窒化物材料または酸化物材料等の誘電材料で形成されてもよい。キャップ材料１３２は、これらに限定されるものではないが、ＡＬＤ、ＣＶＤ、またはＰＶＤを含む、当業者に公知の蒸着技術によって形成されてもよい。
図２４に示すように、キャップ材料１３２及び導電材料２０４は、をパターニングされたキャップ材料１３２’及びパターニングされた導電材料２０４'を含む少なくとも１つの構造体１３４を形成するようにパターニングされてもよい。キャップ材料１３２及び導電材料２０４は、フォトレジストマスキング及び異方性エッチング等の当業者に公知の技術を用いてパターニングされてもよい。あるいは、いくつかの実施形態において、パターニングされたキャップ材料１３２’及びパターニングされた導電材料２０４’は、当業者に公知であり、それゆえ、本明細書には詳細に記載しない、ダマシンフロー処理を用いて、少なくとも１つの構造体３４として形成されてもよい。図２５に示すように、層間誘電材料１３６は、パターニングされたキャップ材料１３２及びパターニングされた導電材料２０４’からなる構造体１３４の少なくとも１つの上に堆積されてもよい。層間誘電材料１３６は、少なくとも１つの構造体１３４を隣接する構造体１３４から電気的に分離するために用いられてもよい。図２６に示すように、層間誘電材料１３６は、パターニングされたキャップ材料１３２’の上面を露出するために当業者に公知のＣＭＰ等によって除去されてもよい。パターニングされたキャップ材料１３２’は、ＣＭＰストッパーとして機能してもよい。
図２７に示すように、アモルファスシリコン材料２０６は、層間誘電材料１３６及びパターニングされたキャップ材料１３２’上に形成されてもよい。ドナーウェーハ１３０はまた、図２に関して先に記載したように、原子種を注入され、注入ゾーン２１０及び劈開部２０８を形成してもよい。図２８に示すように、ドナーウェーハ１３０は、図３〜図６に関して先に記載したように、アクセプターウェーハ１０上に重ね合わせて結合されてもよく、かつ、劈開部２０８が削除されてもよい。得られるＳＭＯＩ構造１４０は、第１の半導体基板１０２と、絶縁体材料１０４と、アモルファスシリコン材料２０６と、パターニングされたキャップ材料１３２’及び導電材料２０４’からなる構造体１３４の少なくとも１つと、層間誘電材料１３６によって電気的に絶縁されている構造体１３４の少なくとも１つと、第２の半導体基板２０２’とを含む。導電材料２０４’を含む柱１３４がパターニングされ、かつ、層間誘電材料１３６によって分離されるので、導電材料２０４’は、以下により詳細に記載されるように、更なる処理なくワード線またはビット線等の相互接続として用いてもよい。
更なる実施形態において、導電材料２０４は、ドナーウェーハ上ではなくアクセプターウェーハ上に形成されてもよい。例えば、図２９〜図３１は、導電材料２０４を含むＳＭＯＩ構造１７０（図３１）の実施形態を形成する他の方法の部分断面図を示す。図２９に示すように、アクセプターウェーハ１５０は、第１の半導体基板１０２と、絶縁体材料１０４と、導電材料２０４とを含む。アクセプターウェーハ１５０は、必要に応じて、結合材料１５２を含んでもよい。結合材料１５２（存在する場合）は、先に記載したようなアモルファスシリコン材料であってもよく、二酸化ケイ素等の酸化物材料であってもよい。いくつかの実施形態において、導電材料２０４は、図２２〜図２８に関して上に記載したように、パターニングされるとともに、層間誘電材料（図示せず）を用いて充填されてもよい。
図３０は、ＳＭＯＩ構造１７０（図３１）を形成するために用いられるドナーウェーハ１６０の一実施形態の部分断面図である。ドナーウェーハ１６０は、前駆体半導体基板２０２及びアモルファスシリコン材料２０６を含んでもよい。ドナーウェーハ１６０は、図２に関して先に記載したように、原子種を注入され、注入ゾーン２１０及び劈開部２０８を形成してもよい。
図３１に示すように、ドナーウェーハ１６０は、アクセプターウェーハ１５０上に重ね合わせて結合されてもよく、かつ、図３〜図６に関して先に記載したように、劈開部２０８は除去されてもよい。得られるＳＭＯＩ構造１７０は、第１の半導体基板１０２と、絶縁体材料１０４と、導電材料２０４と、アモルファスシリコン材料２０６に結合された結合材料１５２（存在する場合）と、第２の半導体基板２０２’とを含む。
更なる実施形態において、複数のＳＭＯＩ構造は、ドナーウェーハ上にシリコン材料の複数の層を生成することによって形成されてもよい。例えば、図３２〜図３４は、導電材料２０４を含むＳＭＯＩ構造２００（図３２）の実施形態を形成する他の方法の部分断面図を示す。図３２に示すように、アクセプターウェーハ１８０は、第１半導体基板１０２と、絶縁体材料１０４と、導電材料２０４とを含む。
図３３は、ＳＭＯＩ構造２００（図３４）を形成するために用いられるドナーウェーハ１９０の一実施形態の部分断面図である。ドナーウェーハ１９０は、前駆体半導体基板２０２と、シリコン・ゲルマニウム（ＳｉＧｅ）材料１９２の少なくとも一部と、エピタキシャル（ＥＰＩ）シリコン材料１９４の少なくとも一部とを含んでもよい。ＳｉＧｅ材料１９２及びＥＰＩシリコン材料１９４は、当業者に公知の方法によって、かつ、任意の所望の厚さに形成されてもよい。更に、ＳｉＧｅ材料１９２及びＥＰＩシリコン材料１９４は、ドープまたは非ドープであってもよい。図３３は、ＳｉＧｅ材料１９２の一部分及びＥＰＩシリコン材料１９４の一部分を示すが、ＳｉＧｅ材料１９２とＥＰＩシリコン材料１９４とが交互になった部分を形成することにより、複数の部分が存在してもよい。いくつかの実施形態において、破線で図示されたアモルファスシリコン材料２０６は、ＥＰＩシリコン材料１９４またはＳｉＧｅ材料１９２の最上部の上に必要に応じて形成されてもよい。あるいは、いくつかの実施形態において、アモルファスシリコン材料２０６は省略されてもよく、ＥＰＩシリコン材料１９４またはＳｉＧｅ材料１９２の最上部は、アクセプターウェーハ１８０に結合されてもよい。ドナーウェーハ１９０はまた、原子種を注入され、図２に関して先に記載したように、注入ゾーン２１０及び劈開部２０８を形成してもよい。
図３４に示すように、ドナーウェーハ１９０は、アクセプターウェーハ１８０上に重ね合わせて結合されてもよく、かつ、図３〜図６に関して先に記載したように、劈開部２０８は除去されてもよい。得られるＳＭＯＩ構造２００は、第１の半導体基板１０２と、絶縁体材料１０４と、導電材料２０４と、アモルファスシリコン材料２０６（存在する場合）と、ＥＰＩシリコン材料１９４の少なくとも一部分と、ＳｉＧｅ材料１９２の少なくとも一部分と、第２の半導体基板２０２’とを含む。図２３においては、導電材料２０４にアモルファスシリコン材料２０６を結合させるように図示されているが、ＥＰＩシリコン材料１９４、ＳｉＧｅ材料１９２、またはアモルファスシリコン材料２０６（存在する場合）のいずれかが、アクセプターウェーハ１８０にドナーウェーハ１９０を結合させるために用いられてもよい。ＳＭＯＩ構造２００が形成されると、ＳｉＧｅ材料１９２の部分は、例えば、ウェットアンダーカットエッチングを利用する等によって除去されてもよい。除去されたＳｉＧｅ材料１９２の部分は、その後、酸化物材料等の誘電材料（図示せず）で充填されてもよく、または、除去された部分は充填されないまま、エアギャップ（図示せず）を形成してもよい。基板１０２上に複数のＳＭＯＩ構造を形成するために、ＳｉＧｅ材料１９２の部分を誘電材料またはエアギャップと置換してもよい。更に他の実施形態では、ＳＭＯＩ構造２００は、導電材料２０４無しに形成されてもよく、そのようにして、導電材料２０４無しに基板１０２上に複数のＳＭＯＩ構造を形成することができる。
更なる実施形態において、ＳＭＯＩ構造は、複数部分の埋め込み誘電材料から形成されてもよい。例えば、図３５〜図３８は、複数部分の埋め込み誘電材料２２６を含むＳＭＯＩ構造２５０（図３８）の実施形態を形成する他の方法の部分断面図を示す。図３５に示すように、アクセプターウェーハ２２０は、第１の半導体基板１０２と、絶縁体材料１０４と、酸化物材料２２２の少なくとも一部分と、窒化物材料２２４の少なくとも一部分を含む。いくつかの実施形態において、絶縁体材料１０４は、必要に応じて、省略されてもよい。酸化物材料２２２及び窒化物材料２２４の部分は、交互に形成されてもよい。酸化物材料２２２及び窒化物材料２２４は、当業者に公知の方法によって、かつ、任意の所望の厚さに形成されてもよい。図３５は、窒化物材料２２４の２つの部分と交互に酸化物材料２２２の２つの部分を含むように図示されているが、任意の数の酸化物材料２２２及び窒化物材料２２４の部分が存在し得ることが理解される。
図３６は、ＳＭＯＩ構造２５０（図３８）を形成するために用いられるドナーウェーハ２３０の一実施形態の部分断面図である。ドナーウェーハ２３０は、図２に関して上に記載したドナーウェーハ２０と実質的に類似していてもよく、図２に関して上に記載したように形成されてもよい。図３６に示すように、ドナーウェーハ２３０は、前駆体半導体基板２０２及びアモルファスシリコン材料２０６を含んでもよい。ドナーウェーハ２３０はまた、原子種を注入され、注入ゾーン２１０及び劈開部２０８を形成してもよい。
図３７に示すように、ドナーウェーハ２３０は、アクセプターウェーハ２２０上に重ね合わせて結合されてもよく、かつ、図３〜図６に関して先に記載したように、劈開部２０８は除去されてもよい。得られるＳＭＯＩ構造２４０は、第１の半導体基板１０２と、絶縁体材料１０４と、酸化物材料２２２の少なくとも一部分と、窒化物材料２２４の少なくとも一部分と、アモルファスシリコン材料２０６と、第２の半導体基板２０２’とを含む。図３７は、酸化物材料２２２の少なくとも一部にアモルファスシリコン材料２０６を結合するように図示されているが、窒化物材料２２４の少なくとも一部分、酸化物材料２２２の少なくとも一部分、または更なるアモルファスシリコン材料（図示せず）のいずれかが、アクセプターウェーハ２２０にドナーウェーハ２３０を結合させるために用いられてもよい。ＳＭＯＩ構造２４０が形成されると、窒化物材料２２４の部分が、例えば、ウェットエッチングを利用する選択的アンダーカット等によって、選択的に除去されてもよい。除去された窒化物材料２２４の部分には、その後、導電材料２２６が充填され、図３８に図示したＳＭＯＩ構造２５０を形成してもよい。窒化物材料２２４を導電材料２２６と交換することは、埋め込まれた導電材料２２６の複数の層を有するＳＭＯＩ構造２５０を形成するために用いられてもよい。導電材料２２６の層は、等しい厚さを有するように図示されているが、導電材料２２６の異なる層は、ＳＭＯＩ構造２５０の所望の用途に応じて厚さが変化してもよいことが理解される。導電材料２２６の複数の層は、ワード線及びビット線等の複数の内部接続を形成するために用いられてもよい。更なる実施形態において、第２の半導体基板２０２’上または第２の半導体基板２０２’内に半導体素子を形成するとき、導電材料２２６の最上部だけが、以下でより詳細に記載されるように、半導体装置を形成するために利用されてもよく、導電材料２２６の下部はそのまま残されてもよい。そのまま残された導電材料２２６の下部は、ＳＭＯＩ構造２５０の結合強度及び安定性を向上させることがある。
本明細書に記載されるＳＭＯＩ構造３０、５０、７０、９０、１２０、１４０、１７０、２００、２５０は、「バイアスゲートを備えた単一トランジスタメモリセル（Ｏｎｅ−ｔｒａｎｓｉｓｔｏｒＭｅｍｏｒｙ Ｃｅｌｌ ｗｉｔｈＢｉａｓ Ｇａｔｅ）」と題したＴａｎｇ他の米国特許第７５８９９９５号明細書、「デュアルワーク機能を備えた埋込型アクセスデバイス及び形成方法（ＤｕａｌＷｏｒｋ Ｆｕｎｃｔｉｏｎ ＲｅｃｅｓｓｅｄＡｃｃｅｓｓ Ｄｅｖｉｃｅ ａｎｄＭｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ）」と題したＡｎａｎｔｈａｎ他の米国特許出願公開第２００７／０２６４７７１号明細書、「フローティングボディを有するメモリセルに関する方法、装置、及びシステム（Ｍｅｔｈｏｄｓ, Ｄｅｖｉｃｅｓ, ａｎｄ Ｓｙｓｔｅｍｓ Ｒｅｌａｔｉｎｇｔｏ Ｍｅｍｏｒｙ ＣｅｌｌｓＨａｖｉｎｇ ａ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）」と題したＴａｎｇ他の米国特許出願第１２／４１０，２０７号明細書、「フローティングボディを有するメモリセルに関する方法、装置、及びシステム（Ｍｅｔｈｏｄｓ, Ｄｅｖｉｃｅｓ, ａｎｄ Ｓｙｓｔｅｍｓ Ｒｅｌａｔｉｎｇｔｏ Ｍｅｍｏｒｙ ＣｅｌｌｓＨａｖｉｎｇ ａ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）」と題したＴａｎｇの米国特許出願第１２／４１９，６５８号明細書に記載されているものを含む、当業者に公知の多数の半導体素子を形成するために用いられてもうよい。上記文書のそれぞれの開示は、この参照によりその全体が本明細書に組み込まれる。ＳＭＯＩ構造３０、５０、７０、９０、１２０、１４０、１７０、２００、２５０は、２つ以上の端子を備える任意の半導体素子を形成するために用いられてもよい。例えば、ＳＭＯＩ構造３０、５０、７０、９０、１２０、１４０、１７０、２００、２５０は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、抵抗性の不揮発性ＲＡＭ（ＲｅＲＡＭ，抵抗変化型不揮発性メモリ）、相変化ＲＡＭ（ＰＣＲＡＭ）、ワンタイム・プログラマブル・リード・オンリ・メモリ（ＯＴＰ・ＲＯＭ）、またはキャッシュメモリ装置を形成するために用いられてもよい。
図３９は、第２の半導体基板３１２の下に埋め込まれた導電材料３０４を有するＳＭＯＩ構造３０１を含む半導体装置３００の実施形態の一実施例を示す。ＳＭＯＩ構造３０１は、例えば、第１の半導体基板３０６、絶縁体材料３０８、アモルファスシリコン材料３１０、導電材料３０４、及び第２の半導体基板３１２を含むことができる。ＳＭＯＩ構造３０１は、図１〜図３、図１〜図６、図７〜図１０、図１１〜図１４、図１５〜図１８、図１９〜図２１、図２２〜図２８、図３２〜図３４、または図３５〜図３８に関して上に記載したものと類似の方法で形成されてもよい。
アモルファスシリコン材料３１０、導電材料３０４、及び第２の半導体基板３１２は、ビット線３１４を形成するために、従来の技術によって第１の方向にパターニングされてもよい。あるいは、ＳＭＯＩ構造３０１が、図２２〜２８に関して上に記載したものと類似の方法で形成される場合、導電材料３０４は、既に第１の方向にパターニングされていてもよい。第２の半導体基板３１２は、ビット線３１４上に柱３１６を形成するために、従来の技術によって第１の方向と直交する第２方向にパターニングされてもよい。柱３１６は、ドレイン領域３１８、ソース領域３２０、及びチャネル領域３２２を形成するために、当業者に公知のようにドープされてもよい。あるいは、第２の半導体基板３１２は、図１１〜図１４及び図１５〜図１８に関して先に記載したように、既にドープされていてもよい。ドレイン領域３１８、ソース領域３２０、及びチャネル領域３２２は、柱３１６の本体から垂直に形成され、柱３１６は、ビット線３１４の上部に直接あるので、従来の平面配置よりも高いデバイス密度が達成され得る。ゲート誘電体３２４は、チャネル領域３２２に隣接する柱３１６の側壁に形成されてもよい。ゲート３２６もまた、ゲート誘電体３２４に隣接する柱３１６の側壁に形成されてもよい。ゲート誘電体３２４及びゲート３２６は、本明細書において詳細には記載されていない従来のスペーサエッチング技術を含む従来の技術を用いて形成されてもよい。
半導体装置３００を形成するためにＳＭＯＩ構造３０１を利用することによって、半導体装置３００は、わずか３程度のパターニング工程で形成されてもよい。先に記載したように、第２の半導体基板３１２は、ビット線３１４を形成するために、第１の方向にパターニングされてもよく、第２の半導体基板３１２は、ビット線上に支柱３１６を形成するために、第２の方向にパターニングされてもよく、ゲート３２６及びゲート誘電体３２４は、柱３１６の側壁にゲート３２６及びゲート誘電体３２４を形成するためにパターニングされてもよい。更に、ドレイン領域３１８、ソース領域３２０、及びチャネル領域３２２は、ビット線３１４上の柱３１６から形成されているため、ビット線３１４及びドレイン領域３１８を電気的に結合するために別個の接点は必要ない。その上、論理装置（図示せず）及びバックエンドプロセス（配線形成工程、ＢＥＯＬ）素子（図示せず）は、半導体装置３００の形成に先立って第１の半導体基板３０６上に形成されてもよいので、半導体装置３００は、論理装置及びＢＥＯＬ要素を形成するための処理条件に曝されることはない。このような処理条件への曝露を避けることは、半導体装置３００の信頼性を向上させることがある。
図４０は、第２の半導体基板４１２の下に埋め込まれた導電材料４０３を有するＳＭＯＩ構造４０１を含む半導体装置４００の他の実施形態を示す。半導体装置４００は、ダイオード４２２等のアクセスデバイスに結合されたメモリセルを含んでもよい。ＳＭＯＩ構造４０１は、例えば、第１の半導体基板４０６、誘電材料４０８、アモルファスシリコン材料４０９、導電材料４０３、及び第２の半導体基板４１２を含んでもよい。ＳＭＯＩ構造４０１は、図１〜図６、図７〜図１０、図１１〜図１４、図１５〜図１８、図１９〜図２１、図２２〜図２８、図３２〜図３４、または図３５〜図３８に関して上に記載したものと類似の方法で形成されてもよい。
アモルファスシリコン材料４０９、導電材料４０３、及び第２の半導体基板４１２は、ワード線４１５を形成するために、従来の技術によって第１の方向にパターニングされてもよい。あるいは、ＳＭＯＩ構造４０１が、図２２〜図２８に関して上に記載したものと類似の方法で形成されている場合、導電材料４０３は、第１の方向に既にパターニングされてもよい。第２の半導体基板４１２の一部分は、柱４２３を形成するために、従来の技術によって第２の方向にパターニングされてもよい。第２の半導体基板４１２は、ワード線４１５上にダイオード４２２を形成するために、従来の技術によってドープされてもよい。例えば、第２の半導体基板４１２は、単結晶シリコン材料から形成されてもよく、Ｎドープシリコン材料４１４及びＰドープシリコン材料４１６を形成するためにドープされてもよい。Ｎドープシリコン材料４１４は、第２の方向にエッチングされていないワード線４１５の上方に延びる第２の半導体基板４１２の一部分を含んでもよい。Ｐドープシリコン材料４１６は、柱４２３を形成するために、第２の方向にエッチングされた第２の半導体基板４１２の一部分を含んでもよい。あるいは、第２の半導体基板は、図１１〜図１４及び図１５〜図１８に関して先に記載したようにドープされてもよい。記憶装置４００の下部電極４１８は、従来技術を用いてダイオード４１２の上方に形成されてもよい。例えば、一実施形態において、下部電極４１８の材料は、第２の半導体基板４１２のパターニングに先立って、第２の半導体基板４１２上に堆積させてもよい。下部電極４１８の材料は、その後、従来の技術を用いて、第２の半導体基板４１２のパターニング及びエッチングと同時にパターニング及びエッチングされてもよい。記憶媒体４２０及び端子電極またはビット線４２４は、本明細書において詳細には記載されていない従来技術を用いて、ダイオード４２２上に電気的に通信して形成されてもよい。
半導体装置４００を形成するためにＳＭＯＩ構造４０１を利用することによって、半導体装置４００は、わずか３つのパターン形成工程に形成されてもよい。先に記載したように、アモルファスシリコン材料４０９、導電材料４０３、及び第２の半導体基板４１２は、ワード線４１５を形成するために第１の方向にパターニングされてもよく；第２の半導体基板４１２及び下部電極４１８は、ダイオード４２２及び下部電極４１８を形成するために第２の方向にパターニングされてもよく；かつ、記憶媒体４２０及びビット線４２４は、記憶媒体４２０及びビット線４２４をダイオード４２２の上方に形成するようにパターニングされてもよい。記憶媒体４２０は、最後に堆積される材料の１つであるため、記憶媒体４２０が高い処理温度に曝されず、また、変更されなくてもよいので、相変化または抵抗性変化材料が記憶媒体４２０として用いられてもよい。
図４１は、第２の半導体基板５１４の下に埋め込まれた導電材料５０４を有するＳＭＯＩ構造５０２を含む半導体装置５００の他の実施形態を示す。半導体装置５００は、ＳＭＯＩ構造５０２の上及び／またはＳＭＯＩ構造５０２の内に形成されたフローティングボディメモリセル５０１を含むことができる。ＳＭＯＩ構造５０２は、例えば、第１の半導体基板５０６、絶縁体材料５０８、アモルファスシリコン材料５１０、導電材料５０４、高誘電率ゲート誘電材料５１２、及び第２の半導体基板５１４を含んでもよい。ＳＭＯＩ構造５０２は、図２９〜図３１に関して上に記載したものと類似の方法で形成されてもよい。
フローティングボディメモリセル５０１は、更なる絶縁体材料５１８によって両側を囲まれた活性領域５１６を含む。活性領域５１６は、第２のシリコン基板５１４の単結晶シリコンから形成されてもよい。第２のシリコン基板５１４の全体の厚さは、図３３に示すようなフローティングボディメモリセル５０１を形成するために用いられ、第２のシリコン基板５１４の下にある高誘電率ゲート誘電材料５１２がバックゲート誘電体を形成し、導電材料５０４が金属バックゲートを形成してもよい。ソース領域及びドレイン領域５２６は、活性領域５１６の一部をドーピングすることによって形成されてもよい。ソース領域及びドレイン領域５２６は、活性領域５１６とは異なるようにドープされる。例えば、活性領域５１６は、Ｐドープシリコンを含んでもよく、一方で、ソース領域及びドレイン領域５２６は、Ｎドープシリコンを含んでもよい。
図４１に示すように、ゲート誘電体５２０の第２の高誘電率材料は、活性領域５１６上に形成されている。高誘電率ゲート誘電体５２０の材料は、二酸化ケイ素のそれよりも大きい誘電率を有する。高誘電率ゲート誘電体５２０に好適な材料は、例として、ハフニウムシリケート、ケイ酸ジルコニウム、二酸化ハフニウム、または二酸化ジルコニウムを含む。電界効果トランジスタ（ＦＥＴ）ゲート５２２は、高誘電率ゲート誘電体５２０上に形成される。ＦＥＴゲート５２２及びその下にある高誘電率ゲート誘電体５２０は、その後、当業者に公知の好適なエッチングプロセスと組み合わせて、従来のフォトリソグラフィー技術を用いて画定されてもよい。スペーサ５２４は、本明細書において詳細には記載されていない従来技術を用いてＦＥＴゲート５２２の両側に隣接して形成されてもよい。
半導体装置５００を形成するためにＳＭＯＩ構造５０２を利用することによって、フローティングボディメモリセル５０１は、導電材料５０４と電気的に通信して形成されてもよく、このようにして、フローティングボディメモリセル５０１と導電材料５０４との間に更なる電気的接触の必要性を排除することができる。更に、論理装置（図示せず）及びバックエンドプロセス（ＢＥＯＬ）素子（図示せず）は、フローティングボディメモリセル５０１を形成することに先立って、第１の半導体基板５０６上に形成されてもよいので、フローティングボディメモリセル５０１は、論理装置及びＢＥＯＬ素子を形成するために用いられる処理条件に曝されない。このような処理条件に対する曝露を避けることによって、半導体装置５００が信頼性を向上することがある。
図４２は、第２の半導体基板６１４の下に埋め込まれた導電材料６０３を有するＳＭＯＩ構造６０１を含む半導体装置６００の他の実施形態を示す。ＳＭＯＩ構造６０１は、例えば、第１の半導体基板６０５、絶縁体材料６０７、アモルファスシリコン材料６０９、導電材料６０３、誘電材料６１１、及び第２の半導体基板６１４を含んでもよい。ＳＭＯＩ構造６０１は、図２９〜図３１に関して上に記載したものと類似の方法で形成されてもよい。
第２の半導体基板６１４は、フローティングボディ領域６１６、ドレイン領域６１８、及びソース領域６１９を形成するために、当業者に公知のように、パターン化され、ドープされてもよい。第２の半導体基板６１４は、更に、ドレイン領域６１８とソース領域６１９との間のフローティングボディ領域６１６に凹部を形成するようにパターニングされてもよい。ワード線６２０は、凹部に形成されてもよい。誘電材料６２２は、ワード線６２０とフローティングボディ領域６１６との間に形成されてもよい。埋め込み導電材料６０３は、メモリセル用埋め込みゲートとして作用する。コンタクト６２４は、ビット線６２６につながるドレイン領域６１８上に形成されてもよい。コンタクト６２４は、例えば、Ｎ＋ドープポリシリコンプラグまたは金属プラグを含んでもよい。共通のソース６２８は、ソース領域６１９上に形成されてもよい。
図４３は、複数の半導体装置６００（図４２）を含む半導体装置７００を示す。図４３に示すように、アモルファスシリコン材料６０９、導電材料６０３、及び誘電材料６１１はまた、ビット線６２６に平行であるロウを形成するようにエッチングされてもよい。同様に、更なる実施形態において、アモルファスシリコン材料６０９、導電材料６０３、及び誘電材料６１１は、ビット線６２６と平行であるロウ（図示せず）を形成するためにエッチングされてもよい。
半導体装置７００を形成するためにＳＭＯＩ構造６０１を利用することによって、フローティングボディ領域６１６は、導電材料６０３上に形成されてもよく、このようにして、フローティングボディ領域６１６と導電材料６０３との間に更なる電気的接触の必要性を排除。更に、論理装置（図示せず）及びバックエンドプロセス（ＢＥＯＬ）素子（図示せず）は、フローティングボディ領域６１６の形成に先立って、第１の半導体基板６０５上に形成されてもよいので、フローティングボディ領域６１６は、論理装置及びＢＥＯＬ素子を形成するために用いられる処理条件に曝されない。このような処理条件に対するフローティングボディ領域６１６の曝露を回避することによって、半導体装置６００の信頼性が向上することがある。
先に本明細書に記載されたもの等の半導体装置は、本発明の電子システムの実施形態において用いられてもよい。例えば、図４４は、本発明に係る例示的な電子システム８００の概略的なブロック図である。電子システム８００は、例えば、コンピュータまたはコンピュータのハードウェアコンポーネント、サーバまたは他のネットワークハードウェアコンポーネント、携帯電話機、デジタルカメラ、携帯情報端末（ＰＤＡ）、携帯型メディア（例えば、音楽）プレーヤー等を含んでもよい。電子システム８００は、少なくとも１つの記憶装置８０１を含む。電子システム８００は更に、少なくとも一つの電子信号処理装置８０２（「マイクロプロセッサ」と呼ばれることも多い）を含んでもよい。少なくとも１つの電子信号処理装置８０２及び少なくとも１つの記憶装置の８０１は、例えば、上に記載した半導体装置３００、４００、５００、６００、７００の実施形態を含んでもよい。換言すると、少なくとも１つの電子信号処理装置８０２及び少なくとも１つのメモリ装置８０１は、図３９〜図４３に図示した半導体装置３００、４００、５００、６００、７００に関して先に記載したように、埋め込まれた導電材料を有するＳＭＯＩ構造を含む半導体装置の一実施形態を含んでもよい。電子システム８００は更に、例えば、マウスまたは他のポインティング装置、キーボード、タッチパッド、ボタン、またはコントロールパネル等のユーザが電子システム８００に情報を入力する１つ以上の入力装置８０４を含んでもよい。電子システム８００は更に、例えば、モニター、ディスプレイ、プリンタ、オーディオ出力ジャック、スピーカー等のユーザに情報（例えば、視覚出力または音声出力）を出力する１つ以上の出力装置８０６を含んでもよい。いくつかの実施形態において、入力装置８０４及び出力装置８０６は、電子システム８００に情報を入力するためと、ユーザに視覚情報を出力するための両方に用いることができる単一のタッチスクリーン装置を含んでもよい。１つ以上の入力装置８０４及び出力装置８０６は、記憶装置８０１及び電子信号処理装置８０２の少なくとも１つと電気的に通信してもよい。
（結論）
いくつかの実施形態において、本発明は、セミコンダクタ・メタル・オン・インシュレータ（ＳＭＯＩ）構造、このような構造を含む装置、及びこのような構造を形成する方法を含む。ＳＭＯＩ構造は、第１の半導体基板上に絶縁体材料と、その絶縁体材料に結合したアモルファスシリコン材料と、そのアモルファスシリコン材料上に導電材料と、その導電材料上に第２の半導体基板とを含んでもよい。誘電材料はまた、導電材料と第２の半導体基板との間に配置されてもよい。他の実施形態において、導電材料はパターニングされてもよく、パターニングされた導電材料の隣接部分は誘電材料によって互いに分離されてもよい。
更なる実施形態において、本発明は、第１の半導体基板上に絶縁体材料と、その絶縁体材料に結合したアモルファスゲルマニウム材料と、そのアモルファスゲルマニウム材料上の導電材料と、その導電材料上の第２の半導体基板とを含むＳＭＯＩを含む。
更なる実施形態において、本発明は、第１の半導体基板上に絶縁体材料と、その絶縁体材料上に導電材料と、その絶縁体材料に結合したエピタキシャルシリコン材料の少なくとも一部分またはシリコン・ゲルマニウム材料の少なくとも一部分と、導電材料上の第２の半導体基板とを含むＳＭＯＩ構造を含む。絶縁体材料は、酸化物材料とその上に形成されたアモルファスシリコン材料から形成されてもよい。
更なる実施形態において、本発明は、第１の半導体基板と、第１の半導体基板上に形成された酸化物材料の少なくとも一部分及び導電材料の少なくとも一部分と、導電材料上に形成された第２の半導体基板とを含むＳＭＯＩ構造を含む。
更なる実施形態において、本発明は、第１の半導体基板上に絶縁体材料と、絶縁体材料に結合したアモルファスシリコン材料と、アモルファスシリコン材料上に導電材料と、導電材料上に第２の半導体基板と、第２のシリコン基板上にメモリセルとを含む半導体装置を含む。導電材料は、相互接続を形成してもよい。論理装置はまた、第１の半導体基板上に形成されてもよい。いくつかの実施形態において、誘電材料は、導電材料と第２の半導体基板の間に配置されてもよい。半導体装置のメモリセルは、絶縁体材料によって実質的に物理的に分離された活性領域と、活性領域内に形成されたドレイン領域及びソース領域と、ドレイン領域とソース領域との間の活性領域上に形成された高誘電率誘電材料と、高誘電率誘電材料上に形成された金属ゲートとを含むフローティングボディメモリセルを含んでもよい。
更なる実施形態において、本発明は、第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、導電材料上にアモルファスシリコン材料、及び前駆体半導体内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることと、前駆体半導体基板内の注入ゾーンに近接した前駆体半導体基板の一部分を除去することとを含む、ＳＭＯＩ構造を形成する方法を含む。いくつかの実施形態において、アモルファスシリコン材料の表面及び絶縁体材料の表面の少なくとも一方は、絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させる前に、化学活性化、プラズマ活性化、または注入活性化により処理されてもよい。
更なる実施形態において、本発明は、第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、導電材料上にアモルファスシリコン材料、及び前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることと、第２の半導体を形成する注入ゾーンに近接した前駆体半導体基板の一部分を除去することと、第２の半導体基板上に少なくとも１つのメモリセルを製造することとを含む、半導体装置の製造方法を含む。
更に他の実施形態において、本発明は、第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、前駆体半導体基板上に導電材料、導電材料上にアモルファスゲルマニウム材料、及び前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスゲルマニウム材料を結合させることと、前駆体半導体内の注入ゾーンに近接した前駆体半導体基板の一部分を除去することとを含む、ＳＭＯＩ構造を形成する方法を含む。
本発明は、様々な修正及び代替形態が可能であるが、具体的な実施形態が図面に実施例として図示されており、本明細書に詳細に記載されている。しかしながら、本発明は、開示された特定の形態に限定されるものではない。むしろ、本発明は、以下の添付の特許請求の範囲及びその法的均等物によって定義される本発明の範囲内にある、全ての変更、均等物、及び代替物を包含するものである。
（関連出願の相互参照）
本出願は、２０１０年３月２日付で出願され「フローティングボディセル構造、それを含む装置、及びそれらを形成する方法（ＦＬＯＡＴＩＮＧＢＯＤＹ ＣＥＬＬ ＳＴＲＵＣＴＵＲＥＳ，ＤＥＶＩＣＥＳＩＮＣＬＵＤＩＮＧ ＳＡＭＥ，ＡＮＤ ＭＥＴＨＯＤＳＦＯＲ ＦＯＲＭＩＮＧ ＳＡＭＥ）」と題する同時係属中の米国特許出願第１２／７１５，８４３号；２０１０年３月２日付で提出され「導電ストラップ上にダイオード構造を含む半導体装置、及び斯かる半導体装置を形成する方法（ＳＥＭＩＣＯＮＤＵＣＴＯＲＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＡＤＩＯＤＥ ＳＴＲＵＣＴＵＲＥ ＯＶＥＲＡ ＣＯＮＤＵＣＴＩＶＥ ＳＴＲＡＰ ＡＮＤ ＭＥＴＨＯＤＳＯＦ ＦＯＲＭＩＮＧ ＳＵＣＨＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ）」と題する同時係属中の米国特許出願第１２／７１５，７４３号；２０１０年３月２日付で出願され「サイリスタベースのメモリセル、それを含む装置及びシステム、及びそれらを形成する方法（ＴＨＹＲＩＳＴＯＲＢＡＳＥＤ ＭＥＭＯＲＹ ＣＥＬＬＳ，ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳＩＮＣＬＵＤＩＮＧ ＴＨＥ ＳＡＭＥＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ）」と題する同時係属中の米国特許出願第１２／７１５，８８９号；及び、２０１０年３月２日付で提出され「埋め込み導電線を有する半導体セル、アレイ、装置、及びシステム、及びそれらを形成する方法（ＳＥＭＩＣＯＮＤＵＣＴＯＲＣＥＬＬＳ，ＡＲＲＡＹＳ，ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＨＡＶＩＮＧ ＡＢＵＲＩＥＤ ＣＯＮＤＵＣＴＩＶＥ ＬＩＮＥ ＡＮＤ ＭＥＴＨＯＤＳＦＯＲ ＦＯＲＭＩＮＧ ＴＨＥＳＡＭＥ）」と題する同時係属中の米国特許出願第１２／７１５，９９２号に関連し、これらの開示は、参照により本明細書に組み込まれる。

Claims (31)

  1. 第１の半導体基板上に絶縁体材料と、
    前記絶縁体材料に結合したアモルファスシリコン材料と、
    前記アモルファスシリコン材料上に導電材料と、
    前記導電材料上に第２の半導体基板と
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造。
  2. 前記導電材料と前記第２の半導体基板との間に配置された誘電材料を更に含む、請求項１に記載のセミコンダクタ・メタル・オン・インシュレータ構造。
  3. 前記導電材料はパターニングされ、前記パターニングされた導電材料の隣接部分が前記誘電材料によって互いに分離されている、請求項１に記載のセミコンダクタ・メタル・オン・インシュレータ構造。
  4. 前記導電材料は、導電性シリサイド材料を含む、請求項１に記載のセミコンダクタ・メタル・オン・インシュレータ構造。
  5. 第１の半導体基板上に絶縁体材料と、
    前記絶縁体材料に結合したアモルファスゲルマニウム材料と、
    前記アモルファスゲルマニウム材料上に導電材料と、
    前記導電材料上に第２の半導体基板と
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造。
  6. 第１の半導体基板上に絶縁体材料と、
    前記絶縁体材料上に導電材料と、
    前記導電材料上にアモルファスシリコン材料と、
    前記導電材料上に第２の半導体基板と
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造。
  7. 前記導電材料と前記アモルファスシリコン材料との間に配置された結合材料を更に含む、請求項６に記載のセミコンダクタ・メタル・オン・インシュレータ構造。
  8. 前記結合材料は、更なるアモルファスシリコン材料及び酸化物材料の少なくとも１つを含む、請求項７に記載のセミコンダクタ・メタル・オン・インシュレータ構造。
  9. 第１の半導体基板上に絶縁体材料と、
    前記絶縁体材料上に導電材料と、
    一方が前記絶縁体材料に結合したエピタキシャルシリコン材料の少なくとも一部分及びシリコン・ゲルマニウム材料の少なくとも一部分と、
    前記導電材料上に第２の半導体基板と
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造。
  10. 前記絶縁体材料は、酸化物材料とその上に形成されたアモルファスシリコン材料を含む、請求項９に記載のセミコンダクタ・メタル・オン・インシュレータ構造。
  11. 第１の半導体基板と、
    前記第１の半導体基板上に形成された、酸化物材料の少なくとも一部分及び導電材料の少なくとも一部分と、
    前記導電材料上に形成された第２の半導体基板と
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造。
  12. 第１の半導体基板上に絶縁体材料と、
    前記絶縁体材料に結合したアモルファスシリコン材料と、
    前記アモルファスシリコン材料上に導電材料と、
    前記導電材料上に第２の半導体基板と、
    前記第２の半導体基板上にメモリセルと
    を含む、半導体装置。
  13. 前記導電材料は、相互接続を形成する、請求項１２に記載の半導体装置。
  14. 前記第１の半導体基板上に形成された論理装置を更に含む、請求項１２に記載の半導体装置。
  15. 前記導電材料と前記第２の半導体基板との間に配置された誘電材料を含む、請求項１２に記載の半導体装置。
  16. 前記メモリセルは、
    絶縁性材料によって実質的に物理的に単離された活性領域と、
    前記活性領域内に形成されたドレイン領域及びソース領域と、
    前記ドレイン領域と前記ソース領域との間の前記活性領域上に形成された高誘電率誘電材料と、
    前記高誘電率誘電材料上に形成された金属ゲートと、
    を含むフローティングボディメモリセルを含む、請求項１５に記載の半導体装置。
  17. 第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、
    前駆体半導体基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、
    アクセプターウェーハの絶縁体材料にドナーウェーハのアモルファスシリコン材料を結合させることと、
    前記前駆体半導体基板内の注入ゾーンに近接した前駆体半導体基板の一部分を除去することと
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造を製造する方法。
  18. 更に、前記アクセプターウェーハの前記絶縁体材料に前記ドナーウェーハの前記アモルファスシリコン材料を結合させる前に、前記アモルファスシリコン材料の表面及び前記絶縁体材料の表面の少なくとも一方を、化学、プラズマ、または注入活性化によって処理することを更に含む、請求項１７に記載の方法。
  19. 第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することは、結晶シリコンを含む第１の半導体基板上に酸化物材料を形成することを含む、請求項１７に記載の方法。
  20. 前駆体半導体基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することは、
    結晶シリコン基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記結晶シリコン基板内に水素注入ゾーンを形成することを含む、請求項１７に記載の方法。
  21. ドナーウェーハを形成することは、前記導電材料と前記前駆体半導体基板との間に誘電材料を形成することを更に含む、請求項１７に記載の方法。
  22. 前駆体半導体基板上に導電材料を含むドナーウェーハを形成することは、前記前駆体半導体基板上に非反応性導電材料、及び前記前記非反応性導電材料上に反応性導電材料を形成することと、導電性シリサイド材料を形成するために前記反応性導電材料を前記ドナーウェーハの前記アモルファスシリコン材料と反応させることを含むことと
    を含む、請求項１７に記載の方法。
  23. 前記前駆体半導体基板上に前記導電材料を形成することは、
    前記前駆体半導体基板上に前記導電材料を堆積させることと、
    前記導電材料上にキャップ材料を形成することと、
    前記キャップ材料及び前記導電材料をパターニングすることと、
    前記パターニングされたキャップ材料の隣接する部分と前記パターニングされた導電材料との間に誘電材料を形成することと
    を含む、請求項１７に記載の方法。
  24. 前記ドナーウェーハを形成することは、前記導電材料と前記アモルファスシリコン材料との間に、エピタキシャルシリコン材料の少なくとも一部分及びシリコン・ゲルマニウム材料の少なくとも一部分を形成することを更に含む、請求項１７に記載の方法。
  25. 前記ドナーウェーハを形成することは、前記導電材料と前記アモルファスシリコン材料との間に、酸化物材料の少なくとも一部分及び窒化物材料の少なくとも一部分を形成することを更に含む、請求項１７に記載の方法。
  26. 第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、
    前駆体半導体基板上に導電材料、前記導電材料上にアモルファスシリコン材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、
    前記アクセプターウェーハの絶縁体材料に前記ドナーウェーハのアモルファスシリコン材料を結合させることと、
    第２の半導体基板を形成するために、前記注入ゾーンに近接した前記前駆体半導体基板の一部分を除去することと、
    前記第２の半導体基板上に少なくとも１つのメモリセルを製造することと
    を含む、半導体装置の製造方法。
  27. 埋め込みワード線及び埋め込みビット線のうちの少なくとも一方を形成するために、前記導電材料をパターニングすることを更に含む、請求項２６に記載の方法。
  28. 前記第２の半導体基板上に少なくとも１つのメモリセルを製造することは、
    更なる絶縁体材料によって側面及び底部から実質的に囲まれた活性領域を、第２の半導体基板の一部分から形成することと、
    前記活性領域上に高誘電率ゲート誘電体及び金属ゲートを形成することと、
    前記活性領域にソース領域及びドレイン領域を形成することと
    を含む、請求項２６に記載の方法。
  29. 前記第２の半導体基板上に少なくとも１つのメモリセルを製造することは、
    少なくとも１つの柱を形成するために前記第２の半導体基板をエッチングすることと、
    前記少なくとも１つの柱に、ソース領域、活性領域、及びドレイン領域を形成することと、
    前記活性領域上にゲート誘電体及びゲートを形成することと
    を含む、請求項２６に記載の方法。
  30. 前記第２の半導体基板上に少なくとも１つのメモリセルを製造することは、
    前記第２の半導体基板にダイオードを形成することと、
    前記ダイオード上に、下部電極、記憶媒体、及び上部電極を形成することと
    を含む、請求項２６に記載の方法。
  31. 第１の半導体基板上に形成された絶縁体材料を含むアクセプターウェーハを形成することと、
    前駆体半導体基板上に導電材料、前記導電材料上にアモルファスゲルマニウム材料、及び前記前駆体半導体基板内に注入ゾーンを含むドナーウェーハを形成することと、
    前記アクセプターウェーハの絶縁体材料に前記ドナーウェーハのアモルファスゲルマニウム材料を結合させることと、
    前記前駆体半導体基板内の注入ゾーンに近接した前記前駆体半導体基板の一部分を除去することと
    を含む、セミコンダクタ・メタル・オン・インシュレータ構造を製造する方法。
JP2012556081A 2010-03-02 2011-02-10 セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 Active JP5671070B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/715,704 US9608119B2 (en) 2010-03-02 2010-03-02 Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US12/715,704 2010-03-02
PCT/US2011/024354 WO2011109146A2 (en) 2010-03-02 2011-02-10 Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures

Publications (2)

Publication Number Publication Date
JP2013521648A true JP2013521648A (ja) 2013-06-10
JP5671070B2 JP5671070B2 (ja) 2015-02-18

Family

ID=44530576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012556081A Active JP5671070B2 (ja) 2010-03-02 2011-02-10 セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置

Country Status (8)

Country Link
US (2) US9608119B2 (ja)
EP (1) EP2543069A4 (ja)
JP (1) JP5671070B2 (ja)
KR (1) KR101430855B1 (ja)
CN (1) CN102782850B (ja)
SG (2) SG183452A1 (ja)
TW (1) TWI466256B (ja)
WO (1) WO2011109146A2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
KR101670451B1 (ko) * 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
KR20130113032A (ko) * 2012-04-05 2013-10-15 에스케이하이닉스 주식회사 반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지
US9709740B2 (en) 2012-06-04 2017-07-18 Micron Technology, Inc. Method and structure providing optical isolation of a waveguide on a silicon-on-insulator substrate
SG11201407282XA (en) * 2012-07-31 2015-01-29 Univ Nanyang Tech Semiconductor device and method for forming the same
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US20150171321A1 (en) * 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
EP3155656A4 (en) * 2014-06-13 2018-02-14 Intel Corporation Surface encapsulation for wafer bonding
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
US10566187B2 (en) * 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US10644187B2 (en) 2015-07-24 2020-05-05 Artilux, Inc. Multi-wafer based light absorption apparatus and applications thereof
US9704916B2 (en) 2015-07-24 2017-07-11 Artilux Inc. Multi-wafer based light absorption apparatus and applications thereof
EP3707755B1 (en) * 2018-02-12 2024-04-03 TriEye Ltd. Germanium on insulator for cmos imagers in the short wave infrared
US11658208B2 (en) * 2018-03-20 2023-05-23 Intel Corporation Thin film transistors for high voltage applications
FR3079346B1 (fr) * 2018-03-26 2020-05-29 Soitec Procede de fabrication d'un substrat donneur pour le transfert d'une couche piezoelectrique, et procede de transfert d'une telle couche piezoelectrique
KR102558816B1 (ko) 2020-01-07 2023-07-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 금속-유전체 결합 방법 및 구조

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02275663A (ja) * 1989-01-24 1990-11-09 Fujitsu Ltd 半導体装置およびその製造方法
JPH0464249A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH04186815A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd シリコンオンインシュレータ基板の製造方法
JPH04283914A (ja) * 1991-03-12 1992-10-08 Fujitsu Ltd 貼り合わせ半導体基板とその製造方法
JPH10150176A (ja) * 1996-11-15 1998-06-02 Tadahiro Omi 半導体基体とその作製方法
JPH11103035A (ja) * 1997-07-30 1999-04-13 Tadahiro Omi 半導体基板及びその作製方法
JP2000150905A (ja) * 1998-09-04 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2009088889A1 (en) * 2007-12-31 2009-07-16 Sandisk 3D, Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same

Family Cites Families (277)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988771A (en) 1974-05-28 1976-10-26 General Electric Company Spatial control of lifetime in semiconductor device
US4487639A (en) 1980-09-26 1984-12-11 Texas Instruments Incorporated Localized epitaxy for VLSI devices
US5106776A (en) 1988-06-01 1992-04-21 Texas Instruments Incorporated Method of making high performance composed pillar dRAM cell
US5102025A (en) * 1989-12-01 1992-04-07 Gary Weldele Computer tractor rail paper margin stripper
EP0481703B1 (en) 1990-10-15 2003-09-17 Aptix Corporation Interconnect substrate having integrated circuit for programmable interconnection and sample testing
US5102821A (en) 1990-12-20 1992-04-07 Texas Instruments Incorporated SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium
US5098861A (en) * 1991-01-08 1992-03-24 Unitrode Corporation Method of processing a semiconductor substrate including silicide bonding
JPH05508266A (ja) * 1991-04-03 1993-11-18 イーストマン・コダック・カンパニー ＧａＡｓをドライエッチングするための高耐久性マスク
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5465249A (en) 1991-11-26 1995-11-07 Cree Research, Inc. Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate
US5412598A (en) 1992-04-27 1995-05-02 The University Of British Columbia Bistable four layer device, memory cell, and method for storing and retrieving binary information
JPH06104446A (ja) 1992-09-22 1994-04-15 Toshiba Corp 半導体装置
JPH0798460A (ja) 1992-10-21 1995-04-11 Seiko Instr Inc 半導体装置及び光弁装置
US5260233A (en) 1992-11-06 1993-11-09 International Business Machines Corporation Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding
US5600160A (en) 1993-04-14 1997-02-04 Hvistendahl; Douglas D. Multichannel field effect device
US5510630A (en) 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5471039A (en) 1994-06-22 1995-11-28 Panda Eng. Inc. Electronic validation machine for documents
JPH0888153A (ja) 1994-09-19 1996-04-02 Toshiba Corp 積層構造ウェハおよびその形成方法
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
FR2729008B1 (fr) 1994-12-30 1997-03-21 Sgs Thomson Microelectronics Circuit integre de puissance
US5981992A (en) 1995-06-07 1999-11-09 International Business Machines Corporation Mechanical supports for very thin stacked capacitor plates
US6750091B1 (en) 1996-03-01 2004-06-15 Micron Technology Diode formation method
EP0842537B1 (en) * 1996-06-05 2005-08-24 Koninklijke Philips Electronics N.V. Programmable, non-volatile memory device, and method of manufacturing such a device
US5920105A (en) 1996-09-19 1999-07-06 Fujitsu Limited Compound semiconductor field effect transistor having an amorphous gas gate insulation layer
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US8018058B2 (en) 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US7470598B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Semiconductor layer structure and method of making the same
US7888764B2 (en) 2003-06-24 2011-02-15 Sang-Yun Lee Three-dimensional integrated circuit structure
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
US5874760A (en) 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6225151B1 (en) 1997-06-09 2001-05-01 Advanced Micro Devices, Inc. Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US5936274A (en) 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6255731B1 (en) 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US5904507A (en) 1998-02-23 1999-05-18 National Semiconductor Corporation Programmable anti-fuses using laser writing
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6365488B1 (en) 1998-03-05 2002-04-02 Industrial Technology Research Institute Method of manufacturing SOI wafer with buried layer
EP0945901A1 (de) 1998-03-23 1999-09-29 Siemens Aktiengesellschaft DRAM-Zellenanordnung mit vertikalen Transistoren und Verfahren zu deren Herstellung
US6225165B1 (en) 1998-05-13 2001-05-01 Micron Technology, Inc. High density SRAM cell with latched vertical transistors
US6545297B1 (en) 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6137128A (en) 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US6245663B1 (en) 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
US20040017721A1 (en) 1998-10-30 2004-01-29 Schwabe Nikolai Franz Gregoe Magnetic storage device
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
JP2000208771A (ja) 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
US6288954B1 (en) 1999-01-19 2001-09-11 Micron Technology, Inc. Integrated circuit having an on-board reference generator
JP3911585B2 (ja) 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
US6225162B1 (en) * 1999-07-06 2001-05-01 Taiwan Semiconductor Manufacturing Company Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application
US6355520B1 (en) 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
US6391658B1 (en) 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
KR100392166B1 (ko) 2000-03-17 2003-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법 및 반도체 장치
US6434932B2 (en) 2000-03-23 2002-08-20 Minolta Co., Ltd. Control mechanism with actuator employing shape memory alloy and method for adjusting servo control of the control mechanism
US6797604B2 (en) 2000-05-08 2004-09-28 International Business Machines Corporation Method for manufacturing device substrate with metal back-gate and structure formed thereby
JP2002359247A (ja) 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US6600173B2 (en) 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6559471B2 (en) 2000-12-08 2003-05-06 Motorola, Inc. Quantum well infrared photodetector and method for fabricating same
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
JP2002184993A (ja) 2000-12-11 2002-06-28 Sony Corp 半導体装置
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
US6635550B2 (en) 2000-12-20 2003-10-21 Texas Instruments Incorporated Semiconductor on insulator device architecture and method of construction
US6570208B2 (en) 2001-01-18 2003-05-27 International Business Machines Corporation 6F2 Trench EDRAM cell with double-gated vertical MOSFET and self-aligned STI
US6713791B2 (en) 2001-01-26 2004-03-30 Ibm Corporation T-RAM array having a planar cell structure and method for fabricating the same
US6891205B1 (en) 2001-03-22 2005-05-10 T-Ram, Inc. Stability in thyristor-based memory device
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6897514B2 (en) 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
KR100419021B1 (ko) 2001-03-30 2004-02-19 주식회사 하이닉스반도체 반도체소자의 구리 배선 제조방법
US6492662B2 (en) 2001-04-16 2002-12-10 Ibm Corporation T-RAM structure having dual vertical devices and method for fabricating the same
US6627924B2 (en) 2001-04-30 2003-09-30 Ibm Corporation Memory system capable of operating at high temperatures and method for fabricating the same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6906354B2 (en) 2001-06-13 2005-06-14 International Business Machines Corporation T-RAM cell having a buried vertical thyristor and a pseudo-TFT transfer gate and method for fabricating the same
DE10128718B4 (de) 2001-06-13 2005-10-06 Infineon Technologies Ag Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
US6777745B2 (en) 2001-06-14 2004-08-17 General Semiconductor, Inc. Symmetric trench MOSFET device and method of making same
JP3647777B2 (ja) 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP2003030980A (ja) 2001-07-13 2003-01-31 Toshiba Corp 半導体記憶装置
DE10136544B4 (de) * 2001-07-26 2004-02-12 Infineon Technologies Ag Integrierter dynamischer Speicher und Betriebsverfahren
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US6815781B2 (en) 2001-09-25 2004-11-09 Matrix Semiconductor, Inc. Inverted staggered thin film transistor with salicided source/drain structures and method of making same
WO2003041170A1 (fr) 2001-11-07 2003-05-15 Shindengen Electric Manufacturing Co., Ltd. Dispositif semi-conducteur de protection contre la surtension
US6576532B1 (en) * 2001-11-30 2003-06-10 Motorola Inc. Semiconductor device and method therefor
US7081663B2 (en) 2002-01-18 2006-07-25 National Semiconductor Corporation Gate-enhanced junction varactor with gradual capacitance variation
US20030186521A1 (en) 2002-03-29 2003-10-02 Kub Francis J. Method of transferring thin film functional material to a semiconductor substrate or optimized substrate using a hydrogen ion splitting technique
US6872645B2 (en) 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
JP4951202B2 (ja) * 2002-05-07 2012-06-13 エーエスエム アメリカ インコーポレイテッド シリコンオンインシュレータ構造の製造方法
US7042749B2 (en) 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
US6940748B2 (en) 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP2004003398A (ja) 2002-05-31 2004-01-08 Shin Caterpillar Mitsubishi Ltd 建設機械
US6781907B2 (en) 2002-06-06 2004-08-24 Micron Technology, Inc. Temperature compensated T-RAM memory device and method
US6764774B2 (en) 2002-06-19 2004-07-20 International Business Machines Corporation Structures with improved adhesion to Si and C containing dielectrics and method for preparing the same
US6914286B2 (en) 2002-06-27 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor memory devices using sidewall spacers
KR100738065B1 (ko) * 2002-07-10 2007-07-10 삼성전자주식회사 한 개의 트랜지스터와 데이터 저장 수단으로 한 개의저항체를구비하는 메모리 소자 및 그 구동 방법
JP3621695B2 (ja) * 2002-07-29 2005-02-16 株式会社東芝 半導体装置及び素子形成用基板
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US7224024B2 (en) 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
TWI320571B (en) 2002-09-12 2010-02-11 Qs Semiconductor Australia Pty Ltd Dynamic nonvolatile random access memory ne transistor cell and random access memory array
US6690039B1 (en) 2002-10-01 2004-02-10 T-Ram, Inc. Thyristor-based device that inhibits undesirable conductive channel formation
US6953953B1 (en) 2002-10-01 2005-10-11 T-Ram, Inc. Deep trench isolation for thyristor-based semiconductor device
US6965129B1 (en) 2002-11-06 2005-11-15 T-Ram, Inc. Thyristor-based device having dual control ports
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP3813123B2 (ja) * 2002-12-25 2006-08-23 株式会社沖データ 半導体装置及びｌｅｄヘッド
US6812504B2 (en) 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
US6768156B1 (en) 2003-02-10 2004-07-27 Micron Technology, Inc. Non-volatile random access memory cells associated with thin film constructions
US6713810B1 (en) 2003-02-10 2004-03-30 Micron Technology, Inc. Non-volatile devices, and electronic systems comprising non-volatile devices
JP2004247545A (ja) 2003-02-14 2004-09-02 Nissan Motor Co Ltd 半導体装置及びその製造方法
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US6845034B2 (en) 2003-03-11 2005-01-18 Micron Technology, Inc. Electronic systems, constructions for detecting properties of objects, and assemblies for identifying persons
JP4062262B2 (ja) 2003-03-20 2008-03-19 松下電器産業株式会社 ヘッド支持装置およびそれを用いたディスク装置
WO2004090984A1 (en) 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6958513B2 (en) 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
JP3933608B2 (ja) 2003-06-30 2007-06-20 株式会社東芝 半導体記憶装置及び半導体集積回路
JP4282388B2 (ja) 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
US8125003B2 (en) 2003-07-02 2012-02-28 Micron Technology, Inc. High-performance one-transistor memory cell
US6921692B2 (en) 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7205185B2 (en) 2003-09-15 2007-04-17 International Busniess Machines Corporation Self-aligned planar double-gate process by self-aligned oxidation
US6890819B2 (en) 2003-09-18 2005-05-10 Macronix International Co., Ltd. Methods for forming PN junction, one-time programmable read-only memory and fabricating processes thereof
US7195959B1 (en) 2004-10-04 2007-03-27 T-Ram Semiconductor, Inc. Thyristor-based semiconductor device and method of fabrication
US7180135B1 (en) 2003-10-06 2007-02-20 George Mason Intellectual Properties, Inc. Double gate (DG) SOI ratioed logic with intrinsically on symmetric DG-MOSFET load
US6888199B2 (en) 2003-10-07 2005-05-03 International Business Machines Corporation High-density split-gate FinFET
JP4044510B2 (ja) 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
EP1530229B1 (en) * 2003-11-04 2012-04-04 ICT Integrated Circuit Testing Gesellschaft für Halbleiterprüftechnik mbH Beam optical component for charged particle beams
JP2005150156A (ja) 2003-11-11 2005-06-09 Toshiba Corp 磁気記憶装置
US7268373B1 (en) 2003-11-12 2007-09-11 T-Ram Semiconductor, Inc. Thyristor-based memory and its method of operation
US7304327B1 (en) 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
JP2005150393A (ja) * 2003-11-14 2005-06-09 Sharp Corp 受発光素子用サブマウント
US7015092B2 (en) 2003-12-18 2006-03-21 Infineon Technologies North America Corp. Methods for forming vertical gate transistors providing improved isolation and alignment of vertical gate contacts
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
US20060010056A1 (en) 2004-02-12 2006-01-12 De La Motte Alain L System and method for high-yield returns in riskless-principal interest rate/yield arbitrage
US7075146B2 (en) 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
US6995456B2 (en) 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7049654B2 (en) 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication
US20080211061A1 (en) * 2004-04-21 2008-09-04 California Institute Of Technology Method For the Fabrication of GaAs/Si and Related Wafer Bonded Virtual Substrates
JP4429798B2 (ja) 2004-05-12 2010-03-10 富士通マイクロエレクトロニクス株式会社 フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法
US7935836B2 (en) * 2004-05-18 2011-05-03 Alexander Graham Fallis Compounds comprising a linear series of five fused carbon rings, and preparation thereof
US20050261513A1 (en) * 2004-05-18 2005-11-24 Womack Gary B Process for producing indenol esters or ethers
US7112997B1 (en) 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7141476B2 (en) * 2004-06-18 2006-11-28 Freescale Semiconductor, Inc. Method of forming a transistor with a bottom gate
US7120048B2 (en) 2004-06-21 2006-10-10 Honeywell International Inc. Nonvolatile memory vertical ring bit and write-read structure
FR2872627B1 (fr) 2004-06-30 2006-08-18 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats
CN101010793B (zh) 2004-06-30 2011-09-28 Nxp股份有限公司 制造具有通过纳米线接触的导电材料层的电子器件的方法
FR2872625B1 (fr) 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US20060034116A1 (en) 2004-08-13 2006-02-16 Lam Chung H Cross point array cell with series connected semiconductor diode and phase change storage media
US7145186B2 (en) 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
US7365385B2 (en) 2004-08-30 2008-04-29 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7458439B2 (en) 2004-08-31 2008-12-02 Caterpillar Inc. Machine control pedestal
US7271052B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US7259415B1 (en) 2004-09-02 2007-08-21 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
CN1606170A (zh) 2004-09-24 2005-04-13 中国科学院物理研究所 基于双势垒隧道结共振隧穿效应的晶体管
US7566974B2 (en) * 2004-09-29 2009-07-28 Sandisk 3D, Llc Doped polysilicon via connecting polysilicon layers
JP4083160B2 (ja) 2004-10-04 2008-04-30 株式会社東芝 半導体記憶装置およびｆｂｃメモリセルの駆動方法
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
ATE420461T1 (de) 2004-11-09 2009-01-15 Soitec Silicon On Insulator Verfahren zum herstellen von zusammengesetzten wafern
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법
US7326969B1 (en) 2004-12-02 2008-02-05 T-Ram Semiconductor, Inc. Semiconductor device incorporating thyristor-based memory and strained silicon
US7173312B2 (en) 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US7816728B2 (en) 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
KR100702014B1 (ko) 2005-05-03 2007-03-30 삼성전자주식회사 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅바디 디램 소자들 및 그 제조방법들
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
JP4696964B2 (ja) 2005-07-15 2011-06-08 ソニー株式会社 メモリ用の半導体装置
US7579623B2 (en) * 2005-07-22 2009-08-25 Translucent, Inc. Stacked transistors and process
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7538000B2 (en) 2005-07-28 2009-05-26 Freescale Semiconductor, Inc. Method of forming double gate transistors having varying gate dielectric thicknesses
US7511332B2 (en) 2005-08-29 2009-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical flash memory
US20070047364A1 (en) 2005-08-31 2007-03-01 International Business Machines Corporation Methods and apparatus for varying a supply voltage or reference voltage using independent control of diode voltage in asymmetrical double-gate devices
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
US7227233B2 (en) 2005-09-12 2007-06-05 International Business Machines Corporation Silicon-on-insulator (SOI) Read Only Memory (ROM) array and method of making a SOI ROM
JP4599259B2 (ja) * 2005-09-20 2010-12-15 株式会社東芝 磁気素子及びこれを用いた磁気信号処理装置
KR100675285B1 (ko) 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100663368B1 (ko) 2005-12-07 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7786505B1 (en) 2005-12-16 2010-08-31 T-Ram Semiconductor, Inc. Reduction of charge leakage from a thyristor-based memory cell
US7563681B2 (en) * 2006-01-27 2009-07-21 Freescale Semiconductor, Inc. Double-gated non-volatile memory and methods for forming thereof
JP5011748B2 (ja) 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
US7439594B2 (en) * 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
CN100454921C (zh) 2006-03-29 2009-01-21 华为技术有限公司 一种数字版权保护方法及系统
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20080003778A1 (en) * 2006-06-13 2008-01-03 Rensselaer Polytechnic Institute Low-temperature welding with nano structures
JP2008010503A (ja) 2006-06-27 2008-01-17 Toshiba Corp 半導体記憶装置およびその製造方法
KR100745934B1 (ko) 2006-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7410856B2 (en) 2006-09-14 2008-08-12 Micron Technology, Inc. Methods of forming vertical transistors
US7851859B2 (en) 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
US7592209B2 (en) 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
US7619917B2 (en) 2006-11-28 2009-11-17 Qimonda North America Corp. Memory cell with trigger element
JP2008135670A (ja) * 2006-11-29 2008-06-12 Elpida Memory Inc 半導体装置およびその製造方法
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US7888742B2 (en) * 2007-01-10 2011-02-15 International Business Machines Corporation Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts
JP2008177273A (ja) 2007-01-17 2008-07-31 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
KR100852233B1 (ko) * 2007-02-21 2008-08-13 삼성전자주식회사 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법
US8368137B2 (en) 2007-06-26 2013-02-05 Sandisk Technologies Inc. Dual bit line metal layers for non-volatile memory
US8159035B2 (en) * 2007-07-09 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates of PMOS devices having high work functions
US7816216B2 (en) 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
US7969808B2 (en) 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR100881825B1 (ko) 2007-07-27 2009-02-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4580966B2 (ja) * 2007-08-24 2010-11-17 株式会社東芝 ホイスラー合金を有する積層体、この積層体を用いたスピンｍｏｓ電界効果トランジスタ及びトンネル磁気抵抗効果素子
US9129845B2 (en) 2007-09-19 2015-09-08 Micron Technology, Inc. Buried low-resistance metal word lines for cross-point variable-resistance material memories
US7439149B1 (en) 2007-09-26 2008-10-21 International Business Machines Corporation Structure and method for forming SOI trench memory with single-sided strap
US20090108351A1 (en) 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
US7719869B2 (en) 2007-11-19 2010-05-18 Qimonda Ag Memory cell array comprising floating body memory cells
KR20090054245A (ko) * 2007-11-26 2009-05-29 삼성전자주식회사 플로팅 바디 디램 소자 및 그 제조 방법
KR101027345B1 (ko) 2007-11-26 2011-04-11 주식회사 하이닉스반도체 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치
DE102007057728B4 (de) 2007-11-30 2014-04-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur
US7940558B2 (en) 2007-12-21 2011-05-10 Qimonda Ag Integrated circuit comprising a thyristor and method of controlling a memory cell comprising a thyristor
KR100950472B1 (ko) 2007-12-28 2010-03-31 주식회사 하이닉스반도체 4f2 트랜지스터를 갖는 반도체 소자의 제조방법
US20090173984A1 (en) 2008-01-08 2009-07-09 Qimonda Ag Integrated circuit and method of manufacturing an integrated circuit
US20090179262A1 (en) 2008-01-16 2009-07-16 Qimonda Ag Floating Body Memory Cell with a Non-Overlapping Gate Electrode
US7795691B2 (en) 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US20090246952A1 (en) 2008-03-28 2009-10-01 Tokyo Electron Limited Method of forming a cobalt metal nitride barrier film
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7910451B2 (en) 2008-04-04 2011-03-22 International Business Machines Corporation Simultaneous buried strap and buried contact via formation for SOI deep trench capacitor
US7646847B2 (en) 2008-05-01 2010-01-12 Bruker Axs Inc. Handheld two-dimensional X-ray diffractometer
KR20090132872A (ko) 2008-06-23 2009-12-31 삼성전자주식회사 반도체 소자 및 반도체 기판
CN101621036B (zh) 2008-07-02 2011-08-17 中芯国际集成电路制造(上海)有限公司 具有非晶硅mas存储单元结构的半导体器件及其制造方法
KR101498873B1 (ko) 2008-07-08 2015-03-04 삼성전자주식회사 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동방법
KR101159879B1 (ko) 2008-07-14 2012-06-25 에스케이하이닉스 주식회사 고집적 반도체 기억 장치
US20100044670A1 (en) 2008-08-19 2010-02-25 Peiching Ling Semiconductor device structures having single-crystalline switching device on conducting lines and methods thereof
US8130537B2 (en) 2008-09-09 2012-03-06 Qimonda Ag Phase change memory cell with MOSFET driven bipolar access device
KR20100070835A (ko) 2008-12-18 2010-06-28 삼성전자주식회사 사이리스터를 갖는 메모리 셀 및 그것을 포함한 메모리 장치
US8614131B2 (en) 2009-02-03 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned static random access memory (SRAM) on metal gate
US8405121B2 (en) 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
KR101554531B1 (ko) 2009-02-12 2015-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101073643B1 (ko) 2009-02-19 2011-10-14 서울대학교산학협력단 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법
US8148780B2 (en) 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US7929343B2 (en) 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
KR101077453B1 (ko) 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8362482B2 (en) * 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8183126B2 (en) 2009-07-13 2012-05-22 Seagate Technology Llc Patterning embedded control lines for vertically stacked semiconductor elements
US10566462B2 (en) 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8588025B2 (en) * 2009-12-30 2013-11-19 Westerngeco L.L.C. Method and apparatus for acquiring wide-azimuth marine data using simultaneous shooting
US8836036B2 (en) 2010-01-05 2014-09-16 Globalfoundries Singapore Pte. Ltd. Method for fabricating semiconductor devices using stress engineering
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
JP5394360B2 (ja) 2010-03-10 2014-01-22 東京エレクトロン株式会社 縦型熱処理装置およびその冷却方法
KR20110102738A (ko) 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법
KR101670451B1 (ko) 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
US8552490B2 (en) * 2010-06-18 2013-10-08 United Microelectronics Corp. Nonvolatile memory device with a high-K charge storage layer having a U-shaped,cross-sectional structure
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8435859B2 (en) 2011-02-16 2013-05-07 Micron Technology, Inc. Methods of forming electrical contacts
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8518812B2 (en) 2011-05-23 2013-08-27 Micron Technology, Inc. Methods of forming electrical contacts
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8530312B2 (en) 2011-08-08 2013-09-10 Micron Technology, Inc. Vertical devices and methods of forming
US8962465B2 (en) 2012-10-15 2015-02-24 Micron Technology, Inc. Methods of forming gated devices
US9214389B2 (en) 2014-04-29 2015-12-15 Micron Technology, Inc. Methods of forming memory arrays
US9224738B1 (en) 2014-08-18 2015-12-29 Micron Technology, Inc. Methods of forming an array of gated devices
US9673054B2 (en) 2014-08-18 2017-06-06 Micron Technology, Inc. Array of gated devices and methods of forming an array of gated devices
US9209187B1 (en) 2014-08-18 2015-12-08 Micron Technology, Inc. Methods of forming an array of gated devices

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02275663A (ja) * 1989-01-24 1990-11-09 Fujitsu Ltd 半導体装置およびその製造方法
JPH0464249A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH04186815A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd シリコンオンインシュレータ基板の製造方法
JPH04283914A (ja) * 1991-03-12 1992-10-08 Fujitsu Ltd 貼り合わせ半導体基板とその製造方法
JPH10150176A (ja) * 1996-11-15 1998-06-02 Tadahiro Omi 半導体基体とその作製方法
JPH11103035A (ja) * 1997-07-30 1999-04-13 Tadahiro Omi 半導体基板及びその作製方法
JP2000150905A (ja) * 1998-09-04 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2009088889A1 (en) * 2007-12-31 2009-07-16 Sandisk 3D, Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
JP2011508979A (ja) * 2007-12-31 2011-03-17 サンディスク スリーディー，エルエルシー 底部導体の上に形成された選択的に製造されたカーボンナノチューブ可逆抵抗切替素子を使用するメモリセルおよびそれを製造する方法

Also Published As

Publication number Publication date
SG10201501458TA (en) 2015-04-29
US20170194351A1 (en) 2017-07-06
KR101430855B1 (ko) 2014-08-18
TWI466256B (zh) 2014-12-21
WO2011109146A3 (en) 2011-12-15
US9608119B2 (en) 2017-03-28
CN102782850B (zh) 2015-07-15
JP5671070B2 (ja) 2015-02-18
SG183452A1 (en) 2012-09-27
KR20120124071A (ko) 2012-11-12
EP2543069A4 (en) 2015-04-08
EP2543069A2 (en) 2013-01-09
CN102782850A (zh) 2012-11-14
WO2011109146A2 (en) 2011-09-09
US10325926B2 (en) 2019-06-18
US20110215407A1 (en) 2011-09-08
TW201145487A (en) 2011-12-16

Similar Documents

Publication Publication Date Title
JP5671070B2 (ja) セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置
US10157769B2 (en) Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
TWI670837B (zh) 具有使用背面基底減薄形成的半導體插塞的三維記憶體裝置
TWI698005B (zh) 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
TWI725430B (zh) 具有氮化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
US9646869B2 (en) Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
EP3910672A1 (en) Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
TWI715423B (zh) 具有位於記憶體串中的口袋結構的立體記憶體元件及其形成方法
US11393844B2 (en) Methods for forming three-dimensional memory devices
KR20160144542A (ko) 반도체 장치의 제조 방법
WO2021040809A1 (en) Embedded bonded assembly and method for making the same
CN111801802B (zh) 三维存储器件
TWI742886B (zh) 在儲存塊之間具有穩定結構的立體記憶體元件以及用於形成其的方法
CN112437983A (zh) 三维存储器件和用于形成三维存储器件的方法
TW202141758A (zh) 三維記憶體裝置及用於形成其的方法
TWI756745B (zh) 用於形成三維（3d）記憶體裝置的方法
TWI834945B (zh) 記憶體元件及其製作方法
TWI746228B (zh) 三維記憶體元件和用於形成三維記憶體元件的方法
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
US20240032299A1 (en) Three-dimensional memory array with dual-level peripheral circuits and methods for forming the same
US20240023463A1 (en) Method for forming a memory device at a backside of a wafer substrate, and memory cell including a memory device at a backside of a wafer substrate
TW202145528A (zh) 3d記憶體裝置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140428

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141218

R150 Certificate of patent or registration of utility model

Ref document number: 5671070

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250