TWI670837B - 具有使用背面基底減薄形成的半導體插塞的三維記憶體裝置 - Google Patents

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Abstract

公開了3D記憶體裝置及其形成方法的實施例。在示例中，一種3D記憶體裝置包括：記憶體疊層，所述記憶體疊層包括交錯的導電層和介電層；通道結構，垂直延伸穿過記憶體疊層；以及記憶體疊層上方的半導體層。通道結構包括在通道結構下部中的通道插塞，沿通道結構的側壁的儲存膜，以及在儲存膜上方並與通道插塞接觸的半導體通道。半導體層包括在半導體通道上方並與半導體通道接觸的半導體插塞。

Description

具有使用背面基底減薄形成的半導體插塞的三維記憶體裝置
本公開內容的實施例涉及三維(3D)記憶體裝置及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製作方法，將平面記憶體單元縮放到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的週邊元件。
本文公開了3D記憶體裝置及其形成方法的實施例。
在一個示例中，一種3D記憶體裝置包括：記憶體疊層，所述記憶體疊層包括交錯的導電層和介電層；通道結構，垂直延伸穿過記憶體疊層；以及記憶體疊層上方的半導體層。通道結構包括在通道結構下部中的通道插塞，沿通道結構的側壁的儲存膜，以及在儲存膜上方並與通道插塞接觸的半導體通 道。半導體層包括在半導體通道上方並與半導體通道接觸的半導體插塞。
在另一示例中，一種3D記憶體裝置包括：第一記憶體堆疊(deck)，包括第一複數個交錯的導電層和介電層；第一記憶體堆疊上的蝕刻停止層；第二記憶體堆疊，包括蝕刻停止層上的第二複數個交錯的導電層和介電層；通道結構，垂直延伸穿過第一和第二記憶體堆疊和蝕刻停止層；以及半導體插塞，在第二記憶體堆疊的頂表面上方並與通道結構接觸。
在又一個示例中，公開了一種用於形成3D記憶體裝置的方法。在第一基底的正面上形成包括交錯的犧牲層和介電層的介電質疊層。穿過介電質疊層形成通道孔。沿著通道孔的側壁並在底表面上形成儲存膜和半導體通道。透過用導電層替換介電質疊層中的犧牲層來形成包括交錯的導電層和介電層的記憶體疊層。第一基底附接到第二基底。第一基底的正面朝向第二基底。從第一基底的背面減薄第一基底，以去除儲存膜和半導體通道在通道孔的底表面上的部分。在減薄的第一基底中形成半導體插塞以接觸半導體通道。
100、200、201‧‧‧3D記憶體裝置
102、202、341‧‧‧基底
104‧‧‧介電質疊層
104A‧‧‧下介電質堆疊
104B‧‧‧上介電質堆疊
106‧‧‧犧牲層
108‧‧‧介電層
110、214‧‧‧NAND記憶體串
112、216、330‧‧‧通道結構
112A‧‧‧下通道結構
112B‧‧‧上通道結構
114、232、348‧‧‧半導體插塞
116、218、328‧‧‧通道插塞
118、220、316‧‧‧儲存膜
120、222、318‧‧‧半導體通道
122、224、320‧‧‧阻障層
124、226、322‧‧‧儲存層
230、326‧‧‧覆蓋層
126、228、324‧‧‧穿隧層
203、342‧‧‧導電層
204、340‧‧‧記憶體疊層
205‧‧‧介電層
204A‧‧‧第一記憶體堆疊
204B‧‧‧第二記憶體堆疊
206、343‧‧‧連接介面
208、314‧‧‧蝕刻停止層
210、344‧‧‧半導體層
212‧‧‧絕緣層
234‧‧‧週邊元件晶片
236‧‧‧週邊元件
240‧‧‧減薄的記憶體陣列元件晶片
302‧‧‧矽基底
303‧‧‧絕緣層
304A‧‧‧第一介電質堆疊
304B‧‧‧第二介電質堆疊
306‧‧‧第一介電層、介電層
308‧‧‧第二介電層、犧牲層
310‧‧‧通道孔
310A‧‧‧第一通道孔
310B‧‧‧第二通道孔
311‧‧‧開槽
312‧‧‧犧牲層
313‧‧‧開槽
332‧‧‧狹縫結構
334‧‧‧狹縫接觸件
336‧‧‧間隔物
338‧‧‧摻雜區域
346‧‧‧凹槽
400‧‧‧方法
402、404、406、408、410、412、414、416、418、420、422、424、426‧‧‧步驟
X‧‧‧x軸、x方向
Y‧‧‧y軸、y方向
併入本文並形成說明書的一部分的附圖示出了本公開內容的實施例，並且與說明書一起進一步用於解釋本公開內容的原理並且使得相關領域技術人員能夠實施和使用本公開內容。
第1圖示出了示例性3D記憶體裝置的截面。
第2A圖示出了根據本公開內容的一些實施例的示例性3D記憶體裝置的截面。
第2B圖示出了根據本公開內容的一些實施例的另一示例性3D記憶體裝置的截面。
第3A圖至第3M圖示出了根據本公開內容的一些實施例的用於形成具有使用背面基底減薄的半導體插塞的3D記憶體裝置的示例性製造過程。
第4A圖至第4B圖示出了根據本公開內容的一些實施例的用於形成具有使用背面基底減薄的半導體插塞的3D記憶體裝置的示例性方法的流程圖。
將參考附圖對本公開內容的實施例進行描述。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本公開內容還可以用於各種其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的語詞不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都將在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如本文所用的術語「一個或複數個」至少部分取決於上下文，可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如「一」、「一個」或「該」的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確描述的其他因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本公開內容中的「在......上」、「在......之上」和「在......上方」的含義應以最廣泛的方式來解釋，使得「在......上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或層的「在某物上」的含義，並且「在......之上」或「在......上方」不僅意味著「在某物之上」或「在某物上方」的含義，而且還可以包括其間沒有居間特徵或層的「在某物之上」或「在某物上方」的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文使用諸如「在......之下」、「在......下方」、「下」、「在......之上」、「上」等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對側向平面之間。層可以橫向、垂直及/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成有互連線及/或通孔接觸件)以及一個或複數個介電層。
如本文所使用的，術語「名義/名義地」是指在產品或過程的設計階段期間設定的部件或過程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製作方法或公差的些微變化而引起。如本文所使用的，術語「約」表示可以基於與對象半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」可以表示給定量的值，該給定量例如在該值的10至30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「3D記憶體裝置」是指在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(本文中稱為「記憶體串」，諸如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語「垂直/垂直地」表示名義垂直於基底的橫向表面。
在諸如3D NAND記憶體裝置的一些3D記憶體裝置中，半導體插塞通常形成在NAND記憶體串的一端，其用作電晶體的通道以控制NAND記憶體串的源極。在利用諸如具有96級或更多級的先進技術製造3D NAND記憶體裝置時，通常使用雙堆疊架構，這需要去除犧牲層，該犧牲層暫時填充半導體插塞上方的下堆疊中的下通道孔並且利用儲存膜同時對下通道孔和上通道孔兩者進行填充並填充半導體通道(稱為「單通道形成」(SCF))。
例如，第1圖示出了在製造階段的示例性3D記憶體裝置100的截面，該製造階段用於形成在基底102上方垂直延伸穿過雙堆疊介電質疊層104(包括下介電質堆疊104A和上介電質堆疊104B)的NAND記憶體串110。下介電質堆疊104A和上介電質堆疊104B中的每一個包括複數個對，每一個對包括犧牲層106和介電層108(本文稱為「介電層對」)。一旦完成所有製造過程，透過閘極替換製程用記憶體疊層替換介電質疊層104，其用導電層替換每個犧牲層106。NAND記憶體串110包括分別穿過下介電質堆疊104A和上介電質堆疊104B形成的下通 道結構112A和上通道結構112B。NAND記憶體串110還包括位於其下端的半導體插塞114和位於其上端的通道插塞116。如第1圖所示，半導體插塞114延伸到基底102的一部分中，即在基底102的頂表面下方。
下通道結構112A和上通道結構112B(統稱為「通道結構」112)包括沿其側壁和在其底表面上的儲存膜118和半導體通道120。為了使半導體通道120接觸儲存膜118下面的半導體插塞114，需要執行「SONO穿孔」製程以蝕刻穿過在下通道結構112A的底表面上形成儲存膜118和通道犧牲層(未示出)的阻障層122、儲存層124和穿隧層126。由於SONO穿孔製程使用高能蝕刻劑電漿，因此對於上通道結構112B和下通道結構112A存在窄製程裕度(例如，小於10nm)以在其接合位置處疊置(overlay)從而避免在接合位置處的側壁損壞及/或底表面上的蝕刻不足(under-etch)。
此外，為了形成半導體插塞114並適應SONO穿孔製程，需要首先在儲存膜118上方沉積通道犧牲層，然後回蝕刻以形成用於通道插塞116的凹槽，並最終由半導體通道120代替，這增加了製程的複雜性和成本。由於填充通道犧牲層引起的空隙形成和晶圓彎曲和翹曲問題，使用通道犧牲層也降低了產量。在一些情況下，去除通道犧牲層還可能導致對下面的半導體插塞114的損壞及/或在通道孔中留下殘留物，這可能直接導致單元功能故障。
根據本公開內容的各種實施例提供了背面基底減薄製程，其可以代替傳統的SONO穿孔製程，用於在3D記憶體裝置中形成半導體插塞。該製程可以釋放更多的上通道孔疊置的裕度，從而減輕了製作上通道孔中的微影對準和蝕刻製程的挑戰。消除SONO穿孔製程和通道犧牲層可以降低由底部蝕刻不足、側壁和半導體插塞損壞、通道孔殘留物等引起的單元故障風險。此外，在一些實施例中，在上和下介電質堆疊之間形成蝕刻停止層以降低由於上通道孔疊置的移位而引起的損壞下介電質堆疊中的介電層對的風險。
第2A圖示出了根據本公開內容的一些實施例的示例性3D記憶體裝置200的截面。3D記憶體裝置200可以包括基底202，基底202可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、玻璃、石英或任何其他適合的材料。在一些實施例中，基底202是載體基底。如下面詳細描述的，載體基底可以使用任何適合的連接製程(例如鍵合、黏合、熔合等)在連接介面206處附接到減薄的記憶體陣列元件晶片240的正面。可以理解，在一些實施例中，在形成減薄的記憶體陣列元件晶片240之後，從3D記憶體裝置200去除載體基底。如第2A圖所示，減薄的記憶體陣列元件晶片240可以包括記憶體疊層204(包括第一記憶體堆疊204A，第一記憶體堆疊204A上的蝕刻停止層208，以及蝕刻停止層208上的第二記憶體堆疊204B)和記憶體疊層204上方的半導體層210(例如，減薄的基底)。可以透過使用研磨、化學機械拋光(CMP)及/或蝕刻製程減薄基底來形成半導體層210。在一些實施例中，連接介面206在垂直方向上位於基底202和記憶體疊層204之間。根據一些實施例，絕緣層212(例如介電層)在垂直方向上設置在記憶體疊層204和半導體層210之間。
注意，x和y軸包括在第2A圖中以進一步示出3D記憶體裝置200中的部件的空間關係。3D記憶體裝置200的基底202包括在x方向(即，橫向方向)上橫向延伸的兩個側向表面(例如，頂表面和底表面)。如本文所使用的，當基底在y方向上位於3D記憶體裝置的最低平面中時，在y方向(即垂直方向)上相對於3D記憶體裝置的基底(例如，基底202)確定3D記憶體裝置(例如，3D記憶體裝置200)的一個部件(例如，層或元件)是在另一部件(例如，層或元件)的「上」、「上方」還是「下方」。在整個本公開內容中應用了用於描述空間關係的相同概念。
在一些實施例中，3D記憶體裝置200是NAND快閃記憶體裝置，其中 以在基底202上方垂直延伸的NAND記憶體串214的陣列的形式提供記憶體單元。記憶體陣列元件可以包括NAND記憶體串214，其延伸穿過各自包括導電層203和介電層205(本文稱為「導體/介電層對」)的複數個對。堆疊的導電/介電層對在本文中也稱為記憶體疊層204。記憶體疊層204中的導電/介電層對的數量(例如，32、64、96或128)確定3D記憶體裝置200中的記憶體單元的數量。記憶體疊層204可包括複數個交錯的導電層203和介電層205。記憶體疊層204中的導電層203和介電層205可在垂直方向上交替。導電層203可包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層205可包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，記憶體疊層204具有雙堆疊架構，其包括第一記憶體堆疊204A和第二記憶體堆疊204B。第一記憶體堆疊204A和第二記憶體堆疊204B中的每一個中的導電/介電層對的數量可以相同或不同。記憶體疊層204還可包括垂直方向上設置在第一記憶體堆疊204A和第二記憶體堆疊204B之間的蝕刻停止層208。蝕刻停止層208可包括金屬，例如W、Co、Cu、Al或其任何組合。在一個示例中，蝕刻停止層208是鎢層。蝕刻停止層208還可以包括半導體，例如多晶矽、非晶矽、矽化物或其任何組合。蝕刻停止層208可以包括與形成介電層205的材料(例如，氧化矽)不同的任何其他合適的材料和由導電層203替換的另一種類型的介電層(例如，氮化矽)。蝕刻停止層208的厚度可以在約20nm和約30nm之間，例如在20nm和30nm之間(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm，由這些值中的任何一個為下限界定的任何範圍，或由這些值中的任何兩個限定的任何範圍)。蝕刻停止層208的厚度可以足夠厚以抵抗在穿過第一記憶體堆疊204A形成通道孔時的蝕刻，並且還保護第二記憶體堆疊204B的結構免受由於通道孔疊置的移位而造成 的損壞，如下面詳細描述的。
如第2A圖所示，NAND記憶體串214可以包括垂直延伸穿過記憶體疊層204的通道結構216。通道結構216可包括具有彼此疊置的兩個開口的通道孔。根據一些實施例，每個開口穿過第一記憶體堆疊204A和第二記憶體堆疊204B中的一個形成。當兩個開口未精確對準時，可能發生疊置的移位，如第2A圖所示。通道孔可以填充有半導體材料(例如，作為半導體通道222)和介電材料(例如，作為儲存膜220)。在一些實施例中，半導體通道222包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜220是複合層，包括穿隧層228、儲存層226(也稱為「電荷捕捉層」)和阻障層224。通道結構216的剩餘空間可以是部分或者完全填充有包括諸如氧化矽的介電材料的覆蓋層230。根據一些實施例，儲存膜220沿著通道結構216的側壁設置，並且半導體通道222設置在儲存膜220上方。通道結構216可具有圓柱形狀(例如，柱形)。根據一些實施例，覆蓋層230、半導體通道222、穿隧層228、儲存層226和阻障層224按此順序從中心朝向柱的外表面徑向佈置。穿隧層228可包括氧化矽、氮氧化矽或其任何組合。儲存層226可包括氮化矽、氮氧化矽、矽或其任何組合。阻障層224可包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。在一個示例中，儲存膜220可以包括氧化矽/氧氮化矽(或氧化矽)/氧化矽(「ONO」)的複合層，並且半導體膜可以包括多晶矽層(「S」)，使得通道結構216可包括所謂的「SONO」結構。
在一些實施例中，記憶體疊層204中的導電層203用作NAND記憶體串214中的記憶體單元的閘極導體。導電層203可以包括複數個NAND記憶體單元的複數個控制閘極，並且可以作為在記憶體疊層204的邊緣處終止的字元線橫向延伸(例如，在記憶體疊層204的階梯結構中)。在一些實施例中，NAND記憶體串214中的記憶體單元電晶體包括由鎢製成的閘極導體(即，導電層203的鄰接通道結構216的部分)，包括鈦/氮化鈦(Ti/TiN)或鉭/氮化鉭(Ta/TaN)的黏著 層(未示出)，由高k介電材料製成的閘極介電層(未示出)和通道結構216。
在一些實施例中，NAND記憶體串214的通道結構216還包括位於NAND記憶體串214的下部(例如，在下端)中的通道插塞218。通道插塞218可以與半導體通道222的下部接觸。如本文所使用的，當基底202位於3D記憶體裝置200的最低平面中時，部件(例如，NAND記憶體串214)的「上端」是在y方向上遠離基底202的端部，部件(例如，NAND記憶體串214)的「下端」是在y方向上更靠近基底202的端部。通道插塞218可以包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。在一些實施例中，通道插塞218包括填充有作為黏著層的Ti/TiN或Ta/TaN和作為導體層的鎢的凹槽。在一些實施例中，通道插塞218用作NAND記憶體串214的汲極。
在一些實施例中，NAND記憶體串214還包括位於NAND記憶體串214的上部中(例如，在上端處)的半導體插塞232。半導體插塞232可以用作由NAND記憶體串214的源選擇閘極控制的通道。與第1圖不同，其中半導體插塞114的一部分從基底102延伸到介電質疊層104中，如第2A圖所示，整個半導體插塞232可以位於半導體層210中並且位於記憶體疊層204的頂表面上方。在一些實施例中，半導體插塞232的底表面位於記憶體疊層204的頂表面上方，並且半導體插塞232的頂表面與半導體層210的頂表面齊平。半導體插塞232的厚度可以等於或小於半導體層210的厚度。
如第1圖所示，由於用於形成半導體插塞114的SONO穿孔製程，儲存膜118沿著下通道結構112A的底表面(即，與半導體插塞114接觸的表面)橫向延伸，並且半導體通道120延伸穿過儲存膜118位於下通道結構112A的底表面上的部分並進一步進入半導體插塞114以實現接觸。透過用背面基底減薄製程代替SONO穿孔製程來形成半導體插塞232，如第2A圖所示，儲存膜220不沿通道結構216的頂表面和底表面橫向延伸，並且半導體通道222的上端與半導體插塞232 的底表面接觸以實現接觸。在一些實施例中，半導體插塞232在通道結構216(以及儲存膜220和其半導體通道222)的上端上方並與所述上端接觸。
在一些實施例中，半導體插塞232是磊晶生長的矽插塞，其可以透過選擇性磊晶生長(SEG)製程形成，並且因此也稱為「SEG插塞」。半導體插塞232可以包括從半導體層210磊晶生長的諸如矽的半導體材料。應當理解，在一些實施例中，半導體層210是減薄的矽基底，在其上形成記憶體疊層204和通道結構216，並且半導體插塞232包括與半導體層210相同材料的單晶矽。即，半導體插塞232可以包括磊晶生長的半導體層，該半導體層由與半導體層210相同的材料製成。在一些實施例中，半導體插塞232可以摻雜有摻雜濃度高於半導體層210的p型或n型摻雜劑。在一些實施例中，半導體插塞232是沉積的多晶矽插塞或矽化物插塞。半導體插塞232可以包括半導體層210中的凹槽，凹槽填充有多晶矽或者透過自對準矽化物(自對準多晶矽化物)製程填充有矽化物，例如矽化銅、矽化鈷、矽化鎳、矽化鈦和矽化鎢。
3D記憶體裝置200可以是非單片式3D記憶體裝置的一部分，其中部件(例如，週邊元件和記憶體陣列元件)可以在不同的基底上單獨形成，然後例如以面對面的方式結合。在一些實施例中，3D記憶體裝置200包括具有週邊元件和基底的週邊元件晶片234。週邊元件可以包括用於有助於3D記憶體裝置200的操作的任何適合的數位、類比及/或混合訊號週邊電路。例如，週邊元件可以包括頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器、電荷泵、參考電流或電壓中的一個或複數個，或電路的任何主動或被動部件(例如，電晶體、二極體、電阻器或電容器)。在一些實施例中，使用互補金屬氧化物半導體(CMOS)技術(也稱為「CMOS晶片」)在週邊元件晶片234的基底上形成週邊元件。
如第2A圖所示，週邊元件晶片234(及其週邊元件和基底)可以設置 在減薄的記憶體陣列元件晶片240的半導體層210上方，例如，透過混合鍵合製程連接。因此，基底202可以用作3D記憶體裝置200的設備基底。應該理解，儘管第2A圖中未示出，但在一些實施例中，基底202是載體基底，其隨後從3D記憶體裝置200的最終產品中去除。週邊元件晶片234因此可以設置在減薄的記憶體陣列元件晶片240下方，例如，透過混合鍵合製程連接。因此，週邊元件晶片234的基底可以用作3D記憶體裝置200的設備基底。
儘管未在第2A圖中示出，但應理解，3D記憶體裝置200可進一步包括用於中段制程(MEOL)互連及/或後段制程(BEOL)互連的互連層。互連層可以包括互連，例如一個或複數個層間電介質(ILD)層(也稱為「金屬間電介質(IMD)層」)中的橫向互連線和垂直通孔接觸件。互連層還可以包括接觸焊盤和用於從焊盤引出(pad-out)的重佈層。在一些實施例中，互連層在3D記憶體裝置200和外部電路之間傳輸電訊號，並且透過本地互連電連接到記憶體陣列元件及/或週邊元件。互連層可以設置在3D記憶體裝置200中的任何合適的位置，例如在垂直方向上基底202和減薄的記憶體陣列元件晶片240之間設置，在垂直方向上減薄的記憶體陣列元件晶片240和週邊元件晶片234之間設置，及/或設置在週邊元件晶片234上方。
第2B圖示出了根據本公開內容的一些實施例的示例性3D記憶體裝置201的截面。類似於上面在第2A圖中描述的3D記憶體裝置200，3D記憶體裝置201包括使用背面基底減薄製程而不是SONO穿孔製程在半導體層210中形成的半導體插塞232。與上面在第2A圖中描述的3D記憶體裝置200不同，其中週邊元件晶片234設置在減薄的記憶體陣列元件晶片240上方，在第2B圖中，週邊元件晶片234設置在3D記憶體裝置201中的減薄的記憶體陣列元件晶片240下方。應當理解，下面不再重複3D記憶體裝置200和201兩者中的對應結構(例如，材料、製造過程、功能等)的細節。
週邊元件晶片234可以包括基底202和形成在基底202上及/或中的週邊元件236。在該示例中基底202不是載體基底，並且不能從3D記憶體裝置201的最終產品中去除。相反，根據一些實施例，基底202是3D記憶體裝置201的設備基底以及週邊元件晶片234的元件基底。週邊元件236可以包括用於有助於3D記憶體裝置201的操作的任何合適的數位、類比及/或混合訊號週邊電路。例如，週邊元件236可以包括頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器、電荷泵、參考電流或電壓中的一個或複數個，或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)。根據一些實施例，週邊元件236在垂直方向上設置在基底202和記憶體疊層204之間。
在一些實施例中，週邊元件晶片234(包括其週邊元件236和基底202)在連接介面206處以面對面的方式結合到減薄的記憶體陣列元件晶片240。連接介面206可以是使用混合鍵合(也稱為「金屬/介電質混合鍵合」)結合週邊元件晶片234和減薄的記憶體陣列元件晶片240的結合介面，混合鍵合是直接鍵合技術(例如，在不使用中間層(例如焊料或黏合劑)的情況下在表面之間形成鍵合)並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。連接介面206在垂直方向上位於基底202和記憶體疊層204之間。
儘管未在第2B圖中示出，但應理解，3D記憶體裝置201還可包括用於MEOL互連及/或BEOL互連的互連層。互連層可以包括互連，例如一個或複數個ILD層中的橫向互連線和垂直通孔接觸件。互連層還可以包括接觸焊盤和用於從焊盤引出的重佈層。在一些實施例中，互連層在3D記憶體裝置201和外部電路之間傳輸電訊號，並且透過本地互連電連接到記憶體陣列元件及/或週邊元件。互連層可以設置在3D記憶體裝置201中的任何合適的位置，諸如在垂直方向上週邊元件236和減薄的記憶體陣列元件晶片240之間設置，及/或設置在減薄的記憶體陣列元件晶片240的半導體層210上方。
第3A圖至第3M圖示出了根據本公開內容的一些實施例的用於形成具有使用背面基底減薄的半導體插塞的3D記憶體裝置的示例性製造過程。第4A圖至第4B圖示出了根據本公開內容的一些實施例的用於形成具有使用背面基底減薄的半導體插塞的3D記憶體裝置的示例性方法400的流程圖。第3A圖至第3M圖和第4A圖至第4B圖中所示的3D記憶體裝置的示例包括第2A圖至第2B圖中所示的3D記憶體裝置200和201。將一起說明第3A圖至第3M圖和第4A圖至第4B圖。應當理解，方法400中所示的步驟不是詳盡的，可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與第4A圖至第4B圖中所示不同的循序執行。
參考第4A圖，方法400開始於步驟402，其中在基底上形成第一介電質堆疊。基底可以是矽基底。第一介電質堆疊可包括第一複數個交錯的犧牲層和介電層。參考第3A圖，在矽基底302的正面上形成包括多對第一介電層306和第二介電層(稱為「犧牲層」)308(本文統稱為「介電層對」)的第一介電質堆疊304A。在一些實施例中，透過在形成第一介電質堆疊304A之前在矽基底302上沉積諸如氧化矽的介電材料或熱氧化，在第一介電質堆疊304A和矽基底302之間形成絕緣層303。根據一些實施例，第一介電質堆疊304A包括交錯的犧牲層308和介電層306。可替換地，可以在矽基底302上沉積介電層306和犧牲層308，以形成第一介電質堆疊304A。在一些實施例中，每個介電層306包括氧化矽層，並且每個犧牲層308包括氮化矽層。第一介電質堆疊304A可以透過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。
方法400前進到步驟404，如第4A圖所示，其中，形成垂直延伸穿過第一介電質堆疊的第一開口。在一些實施例中，為了形成第一開口，穿過第一基底的一部分形成開槽。在一些實施例中，形成犧牲層以填充第一開口。
如第3A圖所示，第一通道孔310A是垂直延伸穿過第一介電質堆疊304A形成的開口。在一些實施例中，穿過第一介電質堆疊304A形成複數個開口，使得每個開口成為在後面的過程中形成個體NAND記憶體串的位置。在一些實施例中，用於形成第一通道孔310A的製作方法包括濕蝕刻及/或乾蝕刻，例如深度離子反應蝕刻(DRIE)。在一些實施例中，第一通道孔310A進一步延伸到矽基底302的頂部中以形成第一通道孔310A的開槽311。穿過第一介電質堆疊304A的蝕刻過程可以不在矽基底302的頂表面處停止並且可以繼續蝕刻矽基底302的一部分。在一些實施例中，在蝕刻穿過第一介電質堆疊304A之後，使用單獨的蝕刻製程來蝕刻矽基底302的一部分以形成開槽311。如下面詳細描述的，第一通道孔310A的開槽311的深度大於穿過矽基底302的任何其他結構的開槽，例如狹縫開口和接觸件開口，以確保後面的背面基底減薄製程不會損壞其他結構。
如第3B圖中所示，使用一個或複數個薄膜沉積製程(例如PVD、CVD、ALD、電鍍、無電鍍或其任何組合)沉積犧牲層312，以部分或完全填充第一通道孔310A(包括開槽311，如第3A圖所示)。犧牲層312可包括可在後續製程中去除的任何合適材料，例如多晶矽、碳、光阻等。在一些實施例中，使用CMP製程平面化犧牲層312以使其頂表面與第一介電質堆疊304A的頂表面齊平。
方法400前進到步驟406，如第4A圖所示，其中，在第一介電質堆疊上形成蝕刻停止層以覆蓋第一介電質堆疊。在一些實施例中，蝕刻停止層也覆蓋第一開口中的犧牲層。如第3C圖中所示，在第一介電質堆疊層304A和犧牲層312上形成蝕刻停止層314，以完全覆蓋第一介電質堆疊層304A和犧牲層312。在一些實施例中，蝕刻停止層314的厚度在約1nm和約20nm之間，例如在1nm至20nm之間(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm，由這 些值中的任何一個為下限界定的任何範圍，或由這些值中的任何兩個限定的任何範圍)。蝕刻停止層314可以透過使用一種或多種薄膜沉積製程(例如PVD、CVD、ALD或其任何組合)沉積諸如鎢的金屬或諸如多晶矽的半導體來形成。
方法400前進到步驟408，如第4A圖所示，其中，在蝕刻停止層上形成第二介電質堆疊。類似於第一介電質堆疊，第二介電質堆疊可包括第二複數個交錯的犧牲層和介電層。參考第3D圖，在第一介電質堆疊304A上方的蝕刻停止層314上形成包括複數個介電層對的第二介電質堆疊304B。第二介電質堆疊304B可以透過一種或多種薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合。
方法400前進到步驟410，如第4A圖所示，其中，形成垂直延伸穿過第二介電質堆疊的第二開口，直到被蝕刻停止層停止。如第3D圖所示，第二通道孔310B是形成為垂直穿過第二介電質堆疊304B延伸直到被蝕刻停止層314停止的另一個開口。第二通道孔310B可以與第一通道孔310A(第3A圖中所示)對準，以便與第一通道孔310A的至少一部分疊置，使得一旦去除犧牲層312，就可以連接第一通道孔310A和第二通道孔310B。在一些實施例中，用於形成第二通道孔310B的製作方法包括濕蝕刻及/或乾蝕刻，例如DRIE。因為蝕刻停止層314可以保護第一介電質堆疊304A的結構免受由於第二通道孔310B的蝕刻而造成的損壞，所以與用於形成雙堆疊3D記憶體裝置(例如，第1圖中的3D記憶體裝置100)的傳統製作方法相比，透過本文公開的製作方法可以增加未對準裕度(即，疊置的移位)。
方法400前進到步驟412，如第4A圖所示，其中，去除蝕刻停止層的一部分，使得第一和第二開口連接以形成通道孔。在一些實施例中，在去除蝕刻停止層的一部分之後，暴露並去除填充第一開口的犧牲層。如第3E圖中所示，例如使用乾蝕刻及/或濕蝕刻製程去除其中疊置第一開口310A和第二開口310B 的蝕刻停止層314的一部分。由於等向性蝕刻(例如，透過濕蝕刻)而可以回蝕刻蝕刻停止層314的附加部分(未示出)。一旦去除了蝕刻停止層314的一部分，就可以從第二通道孔310B暴露犧牲層312(第3D圖中所示)。如第3E圖所示，透過濕蝕刻及/或乾蝕刻製程在第一介電質堆疊304A中去除犧牲層312。在去除犧牲層312之後，第一通道孔310A再次開放並與第二通道孔310B連接以形成通道孔310，如第3F圖所示，其垂直延伸穿過第一介電質堆疊304A和第二介電質堆疊304B以及蝕刻停止層314。
方法400前進到步驟414，如第4A圖所示，其中，沿通道孔的側壁和在通道孔的底表面上形成儲存膜和半導體通道。在一些實施例中，首先沿著通道孔的側壁和在底表面上形成儲存膜，並且在儲存膜上形成半導體通道。在一些實施例中，隨後沿著通道孔的側壁和在通道孔的底表面上依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層，以形成儲存膜和半導體通道。在一些實施例中，在形成半導體通道之後，沉積覆蓋層以填充通道孔的剩餘空間。
如第3F圖所示，沿通道孔310的側壁和底表面形成儲存膜316(包括阻障層320、儲存層322和穿隧層324)和半導體通道318。在一些實施例中，首先沿通道孔310的側壁和底表面沉積儲存膜316，然後在儲存膜316上方沉積半導體通道318。隨後可以使用一個或複數個薄膜沉積製程(例如ALD、CVD、PVD、任何其他適合的製程或其任何組合)依次沉積阻障層320、儲存層322和穿隧層324，以形成儲存膜316。然後可以透過使用一個或複數個薄膜沉積製程(例如ALD、CVD、PVD、任何其他適合的製程或其任何組合)在穿隧層324上沉積多晶矽或任何其他合適的半導體材料來形成半導體通道318。
如第3F圖所示，儲存膜316和半導體通道318可以覆蓋通道孔310的底表面和側壁兩者。在一些實施例中，隨後沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層(「SONO結構」)以形成儲存膜316和半導體通道318。不同於使用通 道犧牲層的一些3D記憶體裝置(例如，第1圖中的3D記憶體裝置100)，其中通道犧牲層隨後在SONO穿孔製程之後並且在沉積半導體通道之前被去除，沉積在儲存膜316上方的半導體通道318在所有後續製作方法和所得到的3D記憶體裝置中一直保留。即，在本文公開的製作方法中不再需要通道犧牲層。
如第3G圖中所示，使用一個或複數個薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)在通道孔310(第3F圖中所示)中形成覆蓋層326，例如氧化矽層，以完全或部分地填充通道孔310的剩餘空間。在一些實施例中，透過CMP、濕蝕刻及/或乾蝕刻去除並平坦化儲存膜316、半導體通道318和覆蓋層326的位於第二介電質堆疊304B的頂表面上的部分。
方法400前進到步驟416，如第4B圖所示，其中，在通道孔的上部中形成通道插塞以接觸半導體通道。如圖3H所示，在通道孔310的上部(如第3F圖所示)中形成通道插塞328。然後，透過濕蝕刻及/或乾蝕刻儲存膜316、半導體通道318和覆蓋層326在通道孔310的上部中的部分而可以在通道孔310的上部中形成凹槽。然後，可以透過借助一個或複數個薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)將諸如多晶矽的半導體材料沉積到凹槽中來形成通道插塞328。由此形成通道結構330。
方法400前進到步驟418，如第4B圖中所示，其中，透過用導電層替換介電質疊層中的犧牲層來形成包括交錯的導電層和介電層的記憶體疊層。在一些實施例中，為了形成記憶體疊層，穿過介電質疊層形成狹縫開口。可以穿過第一基底的一部分形成狹縫開口的開槽。在一些實施例中，通道孔的開槽深度大於狹縫開口的開槽深度。
如第31圖中所示，使用濕蝕刻及/或乾蝕刻製程(例如DRIE)穿過介電質疊層304(包括第3H圖中所示的第一介電質堆疊304A和第二介電質堆疊304B以及蝕刻停止層314)形成狹縫開口(例如，閘極線狹縫)。在一些實施例 中，使用單獨的蝕刻製程將狹縫開口延伸到矽基底302的部分中以形成狹縫開口的開槽313。通道孔310的開槽311的深度可以大於狹縫開口的開槽313。即，開槽313的下端比開槽311的下端更遠離矽基底302的背面。結果，當在後面的製程中從其背面減薄矽基底302時，在減薄在開槽311的下端處停止時，不會損壞狹縫開口的開槽313中的結構。類似地，穿過矽基底302的正面的其他開口(例如，接觸孔)的開槽的深度小於通道孔310的開槽311的深度。
如第3I圖所示，透過閘極替換製程形成包括交錯的導電層342和介電層306的雙堆疊記憶體疊層340。可以使用濕蝕刻及/或乾蝕刻製程蝕刻掉介電質疊層304中的犧牲層308(第3H圖中所示)。利用導電層342替換犧牲層308可以透過對介電層306有選擇性的濕蝕刻及/或乾蝕刻犧牲層308並用導電層342填充所得到的橫向凹槽來執行。在一些實施例中，透過狹縫開口施加濕蝕刻劑以去除犧牲層308，在介電層306之間留下橫向凹槽。可以用導電材料填充橫向凹槽，包括但不限於W、Co、Cu、Al、摻雜矽、多晶矽、矽化物或任何其組合。導電層342可以透過一種或多種薄膜沉積製程，例如CVD、ALD、PVD、任何其他適合的製程或其任何組合填充。導電材料可以透過狹縫開口沉積到橫向凹槽中。
如第3I圖中所示，形成垂直延伸穿過記憶體疊層340和矽基底302的一部分的狹縫結構332(例如，閘極線狹縫「GLS」)。狹縫結構332可包括位於矽基底302中的其下端的摻雜區域338，沿其側壁的間隔物336，以及透過間隔物336與導電層342電隔離的狹縫接觸件334。在一些實施例中，摻雜區域338由離子佈植及/或熱擴散以摻雜矽基底302圍繞狹縫開口的開槽313的部分而形成。在一些實施例中，透過隨後藉助一個或複數個薄膜沉積製程(例如CVD、ALD、PVD、任何其他適合的製程，或其任何組合)在狹縫開口中沉積介電材料(例如，氧化矽)和導電材料(例如，鎢)來形成間隔物336和狹縫接觸件334。
方法400前進到步驟420，如第4B圖所示，其中，將第一基底附接到 第二基底。第一基底的正面朝向第二基底。在一些實施例中，在附接之前在第二基底上形成週邊元件。在一些實施例中，第二基底是載體基底，其上沒有形成任何元件。
如第3J圖所示，一旦在矽基底302上完成所有正面製程，即，已經形成矽基底302的正面上的所有元件和結構，就使用任何合適的連接製程在連接介面343處將矽基底302的正面上形成的結構和元件(例如，記憶體疊層340和通道結構330)附接到基底341上。即，根據一些實施例，當矽基底302附接到基底341時，矽基底302的正面朝向基底341。在一些實施例中，基底341是載體基底，其上沒有形成任何元件或結構。矽基底302的正面可以使用熱結合、黏合、熔合、任何其他適合的製程或其任何組合附接到載體基底(例如，裸矽晶圓)。
在一些實施例中，在附接之前透過複數個製程(包括但不限於微影、乾蝕刻、濕蝕刻、薄膜沉積、熱生長、佈植、CMP和任何其他適合的製程)在基底341上或中形成週邊元件(未示出)，例如電晶體。具有週邊元件的基底341可以使用混合鍵合(也稱為「金屬/介電質混合鍵合」)與矽基底302結合，混合鍵合是直接鍵合技術(例如，在不使用中間層(例如焊料或黏合劑)的情況下在表面之間形成鍵合)並且可以同時獲得金屬-金屬鍵合和電介質-電介質鍵合。可以在連接介面343處的鍵合接觸件之間形成金屬-金屬鍵合，並且可以在連接介面343處的剩餘區域處的介電材料之間形成電介質-電介質鍵合。
方法400前進到步驟422，如第4B圖所示，其中，從背面減薄第一基底，以去除儲存膜和半導體通道在通道孔底表面上的部分。如第3K圖所示，將包括附接的矽基底302和基底341的所得結構上下顛倒，使得矽基底302的背面可以面朝上用於背面減薄製程，並且基底341可以在減薄製程期間支撐所得到的結構。可以使用研磨、CMP、蝕刻、任何其他適合的製程或其任何組合從其背面(現在朝上)減薄矽基底302以減小其厚度。可以控制減薄製程的速率及/或時 間，使得在減薄製程之後去除儲存膜316和半導體通道318在通道結構330的通道孔310的底表面上的部分。應注意，由於記憶體疊層340上下顛倒，因此通道結構330的底表面變為第3K圖及以後的附圖中的頂表面。然而，這是與其上形成通道插塞328的表面相對的表面，並且是儲存膜316和半導體通道318在其上橫向延伸的表面。一旦減薄製程完成，儲存膜316和半導體通道318就不具有在通道結構330的底表面或頂表面上橫向延伸的任何部分。由此在背面基底減薄製程之後形成半導體層344作為減薄的矽基底302。
方法400前進到步驟424，如第4B圖中所示，其中，使用濕蝕刻及/或乾蝕刻製程去除儲存膜和半導體通道在減薄的第一基底中的部分以形成凹槽。如第3L圖所示，透過去除儲存膜316、半導體通道318和覆蓋層326在半導體層344中的部分，在半導體層344中形成凹槽346。在一些實施例中，還去除半導體層344圍繞儲存膜316的部分。可以控制蝕刻速率及/或時間以控制凹槽346的深度。在一些實施例中，凹槽346的底表面和記憶體膜316及半導體通道318的上端位於記憶體疊層340的頂表面上方，如第3L圖所示。
方法400前進到步驟426，如第4B圖所示，其中，在減薄的第一基底的凹槽中形成半導體插塞以接觸半導體通道。半導體插塞可以從減薄的第一基底磊晶生長。在一些實施例中，透過在凹槽中沉積半導體插塞來形成半導體。
如第3M圖中所示，在一些實施例中，透過用從半導體層344(減薄的矽基底302)從其側面磊晶生長的單晶矽填充凹槽346(第3L圖中所示)來形成半導體插塞348。用於形成磊晶半導體插塞348的製作方法可包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或其任何組合。在一些實施例中，使用離子佈植及/或熱擴散，用n型或n型摻雜劑摻雜半導體插塞348，摻雜濃度大於半導體層344。
在一些實施例中，透過使用一個或複數個薄膜沉積製程(例如CVD、 ALD、PVD、任何其他適合的製程或其任何組合)將半導體層沉積到凹槽346(例如多晶矽層)中來形成半導體插塞348。在一些實施例中，半導體插塞348透過自我對準多晶矽化物製程形成，即，將金屬層沉積到凹陷346中以及透過熱處理(例如，退火、燒結或任何其他適合的過程)矽化半導體層344和沉積的金屬層中的矽。在一些實施例中，將矽層和金屬層兩者都沉積到凹槽346中，以透過矽化製程在凹槽中形成矽化物插塞。一旦在凹槽346中形成半導體插塞348，它就可以接觸包括半導體通道318的通道結構330。在凹槽346的底表面位於記憶體疊層340的頂表面上方的一些實施例中，填充凹槽346的半導體插塞348的底表面也位於記憶體疊層340的頂表面上方。
一旦在減薄的第一基底中形成半導體插塞，就可以在減薄的第一基底上方形成另外的結構。在一些實施例中，形成在單獨基底上的週邊元件及/或互連層以面對面的方式與第3M圖中所示的結構結合，以形成非單片式3D記憶體裝置，其中，週邊元件設置在記憶體陣列元件上方。在一些實施例中，基底341是載體基底，其可被去除並用具有週邊元件及/或互連層的另一基底替換以形成非單片式3D記憶體裝置，其中，週邊元件設置在記憶體陣列元件下方。在一些實施例中，基底341是週邊元件的基底，使得第3M圖中所示的結構是非單片式3D記憶體裝置，其中週邊元件設置在記憶體陣列元件下方。
根據本公開內容的一個方面，一種3D記憶體裝置包括：記憶體疊層，所述記憶體疊層包括交錯的導電層和介電層；通道結構，垂直延伸穿過所述記憶體疊層；以及所述記憶體疊層上方的半導體層。通道結構包括在通道結構下部中的通道插塞，沿通道結構的側壁的儲存膜，以及在儲存膜上方並與通道插塞接觸的半導體通道。半導體層包括在半導體通道上方並與半導體通道接觸的半導體插塞。
在一些實施例中，儲存膜不沿通道結構的頂表面和底表面延伸。
在一些實施例中，半導體層包括單晶矽。半導體插塞可以是磊晶生長的矽插塞。半導體插塞也可以是沉積的多晶矽插塞或矽化物插塞。
在一些實施例中，3D記憶體裝置還包括基底，在基底上方設置記憶體疊層，以及在垂直方向上位於基底和記憶體疊層之間的連接介面。在一些實施例中，3D記憶體裝置還包括在半導體層上方的週邊元件。在一些實施例中，3D記憶體裝置還包括在垂直方向上位於基底和記憶體疊層之間的週邊元件。
根據本公開內容的另一方面，一種3D記憶體裝置包括：第一記憶體堆疊，包括第一複數個交錯的導電層和介電層；第一記憶體堆疊上的蝕刻停止層；第二記憶體堆疊，包括蝕刻停止層上的第二複數個交錯的導電層和介電層；通道結構，垂直延伸穿過第一和第二記憶體堆疊以及蝕刻停止層；以及半導體插塞，在第二記憶體堆疊的頂表面上方並與通道結構接觸。
在一些實施例中，蝕刻停止層包括金屬或半導體。
在一些實施例中，通道結構包括位於通道結構的下部中的通道插塞，沿通道結構的側壁的儲存膜，以及位於儲存膜上方並與通道插塞和半導體插塞接觸的半導體通道。
在一些實施例中，儲存膜不沿通道結構的頂表面和底表面延伸。
在一些實施例中，半導體通道的上端與半導體插塞的底表面接觸。
在一些實施例中，半導體插塞是磊晶生長的矽插塞。在一些實施例中，半導體插塞是沉積的多晶矽插塞或矽化物插塞。
在一些實施例中，所述3D記憶體裝置包括基底，在基底上方設置第一記憶體堆疊；以及在垂直方向上位於基底和第一記憶體堆疊之間的連接介面。在一些實施例中，3D記憶體裝置包括半導體插塞上方的週邊元件。在一些實施例中，3D記憶體裝置包括在垂直方向上位於基底和第一記憶體堆疊之間的週邊元件。
根據本公開內容的又一方面，公開了一種用於形成3D記憶體裝置的方法。在第一基底的正面上形成包括交錯的犧牲層和介電層的介電質疊層。穿過介電質疊層形成通道孔。沿著通道孔的側壁並在底表面上形成儲存膜和半導體通道。透過用導電層替換介電質疊層中的犧牲層來形成包括交錯的導電層和介電層的記憶體疊層。第一基底附接到第二基底。第一基底的正面朝向第二基底。從第一基底的背面減薄第一基底，以去除儲存膜和半導體通道在通道孔的底表面上的部分。在減薄的第一基底中形成半導體插塞以接觸半導體通道。
在一些實施例中，在附接之前，在通道孔的上部中形成通道插塞以接觸半導體通道。
在一些實施例中，為了形成半導體插塞，去除儲存膜和半導體通道在減薄的第一基底中的部分以形成凹槽。半導體插塞可以沉積在凹槽中或者在凹槽中從減薄的第一基底磊晶生長。
在一些實施例中，為了形成介電質疊層，在第一基底的正面上形成包括第一複數個交錯的犧牲層和介電層的第一介電質堆疊，在第一介電質堆疊上形成蝕刻停止層以覆蓋第一介電質堆疊，及在蝕刻停止層上形成包括第二複數個交錯的犧牲層和介電層的第二介電質堆疊。
在一些實施例中，為了形成通道孔，形成垂直延伸穿過第一介電質堆疊的第一開口，形成垂直延伸穿過第二介電質堆疊的第二開口，直到被蝕刻停止層停止，並且去除部分蝕刻停止層，使得第一和第二開口連接以形成通道孔。
在一些實施例中，為了形成通道孔，穿過第一基底的部分形成通道孔的開槽。在一些實施例中，穿過介電質疊層形成狹縫開口，並且穿過第一基底的部分形成狹縫開口的開槽。通道孔的開槽深度大於狹縫開口的開槽深度。
在一些實施例中，在附接之前，在第二基底上形成週邊元件。在一 些實施例中，在形成半導體插塞之後，在減薄的第一基底上方形成週邊元件。
以上對具體實施例的描述將揭示本公開內容的一般性質，以使得其他人可以透過應用本領域技術內的知識容易地修改及/或適應這些具體實施例的各種應用，而無需過度實驗，且不脫離本公開內容的一般概念。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同變換的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經藉助於功能方塊描述了本公開內容的實施例，所述功能方塊示出了特定功能及其關係的實施方式。為了描述的方便，本文任意定義了這些功能方塊的邊界。只要適當地執行了特定功能和關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由發明人設想的本公開內容的一個或複數個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本公開內容和所附申請專利範圍。
本公開內容的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據以下申請專利範圍及其等同變換來限定。

Claims (19)

  1. 一種三維(3D)記憶體裝置，包括：記憶體疊層，所述記憶體疊層包括交錯的導電層和介電層；通道結構，所述通道結構垂直延伸穿過所述記憶體疊層並包括：在所述通道結構的下部中的通道插塞；沿所述通道結構的側壁的儲存膜；以及在所述儲存膜上方並與所述通道插塞接觸的半導體通道；以及半導體層，所述半導體層在所述記憶體疊層上方並且包括在所述半導體通道上方並與所述半導體通道接觸的半導體插塞，其中所述儲存膜不沿所述通道結構的頂表面和底表面延伸。
  2. 根據請求項1所述的3D記憶體裝置，其中所述半導體層包括單晶矽。
  3. 根據請求項2所述的3D記憶體裝置，其中所述半導體插塞是磊晶生長的矽插塞。
  4. 根據請求項2所述的3D記憶體裝置，其中所述半導體插塞是沉積的多晶矽插塞或矽化物插塞。
  5. 根據請求項1所述的3D記憶體裝置，其中所述半導體通道的上端與所述半導體插塞的底表面接觸。
  6. 根據請求項1所述的3D記憶體裝置，其中所述半導體插塞的底表面在所述記憶體疊層的頂表面上方，並且所述半導體插塞的頂表面與所述半導體層的頂表面齊平。
  7. 根據請求項1所述的3D記憶體裝置，還包括：基底，在所述基底上方設置所述記憶體疊層；以及連接介面，所述連接介面在垂直方向上位於所述基底和所述記憶體疊層之間。
  8. 根據請求項1所述的3D記憶體裝置，還包括在所述半導體層上方的週邊元件。
  9. 根據請求項7所述的3D記憶體裝置，還包括在所述垂直方向上位於所述基底和所述記憶體疊層之間的週邊元件。
  10. 一種三維(3D)記憶體裝置，包括：第一記憶體堆疊，所述第一記憶體堆疊包括第一複數個交錯的導電層和介電層；所述第一記憶體堆疊上的蝕刻停止層；第二記憶體堆疊，所述第二記憶體堆疊包括所述蝕刻停止層上的第二複數個交錯的導電層和介電層；通道結構，所述通道結構垂直延伸穿過所述第一記憶體堆疊和所述第二記憶體堆疊以及所述蝕刻停止層；以及半導體插塞，所述半導體插塞在所述第二記憶體堆疊的頂表面上方並與所述通道結構接觸。
  11. 根據請求項10所述的3D記憶體裝置，其中，所述蝕刻停止層包括金屬或半導體。
  12. 根據請求項10所述的3D記憶體裝置，所述通道結構包括：位於所述通道結構的下部中的通道插塞；沿所述通道結構的側壁的儲存膜；以及位於所述儲存膜上方並與所述通道插塞和所述半導體插塞接觸的半導體通道。
  13. 一種用於形成三維(3D)記憶體裝置的方法，包括：在第一基底的正面上形成包括交錯的犧牲層和介電層的介電質疊層；穿過所述介電質疊層形成通道孔；沿著所述通道孔的側壁並在所述通道孔的底表面上形成儲存膜和半導體通道；透過用導電層替換所述介電質疊層中的犧牲層來形成包括交錯的導電層和介電層的記憶體疊層；將所述第一基底附接到第二基底，其中所述第一基底的正面朝向所述第二基底；從所述第一基底的背面減薄所述第一基底，以去除所述儲存膜和所述半導體通道在所述通道孔的底表面上的部分；以及在減薄的第一基底中形成半導體插塞以接觸所述半導體通道。
  14. 根據請求項13所述的方法，還包括在附接之前，在所述通道孔的上部中形成通道插塞以接觸所述半導體通道。
  15. 根據請求項13所述的方法，其中形成所述半導體插塞包括去除所述儲存膜和所述半導體通道在所述減薄的第一基底中的部分以形成凹槽。
  16. 根據請求項15所述的方法，其中形成所述半導體插塞還包括在所述凹槽中沉積所述半導體插塞。
  17. 根據請求項15所述的方法，其中形成所述半導體插塞還包括在所述凹槽中從所述減薄的第一基底磊晶生長所述半導體插塞。
  18. 根據請求項13所述的方法，其中，形成所述介電質疊層包括：在所述第一基底的正面上形成包括第一複數個交錯的犧牲層和介電層的第一介電質堆疊；在所述第一介電質堆疊上形成蝕刻停止層以覆蓋所述第一介電質堆疊；以及在所述蝕刻停止層上形成包括第二複數個交錯的犧牲層和介電層的第二介電質堆疊。
  19. 根據請求項13所述的方法，還包括：在附接之前，在所述第二基底上形成週邊元件；或在形成所述半導體插塞之後，在所述減薄的第一基底上方形成週邊元件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804899B (zh) * 2021-03-17 2023-06-11 日商鎧俠股份有限公司 半導體裝置及其製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002397A (ko) * 2019-07-08 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 깊은 격리 구조들을 갖는 3차원 메모리 디바이스들
US11127756B2 (en) * 2019-07-16 2021-09-21 Macronix International Co., Ltd. Three-dimensional memory device and manufacturing method thereof
CN110678982B (zh) * 2019-08-29 2021-08-31 长江存储科技有限责任公司 新颖的3d nand存储器件及其形成方法
JP2021048372A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN110800106B (zh) * 2019-09-29 2021-01-29 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
CN110808250A (zh) * 2019-10-12 2020-02-18 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN110797343B (zh) * 2019-10-12 2022-05-27 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN111192878B (zh) * 2020-01-07 2021-05-25 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
WO2021159228A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Semiconductor plug having etch-resistant layer in three-dimensional memory devices
KR20210117522A (ko) 2020-03-19 2021-09-29 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN111403410B (zh) * 2020-03-24 2023-05-05 长江存储科技有限责任公司 存储器及其制备方法
US11296101B2 (en) * 2020-03-27 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device including an inter-tier etch stop layer and method of making the same
CN111540746B (zh) * 2020-04-03 2021-04-06 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN111540748B (zh) * 2020-04-03 2021-03-16 长江存储科技有限责任公司 三维存储器结构及其制备方法
US11145659B1 (en) * 2020-05-18 2021-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237881A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112424934B (zh) * 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
JP7297923B2 (ja) 2020-05-27 2023-06-26 長江存儲科技有限責任公司 ３次元メモリデバイス及び方法
CN112424933A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111755453B (zh) * 2020-05-29 2021-06-04 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111755457A (zh) * 2020-07-09 2020-10-09 长江存储科技有限责任公司 三维存储器
CN111769121B (zh) * 2020-07-09 2021-10-15 长江存储科技有限责任公司 三维存储器的制作方法
CN111755458B (zh) * 2020-07-09 2021-12-21 长江存储科技有限责任公司 三维存储器
US11683932B2 (en) 2020-08-28 2023-06-20 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
CN112635485B (zh) * 2020-12-15 2023-11-07 长江存储科技有限责任公司 三维存储器的制备方法
CN112635481A (zh) * 2020-12-22 2021-04-09 长江存储科技有限责任公司 三维nand存储器及其制备方法
US11641737B2 (en) * 2021-01-29 2023-05-02 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
CN113035880B (zh) * 2021-03-09 2021-10-08 长江存储科技有限责任公司 存储器及其制备方法
JP2022143037A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102603209B1 (ko) * 2021-03-26 2023-11-16 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
TWI775486B (zh) * 2021-06-10 2022-08-21 旺宏電子股份有限公司 記憶體元件及其製造方法
US20220399361A1 (en) * 2021-06-10 2022-12-15 Macronix International Co., Ltd. Memory device and manufacturing method thereof
WO2022266785A1 (en) * 2021-06-21 2022-12-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with divided drain select gate lines and method for forming the same
JP2023037777A (ja) * 2021-09-06 2023-03-16 キオクシア株式会社 半導体記憶装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170271352A1 (en) * 2016-03-16 2017-09-21 Sandisk Technologies Inc. Three-dimensional memory device containing annular etch-stop spacer and method of making thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5279560B2 (ja) * 2009-03-11 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
JP2011226328A (ja) * 2010-04-16 2011-11-10 Nikki Co Ltd エンジンの空燃比制御装置
KR102054226B1 (ko) * 2013-03-14 2019-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102081195B1 (ko) * 2013-08-28 2020-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
KR20160018921A (ko) * 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102251366B1 (ko) 2014-11-03 2021-05-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102342549B1 (ko) * 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
CN107039443B (zh) * 2015-07-23 2019-09-03 旺宏电子股份有限公司 存储器元件及其制作方法
KR102424720B1 (ko) * 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9865612B2 (en) * 2016-03-22 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
KR102636463B1 (ko) 2016-10-05 2024-02-14 삼성전자주식회사 반도체 메모리 장치
US10319739B2 (en) * 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
CN109920790B (zh) * 2017-03-08 2022-04-12 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
CN107658310B (zh) 2017-08-31 2020-04-14 长江存储科技有限责任公司 降低晶片翘曲的共源极阵列形成方法
CN107994027B (zh) * 2017-11-21 2020-09-25 长江存储科技有限责任公司 一种sono刻蚀中负载效应影响的减轻方法
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170271352A1 (en) * 2016-03-16 2017-09-21 Sandisk Technologies Inc. Three-dimensional memory device containing annular etch-stop spacer and method of making thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804899B (zh) * 2021-03-17 2023-06-11 日商鎧俠股份有限公司 半導體裝置及其製造方法

Also Published As

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JP2022505518A (ja) 2022-01-14
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US20200126974A1 (en) 2020-04-23

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