KR102573353B1 - 후면 기판 박형화를 사용하여 형성된 반도체 플러그를 갖는 3차원 메모리 소자 - Google Patents

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리홍 샤오
엔보 왕
펑 루
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리 소자 및 그 형성 방법의 실시예가 개시된다. 일례에서, 상기 3D 메모리 소자는 인터리빙된 전도 층과 유전체 층을 포함하는 메모리 스택, 상기 메모리 스택을 통해 수직으로 연장되는 채널 구조체, 및 상기 메모리 스택 위의 반도체 층을 포함한다. 상기 채널 구조체는, 상기 채널 구조체의 하부 부분에 있는 채널 플러그, 상기 채널 구조체의 측벽을 따른 메모리 필름, 및 상기 메모리 필름 위에 있고 상기 채널 플러그와 접촉하는 반도체 채널을 포함한다. 상기 반도체 층은 상기 반도체 채널 위에 있고 상기 반도체 채널과 접촉하는 반도체 플러그를 포함한다.

Description

후면 기판 박형화를 사용하여 형성된 반도체 플러그를 갖는 3차원 메모리 소자
본 개시의 실시예는 3차원(three-dimensional, 3D) 메모리 소자 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나 메모리 셀의 최소 배선 폭(feature size)이 하한에 가까워짐에 따라 평면 공정 및 제조 기술은 어려워지고 비용이 많이 든다. 결과적으로 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한에 대처할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및, 메모리 어레이와의 사이의 신호를 제어하기 위한 주변 소자를 포함한다.
3D 메모리 소자의 실시예 및 이를 형성하는 방법이 본 명세서에서 개시된다.
하나의 예로, 3D 메모리 소자는 인터리빙된(interleaved) 전도 층(conductive layer)과 유전체 층(dielectric layer)을 포함하는 메모리 스택(memory stack), 상기 메모리 스택을 통해 수직으로 연장되는 채널 구조체(channel structure), 및 상기 메모리 스택 위의 반도체 층(semiconductor layer)을 포함한다. 상기 채널 구조체는, 상기 채널 구조체의 하부 부분(lower portion)에 있는 채널 플러그(channel plug), 상기 채널 구조체의 측벽을 따른 메모리 필름(memory film), 및 상기 메모리 필름 위에 있고 상기 채널 플러그와 접촉하는 반도체 채널(semiconductor channel)을 포함한다. 상기 반도체 층은 상기 반도체 채널 위에 있고 상기 반도체 채널과 접촉하는 반도체 플러그(semiconductor plug)를 포함한다.
다른 예로, 3D 메모리 소자는 제1 복수의 인터리빙된 전도 층과 유전체 층을 포함하는 제1 메모리 덱(memory deck), 상기 제1 메모리 덱 상의 에칭 정지 층(etch stop layer), 상기 에칭 정지 층 상의 제2 복수의 인터리빙된 전도 층과 유전체 층을 포함하는 제2 메모리 덱, 상기 제1 메모리 덱과 상기 제2 메모리 덱과 상기 에칭 정지 층을 통해 수직으로 연장되는 채널 구조체, 및 상기 제2 메모리 덱의 상단 표면(top surface) 위에 있고 상기 채널 구조체와 접촉하는 반도체 플러그를 포함한다.
또 다른 예로, 3D 메모리 소자를 형성하는 방법이 개시된다. 제1 기판의 전면(front side) 상에 인터리빙된 희생 층과 유전체 층을 포함하는 유전체 스택이 형성된다. 상기 유전체 스택을 통해 채널 구멍(channel hole)이 형성된다. 상기 채널 구멍의 측벽을 따라 그리고 하단 표면(bottom surface) 상에 메모리 필름 및 반도체 채널이 형성된다. 상기 유전체 스택의 희생 층을 전도 층으로 교체함으로써 인터리빙된 전도 층과 유전체 층을 포함하는 메모리 스택이 형성된다. 상기 제1 기판이 제2 기판에 부착된다. 상기 제1 기판의 전면은 상기 제2 기판을 향한다. 상기 제1 기판의 후면(backside)으로부터 상기 제1 기판이 박형화되어(thinned) 상기 채널 구멍의 상기 하단 표면 상의 상기 메모리 필름 및 상기 반도체 채널의 일부가 제거된다. 상기 반도체 채널과 접촉하도록 박형화된 제1 기판에 반도체 플러그가 형성된다.
본 출원에 통합되어 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 나타내며, 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 실시 및 사용할 수 있게 하는 역할을 한다.
도 1은 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 2a는 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 2b는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 3a ∼ 도 3m은 본 개시의 일부 실시예에 따른, 후면 기판 박형화(backside substrate thinning)를 사용하여 반도체 플러그를 갖는 3D 메모리 소자를 형성하는 예시적인 제조 공정을 나타낸다.
도 4a ∼ 도 4b는 본 개시의 일부 실시예에 따른, 후면 기판 박형화를 사용하여 반도체 플러그를 갖는 3D 메모리 소자를 형성하는 예시적인 방법의 흐름도를 나타낸다.
본 발명의 실시예는 첨부 도면을 참조하여 설명될 것이다.
구체적인 구성 및 배치가 논의되지만, 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고서 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 애플리케이션에 채용될 수 있음은 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 그 특정한 특징, 구조 또는 특성을 반드시 포함하는 것은 아닐 수 있음에 유의해야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기재되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련자의 지식 범위 내일 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기서 사용되는 용어 "하나 이상(one or more)"은 적어도 부분적으로 문맥에 의존하여 임의의 특징, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나, 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 또한, "∼에 기초하여(based on)"라는 용어는 반드시 배타적인 인자(factor)의 세트를 시사하려는 의도가 아님을 이해할 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지 않은 추가 인자의 존재를 허용할 수 있다.
본 개시에서, "상에(on)", "위에(above 또는 over)"의 의미는, "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 있는 무언가의 "위에"의 의미도 포함하도록, 그리고 "위에(above 또는 over)"가 무언가의 "위에(above 또는 over)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 없는 무언가의 "위에"(즉, 직접 무언가의 상에)의 의미도 포함하도록 최대한 넓게 해석되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명을 쉽게 하기 위해 도면에 나타낸 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 방향에 더하여 사용중이거나 작동중인 기기의 여러 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 또는 다른 방향으로 회전됨) 여기서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판"은 위에 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 상단(top)에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 인화 인듐(indium phosphide) 등과 같은, 다양한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 비 도전성(electrically non-conductive) 재료로 이루어질 수 있다.
여기에서 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 구조체 또는 상부 구조체의 전체에 걸쳐 확장될 수 있거나 하부 구조체 또는 상부 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 얇은 두께를 갖는 균질 또는 불균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면(top surface)과 하단 표면에, 또는 그 사이의 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼형 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 상에(thereupon), 그 위에(thereabove), 및/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층(interconnect layer)은 하나 이상의 도체 및 접촉 층(contact layer)(상호연결 라인(interconnect line) 및/또는 비아 콘택트(via contact)가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목/명목상(nominal/nominally)"은 원하는 값의 위 및/또는 아래의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안에 설정된, 구성요소 또는 프로세스 작업에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 가리킨다. 값의 범위는 제조 공정 또는 공차의 약간의 변동으로 인한 것일 수 있다. 여기에서 사용된 바와 같이, 용어 "약(about)"은 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드(particular technology node)에 기초하여, 용어 "약"은 예를 들어 값의 10∼30%(예: 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
여기에 사용된 바와 같이, 용어 "3D 메모리 소자"는 횡 방향으로 배향된(laterally-oriented) 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(여기서는 NAND 메모리 스트링과 같은, "메모리 스트링"이라고 함)을 가져 메모리 스트링이 기판에 대해 수직 방향으로 연장되는 반도체 소자를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직으로"는 기판의 측면(lateral surface)에 명목상 수직을 의미한다.
3D NAND 메모리 소자와 같은, 일부 3D 메모리 소자에서, 반도체 플러그는 전형적으로 NAND 메모리 스트링의 소스를 제어하는 트랜지스터의 채널 역할을 하는 NAND 메모리 스트링의 일 단부(one end)에 형성된다. 96 이상의 레벨과 같은 선진 기술로 3D NAND 메모리 소자를 제조할 때, 일반적으로 이중 덱 아키텍처(dual-deck architecture)가 사용되며, 이는 반도체 플러그 위의 하부 덱에 있는 하부 채널 구멍을 일시적으로 채우는 희생 층을 제거하고 메모리 필름과 반도체 채널로 한 번에 하부 채널 구멍 및 상부 채널 구멍을 함께 채우는 것("단일 채널 형성(single channel formation, SCF)"으로 알려짐)을 필요로 한다.
예를 들어, 도 1은 이중 덱 유전체 스택(104)(하부 유전체 덱(104A) 및 상부 유전체 덱(104B) 포함)을 통해 수직으로 연장되는 NAND 메모리 스트링(110)을 형성하기 위한 제조 단계에서 예시적인 3D 메모리 소자(100)의 단면을 도시한다. 하부 유전체 덱(104A)과 상부 유전체 덱(104B) 각각은 희생 층(106) 및 유전체 층(108)(여기서는 "유전체 층 쌍"이라고 함)을 각각 포함하는 복수의 쌍을 포함한다. 모든 제조 공정이 완료되면, 유전체 스택(104)은 게이트 교체 공정에 의해 메모리 스택으로 교체되며, 이는 각각의 희생 층(106)을 전도 층으로 교체한다. NAND 메모리 스트링(110)은 하부 유전체 덱(104A)과 상부 유전체 덱(104B)을 통해 각각 형성된 하부 채널 구조체(112A)과 상부 채널 구조체(112B)를 포함한다. NAND 메모리 스트링(110)은 또한 하부 단부(lower end)에 반도체 플러그(114) 및 상부 단부(upper end)에 채널 플러그(116)를 포함한다. 도 1에 도시된 바와 같이, 반도체 플러그(114)는 기판(102)의 일부, 즉, 기판(102)의 상단 표면 아래로 연장된다.
하부 채널 구조체(112A) 및 상부 채널 구조체(112B)(통칭하여 "채널 구조체"(112)라고 함)는 메모리 필름(118) 및 측벽을 따라 그리고 하단 표면에 반도체 채널(120)을 포함한다. 반도체 채널(120)을 메모리 필름(118) 아래의 반도체 플러그(114)에 접촉시키기 위해, "SONO 펀치" 공정을 수행하여 메모리 필름(118)을 형성하는 차단 층(122), 저장 층(124) 및 터널링 층(126)과, 하부 채널 구조체(112A)의 하단 표면 상의 채널 희생 층(도시되지 않음)을 통해 에칭해야 한다. SONO 펀치 공정은 고 에너지 에칭액 플라즈마를 사용하기 때문에, 상부 채널 구조체(112B)와 하부 채널 구조체(112A)가 그 접합 위치에서 오버레이(overlay)하기 위한 좁은 공정 마진(예: 10nm 미만) 은 접합 위치에서의 측벽 손상 및/또는 하단 표면 상의 언더 에칭(under-etch)을 방지한다.
또한, 반도체 플러그(114)를 형성하고 SONO 펀치 공정을 수용하기 위해, 채널 희생 층이 먼저 메모리 필름(118) 위에 증착된 다음, 다시 에칭되어 채널 플러그(116)를 위한 오목부를 형성하고, 결국 반도체 채널(120)로 교체되어야 한다. 이는 공정 복잡도와 비용을 증가시킨다. 채널 희생 층의 사용은 또한 채널 희생 층의 채움으로 인한 보이드(void) 형성과 웨이퍼 휨과 휨 문제로 인해 수율을 감소시키다. 상황에 따라서는, 채널 희생 층의 제거는 또한 채널 구멍 아래의 반도체 플러그(114)에 대한 손상을 야기하고 및/또는 채널 구멍에 잔류물을 남길 수 있는데, 이는 직접적으로 셀 기능 장애로 이어질 수 있다.
본 발명에 따른 다양한 실시예는 3D 메모리 소자에서 반도체 플러그를 형성하기 위해, 종래의 SONO 펀치 공정을 대체할 수 있는 후면 기판 박형화 공정(backside substrate thinning process)을 제공한다. 이 공정은 상부 채널 구멍 오버레이의 마진을 증가시킬 수 있어, 상부 채널 구멍을 만들 때 포토리소그래프 정렬(photolithograph alignment) 및 에칭 공정의 문제를 완화할 수 있다. SONO 펀치 공정과 채널 희생 층의 제거는 하단 언더 에칭(bottom under-etch), 측벽 및 반도체 플러그 손상, 채널 구멍 잔류물, 등에 의해 야기되는 셀 오동작 위험을 줄일 수 있다. 또한, 일부 실시예에서, 상부 채널 구멍 오버레이의 편이(shift)로 인한 하부 유전체 덱의 유전체 층 쌍을 손상시킬 위험을 감소시키기 위해, 상부 유전체 덱과 하부 유전체 덱 사이에 에칭 정지 층이 형성된다.
도 2a는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자(200)의 단면을 나타낸다. 3D 메모리 소자(200)는 실리콘(예: 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상 실리콘(silicon on insulator, SOI), 절연체 상 게르마늄(germanium on insulator, GOI), 유리, 석영 또는 기타 적합한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. GOI), 일부 실시예에서, 기판(202)은 캐리어 기판(carrier substrate)이다. 아래에서 상세히 설명하는 바와 같이, 캐리어 기판은 본딩(bonding), 접착(adhesion), 융합(fusion) 등과 같은 임의의 적합한 결합 공정(joining processes)을 사용하여 결합 계면(206)에서 박형화된 메모리 어레이 소자 칩(240)의 전면에 부착될 수 있다. 일부 실시예에서, 캐리어 기판은 박형화된 메모리 어레이 소자 칩(240)의 형성 후에 3D 메모리 소자(200)로부터 제거되는 것으로 이해된다. 도 2a에 도시된 바와 같이, 박형화된 메모리 어레이 소자 칩(240)은 메모리 스택(204)(제1 메모리 덱(204A), 제1 메모리 덱(204) 상의 에칭 정지 층(208) 및 에칭 정지 층(208)상의 제2 메모리 덱(204B) 포함) 및 메모리 스택(204) 위의 반도체 층(210)(예: 박형화된 기판)을 포함할 수 있다. 반도체 층(210)은 연삭(grinding), 화학적 기계적 연마(chemical mechanical polishing, CMP) 및/또는 에칭 공정을 사용하여 기판을 박형화함으로써 형성될 수 있다. 일부 실시예에서, 결합 계면(206)은 기판(202)과 메모리 스택(204) 사이에 수직으로 있다. 일부 실시예에 따르면, 유전체 층과 같은, 절연 층(212)이 메모리 스택(204)과 반도체 층(210) 사이에 수직으로 배치된다.
3D 메모리 소자(200)의 구성요소들의 공간적 관계를 추가로 나타내기 위해 x 축 및 y 축이 도 2a에 포함되어 있음을 유의하기 바란다. 3D 메모리 소자(200)의 기판(202)은 x 방향에서 좌우로(즉, 횡 방향) 연장되는 두 개의 횡 방향 표면(예: 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용된 바와 같이, 하나의 구성 요소(예: 계층 또는 소자)가 3D 메모리 소자(예: 3D 메모리)의 다른 구성 요소(예: 계층 또는 소자)의 "상에", "위에" 또는 "아래에" 있는지는, 기판이 y 방향으로 3D 메모리 소자의 가장 낮은 평면에 위치할 때 y 방향(즉, 수직 방향)에서 3D 메모리 소자의 기판(예: 기판(202))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 명세서 전반에 걸쳐 적용된다.
일부 실시예에서, 3D 메모리 소자(200)는, 메모리 셀이 기판(202) 위에 수직으로 연장되는 NAND 메모리 스트링(214)의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. 메모리 어레이 소자는, 각각이 전도 층(203) 및 유전체 층(205)을 포함하는 복수의 쌍(여기서는 "도체/유전체 층 쌍"이라고 함)을 통해 연장되는 NAND 메모리 스트링(214)을 포함할 수 있다. 적층된(stacked) 전도 층/유전체 층 쌍은 여기서 메모리 스택(204)이라고도 한다. 메모리 스택(204)의 전도 층/유전체 층 쌍의 수(예: 32, 64, 96 또는 128)는 3D 메모리 소자(200)에서 메모리 셀의 수를 결정한다. 메모리 스택(204)은 복수의 인터리빙된 전도 층(203) 및 유전체 층(205)을 포함할 수 있다. 메모리 스택(204)의 전도 층(203) 및 유전체 층(205)은 수직 방향으로 교번할 수 있다. 전도 층(203)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 유전체 층(205)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 메모리 스택(204)은 제1 메모리 덱(204A) 및 제2 메모리 덱(204B)을 포함하는 이중 덱 아키텍처를 갖는다. 제1 메모리 덱(204A) 및 제2 메모리 덱(204B) 각각에서 전도 층/유전체 층 쌍의 수는 동일하거나 상이할 수 있다. 메모리 스택(204)은 제1 메모리 덱(204A)과 제2 메모리 덱(204B) 사이에 수직으로 배치된 에칭 정지 층(208)을 더 포함할 수 있다. 에칭 정지 층(208)은 W, Co, Cu, Al 또는 이들의 임의의 조합과 같은, 금속을 포함할 수 있다. 하나의 예로, 에칭 정지 층(208)은 텅스텐 층이다. 에칭 정지 층(208)은 또한 폴리실리콘, 비정질 실리콘, 실리사이드, 또는 이들의 임의의 조합과 같은, 반도체를 포함할 수 있다. 에칭 정지 층(208)은 유전체 층(205)(예: 실리콘 산화물)을 형성하는 재료와 다른 임의의 다른 적절한 재료 및 전도 층(203)으로 교체된 다른 유형의 유전체 층(예: 실리콘 질화물)을 포함할 수 있다. 에칭 정지 층(28)의 두께는 약 20nm ∼ 약 30nm, 예컨대 20nm ∼ 30nm(예: 20nm, 21nm, 22nm, 23nm, 24nm, 25nm, 26nm, 27nm, 28nm, 29nm, 30nm, 이러한 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값들 중 어느 두 값에 의해 정의된 모든 범위). 에칭 정지 층(208)의 두께는 제1 메모리 덱(204A)를 통해 채널 구멍을 형성할 때 에칭에 저항할 수 있고 또한 아래에서 상세히 설명되는 바와 같이 채널 구멍 오버레이의 편이로 인한 손상으로부터 제2 메모리 덱(204B)의 구조를 보호할 수 있을 만큼 충분히 두꺼울 수 있다.
도 2a에 도시된 바와 같이, NAND 메모리 스트링(214)은 메모리 스택(204)을 통해 수직으로 연장되는 채널 구조체(216)를 포함할 수 있다. 채널 구조체(216)는 서로 겹쳐진 두 개의 개구부를 갖는 채널 구멍을 포함할 수 있다. 일부 실시예에 따르면, 각각의 개구부는 제1 메모리 덱(204A) 및 제2 메모리 덱(204B) 중 하나를 통해 형성된다. 오버레이의 편이는 도 2a에 도시된 바와 같이, 두 개의 개구부가 정확하게 정렬되지 않을 때 발생할 수 있다. 채널 구멍은 반도체 재료(들)(예: 반도체 채널(222)로서) 및 유전체 재료(들)(예: 메모리 필름(220)로서)로 채워질 수 있다. 일부 실시예에서, 반도체 채널(222)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(220)은 터널링 층(228), 저장 층(226)( "전하 트랩 층(charge trap layer)"이라고도 함) 및 차단 층(224)을 포함하는 복합 층이다. 채널 구조체(216)의 나머지 공간은 실리콘 산화물과 같은, 유전체 물질을 포함하는 캐핑 층(capping layer)(230)으로 부분적으로 또는 완전히 채워질 수 있다. 일부 실시예에 따르면, 메모리 필름(220)은 채널 구조체(216)의 측벽을 따라 배치되고, 반도체 채널(222)은 메모리 필름(220) 위에 배치된다. 채널 구조체(216)는 원통 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 캐핑 층(230), 반도체 채널(222), 터널링 층(228), 저장 층(226) 및 차단 층(224)은 중심으로부터 차례로 기둥의 외면을 향해 방사상으로 배열된다. 터널링 층(228)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(226)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층(224)은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예로, 메모리 필름(220)은 실리콘 산화물/실리콘 산질화물(또는 실리콘 산화물)/실리콘 산화물("ONO")의 복합 층을 포함할 수 있고, 반도체 필름은 폴리실리콘 층( "S")을 포함할 수 있으므로, 채널 구조체(216)는 이른바 "SONO" 구조를 포함할 수 있다.
일부 실시예에서, 메모리 스택(204)의 전도 층(203)은 NAND 메모리 스트링(214)의 메모리 셀의 게이트 도체로서 기능한다. 전도 층(203)은 다수의 NAND 메모리 셀의 다수의 제어 게이트를 포함할 수 있고 메모리 스택(204)의 에지에서(예: 메모리 스택(204)의 계단 구조에서) 끝나는 워드 라인으로서 횡 방향으로 연장될 수 있다. 일부 실시예에서, NAND 메모리 스트링(214)의 메모리 셀 트랜지스터는 텅스텐, 티타늄/티타늄 질화물(Ti/TiN) 또는 탄탈/탄탈 질화물(Ta/TaN)으로 만들어진 게이트 도체(즉, 채널 구조체(216)에 접하는 전도 층(203)의 일부), 고 유전율(high-k) 유전체 재료로 만들어진 게이트 유전체 층(미도시), 및 채널 구조체(216)를 포함한다.
일부 실시예에서, NAND 메모리 스트링(214)의 채널 구조체(216)는 NAND 메모리 스트링(214)의 하부 부분(예: 하부 단부)에 채널 플러그(218)를 더 포함한다. 채널 플러그(218)는 하부 부분과 접촉할 수 있다. 여기에서 사용되는 바와 같이, 기판(202)이 3D 메모리 소자(200)의 가장 낮은 평면에 위치할 때, 구성요소(예: NAND 메모리 스트링(214))의 "상부 단부"는 y 방향에서 기판(202)으로부터 더 멀리 떨어진 단부이고, 구성요소(예: NAND 메모리 스트링(214))의 "하부 단부"는 y 방향으로 기판(202)에 더 가까운 단부이다. 채널 플러그(218)는 반도체 재료(예: 폴리실리콘) 또는 전도성 재료(예: 금속). 일부 실시예에서, 채널 플러그(218)는 접착 층인 Ti/TiN 또는 Ta/TaN 및 전도체 층인 텅스텐으로 채워진 오목부를 포함한다. 일부 실시예에서, 채널 플러그(218)는 NAND 메모리 스트링(214)의 드레인으로서 기능한다.
일부 실시예에서, NAND 메모리 스트링(214)은 NAND 메모리 스트링(214)의 상부 부분(upper portion)(예: 상부 단부)에 반도체 플러그(232)를 더 포함한다. 반도체 플러그(232)는 NAND 메모리 스트링(214)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 반도체 플러그(114)의 일부가 기판(102)으로부터 유전체 스택(104) 내로 연장되는 도 1과 달리, 도 2a에 도시된 바와 같이, 반도체 플러그(232) 전체가 반도체 층(210) 내에 그리고 메모리 스택(204)의 상단 표면 위에 있을 수 있다. 일부 실시예에서, 반도체 플러그(232)의 하단 표면은 메모리 스택(204)의 상단 표면 위에 있고, 반도체 플러그(232)의 상단 표면은 반도체 층(210)의 상단 표면과 동일 평면(같은 높이)에 있다. 반도체 플러그(232)의 두께는 반도체 층(210)의 두께 이하일 수 있다.
도 1에 도시된 바와 같이, 반도체 플러그(114)를 형성하기 위한 SONO 펀치 공정으로 인해, 메모리 필름(118)은 하부 채널 구조체(112A)의 하단 표면(즉, 반도체 플러그(114)와 접촉하는 표면)을 따라 횡 방향으로 연장되고, 반도체 채널(120)은 하부 채널 구조체(112A)의 하단 표면 상의 메모리 필름(118)의 일부를 통해 그리고 추가로 반도체 플러그(114) 내로 연장되어 콘택트를 만든다. 반도체 플러그(232)를 형성하기 위해 SONO 펀치 공정을 후면 기판 박형화 공정으로 교체함으로써, 도 2a에 도시된 바와 같이, 메모리 필름(220)은 채널 구조체(216)의 상단 표면 및 하단 표면을 따라 횡 방향으로 연장되지 않으며, 반도체 채널(222)의 상부 단부는 반도체 플러그(232)의 하부 표면과 접촉하여 콘택트를 만든다. 일부 실시예에서, 반도체 플러그(232)는 채널 구조체(216)(및 메모리 필름(220)과 그것의 반도체 채널(222))의 상부 단부 위에 있고 상부 단부와 접촉한다.
일부 실시예에서, 반도체 플러그(232)는 선택적 에피택셜 성장(SEG) 공정에 의해 형성될 수 있는 에피택셜 성장된 실리콘 플러그이며, 이에 따라 "SEG 플러그"로도 알려져 있다. 반도체 플러그(232)는 반도체 층(210)으로부터 에피택셜 성장되는 실리콘과 같은, 반도체 재료를 포함할 수 있다. 일부 실시예에서, 반도체 층(210)은 위에 메모리 스택(204) 및 채널 구조체(216)가 형성된 박형화된 실리콘 기판이고, 반도체 플러그(232)는 반도체 층(210)과 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 다시 말해, 반도체 플러그(232)는 반도체 층(210)의 재료와 동일한 재료로 만들어진 에피택셜 성장된 반도체 층을 포함할 수 있다. 일부 실시예에서, 반도체 플러그(232)는 반도체 층(210)의 도핑 농도보다 높은 도핑 농도로 p형 또는 n형 도펀트로 도핑될 수 있다. 일부 실시예에서, 반도체 플러그(232)는 증착된 폴리실리콘 플러그 또는 실리사이드 플러그이다. 반도체 플러그(232)는 폴리실리콘으로 채워지거나, 자기 정렬(self-aligned) 실리사이드 공정에 의해, 구리 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 및 텅스텐 실리사이드와 같은 실리사이드로 채워지는 반도체 층(210)에 오목부를 포함할 수 있다.
3D 메모리 소자(200)는 비 모놀리식 3D 메모리 소자의 일부일 수 있으며, 구성요소(예: 주변 소자 및 메모리 어레이 소자)는 서로 다른 기판에 개별적으로 형성된 다음, 예를 들어 면대면(face-to-face) 방식으로, 본딩될 수 있다. 일부 실시예에서, 3D 메모리 소자(200)는 주변 소자 및 기판을 갖는 주변 소자 칩(234)을 포함한다. 주변 소자는 3D 메모리 소자(200)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 소자는 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 레퍼런스, 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 주변 소자는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 기술("CMOS 칩"이라고도 알려짐)을 사용하여 주변 소자 칩(234)의 기판 상에 형성된다.
도 2a에 도시된 바와 같이, 주변 소자 칩(234)(및 주변 소자와 그 기판)은, 예를 들어 하이브리드 본딩 공정에 의해 결합된, 박형화된 메모리 어레이 소자 칩(240)의 반도체 층(210) 위에 배치될 수 있다. 이에 따라 기판(202)은 3D 메모리 소자(200)의 소자 기판으로서 작용할 수 있다. 도 2a에 도시되지 않았지만, 일부 실시예에서, 기판(202)은 캐리어 기판이며, 이는 추후에 3D 메모리 소자(200)의 최종 제품으로부터 제거된다. 이에 따라 주변 소자 칩(234)은 예를 들어 하이브리드 본딩 공정에 의해 결합된, 박형화된 메모리 어레이 소자 칩(240) 아래에 배치될 수 있다. 따라서 주변 소자 칩(234)의 기판은 3D 메모리 소자(200)의 소자 기판으로 작용할 수 있다.
비록 도 2a에는 도시되지 않았지만, 3D 메모리 소자(200)는 MEOL(mid-end-of-line) 인터커넥트(interconnect) 및/또는 BEOL(back-end-of-line) 인터커넥트를 위한 상호연결 층을 더 포함할 수 있는 것으로 이해된다. 상호연결 층은 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속 간 유전체(intermetal dielectric, IMD) 층"으로도 알려짐)에서 횡 방향 상호연결 라인(lateral interconnect line) 및 수직 비아 콘택트(vertical via contact)와 같은 인터커넥트를 포함할 수 있다. 상호연결 층은 패드 아웃(pad-out)을 위한 콘택트 패드(contact pad) 및 재분배 층(redistribution layer)을 더 포함할 수 있다. 일부 실시예에서, 상호연결 층은 3D 메모리 소자(200)와 외부 회로 사이에서 전기 신호를 전송하고 로컬 인터커넥트(local interconnect)에 의해 메모리 어레이 소자 및/또는 주변 소자에 전기적으로 연결된다. 상호연결 층은, 예컨대 기판(202)과 박형화된 메모리 어레이 소자 칩(240) 사이에 수직으로, 박형화된 메모리 어레이 소자 칩(240)과 주변 소자 칩(234) 사이에 수직으로, 및/또는 주변 소자 칩(234) 위에, 3D 메모리 소자(200) 내의 임의의 적절한 위치에 배치될 수 있다.
도 2b는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자(201)의 단면을 나타낸다. 도 2a에서 전술한 3D 메모리 소자(200)와 유사하게, 3D 메모리 소자(201)는 SONO 펀치 공정 대신에 후면 기판 박형화 공정을 사용하여 반도체 층(210)에 형성된 반도체 플러그(232)를 포함한다.
주변 소자 칩(234)이 박형화된 메모리 어레이 소자 칩(240) 위에 배치되는 도 2a에서의 전술한 3D 메모리 소자(200)와는 달리, 도 2b에서, 주변 소자 칩(234)은 3D 메모리 소자(201)에서 박형화된 메모리 어레이 소자 칩(240) 아래에 배치된다. 3D 메모리 소자(200)와 3D 메모리 소자(201) 모두에서 대응 구조(예: 재료, 제조 공정, 기능 등)의 세부사항은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
주변 소자 칩(234)은 기판(202) 및 기판(202) 상에 및/또는 기판(202) 내에 형성된 주변 소자(236)를 포함할 수 있다. 기판(202)은 이 예에서 캐리어 기판이 아니고 3D 메모리 소자(201)의 최종 제품으로부터 제거될 수 없다. 오히려, 일부 실시예에 따르면, 기판(202)은 주변 소자 칩(234)의 소자 기판일 뿐 아니라 3D 메모리 소자(201)의 소자 기판이기도 하다. 주변 소자(236)는 3D 메모리 소자(201)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 소자는 페이지 버퍼, 디코더(예: 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 레퍼런스, 회로의 능동 또는 수동 구성요소(예: 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에 따르면, 주변 소자(236)는 기판(202)과 메모리 스택(204) 사이에 수직으로 배치된다.
일부 실시예에서, 주변 소자 칩(234)(주변 소자(236) 및 그 기판(202) 포함)은 결합 계면(206)에서 면대면 방식으로 박형화된 메모리 어레이 소자 칩(240)에 본딩된다. 결합 계면(206)은, 주변 소자 칩(234)과 박형화된 메모리 어레이 소자 칩(240)이, 직접 본딩 기술(예: 땜납 또는 접착제와 같은, 중간 층을 사용하지 않고 표면들 사이에 본딩 형성)로서 금속-금속 본딩과 유전체-유전체 본딩을 동시에 얻을 수 있는 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 알려짐)을 사용하여 본딩되는 본딩 계면일 수 있다.
비록 도 2b에는 도시되지 않았지만, 3D 메모리 소자(2001는 MEOL 인터커넥트 및/또는 BEOL 인터커넥트를 위한 상호연결 층을 더 포함할 수 있는 것으로 이해된다. 상호연결 층은 하나 이상의 ILD 층에 횡 방향 상호연결 라인 및 수직 비아 콘택트와 같은 인터커넥트를 포함할 수 있다. 상호연결 층은 패드 아웃(을 위한 콘택트 패드 및 재분배 층을 더 포함할 수 있다. 일부 실시예에서, 상호연결 층은 3D 메모리 소자(201)와 외부 회로 사이에서 전기 신호를 전송하고 로컬 인터커넥트에 의해 메모리 어레이 소자 및/또는 주변 소자에 전기적으로 연결된다. 상호연결 층은, 예컨대 주변 소자(236)와 박형화된 메모리 어레이 소자 칩(240) 사이에 수직으로, 및/또는 박형화된 메모리 어레이 소자 칩(240)의 반도체 층(210) 위에, 3D 메모리 소자(201) 내의 임의의 적절한 위치에 배치될 수 있다.
도 3a ∼ 도 3m은 본 개시의 일부 실시예에 따른 후면 기판 박형화를 사용한 반도체 플러그를 갖는 3D 메모리 소자를 형성하기 위한 예시적인 제조 공정을 나타낸다. 도 4a ∼ 도 4b는 본 개시의 일부 실시예에 따른 후면 기판 박형화를 사용한 반도체 플러그를 갖는 3D 메모리 소자를 형성하는 예시적인 방법(400)의 흐름도를 나타낸다. 도 3a ∼ 도 3m 및 도 4a ∼ 도 4b에 나타낸 3D 메모리 소자의 예는 도 2a ∼ 도 2b에 나타낸 3D 메모리 소자(200, 201)를 포함한다. 도 3a ∼ 도 3m 및 도 4a ∼ 도 4b는 함께 설명될 것이다. 방법(400)에 도시된 작업은 총망라한 것이 아니며, 다른 작업도 나타낸 작업 중 임의의 작업 전, 후, 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 작업 중 일부는 동시에 수행될 수도 있거나, 도 4에 도시된 것과 다른 순서로 수행될 수도 있다.
도 4a를 참조하면, 방법(400)은 기판 상에 제1 유전체 덱이 형성되는 작업(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 제1 유전체 덱은 제1 복수의 인터리빙된 희생 층과 유전체 층을 포함할 수 있다. 도 3a를 참조하면, 복수 쌍의 제1 유전체 층(306)과 제2 유전체 층( "희생 층"으로 알려짐)(308)(여기서는 함께 "유전체 층 쌍"이라고 함)을 포함하는 제1 유전체 덱(304A)이 전면에 형성된다. 일부 실시예에서, 제1 유전체 덱(304A)의 형성 전에 실리콘 기판(302) 상에, 실리콘 산화물과 같은 유전체 재료를 증착하거나, 열 산화함으로써 제1 유전체 덱(304A)과 실리콘 기판(302) 사이에 절연 층(303)이 형성된다. 제1 유전체 덱(304A)은 일부 실시예에 따르면, 인터리빙된 희생 층(308)과 유전체 층(306)을 포함한다. 유전체 층(306)과 희생 층(308)은 대안으로 실리콘 기판(302) 상에 번갈아 증착되어 제1 유전체 덱(304A)을 형성할 수 있다. 일부 실시예에서, 각각의 유전체 층(306)은 실리콘 산화물 층을 포함하고, 각각의 희생 층(308)은 실리콘 질화물 층을 포함한다. 제1 유전체 덱(304A)은 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD)또는 원자 층 증착(atomic layer deposition, ALD) 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 작업(404)으로 진행하여, 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부가 형성된다. 일부 실시예에서, 제1 개구부를 형성하기 위해, 제1 기판의 일부를 통해 가우징(gouging)이 형성된다. 일부 실시예에서, 희생 층이 제1 개구부를 채우도록 형성된다.
도 3a에 나타낸 바와 같이, 제1 채널 구멍(310A)은 제1 유전체 덱(304A)을 통해 수직으로 연장되는 개구부이다. 일부 실시예에서, 각각의 개구부가 나중 공정에서 개별 NAND 메모리 스트링을 형성하기 위한 위치가 되도록, 복수의 개구부가 제1 유전체 덱(304A)를 통해 형성된다. 일부 실시예에서, 제1 채널 구멍(310A)을 형성하기 위한 제조 공정은 습식 에칭 및/또는 깊은 이온 반응성 에칭(deep-ion reactive etching, DRIE)과 같은 건식 에칭을 포함한다. 일부 실시예에서, 제1 채널 구멍(310A)은 실리콘 기판(302)의 상단 부분 내로 더 연장되어 제1 채널 구멍(310A)의 가우징(311)을 형성한다. 제1 유전체 덱(304A)을 통한 에칭 공정은 실리콘 기판(302)의 상단 표면에서 멈추지 않고 실리콘 기판(302)의 일부를 계속 에칭할 수 있다. 일부 실시예에서, 제1 유전체 덱(304A)를 통한 에칭 후에 가우징을 형성하도록 실리콘 기판(302)의 일부를 에칭하기 위해 별도의 에칭 공정이 사용된다. 아래에서 상세히 설명하는 바와 같이, 제1 채널 구멍(310A)의 가우징(311)의 깊이는 슬릿 개구부 및 콘택트 개구부와 같은, 실리콘 기판(302)을 통한 어떤 다른 구조체의 가우징보다 깊어, 추후의 후면 기판 박형화 공정이 다른 구조체를 손상시키지 않도록 보장한다.
도 3b에 도시된 바와 같이, 희생 층(312)은 PVD, CVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 증착되어, 제1 채널 구멍(310A)(도시된 가우징(311) 포함)을 부분적으로 또는 완전히 채운다. 희생 층(312)은 폴리실리콘, 탄소, 포토레지스트 등과 같은 추후 공정에서 제거될 수 있는 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 희생 층(312)은 상단 표면이 제1 유전체 덱(304A)의 상단 표면과 동일한 평면이 되도록 CMP 공정을 사용하여 평탄화된다.
방법(400)은 도 4a에 도시된 바와 같이 작업(406)으로 진행하여, 에칭 정지 층이 제1 유전체 덱 상에 형성되어 제1 유전체 덱을 덮는다. 일부 실시예에서, 에칭 정지 층은 또한 제1 개구부에서 희생 층을 덮는다. 도 3c에 나타낸 바와 같이, 에칭 정지 층(314)은 제1 유전체 덱(304A) 및 희생 층(312) 상에 형성되어 제1 유전체 덱(304A) 및 희생 층(312)을 완전히 덮는다. 일부 실시예에서, 에칭 정지 층(314)의 두께는 약 1nm ∼ 약 20nm이며, 예컨대 1nm ∼ 20nm(예: 1nm, 2nm, 3nm, 4nm, 5nm, 6nm, 7nm, 8nm, 9nm, 10nm, 11nm, 12nm, 13nm, 14nm, 15nm, 16nm, 17nm, 18nm, 19nm, 20nm, 이러한 값들 중 어느 한 값에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값들 중 어느 두 값에 의해 정의된 모든 범위)이다. 에칭 정지 층(314)은 PVD, CVD, ALD 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여, 텅스텐과 같은 금속 또는 폴리실리콘과 같은 반도체를 증착함으로써 형성될 수 있다.
방법(400)은 도 4a에 도시된 바와 같이 작업(408)으로 진행하여, 제2 유전체 덱이 에칭 정지 층 상에 형성된다. 제1 유전체 덱과 유사하게, 제2 유전체 덱은 제2 복수의 인터리빙된 희생 층 및 유전체 층을 포함할 수 있다. 도 3d를 참조하면, 복수의 유전체 층 쌍을 포함하는 제2 유전체 덱(304B)이 제1 유전체 덱(304A) 위의 에칭 정지 층(314) 상에 형성된다. 제2 유전체 덱(304B)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(400)은 도 4a에 나타낸 바와 같이, 작업(410)으로 진행하여, 에칭 정지 층에 의해 정지될 때까지 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부가 형성된다. 도 3d에 나타낸 바와 같이, 제2 채널 구멍(310B)은 에칭 정지 층(314)에 의해 정지될 때까지 제2 유전체 덱(304B)를 통해 수직으로 연장되는 다른 개구부이다. 제2 채널 구멍(310B)은 제1 채널 구멍(310A)의 적어도 일부와 오버레이되도록 제1 채널 구멍(310A)(도 3a에 도시됨)과 정렬될 수 있어, 희생 층(312)이 제거되면 제1 채널 구멍(310A)과 제2 채널 구멍(310B)이 연결될 수 있다. 일부 실시예에서, 제2 채널 구멍(310B)을 형성하기 위한 제조 공정은 DRIE와 같은 건식 에칭 및/또는 습식 에칭을 포함한다. 에칭 정지 층(314)은 제2 채널 구멍(310B)의 에칭으로 인한 손상으로부터 제1 유전체 덱(304A)의 구조체를 보호할 수 있기 때문에, 오정렬 마진(misalignment margin)(즉, 오버레이의 편이)은 이중 덱 3D 메모리 소자(예: 도 1의 3D 메모리 소자(100))를 형성하기 위한 종래의 제조 공정에 비해, 여기에 개시된 제조 공정에 의해 증가될 수 있다.
방법(400)은 도 4a에 나타낸 바와 같이, 작업(412)으로 진행하여, 제1 개구부와 제2 개구부가 연결되어 채널 구멍을 형성도록, 에칭 정지 층의 일부가 제거된다. 일부 실시예에서, 제1 개구부를 채우는 희생 층은 에칭 정지 층의 일부가 제거 된 후에 노출되고 제거된다. 도 3e에 나타낸 바와 같이, 예를 들어 건식 에칭 및/또는 습식 에칭 공정을 사용하여, 제1 개구부(310A)와 제2 개구부(310B)가 오버레이되어 있는 에칭 정지 층(314)의 일부가 제거된다. 에칭 정지 층(314)의 추가적인 부분이 예를 들어 습식 에칭에 의해 등방성 에칭으로 인해 에칭될 수 있다(도시되지 않음). 에칭 정지 층(314)의 일부가 제거되면, 희생 층(312)(도 3d에 도시됨)이 제2 채널 구멍(310B)으로부터 노출될 수 있다. 도 3e에 나타낸 바와 같이, 희생 층(312)은 습식 에칭 및/또는 건식 에칭 공정에 의해 제1 유전체 덱(304A)에서 제거된다. 희생 층(312)이 제거된 후, 제1 채널 구멍(310A)은 다시 개방되고 제2 채널 구멍(310B)과 연결되어, 채널 구멍(310)을 형성하며, 도 3f에 도시된 바와 같이, 이는 제1(304A)와 제2 유전체 덱(304B)과 에칭 정지 층(314)을 통해 수직으로 연장된다.
방법(400)은 도 4a에 도시된 바와 같이, 작업(414)으로 진행하여, 메모리 필름 및 반도체 채널이 채널 구멍의 측벽을 따라 그리고 하단 표면에 형성된다. 일부 실시예에서, 메모리 필름이 먼저 채널 구멍의 측벽을 따라 그리고 하단 표면 상에 형성되고, 반도체 채널이 메모리 필름 위에 형성된다. 일부 실시예에서, 메모리 필름 및 반도체 채널를 형성하기 위해 제1 실리콘 산화물 층, 실리콘 질화물 층, 제2 실리콘 산화물 층, 및 폴리실리콘 층이 채널 구멍의 측벽을 따라 그리고 하단 표면 상에 차례대로 후속하여 증착된다. 일부 실시예에서, 반도체 채널 형성 후에 채널 구멍의 나머지 공간을 채우기 위해 캐핑 층이 증착된다.
도 3f에 나타낸 바와 같이, 메모리 필름(316)(차단 층(320), 저장 층(322) 및 터널링 층(324) 포함) 및 반도체 채널(318)이 채널 구멍(310)의 측벽 및 하단 표면을 따라 형성된다. 일부 실시예에서, 메모리 필름(316)이 먼저 채널 구멍(310)의 측벽 및 하단 표면을 따라 증착된 다음, 반도체 채널(318)이 메모리 필름(316) 위에 증착된다. 차단 층(320), 저장 층(322) 및 터널링 층(324)이 차례로 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 후속하여 증착되어, 메모리 필름(316)을 형성한다. 반도체 채널(318)은 그 후 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 터널링 층(324) 상에 폴리실리콘 또는 임의의 다른 적절한 반도체 재료를 증착함으로써 형성될 수 있다.
도 3f에 나타낸 바와 같이, 메모리 필름(316) 및 반도체 채널(318)은 채널 구멍(310)의 하단 표면 및 측벽 모두를 덮을 수 있다. 일부 실시예에서, 실리콘 산화물 층, 실리콘 질화물 층, 실리콘 산화물 층 및 폴리실리콘 층( "SONO" 구조)이 후속하여 증착되어 메모리 필름(316) 및 반도체 채널(318)을 형성한다. 추후에 SONO 펀치 공정 후, 반도체 채널의 증착 전에 제거되는 채널 희생 층을 사용하는 일부 3D 메모리 소자(예: 도 1의 3D 메모리 소자(100))와는 달리, 메모리 필름(316) 위에 증착된 반도체 채널(318)은 추후의 모든 제조 공정을 통해 그리고 결과물인 3D 메모리 소자에 남아있다. 다시 말해, 여기에 개시된 제조 공정에서 채널 희생 층이 더 이상 필요하지 않다.
도 3g에 나타낸 바와 같이, 실리콘 산화물 층과 같은 캐핑 층(326)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여 채널 구멍(310)의 나머지 공간을 완전히 또는 부분적으로 채우기 위해 채널 구멍(310)(도 3f에 도시됨)에 형성된다. 일부 실시예에서, 제2 유전체 덱(304B)의 상단 표면에 있는 메모리 필름(316), 반도체 채널(318) 및 캐핑 층(326)의 일부는 제거되고, CMP, 습식 에칭 및/또는 건식 에칭에 의해 평탄화된다.
방법(400)은 도 4b에 도시된 바와 같이 작업(416)으로 진행하여, 채널 구멍의 상부 부분에 반도체 채널과 접촉하도록 채널 플러그가 형성된다. 도 3h에 나타낸 바와 같이, 채널 플러그(328)는 채널 구멍(310)의 상부 부분에 형성된다(도 3f에 도시됨). 그런 다음, 채널 구멍(310)의 상부 부분에서 메모리 필름(316), 반도체 채널(318) 및 캐핑 층(326)의 에칭 부분을 습식 에칭 및/또는 건식 에칭함으로써 채널 구멍(310)의 상부 부분에 오목부가 형성될 수 있다. 폴리실리콘과 같은 반도체 재료를 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합과 같은 하나 이상의 박막 증착 공정에 의해 오목부 내로 증착함으로써 캐핑 층(328)이 형성될 수 있다. 이에 의해 채널 구조체(330)가 형성된다.
방법(400)은 도 4b에 나타낸 바와 같이, 작업(418)으로 진행하여, 유전체 스택의 희생 층을 전도 층으로 교체함으로써 인터리빙된 전도 층과 유전체 층을 포함하는 메모리 스택이 형성된다. 일부 실시예에서는, 메모리 스택을 형성하기 위해, 유전체 스택을 통해 슬릿 개구부를 형성한다. 슬릿 개구부의 가우징은 제1 기판의 일부를 통해 형성될 수 있다. 일부 실시예에서, 채널 구멍의 가우징 깊이는 슬릿 개구부의 가우징 깊이보다 더 깊다.
도 3i에 나타낸 바와 같이, 슬릿 개구부(예: 게이트 라인 슬릿)는 습식 에칭 및/또는 DRIE와 같은, 건식 에칭 공정을 사용하여 유전체 스택(304)(도 3h에 도시된 제1 유전체 덱(304A) 및 제2 유전체 덱(304B)과 에칭 정지 층(314) 포함)을 통해 형성된다. 일부 실시예에서는, 슬릿 개구부를 실리콘 기판(302)의 일부 내로 연장하여 슬릿 개구부의 가우징(313)을 형성하기 위해 별도의 에칭 프로세스가 사용된다. 채널 구멍(310)의 가우징(311)의 깊이는 슬릿 개구부의 가우징(313)보다 깊을 수 있다. 다시 말해, 가우징(313)의 하부 단부는 가우징(311)의 하부 단부보다 실리콘 기판(302)의 후면으로부터 더 멀리 떨어져 있다. 결과적으로, 추후 공정에서 실리콘 기판(302)을 후면으로부터 박형화할 때, 슬릿 개구부의 가우징(313)의 구조는 가우징(311)의 하부 단부에서 박형화가 정지될 때 손상되지 않을 것이다. 유사하게, 실리콘 기판(302)의 전면을 통한 다른 개구부(예: 콘택트 구멍)의 가우징 깊이는 채널 구멍(310)의 가우징(311)의 깊이보다 얕다.
도 3i에 나타낸 바와 같이, 인터리빙된 전도 층(342)과 유전체 층(306)을 포함하는 이중 덱 메모리 스택(340)이 게이트 교체 공정에 의해 형성된다. 유전체 스택(304)(도 3h에 도시됨) 내의 희생 층(308)은 습식 에칭 및/또는 건조 에칭 공정을 사용하여 에칭될 수 있다. 희생 층(308)을 전도 층(342)으로 교체하는 것은 유전체 층(306)에 대해 선택성이 있는 희생 층(308)의 습식 에칭 및/또는 건조 에칭하고 결과물인 생긴 횡 방향의 오목부를 전도 층(342)으로 채움으로써 수행될 수 있다. 일부 실시예에서, 습식 에칭액이 슬릿 개구부를 통해 도포되어 희생 층(308)을 제거하여, 유전체 층(306)들 사이에 횡 방향의 오목부를 남긴다. 횡 방향 오목부는 W, Co, Cu, Al, 도핑된 실리콘, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료로 채워질 수 있다. 전도 층(342)은 CVD, ALD, PVD, 기타 적절한 공정 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정에 의해 채워질 수 있다. 전도성 재료가 슬릿 개구부를 통해 횡 방향 오목부에 증착될 수 있다.
도 3i에 나타낸 바와 같이, 메모리 스택(340) 및 실리콘 기판(302)의 일부를 통해 수직으로 연장되는 슬릿 구조체(332)(예: 게이트 라인 슬릿, "gate line slit, GLS")가 형성된다. 슬릿 구조체(332)는 실리콘 기판(302) 내의 그 하부 단부에 도핑된 영역(338), 그 측벽을 따른 스페이서(336), 및 스페이서(336)에 의해 전도 층(342)과 전기적으로 절연된 슬릿 콘택트(334)를 포함할 수 있다. 일부 실시예에서, 도핑된 영역(338)은 이온 주입 및/또는 열 확산에 의해 슬릿 개구부의 가우징(313)을 둘러싸는 실리콘 기판(302)의 부분을 도핑하여 형성된다. 일부 실시예에서, 스페이서(336) 및 슬릿 콘택트(334)는 CVD, ALD, PVD, 기타 적절한 공정, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정에 의해 슬릿 개구부에 유전체 재료(예: 실리콘 산화물) 및 전도성 재료(예: 텅스텐)를 후속하여 증착함으로써 형성된다.
방법(400)은 도 4b에 도시된 바와 같이, 작업(420)으로 진행하여, 제1 기판이 제2 기판에 부착된다. 제1 기판의 전면은 제2 기판을 향한다. 일부 실시예에서, 부작 전에 제2 기판 상에 주변 소자가 형성된다. 일부 실시예에서, 제2 기판은 그 상에 어떠한 소자도 형성되지 않은 캐리어 기판이다.
도 3j에 나타낸 바와 같이, 실리콘 기판(302) 상의 모든 전면 공정이 완료되면, 즉 실리콘 기판(302)의 전면 상의 모든 소자 및 구조체가 형성되었으면, 실리콘 기판(302)의 전면 상에 형성된 구조체 및 소자(예: 메모리 스택(340) 및 채널 구조체(330))는 임의의 적절한 결합 공정을 사용하여 결합 계면(343)에서 기판(341)에 부착된다. 즉, 일부 실시예에 따르면, 실리콘 기판(302)이 기판(341)에 부착될 때 실리콘 기판(302)의 전면이 기판(341)을 향한다. 일부 실시예에서, 기판(341)은 그 상에 어떠한 소자 또는 구조체도 형성되지 않은 캐리어 기판이다. 실리콘 기판(302)의 전면은 열 본딩, 접착, 융합, 기타 적절한 공정, 또는 이들의 임의의 조합을 사용하여 캐리어 기판(예: 베어 실리콘 웨이퍼)에 부착될 수 있다.
일부 실시예에서, 트랜지스터와 같은, 주변 소자(도시되지 않음)는 포토리소그래피, 건식 에칭, 습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적절한 공정을 포함한 복수의 공정에 의한 부착 전에 기판(341) 상에 또는 내에 형성될 수 있다. 주변 소자가 있는 기판(341)은 직접 본딩 기술(예: 땜납 또는 접착제와 같은, 중간 층을 사용하지 않고 표면들 사이에 본딩을 형성)이며 금속-금속 본딩과 유전체-유전체 본딩을 동시에 얻을 수 있는 하이브리드 본딩( "금속/유전체 하이브리드 본딩"이라고도 알려짐)을 사용하여 실리콘 기판(302)과 본딩될 수 있다. 금속-금속 본딩은 접합 계면(343)에서 본딩 콘택트들 사이에 형성될 수 있고, 유전체-유전체 본딩은 접합 계면(343)의 나머지 영역에서 유전체 재료들 사이에 형성될 수 있다.
방법(400)은 도 4b에 나타낸 바와 같이, 작업(422)으로 진행하여, 제1 기판을 후면으로부터 박형화하여 채널 구멍의 하단 표면 상의 메모리 필름 및 반도체 채널의 일부를 제거한다. 도 3k에 나타낸 바와 같이, 부착된 실리콘 기판(302) 및 기판(341)을 포함하는 결과물인 구조체는 거꾸로 뒤집혀서, 실리콘 기판(302)의 후면은 후면 박형화 공정을 위해 위로 향할 수 있고 기판(341)은 박형화 공정 동안 결과물인 구조체를 지지할 수 있다. 실리콘 기판(302)은 그 두께를 감소시키기 위해 연삭, CMP, 에칭, 기타 적절한 공정, 또는 이들의 임의의 조합을 사용하여 그 후면(이제는 위를 향함)으로부터 박형화될 수 있다. 박형화 공정의 속도 및/또는 시간은, 채널 구조체(330)의 채널 구멍(310)의 하단 표면 상의 메모리 필름(316) 및 반도체 채널(318)의 일부가 박형화 공정 후에 제거되도록 제어될 수 있다. 메모리 스택(340)이 거꾸로 뒤집혀 있기 때문에, 채널 구조체(330)의 하단 표면이 도 3k에서는 상단 표면이 된다는 점에 유의하기 바란다. 그럼에도 불구하고, 이것은 채널 플러그(328)가 형성되는 표면과 대향하는(opposite to) 표면이고 메모리 필름(316) 및 반도체 채널(318)이 횡 방향으로 연장되는 표면이다. 박형화 공정이 완료되면, 메모리 필름(316) 및 반도체 채널(318)은 채널 구조체(330)의 하단 표면 또는 상단 표면 상에 횡 방향으로 연장되는 어떠한 부분도 갖지 않는다. 이에 따라 반도체 층(344)은 후면 박형화 공정 후의 박형화된 실리콘 기판(302)으로 형성된다.
방법(400)은 도 4b에 도시된 바와 같이, 작업(424)으로 진행하여, 박형화된 제1 기판에서의 메모리 필름 및 반도체 채널의 일부가 습식 에칭 및/또는 건식 에칭 공정을 사용하여 제거되어 오목부를 형성한다. 도 3l에 나타낸 바와 같이, 반도체 층(344)에서 메모리 필름(316), 반도체 채널(318) 및 캐핑 층(326)의 일부를 제거함으로써 반도체 층(344)에 오목부(346)가 형성된다. 일부 실시예에서, 메모리 필름(316)을 둘러싸는 반도체 층(344)의 일부도 제거된다. 에칭 속도 및/또는 시간은 오목부(346)의 깊이를 제어하도록 제어될 수 있다. 일부 실시예에서, 오목부스(346)의 하단 표면과 메모리 필름(316) 및 반도체 채널(318)의 상부 단부는, 도 3l에 나타낸 바와 같이, 메모리 스택(340)의 상단 표면 위에 있다.
방법(400)은 도 4b에 도시된 바와 같이 작업(426)으로 진행하여, 박형화된 제1 기판의 오목부에 반도체 채널과 접촉하도록 반도체 플러그가 형성된다. 반도체 플러그는 박형화된 제1 기판으로부터 에피택셜 성장될 수 있다. 일부 실시예에서, 반도체는 오목부에 반도체 플러그를 증착함으로써 형성된다.
도 3m에 나타낸 바와 같이, 일부 실시예에서, 반도체 플러그(348)는 반도체 층(344)(박형화된 실리콘 기판(302))으로부터 그 측면(side surface)에서부터 에피택셜 성장된 단결정 실리콘으로 오목부(346)(도 3l에 도시 됨)를 채움으로써 형성된다. 반도체 플러그(348)를 에피택셜로 형성하기 위한 제조 공정은 기상 에피택시(vapor-phase epitaxy, VPE), 액상 에피택시(liquid-phase epitaxy, LPE), 분자 빔 에피택시(molecular-beam epitaxy, MPE) 또는 이들의 임의의 조합을 포함할 수 있지만 이에 한정되지는 않는다. 일부 실시예에서, 반도체 플러그(348)는 이온 주입 및/또는 열 확산을 사용하여 반도체 층(344)보다 높은 도핑 농도의 n형 또는 n 형 도펀트로 도핑된다.
일부 실시예에서, 반도체 플러그(348)는 CVD, ALD, PVD, 기타 적절한 공정 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 공정을 사용하여, 오목부(346) 내에 폴리실리콘 층과 같은, 반도체 층을 증착함으로써 형성된다. 일부 실시예에서, 반도체 플러그(348)는 살리사이드 공정, 즉 오목부(346) 내에 금속 층을 증착하고 반도체 층(33) 내의 실리콘 및 증착된 금속 층을 열 처리(예: 어닐링, 소결, 또는 기타 임의의 적절한 공정)에 의한 실리사이드화(silicidation)에 의해 형성된다. 일부 실시예에서, 실리콘 층 및 금속 층 모두는 실리사이드화 공정에 의해 오목부에 실리사이드 플러그를 형성하도록 오목부(346) 내로 증착된다. 일단 반도체 플러그(348)가 오목부(346)에 형성되면, 반도체 채널(318)을 포함하는 채널 구조체(330)와 접촉할 수 있다. 오복부(346)의 하단 표면이 메모리 스택(340)의 상단 표면 위에 있는 일부 실시예에서, 오목부(346)를 채우는 반도체 플러그(348)의 하단 표면은 또한 메모리 스택(340)의 상단 표면 위에 있다.
박형화된 제1 기판에 반도체 플러그가 형성되면, 박형화된 제1 기판 위에 추가의 구조체가 형성될 수 있다. 일부 실시예에서, 별도의 기판 상에 형성된 주변 소자 및/또는 상호 연결 층은 도 3m에 도시된 구조체와 면대면 방식으로 본딩되어, 주변 소자가 메모리 어레이 소자 위에 배치되는 비 모놀리식 3D 메모리 소자를 형성한다. 일부 실시예에서, 기판(341)은, 제거될 수 있고 또한 주변 소자가 메모리 어레이 소자 아래에 배치되는 비 모놀리식 3D 메모리 소자를 형성하기 위한 주변 소자 및/또는 상호연결 층을 갖는 다른 기판으로 교체될 수 있는 캐리어 기판이다. 일부 실시예에서, 기판(341)은 주변 소자의 기판이므로, 도 3m에 도시된 구조체는 주변 소자가 메모리 어레이 소자 아래에 배치되는 비 모놀리식 3D 메모리 소자이다.
본 개시의 일 측면에 따르면, 3D 메모리 소자는 인터리빙된 전도 층과 유전체 층을 포함하는 메모리 스택, 메모리 스택을 통해 수직으로 연장되는 채널 구조체, 및 메모리 스택 위의 반도체 층을 포함한다. 채널 구조체는, 채널 구조체의 하부 부분에 있는 채널 플러그, 채널 구조체의 측벽을 따른 메모리 필름, 및 메모리 필름 위에 있고 채널 플러그와 접촉하는 반도체 채널을 포함한다. 반도체 층은 반도체 채널 위에 있고 반도체 채널과 접촉하는 반도체 플러그를 포함한다.
일부 실시예에서, 메모리 필름은 채널 구조체의 상단 표면 및 하단 표면을 따라 연장되지 않는다.
일부 실시예에서, 반도체 층은 단결정 실리콘을 포함한다. 반도체 플러그는 에피택셜 성장된 실리콘 플러그일 수 있다. 반도체 플러그는 증착된 폴리실리콘 플러그 또는 실리사이드 플러그일 수도 있다.
일부 실시예에서, 3D 메모리 소자는, 메모리 스택이 위에 배치되는 기판, 및 기판과 메모리 스택 사이에 수직으로 결합 계면을 더 포함한다. 일부 실시예에서, 3D 메모리 소자는 반도체 층 위에 주변 소자(peripheral device)를 더 포함한다. 일부 실시예에서, 3D 메모리 소자는 기판과 메모리 스택 사이에 수직으로 주변 소자를 더 포함한다.
본 개시의 다른 측면에 따르면, 3D 메모리 소자는 제1 복수의 인터리빙된 전도 층과 유전체 층을 포함하는 제1 메모리 덱, 제1 메모리 덱 상의 에칭 정지 층, 에칭 정지 층 상의 제2 복수의 인터리빙된 전도 층과 유전체 층을 포함하는 제2 메모리 덱, 제1 메모리 덱과 제2 메모리 덱과 에칭 정지 층을 통해 수직으로 연장되는 채널 구조체, 및 제2 메모리 덱의 상단 표면 위에 있고 채널 구조체와 접촉하는 반도체 플러그를 포함한다.
일부 실시예에서, 에칭 정지 층은 금속 또는 반도체를 포함한다.
일부 실시예에서, 채널 구조체는, 채널 구조체의 하부 부분에 있는 채널 플러그, 채널 구조체의 측벽을 따른 메모리 필름, 및 메모리 필름 위에 있고 채널 플러그 및 반도체 플러그와 접촉하는 반도체 채널을 포함한다.
일부 실시예에서, 메모리 필름은 채널 구조체의 상단 표면과 하단 표면을 따라 연장되지 않는다.
일부 실시예에서, 반도체 채널의 상부 단부는 반도체 플러그의 하단 표면과 접촉한다.
일부 실시예에서, 반도체 플러그는 에피택셜 성장 실리콘 플러그이다. 일부 실시예에서, 반도체 플러그는 증착된 폴리실리콘 플러그 또는 실리사이드 플러그이다.
일부 실시예에서, 3D 메모리 소자는 제1 메모리 덱이 위에 배치된 기판; 및 기판과 제1 메모리 덱 사이에 수직으로 결합 계면을 더 포함한다. 일부 실시예에서, 3D 메모리 소자는 반도체 플러그 위에 주변 소자를 더 포함한다. 일부 실시예에서, 3D 메모리 소자는 기판과 제1 메모리 덱 사이에 수직으로 주변 소자를 더 포함한다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 소자를 형성하는 방법이 개시된다. 제1 기판의 전면 상에 인터리빙된 희생 층과 유전체 층을 포함하는 유전체 스택이 형성된다. 유전체 스택을 통해 채널 구멍이 형성된다. 채널 구멍의 측벽을 따라 그리고 하단 표면 상에 메모리 필름 및 반도체 채널이 형성된다. 유전체 스택의 희생 층을 전도 층으로 교체함으로써 인터리빙된 전도 층과 유전체 층을 포함하는 메모리 스택이 형성된다. 제1 기판이 제2 기판에 부착된다. 제1 기판의 전면은 제2 기판을 향한다. 제1 기판의 후면으로부터 제1 기판이 박형화되어(thinning) 채널 구멍의 하단 표면 상의 메모리 필름 및 반도체 채널의 일부가 제거된다. 박형화된 제1 기판에 반도체 채널과 접촉하도록 반도체 플러그가 형성된다.
일부 실시예에서, 부착하는 단계 전에, 반도체 채널과 접촉하도록 채널 구멍의 상부 부분에 채널 플러그를 형성하는 단계를 더 포함한다.
일부 실시예에서는, 반도체 플러그를 형성하기 위해, 박형화된 제1 기판에서 메모리 필름 및 반도체 채널의 일부를 제거하여 오목부를 형성한다. 반도체 플러그는 오목부에 증착되거나 박형화된 제1 기판으로부터 오목부에 에피택셜 성장될 수 있다.
일부 실시예에서는, 유전체 스택을 형성하기 위해, 제1 기판의 전면 상에 제1 복수의 인터리빙된 희생 층과 유전체 층을 포함하는 제1 유전체 덱을 형성하고, 제1 유전체 덱을 덮도록 제1 유전체 덱 상에 에칭 정지 층을 형성하고, 에칭 정지 층 상에 제2 복수의 인터리빙된 희생 층과 유전체 층을 포함하는 제2 유전체 덱을 형성한다.
일부 실시예에서는, 채널 구멍을 형성하기 위해, 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부를 형성하고, 에칭 정지 층에 의해 정지될 때까지 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부를 형성하고, 제1 개구부와 제2 개구부가 연결되어 채널 구멍을 형성하도록 에칭 정지 층의 일부를 제거한다.
일부 실시예에서는, 채널 구멍을 형성하기 위해, 제1 기판의 일부를 통해 채널 구멍의 가우징을 형성한다. 일부 실시예에서는, 유전체 스택을 통해 슬릿 개구부를 형성하고, 제1 기판의 일부를 통해 슬릿 개구부의 가우징을 형성한다. 채널 구멍의 가우징의 깊이는 슬릿 개구부의 가우징의 깊이보다 깊다.
일부 실시예에서는, 부착하기 전에, 제2 기판 상에 주변 소자를 형성한다. 일부 실시예에서, 반도체 플러그를 형성한 후에, 박형화된 제1 기판 위에 주변 소자를 형성한다.
구체적인 실시예에 대한 이상의 설명은 다른 사람이 본 발명이 속하는 기술 분야의 지식을 적용함으로써 과도한 실험 없이, 본 개시의 일반적인 개념을 벗어나지 않으면서, 그러한 구체적인 실시예를 다양한 애플리케이션에 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정이 여기에 제시된 교시 및 안내에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 한정을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 발명의 실시예는 지정된 기능 및 그 관계의 구현을 나타낸 기능 빌딩 블록의 도움으로 위에서 설명되었다. 여기에서는 설명의 편의를 위해 이러한 기능 빌딩 블록의 경계를 임의로 정의하였다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대안적인 경계가 정의될 수 있다.
발명의 내용 및 요약 섹션은 발명자(들)에 의해 고려되는 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 한정하려는 의도는 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어느 것에 의해서도 한정되어서는 안 되며 다음의 청구 범위 및 그 동등물에 따라서만 정의되어야 한다.

Claims (31)

  1. 3차원(3D) 메모리 소자로서,
    인터리빙된(interleaved) 전도 층과 유전체 층을 포함하는 메모리 스택(memory stack);
    상기 메모리 스택을 통해 수직으로 연장되는 채널 구조체(channel structure) - 상기 채널 구조체는,
    상기 채널 구조체의 하부 부분에 있는 채널 플러그(channel plug);
    상기 채널 구조체의 측벽을 따른 메모리 필름(memory film); 및
    상기 메모리 필름 위에 있고 상기 채널 플러그와 접촉하는 반도체 채널(semiconductor channel)을 포함함 - ; 및
    상기 메모리 스택 위에 있고, 상기 반도체 채널 위에서 상기 반도체 채널과 접촉하는 반도체 플러그(semiconductor plug)를 포함하는 반도체 층(semiconductor layer)
    을 포함하고,
    상기 반도체 플러그의 상단 표면은 상기 반도체 층의 상단 표면과 동일 평면에 있는, 3차원(3D) 메모리 소자.
  2. 제1항에 있어서,
    상기 메모리 필름은 상기 채널 구조체의 상단 표면 및 하단 표면을 따라 연장되지 않는, 3차원(3D) 메모리 소자.
  3. 제1항에 있어서,
    상기 반도체 층은 단결정 실리콘을 포함하는, 3차원(3D) 메모리 소자
  4. 제3항에 있어서,
    상기 반도체 플러그는 에피택셜 성장된 실리콘 플러그인, 3차원(3D) 메모리 소자.
  5. 제3항에 있어서,
    상기 반도체 플러그는 증착된 폴리실리콘 플러그 또는 실리사이드 플러그인, 3차원(3D) 메모리 소자.
  6. 제1항에 있어서,
    상기 반도체 채널의 상부 단부는 상기 반도체 플러그의 하단 표면과 접촉하는, 3차원(3D) 메모리 소자.
  7. 제1항에 있어서,
    상기 반도체 플러그의 하단 표면은 상기 메모리 스택의 상단 표면 위에 있는, 3차원(3D) 메모리 소자.
  8. 제1항에 있어서,
    상기 메모리 스택이 위에 배치되는 기판; 및
    상기 기판과 상기 메모리 스택 사이에 수직으로 결합 계면(joining interface)을 더 포함하는 3차원(3D) 메모리 소자.
  9. 제1항에 있어서,
    상기 반도체 층 위에 주변 소자(peripheral device)를 더 포함하는 3차원(3D) 메모리 소자.
  10. 제8항에 있어서,
    상기 기판과 상기 메모리 스택 사이에 수직으로 주변 소자를 더 포함하는 3차원(3D) 메모리 소자.
  11. 3차원(3D) 메모리 소자로서,
    제1 복수의 인터리빙된 전도 층과 유전체 층을 포함하는 제1 메모리 덱(memory deck);
    상기 제1 메모리 덱 상의 에칭 정지 층(etch stop layer);
    상기 에칭 정지 층 상의 제2 복수의 인터리빙된 전도 층과 유전체 층을 포함하는 제2 메모리 덱;
    상기 제1 메모리 덱과 상기 제2 메모리 덱과 상기 에칭 정지 층을 통해 수직으로 연장되는 채널 구조체; 및
    상기 제2 메모리 덱의 상단 표면 위에 있고 상기 채널 구조체와 접촉하는 반도체 플러그
    를 포함하는 3차원(3D) 메모리 소자.
  12. 제11항에 있어서,
    상기 에칭 정지 층은 금속 또는 반도체를 포함하는, 3차원(3D) 메모리 소자.
  13. 제11항에 있어서,
    상기 채널 구조체는,
    상기 채널 구조체의 하부 부분에 있는 채널 플러그;
    상기 채널 구조체의 측벽을 따른 메모리 필름; 및
    상기 메모리 필름 위에 있고 상기 채널 플러그 및 상기 반도체 플러그와 접촉하는 반도체 채널를 포함하는, 3차원(3D) 메모리 소자.
  14. 3차원(3D) 메모리 소자를 형성하는 방법으로서,
    제1 기판의 전면 상에 인터리빙된 희생 층과 유전체 층을 포함하는 유전체 스택을 형성하는 단계;
    상기 유전체 스택을 통해 채널 구멍을 형성하는 단계;
    상기 채널 구멍의 측벽을 따라 그리고 하단 표면 상에 메모리 필름 및 반도체 채널을 형성하는 단계;
    상기 유전체 스택의 희생 층을 전도 층으로 교체함으로써 인터리빙된 전도 층과 유전체 층을 포함하는 메모리 스택을 형성하는 단계;
    상기 제1 기판을 제2 기판에 부착하는 단계 - 상기 제1 기판의 전면은 상기 제2 기판을 향함 -;
    상기 제1 기판의 후면으로부터 상기 제1 기판을 박형화하여(thinning) 상기 채널 구멍의 상기 하단 표면 상의 상기 메모리 필름 및 반도체 채널의 일부를 제거하는 단계; 및
    상기 반도체 채널과 접촉하도록 박형화된 제1 기판에 반도체 플러그를 형성하는 단계
    를 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  15. 제14항에 있어서,
    상기 부착하는 단계 전에, 상기 반도체 채널과 접촉하도록 상기 채널 구멍의 상부 부분에 채널 플러그를 형성하는 단계를 더 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  16. 제14항에 있어서,
    상기 반도체 플러그를 형성하는 단계는, 상기 박형화된 제1 기판에서 상기 메모리 필름 및 상기 반도체 채널의 일부를 제거하여 오목부(recess)를 형성하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  17. 제16항에 있어서,
    상기 반도체 플러그를 형성하는 단계는 상기 오목부에 상기 반도체 플러그를 증착하는 단계를 더 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  18. 제16항에 있어서,
    상기 반도체 플러그를 형성하는 단계는 상기 박형화된 제1 기판으로부터 상기 오목부에 상기 반도체 플러그를 에피택셜 성장시키는 단계를 더 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  19. 제14항에 있어서,
    상기 유전체 스택을 형성하는 단계는,
    상기 제1 기판의 전면 상에 제1 복수의 인터리빙된 희생 층과 유전체 층을 포함하는 제1 유전체 덱을 형성하는 단계;
    상기 제1 유전체 덱을 덮도록 상기 제1 유전체 덱 상에 에칭 정지 층을 형성하는 단계; 및
    상기 에칭 정지 층 상에 제2 복수의 인터리빙된 희생 층과 유전체 층을 포함하는 제2 유전체 덱을 형성하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  20. 제14항에 있어서,
    상기 부착하는 단계 전에, 상기 제2 기판 상에 주변 소자를 형성하는 단계; 또는
    상기 반도체 플러그를 형성하는 단계 후에, 상기 박형화된 제1 기판 위에 주변 소자를 형성하는 단계를 더 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
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