JP7190564B2 - 裏面基板薄化を使用して形成された半導体プラグを有する三次元メモリデバイス及びそれを形成するための方法 - Google Patents

裏面基板薄化を使用して形成された半導体プラグを有する三次元メモリデバイス及びそれを形成するための方法 Download PDF

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Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小されてきている。しかし、メモリセルの最小寸法（feature size）が下限に近づくにつれて、プレーナプロセスおよび製造技術は、困難でコストがかかってくるようになってきている。その結果、プレーナ型メモリセルのメモリ密度は、上限に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセル内の密度の制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスおよびそれを形成するための方法の実施形態が、本明細書に開示される。
１つの例では、３Ｄメモリデバイスは、交互に配置された導電層および誘電体層を含むメモリスタックと、メモリスタックを貫通して垂直に延びるチャネル構造と、メモリスタックの上方の半導体層とを含む。チャネル構造は、チャネル構造の下部内のチャネルプラグと、チャネル構造の側壁に沿ったメモリフィルムと、メモリフィルムを覆い、かつチャネルプラグと接触している半導体チャネルとを含む。半導体層は、半導体チャネルの上方にある、半導体チャネルと接触している半導体プラグを含む。
別の例では、３Ｄメモリデバイスは、第１の複数の交互に配置された導電層および誘電体層を含む第１のメモリデッキと、第１のメモリデッキ上のエッチング停止層と、エッチング停止層上に第２の複数の交互に配置された導電層および誘電体層を含む第２のメモリデッキと、第１および第２のメモリデッキならびにエッチング停止層を通って垂直に延びるチャネル構造と、第２のメモリデッキの上面の上方にあり、かつチャネル構造と接触している半導体プラグとを含む。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が、開示されている。交互に配置された犠牲層および誘電体層を含む誘電体スタックが、第１の基板の前側に形成される。チャネル穴が、誘電体スタックを貫通して形成される。メモリフィルムおよび半導体チャネルが、チャネル穴の側壁に沿って、かつ底面上に形成される。交互に配置された導電層および誘電体層を含むメモリスタックは、誘電体スタック内の犠牲層を導電層で置き換えることによって形成される。第１の基板は、第２の基板に取り付けられる。第１の基板の前側は、第２の基板に向いている。第１の基板は、第１の基板の裏面から薄化されて、チャネル穴の底面上のメモリフィルムおよび半導体チャネルの一部を除去する。半導体プラグが、薄化された第１の基板内に形成されて、半導体チャネルに接触する。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と一緒になって、本開示の原理を説明し、当業者が本開示を作製し、使用できるようにする役割を果たす。
例示的な３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスの断面である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスの図である。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態を添付の図面を参照して説明する。
特有の構成および配置について論じているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、説明する実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が、必ずしもその特定の特徴、構造、または特性を含んでいなくてもよいことを示すことが、留意される。さらに、そのような言い回しは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような機能、構造、または特性を実行することは、当業者の知識の範囲内である。
通常、用語は、少なくとも部分的には文脈内での使用から理解され得る。例えば、本明細書で使用する「１つまたは複数」という用語は、少なくとも部分的には文脈に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用されてよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つ（ａ）」、「１つ（ａｎ）」、または「その（ｔｈｅ）」などの用語は、少なくとも部分的には文脈に応じて、単一の用法を伝えるか、または複数の用法を伝えると理解され得る。さらに、「に基づく」という用語は、排他的な要素のセットを伝えることを必ずしも意図しないと理解されてよく、その代わりに、ここでも少なくとも部分的には文脈に応じて、必ずしも明示的に説明していない追加の要素の存在を可能にすることができる。
本開示における「上」、「上方」、および「覆って」の意味は、「の上」が何かの「直接上にある」ことを意味するだけでなく、間に中間特徴または層を有して何かの上にあるという意味も含み、「上方」または「覆って」は、何かの「上方」または何かを「覆って」の意味だけでなく、間に中間特徴または層を有さずに（すなわち何かの上に直接に）何かの上方にあるまたは何かを覆うことを意味するように広範に解釈されるべきであることが容易に理解されるはずである。
さらに、「下」、「下方」、「下側」、「上方」、「上側」などのような空間的に相対的な用語は、説明を容易にするために、１つの要素または特徴と別の要素（複数可）または特徴（複数可）との関係を図に示すように説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられ（９０度または他の方向に回転され）てもよく、本明細書で使用する空間的に相対的な記述子も同様に、それに応じて解釈されてもよい。
本明細書で使用する場合、「基板」という用語は、その上に後続の材料層が付加される材料を指す。基板自体をパターン化することができる。基板の上部に追加された材料をパターン化することもでき、またはパターン化せずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体を覆って延びることができ、または下にあるか若しくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある水平面の任意の対間に位置することができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延びることができる。基板は、層であることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、上方、および／またはその下方に１つまたは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、（相互接続線および／またはビアコンタクトが内部に形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「公称／名目上」という用語は、製品またはプロセスの設計段階中に設定される構成要素またはプロセス工程の特性またはパラメータの所望の値または目標値を、その所望の値より上および／または下の値の範囲を伴って指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、±１０％、±２０％、または±３０％）内で変動する所与の量の値を示すことができる。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に向けられたストリング（本明細書では、ＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）が、メモリストリングが基板に対して垂直方向に延びるように、横方向に向けられた基板上に存在する、半導体デバイスを指す。本明細書で使用する場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどのいくつかの３Ｄメモリデバイスでは、半導体プラグが、通常、ＮＡＮＤメモリストリングの一方の端部に形成され、ＮＡＮＤメモリストリングのソースを制御するためにトランジスタのチャネルとして作用する。９６以上のレベルを有するなどの高度な技術を備えた３Ｄ ＮＡＮＤメモリデバイスの製造では、通常、デュアルデッキアーキテクチャが使用される。デュアルデッキアーキテクチャには、半導体プラグの上方の下側デッキ内の下側チャネル穴を一時的に埋める犠牲層を除去すること、および下側および上側チャネル穴を一緒にメモリフィルムおよび半導体チャネルで一度に埋めること（「単一チャネル形成」（ＳＣＦ）として知られている）が必要とされる。
例えば、図１は、基板１０２の上方の（下側誘電体デッキ１０４Ａおよび上側誘電体デッキ１０４Ｂを含む）デュアルデッキ誘電体スタック１０４を貫通して垂直に延びるＮＡＮＤメモリストリング１１０を形成するための製造段階における、例示的な３Ｄメモリデバイス１００の断面を示す。下側および上側誘電体デッキ１０４Ａおよび１０４Ｂのそれぞれは、それぞれが犠牲層１０６および誘電体層１０８を含む（本明細書では「誘電体層の対」と呼ばれる）複数の対を含む。すべての製造プロセスが終了すると、誘電体スタック１０４は、各犠牲層１０６を導電層で置き換えるゲート置換プロセスによってメモリスタックと置き換えられる。ＮＡＮＤメモリストリング１１０は、下側誘電体デッキ１０４Ａおよび上側誘電体デッキ１０４Ｂそれぞれを貫通して形成された下側チャネル構造１１２Ａおよび上側チャネル構造１１２Ｂを含む。ＮＡＮＤメモリストリング１１０はまた、その下端に半導体プラグ１１４を含み、その上端にチャネルプラグ１１６を含む。図１に示すように、半導体プラグ１１４は、基板１０２の一部内、すなわち、基板１０２の上面の下方に延びる。
（まとめて「チャネル構造」１１２と呼ばれる）下側チャネル構造１１２Ａおよび上側チャネル構造１１２Ｂは、その側壁に沿って、かつその底面上にメモリフィルム１１８および半導体チャネル１２０を含む。半導体チャネル１２０をメモリフィルム１１８の下の半導体プラグ１１４に接触させるために、「ＳＯＮＯパンチ」プロセスを実施して、下側チャネル構造１１２Ａの底面上のメモリフィルム１１８を形成するブロッキング層１２２、蓄積層１２４、およびトンネリング層１２６、ならびにチャネル犠牲層（図示せず）を貫通してエッチングする必要がある。ＳＯＮＯパンチプロセスは高エネルギーエッチャントプラズマを使用するので、上側チャネル構造１１２Ｂおよび下側チャネル構造１１２Ａがその接合場所において重なるための狭いプロセスマージン（例えば、１０ｎｍ未満）が存在し、それによってそれらの接合場所における側壁損傷および／または底面上のエッチング不足を回避する。
さらに、半導体プラグ１１４を形成し、ＳＯＮＯパンチプロセスに対応するために、チャネル犠牲層は、最初にメモリフィルム１１８を覆って堆積され、次にエッチバックされてチャネルプラグ１１６のためのくぼみを形成し、最終的に半導体チャネル１２０によって置き換えられる必要があり、それによってプロセスの複雑さおよびコストが増大する。チャネル犠牲層を使用すると、チャネル犠牲層を埋めることによって引き起こされるボイドの形成ならびにウエーハの撓みおよび反り問題により、歩留まりも低下する。いくつかの状況では、チャネル犠牲層の除去はまた、下の半導体プラグ１１４に損傷を引き起こし、および／またはチャネル穴に残留物を残す場合があり、これは、セル機能障害に直接つながり得る。
本開示による様々な実施形態は、３Ｄメモリデバイス内に半導体プラグを形成するために、従来のＳＯＮＯパンチプロセスと置き換わることができる裏面基板薄化プロセスを提供する。このプロセスは、上側チャネル穴の重なりのためのマージンをより多く解放することができるため、上側チャネル穴を作製する際のフォトリソグラフの位置合わせおよびエッチングプロセスの課題が緩和される。ＳＯＮＯパンチプロセスおよびチャネル犠牲層を排除することで、底部のエッチング不足、側壁および半導体プラグの損傷、チャネル穴の残留物などによって引き起こされるセルの機能不全のリスクを低減することができる。さらに、いくつかの実施形態では、エッチング停止層が上側誘電体デッキと下側誘電体デッキとの間に形成されて、上側チャネル穴の重なりのシフトによって引き起こされる下側誘電体デッキ内の誘電体層の対を損傷するリスクを低減する。
図２Ａは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２００の断面を示す。３Ｄメモリデバイス２００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、石英、またはその他の適切な材料を含むことができる基板２０２を含むことができる。いくつかの実施形態では、基板２０２は、キャリア基板である。以下に詳細に説明するように、キャリア基板は、結合、接着、融合などの任意の適切な接合プロセスを使用して、接合インターフェース２０６において、薄化されたメモリアレイデバイスチップ２４０の前側に取り付けられ得る。いくつかの実施形態では、キャリア基板は、薄化されたメモリアレイデバイスチップ２４０の形成後に３Ｄメモリデバイス２００から除去されることが理解される。図２Ａに示すように、薄化されたメモリアレイデバイスチップ２４０は、（第１のメモリデッキ２０４Ａ、第１のメモリデッキ２０４上のエッチング停止層２０８、およびエッチング停止層２０８上の第２のメモリデッキ２０４Ｂを含む）メモリスタック２０４と、メモリスタック２０４の上方の半導体層２１０（例えば、薄化された基板）とを含むことができる。半導体層２１０は、研削、化学機械研磨（ＣＭＰ）、および／またはエッチングプロセスを使用して基板を薄化することによって形成され得る。いくつかの実施形態では、接合インターフェース２０６は、基板２０２とメモリスタック２０４との間に垂直にある。いくつかの実施形態によれば、誘電体層などの絶縁層２１２が、メモリスタック２０４と半導体層２１０との間に垂直に配設される。
３Ｄメモリデバイス２００内の構成要素の空間的関係をさらに説明するために、ｘ軸およびｙ軸が図２Ａに含まれることが、留意される。３Ｄメモリデバイス２００の基板２０２は、ｘ方向（すなわち、横方向）に横方向に延びる２つの側面（例えば、上面および下面）を含む。本明細書で使用する場合、１つの構成要素（例えば、層またはデバイス）が、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス２００）の別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」であるかどうかは、基板が３Ｄメモリデバイスのｙ方向における最低平面内に配置されたときに、３Ｄメモリデバイスの基板（例えば、基板２０２）に対してｙ方向（すなわち垂直方向）に決定される。空間的関係を説明するための同じ概念が、本開示全体を通じて適用される。
いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルが、基板２０２の上方に垂直に延びるＮＡＮＤメモリストリング２１４のアレイの形態で提供される、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、それぞれが（本明細書では「導体層／誘電体層の対」と呼ばれる）導電層２０３および誘電体層２０５を含む複数の対を貫通して延びるＮＡＮＤメモリストリング２１４を含むことができる。積み重ねられた導電層／誘電体層の対は、本明細書ではメモリスタック２０４とも呼ばれる。メモリスタック２０４内の導電層／誘電体層の対の数（例えば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス２００内のメモリセルの数を決定する。メモリスタック２０４は、複数の交互に配置された導電層２０３および誘電体層２０５を含むことができる。メモリスタック２０４内の導電層２０３および誘電体層２０５は、垂直方向に交互にすることができる。導電層２０３は、それだけに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。誘電体層２０５は、それだけに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。
いくつかの実施形態では、メモリスタック２０４は、第１のメモリデッキ２０４Ａおよび第２のメモリデッキ２０４Ｂを含むデュアルデッキアーキテクチャを有する。第１および第２のメモリデッキ２０４Ａおよび２０４Ｂのそれぞれにおける導電層／誘電体層の対の数は、同じであっても異なっていてもよい。メモリスタック２０４は、第１のメモリデッキ２０４Ａと第２のメモリデッキ２０４Ｂとの間に垂直に配設されたエッチング停止層２０８をさらに含むことができる。エッチング停止層２０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせなどの金属を含むことができる。１つの例では、エッチング停止層２０８は、タングステン層である。エッチング停止層２０８はまた、ポリシリコン、アモルファスシリコン、ケイ化物、またはそれらの任意の組み合わせなどの半導体を含むことができる。エッチング停止層２０８は、誘電体層２０５（例えば、酸化ケイ素）を形成する材料とは異なるその他の適切な材料と、導電層２０３によって置き換えられた別のタイプの誘電体層（例えば、窒化ケイ素）とを含むことができる。エッチング停止層２０８の厚さは、約２０ｎｍから約３０ｎｍの間、例えば、２０ｎｍから３０ｎｍの間（例えば、２０ｎｍ、２１ｎｍ、２２ｎｍ、２３ｎｍ、２４ｎｍ、２５ｎｍ、２６ｎｍ、２７ｎｍ、２８ｎｍ、２９ｎｍ、３０ｎｍ、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲）である。エッチング停止層２０８の厚さは、第１のメモリデッキ２０４Ａを貫通するチャネル穴を形成する際のエッチングに抵抗し、また、以下で詳細に説明するように、チャネル穴の重なりのシフトによる損傷から第２のメモリデッキ２０４Ｂの構造を保護するのに十分な厚さであることができる。
図２Ａに示すように、ＮＡＮＤメモリストリング２１４は、メモリスタック２０４を貫通して垂直に延びるチャネル構造２１６を含むことができる。チャネル構造２１６は、２つの開口部が互いに重なっているチャネル穴を含むことができる。いくつかの実施形態によれば、各開口部は、第１および第２のメモリデッキ２０４Ａおよび２０４Ｂのうちの１つを貫通して形成される。重なりのシフトは、図２Ａに示すように、２つの開口部が正確に位置合わせされていない場合に発生し得る。チャネル穴は、半導体材料（例えば、半導体チャネル２２２として）および誘電体材料（例えば、メモリフィルム２２０として）によって充填され得る。いくつかの実施形態では、半導体チャネル２２２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム２２０は、トンネリング層２２８、（「電荷トラップ層」としても知られる）蓄積層２２６、およびブロッキング層２２４を含む複合層である。チャネル構造２１６の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層２３０によって部分的または完全に充填され得る。いくつかの実施形態によれば、メモリフィルム２２０は、チャネル構造２１６の側壁に沿って配設され、半導体チャネル２２２は、メモリフィルム２２０を覆って配設される。チャネル構造２１６は、円筒形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、キャッピング層２３０、半導体チャネル２２２、トンネリング層２２８、蓄積層２２６、およびブロッキング層２２４は、この順序で、柱の中心から外面に向かって径方向に配置される。トンネリング層２２８は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。蓄積層２２６は、窒化ケイ素、酸窒化ケイ素、ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層２２４は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。１つの例では、メモリフィルム２２０は、酸化ケイ素／酸窒化ケイ素（または酸化ケイ素）／酸化ケイ素（「ＯＮＯ」）の複合層を含むことができ、半導体フィルムは、ポリシリコン層（「Ｓ」）を含むことができるので、チャネル構造２１６は、いわゆる「ＳＯＮＯ」構造を含むことができる。
いくつかの実施形態では、メモリスタック２０４内の導電層２０３は、ＮＡＮＤメモリストリング２１４内のメモリセルのゲート導体として機能する。導電層２０３は、複数のＮＡＮＤメモリセルの複数の制御ゲートを含むことができ、（例えば、メモリスタック２０４の階段構造内で）メモリスタック２０４の縁部で終わるワードラインとして横方向に延びることができる。いくつかの実施形態では、ＮＡＮＤメモリストリング２１４内のメモリセルトランジスタは、タングステンから作製されたゲート導体（すなわち、チャネル構造２１６に当接する導電層２０３の部分）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）、高ｋ誘電体材料から作製されたゲート誘電体層（図示せず）と、チャネル構造２１６とを含む。
いくつかの実施形態では、ＮＡＮＤメモリストリング２１４のチャネル構造２１６は、ＮＡＮＤメモリストリング２１４の下部（例えば、下端）内にチャネルプラグ２１８をさらに含む。チャネルプラグ２１８は、半導体チャネル２２２の下部と接触することができる。本明細書で使用する場合、基板２０２が３Ｄメモリデバイス２００の最低平面内に配置されたとき、構成要素（例えば、ＮＡＮＤメモリストリング２１４）の「上端」は、ｙ方向に基板２０２から遠く離れた端部であり、構成要素（例えば、ＮＡＮＤメモリストリング２１４）の「下端」は、ｙ方向に基板２０２に近い方の端部である。チャネルプラグ２１８は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含むことができる。いくつかの実施形態では、チャネルプラグ２１８は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮおよび導体層としてのタングステンで充填されたくぼみを含む。いくつかの実施形態では、チャネルプラグ２１８は、ＮＡＮＤメモリストリング２１４のドレインとして機能する。
いくつかの実施形態では、ＮＡＮＤメモリストリング２１４は、ＮＡＮＤメモリストリング２１４の上部（例えば、上端）に半導体プラグ２３２をさらに含む。半導体プラグ２３２は、ＮＡＮＤメモリストリング２１４のソース選択ゲートによって制御されるチャネルとして機能することができる。半導体プラグ１１４の一部が基板１０２から誘電体スタック１０４内に延びる図１とは異なり、図２Ａに示すように、半導体プラグ２３２の全体は、半導体層２１０内、かつメモリスタック２０４の上面の上方にあることができる。いくつかの実施形態では、半導体プラグ２３２の底面は、メモリスタック２０４の上面の上方にあり、半導体プラグ２３２の上面は、半導体層２１０の上面と同一平面上にある。半導体プラグ２３２の厚さは、半導体層２１０の厚さ以下であることができる。
図１に示すように、半導体プラグ１１４を形成するためのＳＯＮＯパンチプロセスにより、メモリフィルム１１８は、下側チャネル構造１１２Ａの底面（すなわち、半導体プラグ１１４と接触する表面）に沿って横方向に延び、半導体チャネル１２０は、下側チャネル構造１１２Ａの底面上のメモリフィルム１１８の部分を通って、さらに半導体プラグ１１４内に延びて回路をつなぐ。図２Ａに示すように、ＳＯＮＯパンチプロセスを裏面基板薄化プロセスに置き換えて半導体プラグ２３２を形成することにより、メモリフィルム２２０は、チャネル構造２１６の上面および下面に沿って横方向に延びず、半導体チャネル２２２の上端は、半導体プラグ２３２の底面と接触して回路をつなぐ。いくつかの実施形態では、半導体プラグ２３２は、チャネル構造２１６（およびメモリフィルム２２０およびその半導体チャネル２２２）の上端の上方にあり、それと接触している。
いくつかの実施形態では、半導体プラグ２３２は、エピタキシャル成長させたシリコンプラグであり、これは、選択的エピタキシャル成長（ＳＥＧ）プロセスによって形成することができ、それにより、「ＳＥＧプラグ」としても知られている。半導体プラグ２３２は、半導体層２１０からエピタキシャル成長させた、シリコンなどの半導体材料を含むことができる。いくつかの実施形態では、半導体層２１０は、メモリスタック２０４およびチャネル構造２１６がその上に形成された薄化されたシリコン基板であり、半導体プラグ２３２は、半導体層２１０と同じ材料である単結晶シリコンを含むことが理解される。換言すれば、半導体プラグ２３２は、半導体層２１０と同じ材料で作製されるエピタキシャル成長させた半導体層を含むことができる。いくつかの実施形態では、半導体プラグ２３２は、半導体層２１０のドーピング濃度よりも高いドーピング濃度で、ｐ型またはｎ型ドーパントでドープされ得る。いくつかの実施形態では、半導体プラグ２３２は、堆積されたポリシリコンプラグまたはケイ化物プラグである。半導体プラグ２３２は、半導体層２１０内にくぼみを含むことができ、このくぼみは、ポリシリコンで充填されるか、またはケイ化銅、ケイ化コバルト、ケイ化ニッケル、ケイ化チタン、およびケイ化タングステンなどのケイ化物によって自己配向ケイ化物（サリサイド）プロセスによって充填される。
３Ｄメモリデバイス２００は、非モノリシック３Ｄメモリデバイスの一部であることができ、その内部では、構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）を異なる基板上に別々に形成し、次いで、例えば、面同士を合わせて結合させることができる。いくつかの実施形態では、３Ｄメモリデバイス２００は、周辺デバイスおよび基板を有する周辺デバイスチップ２３４を含む。周辺デバイスは、３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動的もしくは受動的構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）の１つまたは複数を含むことができる。いくつかの実施形態では、周辺デバイスは、（「ＣＭＯＳチップ」としても知られている）相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して、周辺デバイスチップ２３４の基板上に形成される。
図２Ａに示すように、周辺デバイスチップ２３４（および周辺デバイスおよびその基板）は、例えば、ハイブリッド結合プロセスによって接合されて、薄化されたメモリアレイデバイスチップ２４０の半導体層２１０の上方に配設され得る。これにより、基板２０２は、３Ｄメモリデバイス２００のデバイス基板として機能することができる。図２Ａには示していないが、いくつかの実施形態では、基板２０２は、キャリア基板であり、これは、後で３Ｄメモリデバイス２００の最終製品から除去される。それにより、周辺デバイスチップ２３４は、例えば、ハイブリッド結合プロセスによって接合されて、薄化されたメモリアレイデバイスチップ２４０の下方に配設され得る。したがって、周辺デバイスチップ２３４の基板は、３Ｄメモリデバイス２００のデバイス基板として作用することができる。
図２Ａには示していないが、３Ｄメモリデバイス２００は、ミドルエンドオブライン（ＭＥＯＬ）のための相互接続および／またはバックエンドオブライン（ＢＥＯＬ）相互接続のための相互接続層をさらに含むことができることが理解される。相互接続層は、（「金属間誘電体（ＩＭＤ）層」としても知られる）１つまたは複数の層間誘電体（ＩＬＤ）層内に、横方向相互接続線および垂直ビアコンタクトなどの相互接続を含むことができる。相互接続層は、パッドアウトのための接触パッドおよび再分配層をさらに含むことができる。いくつかの実施形態では、相互接続層は、３Ｄメモリデバイス２００と外部回路との間で電気信号を転送し、ローカル相互接続によってメモリアレイデバイスおよび／または周辺デバイスに電気的に接続される。相互接続層は、３Ｄメモリデバイス２００内の任意の適切な位置、例えば、基板２０２と薄化されたメモリアレイデバイスチップ２４０との間に垂直に、薄化されたメモリアレイデバイスチップ２４０と周辺デバイスチップ２３４との間に垂直に、および／または周辺デバイスチップ２３４の上方に配設され得る。
図２Ｂは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス２０１の断面を示す。上記の図２Ａに説明した３Ｄメモリデバイス２００と同様に、３Ｄメモリデバイス２０１は、ＳＯＮＯパンチプロセスの代わりに、裏面基板薄化プロセスを使用して半導体層２１０内に形成された半導体プラグ２３２を含む。周辺デバイスチップ２３４が、薄化されたメモリアレイデバイスチップ２４０の上方に配設される、上記の図２Ａに説明した３Ｄメモリデバイス２００とは異なり、図２Ｂでは、周辺デバイスチップ２３４は、３Ｄメモリデバイス２０１内の、薄化されたメモリアレイデバイスチップ２４０の下方に配設される。３Ｄメモリデバイス２００および２０１の両方における対応する構造（例えば、材料、製造プロセス、機能など）の詳細は、以下で繰り返されない場合があることが理解される。
周辺デバイスチップ２３４は、基板２０２と、基板２０２上および／または基板２０２内に形成された周辺デバイス２３６とを含むことができる。この例では、基板２０２はキャリア基板ではなく、３Ｄメモリデバイス２０１の最終製品から除去することはできない。そうではなく、基板２０２は、いくつかの実施形態によれば、３Ｄメモリデバイス２０１のデバイス基板であり周辺デバイスチップ２３４のデバイス基板でもある。周辺デバイス２３６は、３Ｄメモリデバイス２０１の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイス２３６は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動的もしくは受動的構成要素（例えば、トランジスタ、ダイオード、抵抗器、コンデンサ）の１つまたは複数を含むことができる。いくつかの実施形態によれば、周辺デバイス２３６は、基板２０２とメモリスタック２０４との間に垂直に配設される。
いくつかの実施形態では、（周辺デバイス２３６およびその基板２０２を含む）周辺デバイスチップ２３４は、接合インターフェース２０６において面同士を合わせて、薄化されたメモリアレイデバイスチップ２４０に結合される。接合インターフェース２０６は、周辺デバイスチップ２３４および薄化されたメモリアレイデバイスチップ２４０が（「金属／誘電体ハイブリッド結合」としても知られている）ハイブリッド結合を使用して結合される結合インターフェースであることができ、ハイブリッド結合は、直接結合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間に結合を形成する）であり、金属間結合および誘電体間結合を同時に得ることができる。接合インターフェース２０６は、基板２０２とメモリスタック２０４との間に垂直にある。
図２Ｂには図示しないが、３Ｄメモリデバイス２０１は、ＭＥＯＬ相互接続および／またはＢＥＯＬ相互接続のための相互接続層をさらに含むことができることが理解される。相互接続層は、１つまたは複数のＩＬＤ層内の横方向相互接続線および垂直ビアコンタクトなどの相互接続を含むことができる。相互接続層は、パッドアウトのための接触パッドおよび再分配層をさらに含むことができる。いくつかの実施形態では、相互接続層は、３Ｄメモリデバイス２０１と外部回路との間で電気信号を転送し、ローカル相互接続によってメモリアレイデバイスおよび／または周辺デバイスに電気的に接続される。相互接続層は、３Ｄメモリデバイス２０１内の任意の適切な位置内に、例えば、周辺デバイス２３６と薄化されたメモリアレイデバイスチップ２４０との間に垂直に、および／または薄化されたメモリアレイデバイスチップ２４０の半導体層２１０の上方に配設され得る。
図３Ａ～図３Ｍは、本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な製造プロセスを示す。図４Ａ～図４Ｂは、本開示のいくつかの実施形態による、裏面基板薄化を使用して半導体プラグを有する３Ｄメモリデバイスを形成するための例示的な方法４００のフローチャートを示す。図３Ａ～図３Ｍおよび図４Ａ～図４Ｂに示す３Ｄメモリデバイスの例は、図２Ａ～図２Ｂに示す３Ｄメモリデバイス２００および２０１を含む。図３Ａ～図３Ｍおよび図４Ａ～図４Ｂを一緒に説明する。方法４００に示す工程は網羅的ではないこと、および図示する工程のいずれかの前、後、または間で他の工程を実施できることが理解される。さらに、工程のいくつかは、同時に、または図４Ａ～図４Ｂに示すものとは異なる順序で実施され得る。
図４Ａを参照すれば、方法４００は、工程４０２で開始し、ここでは第１の誘電体デッキが、基板上に形成される。基板は、シリコン基板であることができる。第１の誘電体デッキは、第１の複数のインターリーブされた犠牲層および誘電体層を含むことができる。図３Ａを参照すれば、第１の誘電体層３０６および（「犠牲層」として知られる）第２の誘電体層３０８の（本明細書では一緒になって「誘電体層の対」と称される）複数の対を含む第１の誘電体デッキ３０４Ａが、シリコン基板３０２の前側に形成される。いくつかの実施形態では、絶縁層３０３が、第１の誘電体デッキ３０４Ａの形成の前に、シリコン基板３０２上に酸化ケイ素などの誘電体材料を堆積することによって、または熱酸化によって、第１の誘電体デッキ３０４Ａとシリコン基板３０２との間に形成される。いくつかの実施形態によれば、第１の誘電体デッキ３０４Ａは、交互に配置された犠牲層３０８および誘電体層３０６を含む。誘電体層３０６および犠牲層３０８は、代替的に、シリコン基板３０２上に堆積されて、第１の誘電体デッキ３０４Ａを形成することができる。いくつかの実施形態では、各誘電体層３０６は、酸化ケイ素の層を含み、各犠牲層３０８は、窒化ケイ素の層を含む。第１の誘電体デッキ３０４Ａは、それだけに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。
方法４００は、図４Ａに示すように、工程４０４に進み、ここでは、第１の誘電体デッキを貫通して垂直に延びる第１の開口部が、形成される。いくつかの実施形態では、第１の開口部を形成するために、ガウジングが、第１の基板の一部を貫通して形成される。いくつかの実施形態では、犠牲層が、第１の開口部を埋めるために形成される。
図３Ａに示すように、第１のチャネル穴３１０Ａは、第１の誘電体デッキ３０４Ａを貫通して垂直に延びるように形成された開口部である。いくつかの実施形態では、複数の開口部が第１の誘電体デッキ３０４Ａを貫通して形成され、それにより、各開口部は、後のプロセスで個々のＮＡＮＤメモリストリングを形成するための場所になる。いくつかの実施形態では、第１のチャネル穴３１０Ａを形成するための製造プロセスは、ウェットエッチングおよび／または深掘りイオン反応性エッチング（ＤＲＩＥ）などのドライエッチングを含む。いくつかの実施形態では、第１のチャネル穴３１０Ａは、シリコン基板３０２の上部内にさらに延びて、第１のチャネル穴３１０Ａのガウジング３１１を形成する。第１の誘電体デッキ３０４Ａを貫通するエッチングプロセスは、シリコン基板３０２の上面で停止しなくてもよく、シリコン基板３０２の一部をエッチングし続けることができる。いくつかの実施形態では、第１の誘電体デッキ３０４Ａを貫通するエッチング後に、別個のエッチングプロセスを使用してシリコン基板３０２の一部をエッチングして、ガウジング３１１を形成する。以下に詳細に説明するように、第１のチャネル穴３１０Ａのガウジング３１１の深さは、スリット開口部およびコンタクト開口部などのシリコン基板３０２を通るその他の構造のガウジングよりも大きく、それによって後の裏面基板薄化プロセスが他の構造を損傷しないことを確実にする。
図３Ｂに示すように、犠牲層３１２が、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積されて、（図３Ａに示すガウジング３１１を含む）第１のチャネル穴３１０Ａを部分的または完全に埋める。犠牲層３１２は、ポリシリコン、カーボン、フォトレジストなど、後のプロセスで除去することができる任意の適切な材料を含むことができる。いくつかの実施形態では、犠牲層３１２は、ＣＭＰプロセスを使用して平坦化されて、その上面を第１の誘電体デッキ３０４Ａの上面と同一平面にする。
方法４００は、図４Ａに示すように工程４０６に進み、ここではエッチング停止層が、第１の誘電体デッキ上に形成されて、第１の誘電体デッキを覆う。いくつかの実施形態では、エッチング停止層は、第１の開口部内の犠牲層も覆う。図３Ｃに示すように、エッチング停止層３１４が、第１の誘電体デッキ３０４Ａおよび犠牲層３１２上に形成されて、第１の誘電体デッキ３０４Ａおよび犠牲層３１２を完全に覆う。いくつかの実施形態では、エッチング停止層３１４の厚さは、約１ｎｍから約２０ｎｍの間、例えば、１ｎｍから２０ｎｍの間（例えば、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、１１ｎｍ、１２ｎｍ、１３ｎｍ、１４ｎｍ、１５ｎｍ、１６ｎｍ、１７ｎｍ、１８ｎｍ、１９ｎｍ、２０ｎｍ、これらの値のいずれかによって下限で境界付けられた任意の範囲、またはこれらの値のいずれか２つによって規定された任意の範囲内）である。エッチング停止層３１４は、ＰＶＤ、ＣＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、タングステンなどの金属またはポリシリコンなどの半導体を堆積することによって形成され得る。
方法４００は、図４Ａに示すように工程４０８に進み、ここでは第２の誘電体デッキが、エッチング停止層上に形成される。第１の誘電体デッキと同様に、第２の誘電体デッキは、第２の複数の交互に配置された犠牲層および誘電体層を含むことができる。図３Ｄを参照すれば、複数の誘電体層の対を含む第２の誘電体デッキ３０４Ｂが、第１の誘電体デッキ３０４Ａの上方のエッチング停止層３１４上に形成される。第２の誘電体デッキ３０４Ｂは、それだけに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。
方法４００は、図４Ａに示すように、工程４１０に進み、ここでは第２の誘電体デッキを貫通して垂直に延びる第２の開口部が、エッチング停止層によって停止されるまで形成される。図３Ｄに示すように、第２のチャネル穴３１０Ｂは、エッチング停止層３１４によって停止されるまで第２の誘電体デッキ３０４Ｂを通って垂直に延びるように形成された別の開口部である。第２のチャネル穴３１０Ｂは、第１のチャネル穴３１０Ａの少なくとも一部と重なるように（図３Ａに示す）第１のチャネル穴３１０Ａと位置合わせすることができ、それにより、第１および第２のチャネル穴３１０Ａおよび３１０Ｂは、犠牲層３１２が除去された後、接続することができる。いくつかの実施形態では、第２のチャネル穴３１０Ｂを形成するための製造プロセスは、ウェットエッチングおよび／またはＤＲＩＥなどのドライエッチングを含む。エッチング停止層３１４は、第１の誘電体デッキ３０４Ａの構造を第２のチャネル穴３１０Ｂのエッチングによる損傷から保護することができるので、デュアルデッキ３Ｄメモリデバイス（例えば、図１の３Ｄメモリデバイス１００）を形成するための従来の製造プロセスと比較して、位置ずれマージン（すなわち、重なりのシフト）を、本明細書に開示する製造プロセスによって増大させることができる。
方法４００は、図４Ａに示すように、工程４１２に進み、ここではエッチング停止層の一部が除去され、それにより、第１および第２の開口部が接続されてチャネル穴を形成する。いくつかの実施形態では、第１の開口部を埋める犠牲層は、エッチング停止層の一部の除去後に露出され、除去される。図３Ｅに示すように、第１および第２の開口部３１０Ａおよび３１０Ｂが重ねられるエッチング停止層３１４の部分は、例えば、ドライエッチングおよび／またはウェットエッチングプロセスを使用して除去される。エッチング停止層３１４のさらなる部分は、等方性エッチングにより、例えば、ウェットエッチングによってエッチバックされ得る（図示せず）。エッチング停止層３１４の一部が除去されると、（図３Ｄに示す）犠牲層３１２は、第２のチャネル穴３１０Ｂから露出され得る。図３Ｅに示すように、犠牲層３１２は、ウェットエッチングおよび／またはドライエッチングプロセスによって第１の誘電体デッキ３０４Ａ内で除去される。犠牲層３１２の除去後、図３Ｆに示すように、第１のチャネル穴３１０Ａは再び開き、第２のチャネル穴３１０Ｂと接続されてチャネル穴３１０を形成する。このチャネル穴は、第１および第２の誘電体デッキ３０４Ａおよび３０４Ｂならびにエッチング停止層３１４を貫通して垂直に延びる。
方法４００は、図４Ａに示すように、工程４１４に進み、ここではメモリフィルムおよび半導体チャネルが、チャネル穴の側壁に沿って、かつ底面上に形成される。いくつかの実施形態では、メモリフィルムは、最初に、チャネル穴の側壁に沿って、かつ底面上に形成され、半導体チャネルが、メモリフィルムを覆って形成される。いくつかの実施形態では、第１の酸化ケイ素層、窒化ケイ素層、第２の酸化ケイ素層、およびポリシリコン層が、続いて、この順序でチャネル穴の側壁に沿って、かつ底面上に堆積されて、メモリフィルムおよび半導体チャネルを形成する。いくつかの実施形態では、キャッピング層が、半導体チャネルの形成後にチャネル穴の残りの空間を埋めるために堆積される。
図３Ｆに示すように、（ブロッキング層３２０、蓄積層３２２、およびトンネリング層３２４を含む）メモリフィルム３１６および半導体チャネル３１８が、チャネル穴３１０の側壁および底面に沿って形成される。いくつかの実施形態では、メモリフィルム３１６は、最初にチャネル穴３１０の側壁および底面に沿って堆積され、次に半導体チャネル３１８が、メモリフィルム３１６を覆って堆積される。ブロッキング層３２０、蓄積層３２２、およびトンネリング層３２４が、この順で、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積されて、メモリフィルム３１６を形成することができる。次に、半導体チャネル３１８が、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、トンネリング層３２４上にポリシリコンまたはその他の適切な半導体材料を堆積することによって形成され得る。
図３Ｆに示すように、メモリフィルム３１６および半導体チャネル３１８は、チャネル穴３１０の底面および側壁の両方を覆うことができる。いくつかの実施形態では、酸化ケイ素層、窒化ケイ素層、酸化ケイ素層、およびポリシリコン層（「ＳＯＮＯ」構造）が続いて堆積されて、メモリフィルム３１６および半導体チャネル３１８を形成する。チャネル犠牲層が、ＳＯＮＯパンチプロセスの後かつ半導体チャネルの堆積前に後で除去されるチャネル犠牲層を使用するいくつかの３Ｄメモリデバイス（例えば、図１の３Ｄメモリデバイス１００）とは異なり、メモリフィルム３１６を覆って堆積された半導体チャネル３１８は、後のすべての製造プロセスを通じて、また、結果として得られる３Ｄメモリデバイス内に残る。換言すれば、チャネル犠牲層は、本明細書に開示する製造プロセスにおいてもはや必要とされない。
図３Ｇに示すように、酸化ケイ素層などのキャッピング層３２６が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して（図３Ｆに示す）チャネル穴３１０内に形成されて、チャネル穴３１０の残りの空間を完全にまたは部分的に埋める。いくつかの実施形態では、第２の誘電体デッキ３０４Ｂの上面にあるメモリフィルム３１６、半導体チャネル３１８、およびキャッピング層３２６の部分は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって除去され平坦化される。
方法４００は、図４Ｂに示すように、工程４１６に進み、ここではチャネルプラグが、チャネル穴の上部内に形成されて、半導体チャネルに接触する。図３Ｈに示すように、チャネルプラグ３２８は、（図３Ｆに示す）チャネル穴３１０の上部内に形成される。チャネル穴３１０の上部内のメモリフィルム３１６、半導体チャネル３１８、およびキャッピング層３２６の一部をウェットエッチングおよび／またはドライエッチングすることによって、チャネル穴３１０の上部内にくぼみが形成され得る。次に、チャネルプラグ３２８が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、くぼみ内にポリシリコンなどの半導体材料を堆積させることによって形成され得る。これにより、チャネル構造３３０が形成される。
方法４００は、図４Ｂに示すように、工程４１８に進み、ここでは交互に配置された導電層および誘電体層を含むメモリスタックが、誘電体スタック内の犠牲層を導電層で置き換えることによって形成される。いくつかの実施形態では、メモリスタックを形成するために、スリット開口部が、誘電体スタックを貫通して形成される。スリット開口部のガウジングは、第１の基板の一部を貫通して形成され得る。いくつかの実施形態では、チャネル穴のガウジングの深さは、スリット開口部のガウジングの深さよりも大きい。
図３Ｉに示すように、スリット開口部（例えば、ゲートラインスリット）は、（図３Ｈに示す第１および第２の誘電体デッキ３０４Ａおよび３０４Ｂならびにエッチング停止層３１４を含む）誘電体スタック３０４を貫通して、ウェットエッチングおよび／またはＤＲＩＥなどのドライエッチングプロセスを使用して形成される。いくつかの実施形態では、別個のエッチングプロセスを使用して、スリット開口部をシリコン基板３０２の一部内に延ばして、スリット開口部のガウジング３１３を形成する。チャネル穴３１０のガウジング３１１の深さは、スリット開口部のガウジング３１３よりも大きくなり得る。換言すれば、ガウジング３１３の下端は、ガウジング３１１の下端よりもシリコン基板３０２の裏面から遠く離れている。その結果、後の工程でシリコン基板３０２を裏側から薄化するとき、ガウジング３１１の下端で薄化が停止したときにスリット開口部のガウジング３１３の構造を損傷することはない。同様に、シリコン基板３０２の前側を通る他の開口部（例えば、コンタクト穴）のガウジングの深さは、チャネル穴３１０のガウジング３１１の深さよりも小さい。
図３Ｉに示すように、交互に配置された導電層３４２および誘電体層３０６を含むデュアルデッキメモリスタック３４０は、ゲート置換プロセスによって形成される。（図３Ｈに示す）誘電体スタック３０４内の犠牲層３０８は、ウェットエッチングおよび／またはドライエッチングプロセスを使用してエッチング除去され得る。犠牲層３０８の導電層３４２による置換は、誘電体層３０６に選択的な犠牲層３０８のウェットエッチングおよび／またはドライエッチングによって、ならびに結果として得られた横方向のくぼみを導電層３４２で埋めることによって実施され得る。いくつかの実施形態では、ウェットエッチング液がスリット開口部を通して適用されて、犠牲層３０８を除去して、誘電体層３０６間に横方向のくぼみを残す。横方向のくぼみは、それだけに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料によって充填され得る。導電層３４２は、ＣＶＤ、ＡＬＤ、ＰＶＤ、その他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって充填され得る。導電性材料は、スリット開口部を通して横方向のくぼみ内に堆積され得る。
図３Ｉに示すように、メモリスタック３４０およびシリコン基板３０２の一部を通って垂直に延びるスリット構造３３２（例えば、ゲートラインスリット「ＧＬＳ」）が、形成される。スリット構造３３２は、シリコン基板３０２内の下端にドープされた領域３３８と、その側壁に沿ったスペーサ３３６と、スペーサ３３６によって導電層３４２から電気的に絶縁されたスリットコンタクト３３４とを含むことができる。いくつかの実施形態では、ドープされた領域３３８は、イオン注入および／または熱拡散によって、スリット開口部のガウジング３１３を取り囲むシリコン基板３０２の一部をドープすることによって形成される。いくつかの実施形態では、スペーサ３３６およびスリットコンタクト３３４は、続いて、ＣＶＤ、ＡＬＤ、ＰＶＤ、その他の適切なプロセス、またはその任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、スリット開口部内に誘電体材料（例えば、酸化ケイ素）および導電性材料（例えば、タングステン）を堆積することによって形成される。
方法４００は、図４Ｂに示すように、工程４２０に進み、ここでは第１の基板が、第２の基板に取り付けられる。第１の基板の前側は、第２の基板に向いている。いくつかの実施形態では、周辺デバイスが、取り付け前に第２の基板上に形成される。いくつかの実施形態では、第２の基板は、その上にデバイスが形成されていないキャリア基板である。
図３Ｊに示すように、シリコン基板３０２上ですべての前側プロセスが終了すると、すなわち、シリコン基板３０２の前側のすべてのデバイスおよび構造が形成されると、シリコン基板３０２の前側に形成された構造およびデバイス（例えばメモリスタック３４０およびチャネル構造３３０）は、任意の適切な接合プロセスを使用して接合インターフェース３４３において基板３４１に取り付けられる。すなわち、いくつかの実施形態によれば、シリコン基板３０２が基板３４１に取り付けられるとき、シリコン基板３０２の前側は、基板３４１に向いている。いくつかの実施形態では、基板３４１は、デバイスまたは構造がその上に形成されていないキャリア基板である。シリコン基板３０２の前側は、熱結合、接着、融合、その他の適切なプロセス、またはそれらの任意の組み合わせを使用して、キャリア基板（例えば、裸のシリコンウェーハ）に取り付けられ得る。
いくつかの実施形態では、トランジスタなどの周辺デバイス（図示せず）は、取り付けの前に、それだけに限定されないが、フォトリソグラフィ、ドライエッチング、ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、およびその他の適切なプロセスを含む複数のプロセスによって基板３４１上または基板内に形成される。周辺デバイスを備えた基板３４１は、（「金属／誘電体ハイブリッド結合」としても知られている）ハイブリッド結合を使用してシリコン基板３０２に結合させることができ、ハイブリッド結合は、直接結合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間に結合を形成する）であり、金属間結合および誘電体間結合を同時に得ることができる。金属間結合は、接合インターフェース３４３において接合コンタクト間に形成することができ、誘電体間結合は、接合インターフェース３４３の残りの領域において誘電体材料間に形成することができる。
方法４００は、図４Ｂに示すように、工程４２２に進み、ここでは第１の基板は、裏面から薄化されて、チャネル穴の底面上のメモリフィルムおよび半導体チャネルの一部を除去する。図３Ｋに示すように、取り付けられたシリコン基板３０２および基板３４１を含む結果として生じる構造は、上下逆さまに反転され、それにより、シリコン基板３０２の裏面は、裏面薄化プロセスのために上向きになり、基板３４１は、薄化プロセス中、結果として生じる構造を支持することができる。シリコン基板３０２は、その厚さを減らすために、研削、ＣＭＰ、エッチング、その他の適切なプロセス、またはそれらの任意の組み合わせを使用して、（現在は上を向いている）その裏側から薄化され得る。薄化プロセスの速度および／または時間は制御することができ、それにより、チャネル構造３３０のチャネル穴３１０の底面上のメモリフィルム３１６および半導体チャネル３１８の一部は、薄化プロセスの後で除去される。メモリスタック３４０が上下逆さまに反転されるので、チャネル構造３３０の底面は、図３Ｋおよびその後の図において上面になることに留意されたい。そうではあるが、この面は、チャネルプラグ３２８が形成される表面と反対の表面であり、メモリフィルム３１６および半導体チャネル３１８が横方向に延びる表面である。薄化プロセスが完了すると、メモリフィルム３１６および半導体チャネル３１８は、チャネル構造３３０の底面または上面に横方向に延びる部材を有さない。これにより、半導体層３４４が、裏面基板薄化プロセス後、薄化シリコン基板３０２として形成される。
方法４００は、図４Ｂに示すように、工程４２４に進み、ここでは、薄化された第１の基板内のメモリフィルムおよび半導体チャネルの一部が、ウェットエッチングおよび／またはドライエッチングプロセスを使用して除去されてくぼみを形成する。図３Ｌに示すように、くぼみ３４６は、半導体層３４４内のメモリフィルム３１６、半導体チャネル３１８、およびキャッピング層３２６の一部を除去することにより、半導体層３４４内に形成される。いくつかの実施形態では、メモリフィルム３１６を取り囲む半導体層３４４の部分も同様に除去される。エッチング速度および／または時間は、くぼみ３４６の深さを制御するように制御され得る。いくつかの実施形態では、図３Ｌに示すように、くぼみ３４６の底面およびメモリフィルム３１６および半導体チャネル３１８の上端は、メモリスタック３４０の上面の上方にある。
方法４００は、図４Ｂに示すように、工程４２６に進み、ここでは半導体プラグが、薄化された第１の基板のくぼみ内に形成されて、半導体チャネルに接触する。半導体プラグは、薄化された第１の基板からエピタキシャル成長させることができる。いくつかの実施形態では、半導体は、くぼみ内に半導体プラグを堆積させることによって形成される。
図３Ｍに示すように、いくつかの実施形態では、半導体プラグ３４８は、（図３Ｌに示す）くぼみ３４６を、その側面から、半導体層３４４（薄化されたシリコン基板３０２）からエピタキシャル成長させた単結晶シリコンによって充填することによって形成される。エピタキシャル的に半導体プラグ３４８を形成するための製造プロセスは、それだけに限定されないが、気相エピタキシー（ＶＰＥ）、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＰＥ）、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、半導体プラグ３４８は、イオン注入および／または熱拡散を使用して、半導体層３４４よりも高いドーピング濃度まで、ｎ型またはｎ型ドーパントでドープされる。
いくつかの実施形態では、半導体プラグ３４８は、ＣＶＤ、ＡＬＤ、ＰＶＤ、その他の適切なプロセス、または任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ポリシリコン層などの半導体層をくぼみ３４６内に堆積することによって形成される。いくつかの実施形態では、半導体プラグ３４８は、サリサイドプロセスによって、すなわち、金属層をくぼみ３４６内に堆積させ、半導体層３４４内のシリコンおよび堆積された金属層を熱処理（例えば、アニーリング、焼結、または任意のその他の適切なプロセス）によってケイ化することによって形成される。いくつかの実施形態では、シリコン層と金属層の両方がくぼみ３４６内に堆積されて、ケイ化プロセスによってくぼみ内にケイ化物プラグを形成する。半導体プラグ３４８がくぼみ３４６内に形成されると、これは、半導体チャネル３１８を含むチャネル構造３３０に接触することができる。くぼみ３４６の底面がメモリスタック３４０の上面の上方にあるいくつかの実施形態では、くぼみ３４６を埋める半導体プラグ３４８の底面もまた、メモリスタック３４０の上面の上方にある。
半導体プラグが、薄化された第１の基板内に形成されると、薄化された第１の基板の上方に追加の構造を形成することができる。いくつかの実施形態では、別個の基板上に形成された周辺デバイスおよび／または相互接続層が、図３Ｍに示す構造と面同士を合わせて結合されて、周辺デバイスがメモリアレイデバイスの上方に配設される非モノリシック３Ｄメモリデバイスを形成する。いくつかの実施形態では、基板３４１は、キャリア基板であり、このキャリア基板は、除去され、周辺デバイスおよび／または相互接続層を有する別の基板で置き換えられて、周辺デバイスがメモリアレイデバイスの下方に配置される非モノリシック３Ｄメモリデバイスを形成することができる。いくつかの実施形態では、基板３４１は周辺デバイスの基板であり、それにより、図３Ｍに示す構造は、周辺デバイスがメモリアレイデバイスの下方に配設される非モノリシック３Ｄメモリデバイスとなる。
本開示の１つの態様によれば、３Ｄメモリデバイスは、交互に配置された導電層および誘電体層を含むメモリスタックと、メモリスタックを貫通して垂直に延びるチャネル構造と、メモリスタックの上方の半導体層とを含む。チャネル構造は、チャネル構造の下部内のチャネルプラグと、チャネル構造の側壁に沿ったメモリフィルムと、メモリフィルムを覆い、かつチャネルプラグと接触している半導体チャネルとを含む。半導体層は、半導体チャネルの上方にある、半導体チャネルと接触している半導体プラグを含む。
いくつかの実施形態では、メモリフィルムは、チャネル構造の上面および下面に沿って延びない。
いくつかの実施形態では、半導体層は、単結晶シリコンを含む。半導体プラグは、エピタキシャル成長させたシリコンプラグであることができる。半導体プラグはまた、堆積されたポリシリコンプラグまたはケイ化物プラグであることができる。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタックがその上に配置される基板と、基板とメモリスタックとの間の垂直の接合インターフェースとをさらに含む。いくつかの実施形態では、３Ｄメモリデバイスは、半導体層の上方に周辺デバイスをさらに含む。いくつかの実施形態では、３Ｄメモリデバイスは、基板とメモリスタックとの間に垂直に周辺デバイスをさらに含む。
本開示の別の態様によれば、３Ｄメモリデバイスは、第１の複数の交互に配置された導電層および誘電体層を含む第１のメモリデッキと、第１のメモリデッキ上のエッチング停止層と、エッチング停止層上に第２の複数の交互に配置された導電層および誘電体層を含む第２のメモリデッキと、第１および第２のメモリデッキならびにエッチング停止層を貫通して垂直に延びるチャネル構造と、第２のメモリデッキの上面の上方にあり、チャネル構造と接触している半導体プラグとを含む。
いくつかの実施形態では、エッチング停止層は、金属または半導体を含む。
いくつかの実施形態では、チャネル構造は、チャネル構造の下部内のチャネルプラグと、チャネル構造の側壁に沿ったメモリフィルムと、メモリフィルムを覆い、チャネルプラグおよび半導体プラグと接触している半導体チャネルとを含む。
いくつかの実施形態では、メモリフィルムは、チャネル構造の上面および下面に沿って延びない。
いくつかの実施形態では、半導体チャネルの上端は、半導体プラグの底面と接触している。
いくつかの実施形態では、半導体プラグは、エピタキシャル成長させたシリコンプラグである。いくつかの実施形態では、半導体プラグは、堆積されたポリシリコンプラグまたはケイ化物プラグである。
いくつかの実施形態では、３Ｄメモリデバイスは、第１のメモリデッキがその上方に配置される基板と、基板と第１のメモリデッキとの間の垂直の接合インターフェースとを含む。いくつかの実施形態では、３Ｄメモリデバイスは、半導体プラグの上方に周辺デバイスを含む。いくつかの実施形態では、３Ｄメモリデバイスは、基板と第１のメモリデッキとの間の垂直に周辺デバイスを含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が、開示される。交互に配置された犠牲層および誘電体層を含む誘電体スタックが、第１の基板の前側に形成される。チャネル穴が、誘電体スタックを貫通して形成される。メモリフィルムおよび半導体チャネルが、チャネル穴の側壁に沿って、かつ底面上に形成される。交互に配置された導電層および誘電体層を含むメモリスタックは、誘電体スタック内の犠牲層を導電層で置き換えることによって形成される。第１の基板は、第２の基板に取り付けられる。第１の基板の前側は、第２の基板に向いている。第１の基板は、第１の基板の裏面から薄化されて、チャネル穴の底面上のメモリフィルムおよび半導体チャネルの一部を除去する。半導体プラグが、薄化された第１の基板内に形成されて、半導体チャネルに接触する。
いくつかの実施形態では、取り付ける前に、チャネルプラグが、チャネル穴の上部内に形成されて、半導体チャネルに接触する。
いくつかの実施形態では、半導体プラグを形成するために、薄化された第１の基板内のメモリフィルムおよび半導体チャネルの一部が除去されて、くぼみを形成する。半導体プラグは、くぼみ内に堆積させるか、薄化された第１の基板からくぼみ内にエピタキシャル成長させることができる。
いくつかの実施形態では、誘電体スタックを形成するために、第１の複数の交互に配置された犠牲層および誘電体層を含む第１の誘電体デッキが、第１の基板の前側に形成され、エッチング停止層が、第１の誘電体デッキに形成されて第１の誘電体デッキを覆い、第２の複数の交互に配置された犠牲層および誘電体層を含む第２の誘電体デッキが、エッチング停止層上に形成される。
いくつかの実施形態では、チャネル穴を形成するために、第１の誘電体デッキを貫通して垂直に延びる第１の開口部が、形成され、第２の誘電体デッキを貫通して垂直に延びる第２の開口部が、エッチング停止層によって停止されるまで形成され、エッチング停止層の一部が除去され、それにより、第１および第２の開口部が接続されてチャネル穴を形成する。
いくつかの実施形態では、チャネル穴を形成するために、チャネル穴のガウジングが、第１の基板の一部を貫通して形成される。いくつかの実施形態では、スリット開口部が、誘電体スタックを貫通して形成され、スリット開口部のガウジングが、第１の基板の一部を貫通して形成される。チャネル穴のガウジングの深さは、スリット開口部のガウジングの深さよりも大きい。
いくつかの実施形態では、取り付ける前に、周辺デバイスが、第２の基板上に形成される。いくつかの実施形態では、半導体プラグを形成した後、周辺デバイスが、薄化された第１の基板の上方に形成される。
特有の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、当業者の知識を適用することにより、本開示の全般的な概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途に合わせて容易に変更および／または適応させることができる。したがって、そのような適応および変更は、本明細書に提示する教示およびガイダンスに基づいて、開示する実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の言い回しまたは用語は、説明を目的とするものであり、限定ではないため、本明細書の用語または言い回しが、教示およびガイダンスに照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、特有の機能およびそれらの関係の実装を示す機能的構成ブロックを用いて上記で説明してきた。これらの機能的構成ブロックの境界は、説明の便宜上、ここでは任意に規定されている。特有の機能およびその関係が適切に実行される限り、代替的な境界を規定することができる。
概要および要約の項は、本発明者が企図する本開示のすべてではないが１つまたは複数の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲をいずれの形においても限定することを意図しない。
本開示の広がりおよび範囲は、上記で説明した典型的な実施形態のいずれによっても限定されるべきではなく、特許請求の範囲およびそれらの均等物に従ってのみ規定されなければならない。

Claims (20)

  1. 三次元（３Ｄ）メモリデバイスであって、
    交互に配置された導電層および誘電体層を備えるメモリスタックと、
    前記メモリスタックを貫通して垂直に延びるチャネル構造であって、
    前記チャネル構造の下部内のチャネルプラグと、
    前記チャネル構造の側壁に沿ったメモリフィルムと、
    前記メモリフィルムを覆い、前記チャネルプラグと接触している半導体チャネルとを備える、チャネル構造と、
    底面が前記メモリスタックの上面の上方にあり、前記半導体チャネルの上方にある、前記半導体チャネルと接触している半導体プラグを備える半導体層とを備える、三次元（３Ｄ）メモリデバイス。
  2. 前記メモリフィルムが、前記チャネル構造の上面および下面に沿って延びない、請求項１に記載の３Ｄメモリデバイス。
  3. 前記半導体層が、単結晶シリコンを含む、請求項１に記載の３Ｄメモリデバイス。
  4. 前記半導体プラグが、エピタキシャル成長させたシリコンプラグである、請求項３に記載の３Ｄメモリデバイス。
  5. 前記半導体プラグが、堆積されたポリシリコンプラグまたはケイ化物プラグである、請求項３に記載の３Ｄメモリデバイス。
  6. 前記半導体チャネルの上端が、前記半導体プラグの底面と接触している、請求項１に記載の３Ｄメモリデバイス。
  7. 前記半導体プラグの上面が、前記半導体層の上面と同一平面上にある、請求項１に記載の３Ｄメモリデバイス。
  8. 前記メモリスタックがその上方に配設される基板と、
    前記基板と前記メモリスタックとの間の垂直の接合インターフェースとをさらに備える、請求項１に記載の３Ｄメモリデバイス。
  9. 前記半導体層の上方に周辺デバイスをさらに備える、請求項１に記載の３Ｄメモリデバイス。
  10. 前記基板と前記メモリスタックとの間に垂直に周辺デバイスをさらに備える、請求項８に記載の３Ｄメモリデバイス。
  11. 三次元（３Ｄ）メモリデバイスであって、
    第１の複数の交互に配置された導電層および誘電体層を備える第１のメモリデッキと、
    前記第１のメモリデッキ上のエッチング停止層と、
    前記エッチング停止層上に第２の複数の交互に配置された導電層および誘電体層を備える第２のメモリデッキと、
    前記第１および第２のメモリデッキならびに前記エッチング停止層を貫通して垂直に延びるチャネル構造と、
    底面が前記第２のメモリデッキの上面の上方にあり、前記チャネル構造と接触している半導体プラグとを備える、三次元（３Ｄ）メモリデバイス。
  12. 前記エッチング停止層が、金属または半導体を含む、請求項１１に記載の３Ｄメモリデバイス。
  13. 前記チャネル構造が、
    前記チャネル構造の下部内のチャネルプラグと、
    前記チャネル構造の側壁に沿ったメモリフィルムと、
    前記メモリフィルムを覆い、前記チャネルプラグおよび前記半導体プラグと接触している半導体チャネルとを備える、請求項１１に記載の３Ｄメモリデバイス。
  14. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    交互に配置された犠牲層および誘電体層を備える誘電体スタックを第１の基板の前側に形成することと、
    前記誘電体スタックを貫通するチャネル穴を形成することと、
    前記チャネル穴の側壁に沿って、かつ底面上にメモリフィルムおよび半導体チャネルを形成することと、
    前記誘電体スタック内の前記犠牲層を導電層で置き換えることにより、交互に配置された前記導電層および誘電体層を備えるメモリスタックを形成することと、
    前記第１の基板の前記前側が第２の基板に向くように前記第１の基板を前記第２の基板に取り付けることと、
    前記第１の基板の裏面から前記第１の基板を薄化して、前記チャネル穴の前記底面上の前記メモリフィルムおよび半導体チャネルの一部を除去することと、
    前記薄化された第１の基板内に半導体プラグを形成して、前記半導体チャネルに接触することとを含む、方法。
  15. 取り付ける前に、前記チャネル穴の上部内にチャネルプラグを形成して、前記半導体チャネルに接触することをさらに含む、請求項１４に記載の方法。
  16. 前記半導体プラグを形成することが、前記薄化された第１の基板内の前記メモリフィルムおよび半導体チャネルの一部を除去してくぼみを形成することを含む、請求項１４に記載の方法。
  17. 前記半導体プラグを形成することが、前記くぼみ内に前記半導体プラグを堆積させることをさらに含む、請求項１６に記載の方法。
  18. 前記半導体プラグを形成することが、前記薄化された第１の基板から前記くぼみ内に前記半導体プラグをエピタキシャル成長させることをさらに含む、請求項１６に記載の方法。
  19. 前記誘電体スタックを形成することが、
    第１の複数の交互に配置された犠牲層および誘電体層を備える第１の誘電体デッキを前記第１の基板の前記前側に形成することと、
    前記第１の誘電体デッキ上にエッチング停止層を形成して、前記第１の誘電体デッキを覆うことと、
    第２の複数の交互に配置された犠牲層および誘電体層を備える第２の誘電体デッキを前記エッチング停止層上に形成することとを含む、請求項１４に記載の方法。
  20. 取り付ける前に、前記第２の基板上に周辺デバイスを形成することと、または
    前記半導体プラグを形成した後、前記薄化された第１の基板の上方に周辺デバイスを形成することとをさらに含む、請求項１４に記載の方法。
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