TWI834945B - 記憶體元件及其製作方法 - Google Patents

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Abstract

一種記憶體元件包括：安排在週邊電路結構的基底上的儲存陣列；延伸穿過所述儲存陣列並且連接到所述週邊電路結構的導體插塞；以及安排在所述儲存陣列之上並且包括彼此隔開的多個導體襯墊的導體襯墊層。所述導體插塞延伸進入所述多個導體襯墊中的對應導體襯墊中。

Description

記憶體元件及其製作方法
概括地說，本發明內容涉及半導體製造技術領域，具體地說，涉及記憶體元件及其製造方法。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
在多數立體(3D)NAND架構中，週邊電路通常佔用裸晶面積的大約20%到30%，降低NAND位元密度。隨著3D NAND技術繼續發展到128層及以上，週邊電路將很可能佔用總裸晶面積的多於50%，使集成水平的提高變得困難。
為了實現3D NAND的高得多的NAND位元密度，已經提出了不同的架構設計。例如，已經開發了一種架構，在該架構中，在與在其處製造儲存單 元的陣列晶圓堆疊在一起之前，在單獨的晶圓上處理處置資料登錄/輸出(I/O)和儲存單元操作步驟的週邊電路。在被鍵合在一起之後，兩個晶圓透過在一個製程步驟中跨整個晶圓同時形成的數十億金屬VIA(垂直互連接入)來電性連接。在許多現有設計中，為了實現到儲存單元和週邊電路的電性連接，通常需要穿矽接觸(TSC)。
所公開的記憶體元件和製造方法提供另一種具有被單獨處理的陣列晶圓和週邊電路晶圓的3D NAND架構。所公開的記憶體元件具有減小的厚度，減小的厚度有助於半導體結構的小型化。另外，所述記憶體元件的製造方法避免形成TSC，因此簡化了製造製程。
本發明內容的一個方面提供一種記憶體元件。所述記憶體元件包括：儲存陣列，其安排在週邊電路結構的基底上；導體插塞，其延伸穿過所述儲存陣列並且連接到所述週邊電路結構；以及導體襯墊層，其安排在所述儲存陣列之上並且包括彼此隔開的多個導體襯墊。所述導體插塞延伸進入所述多個導體襯墊中的對應導體襯墊中。
本發明內容的另一個方面提供一種用於形成記憶體元件的方法。所述方法包括：提供鍵合結構。所述鍵合結構包括：儲存陣列，其安排在週邊電路結構的第一基底上；以及導體插塞，其延伸穿過所述儲存陣列並且連接到所述週邊電路結構。所述導體插塞的部分從所述儲存陣列的頂表面伸出。所述方法還包括：在所述儲存陣列之上形成導體襯墊層。所述導體襯墊層包括彼此隔開的多個導體襯墊，並且，從所述儲存陣列的所述頂表面伸出的所述導體插塞 的所述部分被所述多個導體襯墊中的對應導體襯墊覆蓋。
根據本發明內容的說明書、申請專利範圍書和附圖，本領域的技術人員可以理解本發明內容的其它方面。
100:第二基底
101:緩衝層
102:第一介電層
103:第二介電層
104:隔離層
110:導電層
111:層間介電層
112:導體層
120:通道
121:電荷捕獲層
122:穿隧層
123:通道層
130:導體插塞
131:第二黏合層
132:導電插塞層
135:字元線接觸
136:字元線導電層
137:第一黏合層
140:貫穿孔
141:第三黏合層
150:導體襯墊層
160:遮罩層
161:溝槽
200:第一基底
210:週邊電路
300:第二基底
301:緩衝層
302:第一介電層
303:第二介電層
304:隔離層
310:導電層
311:層間介電層
312:導體層
320:通道
321:電荷捕獲層
322:穿隧層
323:通道層
330:導體插塞
331:第二黏合層
332:導電插塞層
335:字元線接觸
336:字元線導電層
337:第一黏合層
340:第一遮罩層
341:孔
342:第一貫穿孔
343:矽化鎳層
344:第三黏合層
350:導體襯墊層
350a:導體襯墊
360:第二遮罩層
361:溝槽
362:溝槽
400:第一基底
410:週邊電路
500:基底
503:介電層
504:隔離層
510:導電層
511:層間介電層
512:導體層
520:通道
521:電荷捕獲層
522:穿隧層
523:通道層
530:導體插塞
531:第五黏合層
532:導電插塞層
535:字元線接觸
536:字元線導電層
537:第六黏合層
543:矽化鎳層
544:第四黏合層
550:導體襯墊層
550a:導體襯墊
562:溝槽
590:週邊電路
S601:步驟
S602:步驟
S603:步驟
S604:步驟
S605:步驟
S606:步驟
S607:步驟
S608:步驟
S609:步驟
S610:步驟
S611:步驟
S612:步驟
S613:步驟
t1:垂直距離
t2:垂直距離
t3:距離
t4:距離
t5:距離
t6:距離
t7:垂直距離
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時，根據以下具體實施方式可以最好地理解本發明的各方面。注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，可以增加或減小各種特徵的尺寸。
以下附圖僅是根據各種所公開的實施例的出於說明目的的示例，並且不旨在限制本發明內容的範圍。
圖1-圖7說明了一種用於製造3D記憶體元件的方法的特定階段處的半導體結構的示意性橫截面圖；圖8-圖22說明了根據本發明內容的各種實施例的一種用於製造3D記憶體元件的示例性方法的特定階段處的半導體結構的示意圖；圖23說明了根據本發明內容的各種實施例的一種用於形成記憶體元件的示例性方法的流程圖； 圖24說明了根據本發明內容的各種實施例的一種示例性記憶體元件的示意性橫截面圖；圖25說明了圖24中示出的正方形框中的半導體結構的局部橫截面圖；以及圖26說明了圖24中示出的圓形框中的半導體結構的局部橫截面圖。
當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數字通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
現在將詳細參考在附圖中說明的本發明的示例性實施例。盡可能地，相同的附圖標記將穿過附圖被用於指相同或者相似的部分。
儘管討論了具體的配置和佈置，但應當理解，這僅是出於說明的目的的。相關領域的技術人員應當認識到，可以使用其它的配置和佈置而不脫離本發明內容的精神和範圍。對於相關領域的技術人員應當顯而易見，也可以在多種其它應用中使用本發明內容。
應當指出，本說明書中對“一個(one)實施例”、“一個(an)實施例”、“一個示例實施例”、“一些實施例”等的引用指示所描述的實施例 可以包括一個具體的特徵、結構或者特性，但各個實施例可以不必包括該具體的特徵、結構或者特性。此外，這樣的短語不必指同一個實施例。進一步地，在結合一個實施例描述一個具體的特徵、結構或者特性時，相關領域的技術人員將知道結合其它的實施例產生這樣的特徵、結構或者特性，不論是否作出了明確的描述。
概括地說，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，如本文中使用的術語“一個或多個”可以被用於描述任何單數意義上的特徵、結構或者特性，或者可以被用於描述複數意義上的特徵、結構或者特性的組合。類似地，至少部分地取決於上下文，例如是“一”、“一個”或者“那個”這樣的術語再次可以被理解為傳達單數使用或者傳達複數使用。另外，再次至少部分地取決於上下文，術語“基於”可以被理解為不必旨在傳達因素的排他的集合，而作為代替可以允許存在不必被明確地描述的額外的因素。
應當顯而易見，應當以最寬泛的方式來解釋本發明內容中的“在……上”、“在……之上”和“在……上方”的意義，以使得“在……上”不僅表示“直接在某物上”，而還包括“在某物上”而其間有中間的特徵或者層的意義，以及，“在……之上”或者“在……上方”不僅表示“在某物之上”或者“在某物上方”的意義，而可以還包括其在之間沒有任何中間的特徵或者層的情況下“在某物之上”或者“在某物上方”(即，直接在某物上)的意義。
進一步地，為了易於描述，可以在本文中使用空間相對術語(例如“在……下面”、“在……之下”、“較低”、“在……之上”、“較高”等) 以便描述如附圖中說明的一個元素或者特徵與另一個(些)元素或者特徵的關係。除了附圖中描繪的朝向之外，空間相對術語旨在還包括處在使用或者操作步驟中的元件的不同的朝向。裝置可以被另外地定向(被旋轉90度或者被定向在其它的朝向處)，並且同樣可以相應地解釋本文中使用的空間相對描述語。
如本文中使用的，術語“基底”指向其上添加隨後的材料層的材料。可以對基底自身進行圖案化。被添加到基底頂上的材料可以被圖案化，或者可以保持不被圖案化。此外，基底可以包括多種半導體材料(例如，矽、鍺、砷化鎵、磷化銦等)。可替換地，基底可以是由非導電材料(例如，玻璃、塑膠或者藍寶石晶圓)製成的。
如本文中使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在整個底層或者上覆結構之上延伸，或者可以具有小於底層或者上覆結構的廣度的廣度。進一步地，層可以是具有小於連續結構的厚度的厚度的同構或者異構連續結構的區域。例如，層可以位於連續結構的頂表面與底表面之間或者之處的任意一對水平的平面之間。層可以水平地、垂直地和/或沿錐形表面延伸。基底可以是一個層，可以包括位於其中的一個或多個層，和/或可以具有位於其上、位於其之上和/或位於其之下的一個或多個層。一個層可以包括多個層。例如，一個互連層可以包括一個或多個導體和接觸層(在其中形成互連線和/或垂直互連接入接觸)和一個或多個介電層。
如本文中使用的，術語“標稱的/標稱地”指在產品或者製程的設計階段期間設置的元件或者製程操作步驟的特性或者參數的期望或者目標值，以及期望值之上和/或之下的值的範圍。值的範圍可以起因於製造製程中的輕微變 化或者容限。如本文中使用的，術語“大約”指示可以基於與主題半導體元件相關聯的具體的技術節點改變的給定的量的值。基於具體的技術節點，術語“大約”可以指示例如在值的10-30%(例如，值的±10%、±20%或者±30%)內改變的給定的量的值。
如本文中使用的，術語“3D記憶體元件”指具有位於橫向朝向的基底上的垂直朝向的儲存單元電晶體串(在本文中被稱為“儲存串”，例如，NAND儲存串)以使得儲存串關於基底在垂直方向上延伸的半導體元件。如本文中使用的，術語“垂直的/垂直地”表示標稱地垂直於基底的橫向表面。
在一些3D記憶體元件中，在不同的晶圓(例如，陣列晶圓和週邊電路晶圓)上單獨處理儲存陣列和處置資料I/O和單元操作步驟的週邊電路。在將陣列晶圓和週邊電路晶圓鍵合在一起之後，可以進一步產生多個穿過矽接觸(TSC)以從陣列晶圓的後表面電性連接週邊電路，然後，可以形成通常由鋁製成的底部-頂部金屬(BTM)層以連接多個TSC。在下面，將提供示例以進一步說明製造方法。
圖1-7說明了一種用於製造3D記憶體元件的方法的特定階段處的半導體結構的示意性橫截面圖。參考圖1，提供了陣列晶圓(未標記)和週邊電路晶圓。陣列晶圓包括第二基底100、形成在第二基底100的表面上的緩衝層101、形成在緩衝層101上的第一介電層102、形成在第一介電層上的第二介電層103和形成在第二介電層103上的導電層110。導電層110包括多個離散的部分，以使得面向遠離第二基底100的方向(例如圖1的上方)的第二介電層103的表面的部分被導電層110曝露。
在導電層110上，陣列晶圓包括由多個層間介電層111和多個導體層112(包括例如金屬層或者多晶矽層)形成的堆疊結構(未標記)。多個層間介電層111和多個導體層112是沿垂直於第二基底100的方向交替佈置的。將要製造的3D記憶體元件是3D NAND，並且相對應地，在堆疊結構中形成多個台階(未標記)。各個台階包含一對或多對層間介電層111和導體層112，並且在台階的表面處曝露導體層112。另外，陣列晶圓還包括穿過堆疊結構形成的多個通道120。各個通道120進一步包括電荷捕獲層121、穿隧層122和通道層123。
陣列晶圓進一步包括形成在導電層110、第二介電層103和堆疊結構上的隔離層104。此外，陣列晶圓包括穿過隔離層104形成並且連接到多個台階的多個字元線接觸135。各個字元線接觸135包括一個第一黏合層137和被第一黏合層137覆蓋的字元線導電層136。陣列晶圓還包括穿過隔離層104和第二介電層103並且還部分地穿過第一介電層102地形成的多個導體插塞130。多個導體插塞130電性連接到形成在週邊電路晶圓中的多個週邊電路，並且各個導體插塞130包括一個第二黏合層131和被第二黏合層131覆蓋的導電插塞層132。
週邊電路晶圓可以包括週邊電路結構，週邊電路結構包括形成在第一基底200中的多個週邊電路210，並且在週邊電路晶圓的表面處曝露各個週邊電路210的接觸(未示出)。利用與對應週邊電路210的被曝露的接觸所接觸的各個導體插塞130，將陣列晶圓和週邊電路晶圓鍵合在一起。參考圖1，陣列晶圓包括前表面和後表面，其中，前表面被鍵合到週邊電路晶圓，並且後表面面向遠離週邊電路晶圓的方向。應當指出，根據現有儲存技術中的各種3D記憶體元件，3D記憶體元件可以還包括其它元件。
進一步地，參考圖2，從陣列基底的後表面形成多個貫穿孔140以曝露多個導體插塞130和導電層110的部分。
參考圖3，在形成多個貫穿孔140之後，在各個貫穿孔140的底表面和側壁表面上形成第三黏合層141。第三黏合層141還覆蓋陣列晶圓的後表面。
進一步地，參考圖4，移除形成在陣列晶圓的後表面上的第三黏合層141的部分，以及然後，形成導體襯墊層150以填滿多個貫穿孔140(參考圖3)並且還覆蓋陣列晶圓的後表面。在多個貫穿孔140中的各個貫穿孔140中，第三黏合層141和導體襯墊層150一起形成TSC(未標記)，並且TSC電性連接到對應導體插塞130或者導電層110。
參考圖5，進一步在導體襯墊層150的頂表面上形成遮罩層160，以及形成穿過遮罩層160的多個溝槽161以曝露導體襯墊層150的部分。
參考圖6，然後使用遮罩層160作為蝕刻遮罩對導體襯墊層150進行蝕刻，直到曝露陣列晶圓的後表面為止。因此，導體襯墊層150被定義為多個離散的部分，並且因此形成多個導體襯墊(未標記)。
進一步地，參考圖7，在對遮罩層160進行蝕刻以曝露陣列晶圓的後表面之後，移除遮罩層160(參考圖6)。因此，形成在週邊電路晶圓中的多個週邊電路210，透過多個導體插塞130和多個TSC電性連接到導體襯墊層150。另外，導電層110也電性連接到導體襯墊層150。
根據上描述的製造方法，各個週邊電路210經由TSC電性連接到導體襯墊層150。因此，必須形成具有高的長寬比的貫穿孔140(參考圖2)，這可能帶來製造製程期間的技術挑戰。另外，由於不移除或者部分地移除陣列晶圓的第二基底100，透過上描述的方法形成的3D記憶體元件可以具有大的厚度，這可能不利於3D記憶體元件的小型化。
本發明內容提供一種記憶體元件和一種用於形成所述記憶體元件的方法。與現有的方法和記憶體元件相比，所公開的方法透過節省形成TSC的製程簡化製造製程；另外，所公開的記憶體元件具有減小的厚度，這還有助於3D記憶體元件的小型化。圖23說明了根據本發明內容的各種實施例的一種用於形成記憶體元件的示例性方法的流程圖。圖8-22說明了該示例性方法的特定階段處的半導體結構的示意圖。
參考圖23，可以將陣列晶圓和週邊電路晶圓鍵合在一起，陣列晶圓包括：第二基底，依序地形成在第二基底上的緩衝層、第一介電層、第二介電層和導電層，包括交替地佈置的層間介電層和導體層的堆疊結構，形成在導電層、第二介電層和堆疊結構上的隔離層，穿過隔離層地形成並且電性連接到形成在堆疊結構中的多個台階的多個字元線接觸，以及，穿過隔離層和第二介電層，並且部分地穿過第一介電層和包括形成在第一基底中的多個週邊電路的週邊電路晶圓地形成的多個導體插塞(S601)。圖8說明了與本發明內容的各種實施例一致的半導體結構的示意性橫截面圖。
參考圖8，可以提供陣列晶圓(未標記)和週邊電路晶圓。陣列晶圓 可以包括第二基底300、形成在第二基底300的表面上的緩衝層301、形成在緩衝層301上的第一介電層302、形成在第一介電層302上的第二介電層303和形成在第二介電層303上的導電層310。導電層310可以包括多個離散的部分(例如，彼此隔開的)，以使得面向遠離第二基底300的方向的第二介電層303的表面的部分可以透過導電層310曝露。
在導電層310上，陣列晶圓可以包括由多個層間介電層311和多個導體層312形成的堆疊結構(未標記)。可以沿垂直於第二基底300的方向交替地佈置多個層間介電層311和多個導體層312。在本發明的其中一些實施例中，將要製造的3D記憶體元件可以是3D NAND，並且相對應地，可以在堆疊結構中形成包括多個台階的階梯結構(未標記)。各個台階可以包含一對或多對層間介電層311和導體層312，並且可以在各個台階的表面處曝露導體層312。另外，陣列晶圓可以還包括穿過堆疊結構形成的多個通道320。各個通道320可以從外殼到中心進一步包括電荷捕獲層321、穿隧層322和通道層323。在本發明的其中一些實施例中，電荷捕獲層321可以由氮化矽製成，穿隧層322可以由氧化矽製成，以及通道層323可以由多晶矽製成。
陣列晶圓可以進一步包括形成在導電層310、第二介電層303和堆疊結構上的隔離層304。此外，陣列晶圓可以包括穿過隔離層304形成並且連接到階梯結構的多個台階的多個字元線接觸335。各個字元線接觸335可以包括一個第一黏合層337和被第一黏合層337覆蓋的字元線導電層336。陣列晶圓可以還包括穿過隔離層304和第二介電層303並且部分地穿過第一介電層302形成的多個導體插塞330。多個導體插塞330可以被用於電性連接形成在週邊電路晶圓中的多個週邊電路，並且各個導體插塞330可以包括一個第二黏合層331和被第二黏合層331覆 蓋的導電插塞層332。
在本發明的其中一些實施例中，為了形成多個導體插塞330，可能需要形成穿過隔離層304和第二介電層303的多個導體插塞孔(未示出)。在形成多個導體插塞孔時，第一介電層302可以充當停止層。
週邊電路晶圓可以包括形成在第一基底400中的多個週邊電路410，並且可以在週邊電路晶圓的表面處曝露各個週邊電路410的接觸(未示出)。可以利用與對應週邊電路410的被曝露的接觸接觸的各個導體插塞330將陣列晶圓和週邊電路晶圓鍵合在一起。參考圖8，陣列晶圓可以包括前表面和後表面，其中，前表面被鍵合到週邊電路晶圓，並且後表面面向遠離週邊電路晶圓的方向。應當指出，根據現有儲存技術中的各種3D記憶體元件，3D記憶體元件可以還包括其它(例如，位元線接觸等)。
應當指出，如在圖8中示出的，3D記憶體元件的儲存陣列包括隔離層304、堆疊結構、導電層310、多個字元線接觸335和/或多個通道320。例如，儲存陣列包括核心儲存陣列結構。核心儲存陣列結構包括穿過堆疊結構形成的多個通道320。多個通道320被進一步連接到導電層310。多個字元線接觸335被形成在隔離層304中，並且將階梯結構的台階與形成在第一基底200中的週邊電路210電性連接。
第二基底300可以由矽、鍺、矽鍺或者任何其它合適的半導體材料製成。在其它實施例中，第二基底可以由絕緣層上有矽(SOI)、絕緣層上有鍺(GOI)或者任何其它合適的半導體複合物製成。第一基底400可以由矽、鍺、矽鍺或者 任何其它合適的半導體材料製成。在其它實施例中，第一基底可以由絕緣層上有矽(SOI)、絕緣層上有鍺(GOI)或者任何其它合適的半導體複合物製成。在本發明的其中一些實施例中，第二基底300和第一基底400可以兩者都由矽製成。
在本發明的其中一些實施例中，緩衝層301可以由氧化矽製成，第一介電層302可以由氮化矽製成，第二介電層303可以由氧化矽製成，導電層310可以由多晶矽製成，而隔離層304可以由氧化材料(例如，氧化矽)製成。在其它實施例中，可以在沒有形成在其間的緩衝層的情況下直接在第二基底上形成第一介電層。
在本發明的其中一些實施例中，多個層間介電層311可以由氧化矽製成，以及多個導體層312可以由鎢製成。在本發明的其中一些實施例中，電荷捕獲層321可以由氮化矽製成，穿隧層322可以由氧化矽製成，以及通道層323可以由多晶矽製成。在本發明的其中一些實施例中，第一黏合層337可以由氮化鈦(TiNx)、氮化鉭(TaNx)或者其組合製成；以及，字元線導電層336可以由包括鎢(W)、銅(Cu)、鈷(Co)、鋁(Al)、鈦(Ti)、氮化鈦(TiNx)、鉭(Ta)、氮化鉭(TaNx)、釕(Ru)或者其組合的金屬製成。在本發明的其中一些實施例中，第二黏合層331可以由氮化鈦(TiNx)、氮化鉭(TaNx)或者其組合製成；以及，導電插塞層332可以由包括鎢(W)、銅(Cu)、鈷(Co)、鋁(Al)、鈦(Ti)、氮化鈦(TiNx)、鉭(Ta)、氮化鉭(TaNx)、釕(Ru)或者其組合的金屬製成。
在本發明的其中一些實施例中，多個週邊電路410可以包括形成在第一基底400中的各種類型的半導體元件，並且這各種類型的半導體元件(例如，週邊元件)可以被用於處置資料登錄/輸出(I/O)以及儲存單元操作步驟。
進一步地，返回到圖23，可以移除第二基底和緩衝層(S602)。圖9說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖9，可以移除第二基底300和形成在第二基底300上的緩衝層301，以曝露第一介電層302。在本發明的其中一些實施例中，可以透過化學機械拋光(CMP)製程移除第二基底300和緩衝層301。
在本發明的其中一些實施例中，第一介電層302在移除第二基底300和緩衝層301時可以充當停止層，並且因此可以移除第一介電層302的有限的部分。在其它實施例中，可以部分地移除第二基底，即，可以減薄第二基底。例如，第二基底的被移除部分的厚度與整個第二基底的厚度的比率可以大於50%。因此，在隨後的製程中，在於第二基底中形成多個貫穿孔時，可以大幅度減小多個貫穿孔的長寬比，因此降低半導體製造製程的難度。
圖10說明了圖9中示出的正方形框中的半導體結構的局部橫截面圖。參考圖10，在本發明的其中一些實施例中，可以部分地穿過第一介電層302地形成各個導體插塞330(參考圖9)。在隨後的製程中，可以移除第一介電層302。因此，為了確保導體插塞330的形態，可以限制形成在第一介電層302中的導體插塞330的部分。在本發明的其中一些實施例中，從第二黏合層331的頂表面到第一介電層302與第二介電層303之間的介面的垂直距離t1可以小於600埃。此外，為了避免曝露或者破壞導體插塞330，在移除第二基底300和緩衝層301之後，從第二黏合層331的頂表面到第一介電層302的被曝露表面的垂直距離t2可以大於400埃。
進一步地，返回到圖23，可以在第一介電層上形成第一遮罩層(S603)。圖11說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖11，可以在第一介電層302上形成第一遮罩層340。在本發明的其中一些實施例中，第一遮罩層304可以由光阻材料製成。在其它實施例中，第一遮罩層可以由任何能夠在於隨後的製程中移除第一介電層和第二介電層時為下面的材料層提供保護的材料製成。
進一步地，返回到圖23，可以在第一遮罩層中形成多個圖案化的孔，以曝露位於導電層之上的第一介電層的一部分(S604)。圖12說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖12，可以在第一遮罩層340中形成多個圖案化的孔341。多個圖案化的孔341可以曝露垂直上位於導電層310之上的第一介電層302的部分。
進一步地，返回到圖23，可以使用第一遮罩層作為遮罩移除第一介電層和第二介電層的部分以在第一介電層和第二介電層中形成多個第一貫穿孔，此多個第一貫穿孔曝露導電層(S605)。圖13說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖13，可以使用第一遮罩層340作為遮罩移除第一介電層302和第二介電層303的部分。在移除第一介電層302和第二介電層303的該部分之後，可 以在多個圖案化的孔341之下，在第一介電層302和第二介電層303中形成多個第一貫穿孔342。多個第一貫穿孔342因此可以曝露導電層310的部分。在本發明的其中一些實施例中，各個第一貫穿孔342的橫截面輪廓可以具有倒梯形形狀。
在本發明的其中一些實施例中，移除第一介電層302和第二介電層303的部分可以包括乾式蝕刻製程、濕式蝕刻製程或者結合乾式蝕刻和濕式蝕刻的製程。
進一步地，返回到圖23，在形成多個第一貫穿孔之後，可以移除第一遮罩層(S606)。圖14說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖14，在形成多個第一貫穿孔342之後，可以移除第一遮罩層340(參考圖13)。在本發明的其中一些實施例中，第一遮罩層340可以由光阻材料製成，並且相應地，可以透過濕式蝕刻製程移除第一遮罩層340。在其它實施例中，第一遮罩層可以由硬遮罩材料製成，並且相應地，可以透過灰化製程移除第一遮罩層。
返回到圖23，進一步地，可以在各個第一貫穿孔的底部處曝露的導電層的表面上形成矽化鎳層(S607)。圖15說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖15，可以在各個第一貫穿孔342的底部處曝露的導電層310的表面上形成矽化物層(例如，矽化鎳層343)。在本發明的其中一些實施例中，可以 透過矽化鎳製程形成矽化鎳層343，並且矽化鎳製程可以包括：在各個第一貫穿孔342的底部處曝露的導電層310的表面上形成鎳層(未示出)，以及，執行熱退火製程以使鎳層與導電層342的表面部分發生反應，並且因此形成矽化鎳層343。
在本發明的其中一些實施例中，形成矽化鎳層343所需的退火溫度可以低到避免對半導體結構的其它材料層的破壞。例如，退火溫度可以低於300℃。在各個第一貫穿孔342的底部處形成矽化鎳層343，可以在隨後在矽化鎳層343上形成互連結構時減少接觸阻抗。
應當指出，在於各個第一貫穿孔342的底部處曝露的導電層310的表面上形成矽化鎳層343時，由於第一介電層302覆蓋各個導體插塞330的伸出部分，所以可以防止矽化鎳製程影響導體插塞330。
進一步地，返回到圖23，在於各個第一貫穿孔中曝露的導電層上形成矽化鎳層之後，可以移除第一介電層(S608)。圖16說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖16，在各個第一貫穿孔342中曝露的導電層310上形成矽化鎳層343之後，可以移除第一介電層302。可以透過乾式蝕刻製程、濕式蝕刻製程或者結合乾式蝕刻和濕式蝕刻的蝕刻製程，來移除第一介電層302。在本發明的其中一些實施例中，可以透過濕式蝕刻製程移除第一介電層302。在移除第二介電層302之後，多個導體插塞330可以從第二介電層303的頂表面伸出。
進一步地，返回到圖23，可以在第二介電層的頂表面、第二黏合層 的被曝露表面、各個第一貫穿孔的側壁表面和矽化鎳層的頂表面上形成第三黏合層(S609)。圖17說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖17，可以在第二介電層303的頂表面、第二黏合層331的被曝露表面、各個第一貫穿孔342的側壁表面和矽化鎳層343的頂表面上形成第三黏合層344。在本發明的其中一些實施例中，第三黏合層344可以由鈦(Ti)製成，並且第三黏合層344的厚度可以是在大約50埃到300埃的範圍中的。在其它實施例中，第三黏合層可以由鉭(Ta)製成。
在本發明的其中一些實施例中，可以透過物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程或者原子層沉積(ALD)製程形成第三黏合層344。
進一步地，返回到圖23，可以在第三黏合層上形成導體襯墊層(S610)。圖18說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖18，可以在第三黏合層344上形成導體襯墊層350。導體襯墊層350可以填滿各個第一貫穿孔342(參考圖17)。在本發明的其中一些實施例中，導體襯墊層350可以由鋁製成，並且導體襯墊層350的厚度可以是在大約3000埃到10000埃的範圍中的。
進一步地，返回到圖23，可以在導體襯墊層上形成第二遮罩層，以及可以在第二遮罩層中形成多個圖案化的溝槽，以曝露導體襯墊層的一部分 (S611)。圖19說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖19，可以在導體襯墊層350上形成第二遮罩層360。可以在第二遮罩層360中形成多個圖案化的溝槽361以曝露導體襯墊層350的部分。在本發明的其中一些實施例中，第二遮罩層360可以由光阻材料製成。在其它實施例中，第二遮罩層360可以由硬遮罩材料製成。在本發明的其中一些實施例中，多個圖案化的溝槽361可以將第二遮罩層360分隔成多個離散的部分。
進一步地，返回到圖23，可以穿過導體襯墊層和第三黏合層地形成多個溝槽以將導體襯墊層和第三黏合層劃分成多個離散的部分，以形成多個導體襯墊(S612)。圖20說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。圖21說明了圖20中示出的正方形框中的半導體結構的局部橫截面圖。
參考圖20，可以穿過導體襯墊層350和第三黏合層344地形成多個溝槽362。可以部分地穿過第二介電層303地形成多個溝槽362。因此，多個溝槽362可以將導體襯墊層350和第三黏合層344劃分成多個離散的部分，這多個離散的部分被稱為多個導體襯墊350a。
參考圖21，在本發明的其中一些實施例中，位於導電層310上的第二介電層303的部分的厚度可以在大約1500埃到3000埃的範圍中(例如，2000埃)。即，從導電層310的頂表面到第二介電層303的頂表面的距離t3可以在大約1500埃到3000埃的範圍中。為了確保穿過第三黏合層344地形成溝槽362，形成 在第二介電層303中的溝槽362的部分的深度可以大於100埃。即，從各個溝槽362的底部到第二介電層303的頂表面的距離t4可以大於100埃。然而，為了避免形成進入導電層310的溝槽362，形成在第二介電層303中的溝槽362的部分的深度可以小於1000埃。即，從各個溝槽362的底部到第二介電層303的頂表面的距離t4可以小於1000埃。因此，在本發明的其中一些實施例中，從各個溝槽362的底部到第二介電層303的頂表面的距離t4可以在大約100埃到1000埃的範圍中。
進一步地，返回到圖23，在形成用於將導體襯墊層和第三黏合層劃分成多個離散的部分以提供多個導體襯墊的多個溝槽之後，可以移除第二遮罩層(S613)。圖22說明了與本發明內容的各種實施例一致的一種半導體結構的示意性橫截面圖。
參考圖22，在形成用於將導體襯墊層350和第三黏合層344劃分成多個離散的導體襯墊350a的多個溝槽362之後，可以移除第二遮罩層360(參考圖20)。多個導體襯墊350a可以是彼此隔離的。在本發明的其中一些實施例中，第二遮罩層360可以由光阻材料製成，並且相應地，可以透過濕式蝕刻製程移除第二遮罩層360。在其它實施例中，第二遮罩層可以由硬遮罩材料製成，並且相應地，可以透過灰化製程移除第二遮罩層。
因此，導體襯墊層350、第三黏合層344和多個導體插塞330可以一起形成，與安排在第一基底400中的多個週邊電路410的電性連接。另外，導體襯墊層350、第三黏合層344和矽化鎳層343可以一起形成，與導電層310的電性連接。因此，根據所公開的記憶體元件的製造方法，在晶圓鍵合之後移除陣列晶圓的基底，並且因此形成TSC對於填充處理來說可能是不必要的。因此，可以簡化製 造製程。
相對應地，本發明內容還提供一種透過根據本發明內容的各種實施例的方法形成的記憶體元件。圖24說明了根據本發明內容的各種實施例的一種示例性記憶體元件的示意性橫截面圖。圖25說明了圖24中示出的正方形框中的半導體結構的局部橫截面圖，以及，圖26說明了圖24中示出的圓形框中的半導體結構的局部橫截面圖。
參考圖24，記憶體元件可以包括：基底500，形成在基底500中的多個週邊電路590，安排在基底500的表面上的隔離層504，安排在隔離層504之上並且包括多個離散的部分的導電層510，以及安排在導電層510和隔離層504之上的介電層503。
介電層503可以包括穿過介電層503地形成的多個第一貫穿孔(未標記)以曝露導電層510的表面的部分。進一步地，記憶體元件可以包括第四黏合層544，第四黏合層544形成在介電層503和形成在介電層503中的各個溝槽的側壁和底表面上。在本發明的其中一些實施例中，記憶體元件可以進一步包括在形成在介電層503中的各個第一貫穿孔的底部處形成在導電層510上的矽化鎳層543，並且相應地，形成在各個溝槽的底表面上的第四黏合層544的部分可以位於矽化鎳層543上。
記憶體元件可以還包括：形成在第四黏合層544上的導體襯墊層550，以及，穿過導體襯墊層550和第四黏合層544形成，且用於將導體襯墊層550和第四黏合層544劃分成多個離散的部分以形成多個導體襯墊550a的多個溝槽 562。多個導體襯墊550a可以是彼此隔離的。
參考圖25，可以部分地穿過介電層503地形成各個溝槽562。在本發明的其中一些實施例中，位於導電層510上的介電層503的部分的厚度可以在大約1500埃到3000埃的範圍中(例如，2000埃)。即，從導電層510的頂表面到介電層503的頂表面的距離t5可以在大約1500埃到3000埃的範圍中。為了確保穿過第四黏合層544地形成溝槽562，形成在介電層503中的溝槽562的部分的深度可以大於100埃。即，從各個溝槽562的底部到介電層503的頂表面的距離t6可以大於100埃。然而，為了確保溝槽562的底部位於導電層510的頂表面之上，形成在介電層503中的溝槽562的部分的深度可以小於1000埃。即，從各個溝槽562的底部到介電層503的頂表面的距離t6可以小於1000埃。因此，在本發明的其中一些實施例中，從各個溝槽562的底部到介電層503的頂表面的距離t6可以在大約100埃到1000埃的範圍中。
參考圖24，記憶體元件可以進一步包括形成在導電層510的相鄰的部分之間、並且穿過隔離層504和介電層503的多個導體插塞530。在本發明的其中一些實施例中，各個導體插塞530可以包括第五黏合層531和被第五黏合層531覆蓋的導電插塞層532。
在本發明的其中一些實施例中，多個導體插塞530可以從介電層503的頂表面伸出，並且相應地，第四黏合層544可以覆蓋各個導體插塞530的伸出的部分的頂表面和側壁表面。參考圖26，在本發明的其中一些實施例中，從第五黏合層531的頂表面到介電層503的頂表面的垂直距離t7可以小於600埃。
在本發明的其中一些實施例中，記憶體元件可以是3D NAND記憶體元件，並且相對應地，參考圖24，記憶體元件可以還包括由多個層間介電層511和多個導體層512形成的堆疊結構(未標記)。可以沿垂直於基底500的方向交替地佈置多個層間介電層511和多個導體層512。此外，記憶體元件可以包括形成在堆疊結構中的儲存陣列的階梯結構(未標記)。階梯結構可以包括多個台階(未標記)，並且各個台階可以包含一對或多對層間介電層511和導體層512，並且可以在各個台階的表面處曝露導體層512。另外，記憶體元件可以進一步包括穿過堆疊結構地形成的多個通道520。各個通道520從外殼到中心可以進一步包括電荷捕獲層521、穿隧層522和通道層523。進一步地，記憶體元件可以進一步包括穿過隔離層504地形成並且連接到多個台階的多個字元線接觸535。各個字元線接觸535可以包括第六黏合層537和被第六黏合層537覆蓋的字元線導電層536。
應當指出，根據現有記憶體技術中的各種3D記憶體元件，記憶體元件可以還包括其它元件(例如位元線接觸等)。
應當指出，如在圖24中示出的，3D記憶體元件的儲存陣列包括隔離層504、堆疊結構、導電層510、多個字元線接觸535和/或多個通道520。例如，儲存陣列包括核心儲存陣列結構。核心儲存陣列結構包括穿過堆疊結構地形成的多個通道520。多個通道520進一步連接到導電層510。多個字元線接觸535是在隔離層504中形成的，並且將階梯結構的台階與形成在第一基底400中的週邊電路410電性連接。
與現有的3D記憶體元件相比，所公開的記憶體元件是透過在單獨的晶圓(例如，陣列晶圓和週邊電路晶圓)上處理儲存陣列和週邊電路，然後將 兩個晶圓鍵合在一起。以便進行填充處理來製造。進一步地，在晶圓鍵合之後移除陣列晶圓的基底，以使得形成TSC對於填充處理可能是不必要的。因此，可以簡化製造製程。另外，所公開的記憶體元件具有減小的厚度，這也有助於3D記憶體元件的小型化。
進一步地，根據所公開的方法，由氮化矽製成的第一介電層可以在於形成多個導體插塞之前，形成多個導體插塞孔時充當停止層。第一介電層還可以在移除陣列晶圓的基底時充當停止層。此外，第一介電層還可以在執行矽化鎳製程時為多個導體插塞提供保護。
在本發明的其中一些實施例中，提供一種記憶體元件，包括安排在一週邊電路結構的一基底上的一儲存陣列，延伸穿過所述儲存陣列並且連接到所述週邊電路結構的一導體插塞，以及安排在所述儲存陣列之上並且包括彼此隔開的多個導體襯墊的一導體襯墊層，其中所述導體插塞延伸進入所述多個導體襯墊中的一對應導體襯墊中。
在本發明的其中一些實施例中，所述儲存陣列包括一隔離層、一堆疊結構、多個字元線接觸和一導電層，其中所述堆疊結構安排在所述隔離層中，並且由交織的多個介電層和多個導體層形成，其中，所述交織的介電層和導體層的一邊緣在所述堆疊結構的一側處定義一階梯結構，所述導電層形成在所述儲存陣列之上，並且包括離散的多個導體部分，所述導體插塞是穿過所述隔離層，在相鄰的導體部分之間形成的，所述多個字元線接觸中的各個字元線接觸連接到所述階梯結構的一對應台階，並且位於所述對應台階與所述基底之間，並且所述導電層電性連接到所述導體襯墊層。
在本發明的其中一些實施例中，所述導體插塞的一上部的側壁，電性連接到所述多個導體襯墊中的所述對應導體襯墊。
在本發明的其中一些實施例中，還包括一介電層，其形成在所述隔離層之上，並且位在所述導電層與所述導體襯墊層之間，其中所述導體襯墊層填滿形成在所述介電層中的一第一貫穿孔，以電性連接所述導電層，並且所述導體插塞是穿過所述介電層形成的。
在本發明的其中一些實施例中，還包括一第一黏合層，位在所述介電層與所述多個導體襯墊中的各個導體襯墊之間，以及一矽化鎳層，位在所述第一貫穿孔的一底部，並形成在所述導電層上，其中所述第一黏合層覆蓋所述矽化鎳層，並且所述第一黏合層與所述導體插塞和所述導電層電性連接。
在本發明的其中一些實施例中，所述導體插塞包括一第二黏合層，和被所述第二黏合層覆蓋的一導體插塞層，其中所述第二黏合層是由氮化鈦(TiNx)、氮化鉭(TaNx)或者其組合製成的，並且所述導體插塞層是由包括鎢(W)、銅(Cu)、鈷(Co)、鋁(Al)、鈦(Ti)、氮化鈦(TiNx)、鉭(Ta)、氮化鉭(TaNx)、釕(Ru)或者其組合的金屬製成的。
在本發明的其中一些實施例中，相鄰的導體襯墊透過穿過所述導體襯墊層並且部分地穿過所述介電層形成的一溝槽彼此隔開，其中從所述導體插塞的一頂表面到所述介電層的一頂表面的垂直距離小於600埃，從所述導電層的一頂表面到所述介電層的所述頂表面的垂直距離在1500埃到3000埃的範圍 中；並且從所述通道的一底表面到所述介電層的所述頂表面的垂直距離在100埃到1000埃的範圍中。
在本發明的其中一些實施例中，所述第一黏合層是由鈦製成的，所述導體襯墊層是由鋁製成的，所述第一黏合層的厚度在50埃到300埃的範圍中，並且所述導體襯墊層的厚度在3000埃到10000埃的範圍中。
在本發明的其中一些實施例中，所述導電層是由多晶矽製成的。
在本發明的其中一些實施例中，所述儲存陣列還包括垂直地穿過所述堆疊結構形成的一通道，其中所述通道包括一電荷捕獲層、一穿隧層和一通道層。
在本發明的其中一些實施例中，所述多個字元線接觸中的各個字元線接觸包括一第三黏合層，和被所述第三黏合層覆蓋的一字元線導電層，其中所述第三黏合層是由氮化鈦(TiNx)、氮化鉭(TaNx)或者其組合製成的；並且所述字元線導電層是由包括鎢(W)、銅(Cu)、鈷(Co)、鋁(Al)、鈦(Ti)、氮化鈦(TiNx)、鉭(Ta)、氮化鉭(TaNx)、釕(Ru)或者其組合的金屬製成的。
在本發明的其中一些實施例中，提供一種用於形成記憶體元件的方法，包括提供一鍵合結構，所述鍵合結構包括：安排在一週邊電路結構的一第一基底上的一儲存陣列，以及延伸穿過所述儲存陣列並且連接到所述週邊電路結構的一導體插塞，其中，所述導體插塞的一部分從所述儲存陣列的一頂表面延伸出，以及在所述儲存陣列之上形成一導體襯墊層，其中所述導體襯墊層包 括彼此隔開的多個導體襯墊，並且從所述儲存陣列的所述頂表面伸出的所述導體插塞的所述部分，被所述多個導體襯墊中的一對應導體襯墊覆蓋。
在本發明的其中一些實施例中，所述儲存陣列包括一隔離層、一堆疊結構、多個字元線接觸和一導電層，其中所述堆疊結構安排在所述隔離層中，並且由交替地佈置的多個介電層和多個導體層形成，所述堆疊結構包括一階梯結構，所述導電層形成在所述儲存陣列之上，並且包括離散的多個導體部分，並且所述導體插塞是穿過所述隔離層，並在相鄰的導體部分之間形成的，所述多個字元線接觸中的各個字元線接觸連接到所述階梯結構的一對應台階，並且位於所述對應台階與所述基底之間，並且所述鍵合結構還包括一第一介電層，其形成在所述隔離層和所述導電層之上，其中，所述導體插塞從所述第一介電層的一頂表面伸出，並且所述方法還包括：在形成所述導體襯墊層之前，在所述第一介電層中形成一第一貫穿孔，以曝露所述導電層的一部分，其中，所述導體襯墊層覆蓋所述第一介電層的所述頂表面、和所述第一貫穿孔的一側壁和一底表面。
在本發明的其中一些實施例中，所述儲存陣列還包括多個字元線接觸，各個字元線接觸連接到所述階梯結構的一對應台階，並且位於所述對應台階與所述基底之間，所述鍵合結構還包括一第二介電層，其形成在所述第一介電層之上，其中，所述導體插塞部分地穿過所述第二介電層所形成，以及一第二基底，其位於所述第二介電層之上，並且所述方法還包括在形成所述第一貫穿孔之前，移除所述第二基底，在形成所述第一貫穿孔以曝露所述導電層的所述一部分時，形成穿過所述第二介電層和所述第一介電層的所述第一貫穿孔，以曝露所述導電層的所述一部分，以及在形成所述第一貫穿孔之後，移除所述 第二介電層。
在本發明的其中一些實施例中，所述導體插塞的一上部的一側壁，電性連接到所述多個導體襯墊中的所述對應導體襯墊。
在本發明的其中一些實施例中，還包括在形成所述導體襯墊層之前，在所述第一介電層的一頂表面、所述第一貫穿孔的所述側壁和一底表面、以及位於所述第一介電層之上的所述導體插塞的部分側壁和部分頂表面上形成一第一黏合層，其中，形成多個溝槽穿過所述第一黏合層，以及形成穿過所述導體襯墊層的多個溝槽，以將所述導體襯墊層劃分成所述多個導體襯墊，其中，所述多個溝槽是部分地穿過所述第一介電層形成的。
在本發明的其中一些實施例中，在形成所述導體襯墊層之前，還包括在所述第一貫穿孔的一底部處曝露的所述導電層上形成一矽化鎳層。
在本發明的其中一些實施例中，在移除所述第二介電層之前，從所述導體插塞的一頂表面到所述第一介電層的所述頂表面的垂直距離小於600埃，並且從所述導體插塞的所述頂表面到所述第二介電層的所述頂表面的垂直距離大於400埃。
在本發明的其中一些實施例中，從所述導電層的一頂表面到所述第一介電層的一頂表面的垂直距離在1500埃到3000埃的範圍中，並且從所述溝槽的底表面到所述第一介電層的所述頂表面的垂直距離在100埃到1000埃的範圍中。
在本發明的其中一些實施例中，所述第一黏合層是由鈦製成的，所述導體襯墊層是由鋁製成的，所述第一黏合層的厚度在50埃到300埃的範圍中，並且所述導體襯墊層的厚度在3000埃到10000埃的範圍中。
在本發明的其中一些實施例中，記憶體元件包含有週邊區域，週邊區域可以包括任何合適的半導體元件，例如，週邊金屬氧化物半導體場效應電晶體(MOSFET)、二極體、電阻器、電容器等。週邊區域中的半導體元件可以用於支援記憶體內核的儲存功能的數位、類比和/或混合信號電路的設計，例如，行和列解碼器、驅動器、頁面緩衝器、讀出放大器、時序和控制。在半導體元件中，p型和/或n型MOSFET在週邊電路設計中被廣泛地實現，以及在本發明內容的描述中用作示例。然而，週邊元件不限於MOSFET。其它週邊元件的結構，例如，二極體、電阻器、電容器、電感器等，可以在MOSFET的製造期間透過不同的遮罩設計和佈局同時地形成。為了形成除MOSFET之外的週邊元件，可以在MOSFET的製程流程中添加或修改製程步驟，例如，獲得不同的摻雜劑、膜厚度或材料堆疊層等的製程。在本發明的其中一些實施例中，MOSFET之外的週邊元件還可以利用額外的設計和/或微影遮罩級別來製造，以實現特定的電路要求。
週邊MOSFET可以是p通道MOSFET或n通道MOSFET，以及可以包括但不限於被淺溝槽隔離部(淺溝槽隔離(STI)，還稱為隔離結構)圍繞的主動元件區域，在主動元件區域中形成有n型或p型摻雜的阱，包括閘極介電、閘極導體和/或閘極硬遮罩的閘極堆疊層。週邊MOSFET還可以包括源極/汲極延伸和/或暈圈區域、閘極間隔體以及位於閘極堆疊層的每一側上的源極/汲極。週邊MOSFET還可以在源極/汲極的頂部中包括矽化物接觸區域(未示出)。其它已 知的元件還可以形成在週邊區域中。週邊元件(例如p型和/或n型MOSFET)的結構和製造方法是本領域技術人員已知的。
淺溝槽隔離(STI)可以透過以下操作步驟來形成：使用微影和蝕刻來對基底進行圖案化，填充絕緣材料並對絕緣材料進行研磨以在基底上形成共面的表面。用於淺溝槽隔離(STI)的絕緣材料可包括氧化矽、氮氧化矽、TEOS、低溫氧化物(LTO)、高溫氧化物(HTO)、氮化矽等。可以使用例如下列技術來佈置用於淺溝槽隔離(STI)的絕緣材料：化學氣相沉積(CVD)、物理氣相沉積(PVD)、等離子增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、高密度等離子(HDP)化學氣相沉積、快速熱化學氣相沉積(RTCVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、濺鍍、熱氧化或氮化、使用爐系統的化學氣相沉積(CVD)，任何其它合適的沉積方法，和/或其組合。淺溝槽隔離(STI)的形成還可以包括高溫退火步驟，以使所佈置的絕緣材料緻密化以實現更好的電性隔離。如本領域普通技術人員將顯而易見的，可以採用其它淺溝槽隔離(STI)結構。
週邊MOSFET被淺溝槽隔離(STI)圍繞。淺溝槽隔離(STI)的深度和/或阱的深度確定週邊MOSFET的主動元件區域的垂直尺寸。週邊MOSFET的主動元件區域在基底上可以具有大約大於200nm的厚度。在本發明的其中一些實施例中，週邊MOSFET的主動元件區域在基底上可以具有大約小於200nm的厚度。例如，週邊MOSFET的主動元件區域可以是SOI基底上的頂部半導體厚度的厚度，以及可以小於大約50nm，其中，下面的掩埋氧化物用作額外的元件隔離。
週邊MOSFET的阱可以包括用於n通道MOSFET的p型摻雜和用於p通道MOSFET的n型摻雜，以及分別被稱為p阱和n阱。阱的摻雜劑和濃度影響週邊MOSFET的元件特性。對於具有低閾值電壓(Vt)的MOSFET元件，阱可以以較低的濃度摻雜，以及可以形成低壓p阱或低壓n阱。對於具有高Vt的MOSFET，阱可以以較高的濃度摻雜，以及可以形成高壓p阱或高壓n阱。在本發明的其中一些實施例中，為了提供與p型基底的電性隔離，可以在具有高Vt的n通道MOSFET的高壓p阱下方形成深的n阱。
對n阱的形成可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對p阱的形成可以包括任何合適的p型摻雜劑，例如硼。摻雜劑摻入可以透過離子注入，之後進行活化退火，或透過在磊晶期間對主動元件區域進行原位摻雜來實現。
週邊MOSFET的閘極堆疊層可以透過“閘極優先”方案形成，其中，在源極/汲極形成之前對閘極堆疊層進行佈置和圖案化。週邊MOSFET的閘極堆疊層還可以透過“替換”方案形成，其中，可以首先形成犧牲閘極堆疊層，以及然後在源極/汲極形成之後以高k介電層和閘極導體進行替換。
在本發明的其中一些實施例中，閘極介電可以由氧化矽、氮化矽、氮氧化矽和/或高k介電膜組成，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鎂或氧化鑭膜，和/或其組合。可以透過任何合適的方法來沉積閘極介電，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、快速熱化學氣相沉積(RTCVD)、濺鍍、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、熱氧化或氮化，使用爐系統 的化學氣相沉積(CVD)、任何其它合適的沉積方法和/或其組合。
在本發明的其中一些實施例中，閘極導體可以由金屬組成，例如鎢、鈷、鎳、銅、或鋁和/或其組合。在本發明的其中一些實施例中，閘極導體還可以包括導電材料，例如氮化鈦(TiN)、氮化鉭(TaN)等。閘極導體可以透過任何合適的沉積方法形成，例如濺鍍、熱蒸發、電子束蒸發、原子層沉積(ALD)、物理氣相沉積(PVD)、和/或其組合。
在本發明的其中一些實施例中，閘極導體還可以包括多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽和任何其它合適的材料，和/或其組合。在本發明的其中一些實施例中，可以將多晶材料與任何合適類型的摻雜劑(例如硼、磷或砷等)結合。在本發明的其中一些實施例中，閘極導體還可以是非晶半導體。
在本發明的其中一些實施例中，閘極導體可以由包括WSix、CoSix、NiSix或AlSix等的金屬矽化物組成。對金屬矽化物材料的形成可以包括使用上述類似技術來形成金屬層和多晶半導體。對金屬矽化物的形成還可以包括在沉積的金屬層和多晶半導體層上施加熱退火製程，之後去除未反應的金屬。
在本發明的其中一些實施例中，週邊MOSFET的源極/汲極結合有高濃度摻雜劑。對於n型MOSFET，用於源極/汲極的摻雜劑可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對於p型MOSFET，用於源極/汲極的摻雜劑可以包括任何合適的p型摻雜劑，例如硼。可以透過離子注入之後進行摻雜劑活化退火來實現摻雜劑摻入。週邊MOSFET的源極/汲極可以由與基 底相同的材料組成，例如，矽。在本發明的其中一些實施例中，週邊MOSFET的源極/汲極可以由與基底不同的材料組成以實現高性能。例如，在矽基底上，用於p型MOSFET的源極/汲極可以包括SiGe，以及用於n型MOSFET的源極/汲極可以包括碳摻入。利用不同的材料形成源極/汲極可以包括在源極/汲極區域中回蝕基底材料，以及使用例如磊晶的技術來佈置新的源極/汲極材料。對源極/汲極的摻雜還可以透過在磊晶期間的原位摻雜來實現。
由於3D記憶體元件在低信噪條件下操作步驟，因此要求週邊的半導體元件具有可靠的性能和低洩漏電流。例如，在讀出放大器中，週邊電晶體需要具有出色的閾值電壓(Vt)匹配。在行或列解碼器中，電晶體需要提供更高的偏壓以驅動記憶體元件。為了實現從儲存陣列的快速讀取/向儲存陣列的快速寫入，週邊元件還需要具有良好的短通道控制的高性能(例如，高驅動電流)。
為了滿足週邊電路的不同功能的要求，可以製造具有不同結構和特性的MOSFET。例如，可以實現具有較厚的閘極介電層(例如SiO2和/或HfO2)的MOSFET以用於具有高電壓偏壓的應用。在另一示例中，閘極堆疊層可以包括單功函數金屬和雙高k介電材料，以製成具有不同Vt的MOSFET。
週邊MOSFET可以在具有平面主動元件區域的基底上形成，其中MOSFET的通道的方向和電流流動平行於基底的頂表面。在本發明的其中一些實施例中，週邊MOSFET還可以在具有3D主動元件區域(例如，具有類似於“FIN”的形狀(未示出)的所謂的“FINFET”)的基底上形成，其中，MOSFET的閘極堆疊層包裹在FIN周圍，以及MOSFET的通道沿著FIN的三個側面(閘極下方的頂部和兩個側壁)放置。FINFET元件的結構和方法對於本領域技術人員是已知 的，以及在本發明內容中不再進一步討論。
用於週邊元件的結構和製造製程不限於上述結構和製程。還可以在任何所述製程之前、之後或之間執行其它製程步驟。對於本領域普通技術人員將顯而易見的是，所述一系列製程還可以具有不同的順序，以及製程步驟可以被省略以及以任何形式進行組合。
為了方便讀者比對，在此將本發明說明書中所列出的元件以及其標號對照如下，值得注意的是，可能有部分的標號同時對應到一個以上的元件名稱，將以括號( )表示，代表該元件可能因為習慣用語或是其對應位置而具有不同的名稱，實際上仍屬於同一元件標號。
100.................................第二基底
101.................................緩衝層
102.................................第一介電層
103.................................第二介電層
104.................................隔離層
110.................................導電層
111.................................層間介電層
112.................................導體層
120.................................通道
121.................................電荷捕獲層
122.................................穿隧層
123.................................通道層
130.................................導體插塞
131.................................第二黏合層
132.................................導電插塞層
135.................................字元線接觸
136.................................字元線導電層
137.................................第一黏合層
140.................................貫穿孔
141.................................第三黏合層
150.................................導體襯墊層
160.................................遮罩層
161.................................溝槽
200.................................第一基底
210.................................週邊電路
300.................................第二基底
301.................................緩衝層
302.................................第一介電層
303.................................第二介電層
304.................................隔離層
310.................................導電層
311.................................層間介電層
312.................................導體層
320.................................通道
321.................................電荷捕獲層
322.................................穿隧層
323.................................通道層
上述通道320包含有電荷捕獲層321、穿隧層322以及通道層323。
330.................................導體插塞
331.................................第二黏合層
332.................................導電插塞層
上述導體插塞330包含有第二黏合層331以及導電插塞層332。
335.................................字元線接觸
336.................................字元線導電層
337.................................第一黏合層
上述字元線接觸335包含有字元線導電層336以及第一黏合層337。
340.................................第一遮罩層
341.................................孔
342.................................第一貫穿孔
343.................................矽化鎳層
344.................................第三黏合層
350.................................導體襯墊層
350a.................................導體襯墊
360.................................第二遮罩層
361.................................溝槽
362.................................溝槽
400.................................第一基底
410.................................週邊電路
500.................................基底
503.................................介電層
504.................................隔離層
510.................................導電層
511.................................層間介電層
512.................................導體層
520.................................通道
521.................................電荷捕獲層
522.................................穿隧層
523.................................通道層
上述通道520包含有電荷捕獲層521、穿隧層522以及通道層523。
530.................................導體插塞
531.................................第五黏合層
532.................................導電插塞層
上述導體插塞530包含有第五黏合層531以及導電插塞層532。
535.................................字元線接觸
536.................................字元線導電層
537.................................第六黏合層
上述字元線接觸535包含有字元線導電層536以及第六黏合層537。
543.................................矽化鎳層
544.................................第四黏合層
550.................................導體襯墊層
550a.................................導體襯墊
562.................................溝槽
590.................................週邊電路
S601.................................步驟
S602.................................步驟
S603.................................步驟
S604.................................步驟
S605.................................步驟
S606.................................步驟
S607.................................步驟
S608.................................步驟
S609.................................步驟
S610.................................步驟
S611.................................步驟
S612.................................步驟
S613.................................步驟
t1.................................垂直距離
t2.................................垂直距離
t3.................................距離(垂直距離)
t4.................................距離(垂直距離)
t5.................................距離(垂直距離)
t6.................................距離(垂直距離)
t7.................................垂直距離
上文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他 實施例將落在本發明的範圍內。
將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以上公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，上面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在 各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上上文中的用法來理解術語。例如，至少部分地根據上上文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上上文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上上文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層(其中形成接觸、互連線和/或垂直互連接入(VIA))和 一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”，例如NAND串)的立體(3D)半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
上文的公開內容，提供了用於實施所提供的主題的不同特徵的多個 不同實施例或示例。上文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，上文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
以上詳細描述內容僅說明了本發明的特定的示例性實施例，而不旨在限制本發明的範圍。本領域的技術人員可以作為整體理解本說明書，並且可以將各種實施例中的技術特徵組合成本領域的技術人員可理解的其它實施例。在不脫離本發明的精神和原理的情況下，任何其等價物或者對其作出的修改落在本發明的真實範圍內。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
303:第二介電層
304:隔離層
310:導電層
311:層間介電層
312:導體層
320:通道
321:電荷捕獲層
322:穿隧層
323:通道層
330:導體插塞
331:第二黏合層
332:導電插塞層
335:字元線接觸
336:字元線導電層
337:第一黏合層
343:矽化鎳層
344:第三黏合層
350a:導體襯墊
362:溝槽
400:第一基底
410:週邊電路

Claims (19)

  1. 一種記憶體元件，包括：安排在一週邊電路結構的一基底上的一儲存陣列；延伸穿過所述儲存陣列並且連接到所述週邊電路結構的一導體插塞；以及安排在所述儲存陣列之上並且包括彼此隔開的多個導體襯墊的一導體襯墊層，其中：所述導體插塞延伸進入所述多個導體襯墊中的一對應導體襯墊中；所述儲存陣列包括一隔離層、一堆疊結構、多個字元線接觸和一導電層，其中：所述堆疊結構安排在所述隔離層中，並且由交織的多個介電層和多個導體層形成，其中，所述交織的介電層和導體層的一邊緣在所述堆疊結構的一側處定義一階梯結構；所述導電層形成在所述儲存陣列之上，並且包括離散的多個導體部分；所述導體插塞是穿過所述隔離層，在相鄰的導體部分之間形成的；以及所述多個導體部分位於所述多個導體襯墊與所述隔離層之間。
  2. 根據請求項1所述的記憶體元件，其中：所述多個字元線接觸中的各個字元線接觸連接到所述階梯結構的一對應台階，並且位於所述對應台階與所述基底之間；並且所述導電層電性連接到所述導體襯墊層。
  3. 根據請求項1所述的記憶體元件，其中：所述導體插塞的一上部的側壁，電性連接到所述多個導體襯墊中的所述對 應導體襯墊。
  4. 根據請求項2所述的記憶體元件，還包括：一介電層，其形成在所述隔離層之上，並且位在所述導電層與所述導體襯墊層之間，其中：所述導體襯墊層填滿形成在所述介電層中的一第一貫穿孔，以電性連接所述導電層；並且所述導體插塞是穿過所述介電層形成的。
  5. 根據請求項4所述的記憶體元件，還包括：一第一黏合層，位在所述介電層與所述多個導體襯墊中的各個導體襯墊之間；以及一矽化鎳層，位在所述第一貫穿孔的一底部，並形成在所述導電層上，其中：所述第一黏合層覆蓋所述矽化鎳層；並且所述第一黏合層與所述導體插塞和所述導電層電性連接。
  6. 根據請求項1所述的記憶體元件，其中：所述導體插塞包括一第二黏合層，和被所述第二黏合層覆蓋的一導體插塞層，其中：所述第二黏合層是由氮化鈦(TiNx)、氮化鉭(TaNx)或者其組合製成的；並且所述導體插塞層是由包括鎢(W)、銅(Cu)、鈷(Co)、鋁(Al)、鈦(Ti)、氮化鈦(TiNx)、鉭(Ta)、氮化鉭(TaNx)、釕(Ru)或者其組合的 金屬製成的。
  7. 根據請求項4所述的記憶體元件，其中：相鄰的導體襯墊透過穿過所述導體襯墊層並且部分地穿過所述介電層形成的一溝槽彼此隔開，其中：從所述導體插塞的一頂表面到所述介電層的一頂表面的垂直距離小於600埃；從所述導電層的一頂表面到所述介電層的所述頂表面的垂直距離在1500埃到3000埃的範圍中；並且從所述溝槽的一底表面到所述介電層的所述頂表面的垂直距離在100埃到1000埃的範圍中。
  8. 根據請求項5所述的記憶體元件，其中：所述第一黏合層是由鈦製成的；所述導體襯墊層是由鋁製成的；所述第一黏合層的厚度在50埃到300埃的範圍中；並且所述導體襯墊層的厚度在3000埃到10000埃的範圍中。
  9. 根據請求項2所述的記憶體元件，其中：所述導電層是由多晶矽製成的。
  10. 根據請求項2所述的記憶體元件，其中：所述儲存陣列還包括垂直地穿過所述堆疊結構形成的一通道，其中：所述通道包括一電荷捕獲層、一穿隧層和一通道層。
  11. 根據請求項2所述的記憶體元件，其中：所述多個字元線接觸中的各個字元線接觸包括一第三黏合層，和被所述第三黏合層覆蓋的一字元線導電層，其中：所述第三黏合層是由氮化鈦(TiNx)、氮化鉭(TaNx)或者其組合製成的；並且所述字元線導電層是由包括鎢(W)、銅(Cu)、鈷(Co)、鋁(Al)、鈦(Ti)、氮化鈦(TiNx)、鉭(Ta)、氮化鉭(TaNx)、釕(Ru)或者其組合的金屬製成的。
  12. 一種用於形成記憶體元件的方法，包括：提供一鍵合結構，所述鍵合結構包括：安排在一週邊電路結構的一第一基底上的一儲存陣列，以及延伸穿過所述儲存陣列並且連接到所述週邊電路結構的一導體插塞，其中，所述導體插塞的一部分從所述儲存陣列的一頂表面延伸出；以及在所述儲存陣列之上形成一導體襯墊層，其中：所述導體襯墊層包括彼此隔開的多個導體襯墊，並且從所述儲存陣列的所述頂表面伸出的所述導體插塞的所述部分，被所述多個導體襯墊中的一對應導體襯墊覆蓋；所述儲存陣列包括一隔離層、一堆疊結構、多個字元線接觸和一導電層，其中：所述堆疊結構安排在所述隔離層中，並且由交替地佈置的多個介電層和多個導體層形成，所述堆疊結構包括一階梯結構，所述導電層形成在所述儲存陣列之上，並且包括離散的多個導體部分，並 且所述導體插塞是穿過所述隔離層，並在相鄰的導體部分之間形成的；所述多個字元線接觸中的各個字元線接觸連接到所述階梯結構的一對應台階，並且位於所述對應台階與所述基底之間；其中，所述鍵合結構還包括：一第一介電層，其形成在所述隔離層和所述導電層之上，其中，所述導體插塞從所述第一介電層的一頂表面伸出；並且所述方法還包括：在形成所述導體襯墊層之前，在所述第一介電層中形成一第一貫穿孔，以曝露所述導電層的一部分，其中，所述導體襯墊層覆蓋所述第一介電層的所述頂表面、和所述第一貫穿孔的一側壁和一底表面。
  13. 根據請求項12所述的方法，其中：所述儲存陣列還包括多個字元線接觸，各個字元線接觸連接到所述階梯結構的一對應台階，並且位於所述對應台階與所述基底之間；所述鍵合結構還包括：一第二介電層，其形成在所述第一介電層之上，其中，所述導體插塞部分地穿過所述第二介電層所形成，以及一第二基底，其位於所述第二介電層之上；並且所述方法還包括：在形成所述第一貫穿孔之前，移除所述第二基底；在形成所述第一貫穿孔以曝露所述導電層的所述一部分時，形成穿過所述第二介電層和所述第一介電層的所述第一貫穿孔，以曝露所述導電層的所述一部分；以及 在形成所述第一貫穿孔之後，移除所述第二介電層。
  14. 根據請求項12所述的方法，其中：所述導體插塞的一上部的一側壁，電性連接到所述多個導體襯墊中的所述對應導體襯墊。
  15. 根據請求項12所述的方法，還包括：在形成所述導體襯墊層之前，在所述第一介電層的一頂表面、所述第一貫穿孔的所述側壁和一底表面、以及位於所述第一介電層之上的所述導體插塞的部分側壁和部分頂表面上形成一第一黏合層，其中，形成多個溝槽穿過所述第一黏合層；以及形成穿過所述導體襯墊層的多個溝槽，以將所述導體襯墊層劃分成所述多個導體襯墊，其中，所述多個溝槽是部分地穿過所述第一介電層形成的。
  16. 根據請求項12所述的方法，在形成所述導體襯墊層之前，還包括：在所述第一貫穿孔的一底部處曝露的所述導電層上形成一矽化鎳層。
  17. 根據請求項13所述的方法，其中，在移除所述第二介電層之前：從所述導體插塞的一頂表面到所述第一介電層的所述頂表面的垂直距離小於600埃；並且從所述導體插塞的所述頂表面到所述第二介電層的所述頂表面的垂直距離大於400埃。
  18. 根據請求項15所述的方法，其中： 從所述導電層的一頂表面到所述第一介電層的一頂表面的垂直距離在1500埃到3000埃的範圍中；並且從所述溝槽的底表面到所述第一介電層的所述頂表面的垂直距離在100埃到1000埃的範圍中。
  19. 根據請求項15所述的方法，其中：所述第一黏合層是由鈦製成的；所述導體襯墊層是由鋁製成的；所述第一黏合層的厚度在50埃到300埃的範圍中；並且所述導體襯墊層的厚度在3000埃到10000埃的範圍中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022040975A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200258817A1 (en) * 2019-02-13 2020-08-13 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
WO2020180358A1 (en) * 2019-03-04 2020-09-10 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US20200328181A1 (en) * 2019-04-15 2020-10-15 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having programmable logic device and heterogeneous memories and methods for forming the same
US20200350320A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and nand flash memory and methods for forming the same
US20200365583A1 (en) * 2009-10-12 2020-11-19 Monolithic 3D Inc. 3d integrated circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090103113A (ko) * 2008-03-27 2009-10-01 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20160139815A (ko) * 2015-05-28 2016-12-07 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
JP7118172B2 (ja) * 2018-07-27 2022-08-15 長江存儲科技有限責任公司 マルチスタック３次元メモリデバイスおよびその作製方法
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
KR102576062B1 (ko) * 2018-11-07 2023-09-07 삼성전자주식회사 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US11355486B2 (en) * 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
WO2020172799A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
JP2020150037A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
EP3909075A4 (en) * 2019-05-17 2022-09-07 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STATIC RAM MEMORY DEVICE
KR20210016215A (ko) * 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210026617A (ko) * 2019-08-30 2021-03-10 삼성전자주식회사 집적회로 소자
KR20210116773A (ko) * 2020-03-13 2021-09-28 삼성전자주식회사 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200365583A1 (en) * 2009-10-12 2020-11-19 Monolithic 3D Inc. 3d integrated circuit
US20200258817A1 (en) * 2019-02-13 2020-08-13 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
WO2020180358A1 (en) * 2019-03-04 2020-09-10 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US20200328181A1 (en) * 2019-04-15 2020-10-15 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having programmable logic device and heterogeneous memories and methods for forming the same
US20200350320A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and nand flash memory and methods for forming the same

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