CN112740404A - 存储器件及其制造方法 - Google Patents

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Abstract

一种存储器件包括：安排在外围电路结构的衬底上的存储阵列；延伸穿过所述存储阵列并且连接到所述外围电路结构的导体插塞；以及安排在所述存储阵列之上并且包括彼此隔开的多个导体衬垫的导体衬垫层。所述导体插塞伸入所述多个导体衬垫中的对应导体衬垫中。

Description

存储器件及其制造方法
技术领域
概括地说，本公开内容涉及半导体制造技术领域，具体地说，涉及存储器件及其制造方法。
背景技术
在多数三维(3D)NAND架构中，外围电路通常占用裸片面积的大约20％到30％，降低NAND位密度。随着3D NAND技术继续发展到128层及以上，外围电路将很可能占用总裸片面积的多于50％，使集成水平的提高变得困难。
为了实现3D NAND的高得多的NAND位密度，已经提出了不同的架构设计。例如，已经开发了一种架构，在该架构中，在与在其处制造存储单元的阵列晶圆堆叠在一起之前，在单独的晶圆上处理处置数据输入/输出(I/O)和存储单元操作的外围电路。在被键合在一起之后，两个晶圆通过在一个工艺步骤中跨整个晶圆同时形成的数十亿金属VIA(垂直互连接入)来电连接。在许多现有设计中，为了实现到存储单元和外围电路的电连接，通常需要穿过硅触点(TSC)。
所公开的存储器件和制造方法提供另一种具有被单独处理的阵列晶圆和外围电路晶圆的3D NAND架构。所公开的存储器件具有减小的厚度，减小的厚度有助于半导体结构的小型化。另外，所述存储器件的制造方法避免形成TSC，因此简化了制造工艺。
发明内容
本公开内容的一个方面提供一种存储器件。所述存储器件包括：存储阵列，其安排在外围电路结构的衬底上；导体插塞，其延伸穿过所述存储阵列并且连接到所述外围电路结构；以及导体衬垫层，其安排在所述存储阵列之上并且包括彼此隔开的多个导体衬垫。所述导体插塞伸入所述多个导体衬垫中的对应导体衬垫中。
本公开内容的另一个方面提供一种用于形成存储器件的方法。所述方法包括：提供键合结构。所述键合结构包括：存储阵列，其安排在外围电路结构的第一衬底上；以及导体插塞，其延伸穿过所述存储阵列并且连接到所述外围电路结构。所述导体插塞的部分从所述存储阵列的顶表面伸出。所述方法还包括：在所述存储阵列之上形成导体衬垫层。所述导体衬垫层包括彼此隔开的多个导体衬垫，并且，从所述存储阵列的所述顶表面伸出的所述导体插塞的所述部分被所述多个导体衬垫中的对应导体衬垫覆盖。
根据本公开内容的说明书、权利要求书和附图，本领域的技术人员可以理解本公开内容的其它方面。
附图说明
以下附图仅是根据各种所公开的实施例的出于说明目的的示例，并且不旨在限制本公开内容的范围。
图1-7说明了一种用于制造3D存储器件的方法的特定阶段处的半导体结构的示意性横截面图；
图8-22说明了根据本公开内容的各种实施例的一种用于制造3D存储器件的示例性方法的特定阶段处的半导体结构的示意图；
图23说明了根据本公开内容的各种实施例的一种用于形成存储器件的示例性方法的流程图；
图24说明了根据本公开内容的各种实施例的一种示例性存储器件的示意性横截面图；
图25说明了图24中示出的正方形框中的半导体结构的局部横截面图；以及
图26说明了图24中示出的圆形框中的半导体结构的局部横截面图。
具体实施方式
现在将详细参考在附图中说明的本发明的示例性实施例。尽可能地，相同的附图标记将穿过附图被用于指相同或者相似的部分。
尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它应用中使用本公开内容。
应当指出，本说明书中对“一个(one)实施例”、“一个(an)实施例”、“一个示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括一个具体的特征、结构或者特性，但每个实施例可以不必包括该具体的特征、结构或者特性。此外，这样的短语不必指同一个实施例。进一步地，在结合一个实施例描述一个具体的特征、结构或者特性时，相关领域的技术人员将知道结合其它的实施例产生这样的特征、结构或者特性，不论是否作出了明确的描述。
概括地说，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以被用于描述任何单数意义上的特征、结构或者特性，或者可以被用于描述复数意义上的特征、结构或者特性的组合。类似地，至少部分地取决于上下文，诸如是“一”、“一个”或者“那个”这样的术语再次可以被理解为传达单数使用或者传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不必旨在传达因素的排他的集合，而作为代替可以允许存在不必被明确地描述的额外的因素。
应当显而易见，应当以最宽泛的方式来解释本公开内容中的“在……上”、“在……之上”和“在……上方”的意义，以使得“在……上”不仅表示“直接在某物上”，而还包括“在某物上”而其间有中间的特征或者层的意义，以及，“在……之上”或者“在……上方”不仅表示“在某物之上”或者“在某物上方”的意义，而可以还包括其在之间没有任何中间的特征或者层的情况下“在某物之上”或者“在某物上方”(即，直接在某物上)的意义。
进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的器件的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。
如本文中使用的，术语“衬底”指向其上添加随后的材料层的材料。可以对衬底自身进行图案化。被添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料(诸如，硅、锗、砷化镓、磷化铟等)。可替换地，衬底可以是由非导电材料(诸如，玻璃、塑料或者蓝宝石晶圆)制成的。
如本文中使用的，术语“层”指包括具有厚度的区域的材料部分。层可以在整个底层或者上覆结构之上延伸，或者可以具有小于底层或者上覆结构的广度的广度。进一步地，层可以是具有小于连续结构的厚度的厚度的同构或者异构连续结构的区域。例如，层可以位于连续结构的顶表面与底表面之间或者之处的任意一对水平的平面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是一个层，可以包括位于其中的一个或多个层，和/或可以具有位于其上、位于其之上和/或位于其之下的一个或多个层。一个层可以包括多个层。例如，一个互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或垂直互连接入触点)和一个或多个电介质层。
如本文中使用的，术语“标称的/标称地”指在产品或者工艺的设计阶段期间设置的部件或者工艺操作的特性或者参数的期望或者目标值，以及期望值之上和/或之下的值的范围。值的范围可以起因于制造工艺中的轻微变化或者容限。如本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的具体的技术节点改变的给定的量的值。基于具体的技术节点，术语“大约”可以指示例如在值的10-30％(例如，值的±10％、±20％或者±30％)内改变的给定的量的值。
如本文中使用的，术语“3D存储器件”指具有位于横向朝向的衬底上的垂直朝向的存储单元晶体管串(在本文中被称为“存储串”，诸如，NAND存储串)以使得存储串关于衬底在垂直方向上延伸的半导体器件。如本文中使用的，术语“垂直的/垂直地”表示标称地垂直于衬底的横向表面。
在一些3D存储器件中，在不同的晶圆(例如，阵列晶圆和外围电路晶圆)上单独处理存储阵列和处置数据I/O和单元操作的外围电路。在将阵列晶圆和外围电路晶圆键合在一起之后，可以进一步产生多个穿过硅触点(TSC)以从阵列晶圆的后表面电连接外围电路，并且然后，可以形成通常由铝制成的底部-顶部金属(BTM)层以连接多个TSC。在下面，将提供示例以进一步说明制造方法。
图1-7说明了一种用于制造3D存储器件的方法的特定阶段处的半导体结构的示意性横截面图。
参考图1，提供了阵列晶圆(未标记)和外围电路晶圆。阵列晶圆包括第二衬底100、形成在第二衬底100的表面上的缓冲层101、形成在缓冲层101上的第一电介质层102、形成在第一电介质层上的第二电介质层103和形成在第二电介质层103上的导电层110。导电层110包括多个离散的部分，以使得面向远离第二衬底100的方向的第二电介质层103的表面的部分被导电层110暴露。
在导电层110上，阵列晶圆包括由多个层间电介质层111和多个导体层112(包括例如金属层或者多晶硅层)形成的堆叠结构(未标记)。多个层间电介质层111和多个导体层112是沿垂直于第二衬底100的方向交替布置的。将要制造的3D存储器件是3D NAND，并且相对应地，在堆叠结构中形成多个台阶(未标记)。每个台阶包含一对或多对层间电介质层111和导体层112，并且在台阶的表面处暴露导体层112。另外，阵列晶圆还包括穿过堆叠结构形成的多个沟道120。每个沟道120进一步包括电荷捕获层121、隧穿层122和沟道层123。
阵列晶圆进一步包括形成在导电层110、第二电介质层103和堆叠结构上的隔离层104。此外，阵列晶圆包括穿过隔离层104地形成并且连接到多个台阶的多个字线触点135。每个字线触点135包括一个第一粘合层137和被第一粘合层137覆盖的字线导电层136。阵列晶圆还包括穿过隔离层104和第二电介质层130并且还部分地穿过第一电介质层102地形成的多个导体插塞130。多个导体插塞130电连接到形成在外围电路晶圆中的多个外围电路，并且每个导体插塞130包括一个第二粘合层131和被第二粘合层131覆盖的导电插塞层132。
外围电路晶圆可以包括外围电路结构，外围电路结构包括形成在第一衬底200中的多个外围电路210，并且在外围电路晶圆的表面处暴露每个外围电路210的触点(未示出)。利用与对应外围电路210的被暴露的触点接触的每个导体插塞130将阵列晶圆和外围电路晶圆键合在一起。参考图1，阵列晶圆包括前表面和后表面，其中，前表面被键合到外围电路晶圆，并且后表面面向远离外围电路晶圆的方向。应当指出，根据现有存储技术中的各种3D存储器件，3D存储器件可以还包括其它部件。
进一步地，参考图2，从阵列衬底的后表面形成多个贯穿孔140以暴露多个导体插塞130和导电层110的部分。
参考图3，在形成多个贯穿孔140之后，在每个贯穿孔140的底表面和侧壁表面上形成第三粘合层141。第三粘合层141还覆盖阵列晶圆的后表面。
进一步地，参考图4，移除形成在阵列晶圆的后表面上的第三粘合层141的部分，以及然后，形成导体衬垫层150以填满多个贯穿孔140(参考图3)并且还覆盖阵列晶圆的后表面。在多个贯穿孔140中的每个贯穿孔140中，第三粘合层141和导体衬垫层150一起形成TSC(未标记)，并且TSC电连接到对应导体插塞130或者导电层110。
参考图5，进一步在导体衬垫层150的顶表面上形成掩模层160，以及形成穿过掩模层160的多个沟槽161以暴露导体衬垫层150的部分。
参考图6，然后使用掩模层160作为刻蚀掩模对导体衬垫层150进行刻蚀，直到暴露阵列晶圆的后表面为止。因此，导体衬垫层150被定义为多个离散的部分，并且因此形成多个导体衬垫(未标记)。
进一步地，参考图7，在对掩模层160进行刻蚀以暴露阵列晶圆的后表面之后，移除掩模层160(参考图6)。因此，形成在外围电路晶圆中的多个外围电路210通过多个导体插塞130和多个TSC电连接到导体衬垫层150。另外，导电层110也电连接到导体衬垫层150。
根据上描述的制造方法，每个外围电路210经由TSC电连接到导体衬垫层150。因此，必须形成具有高的长宽比的贯穿孔140(参考图2)，这可能带来制造工艺期间的技术挑战。另外，由于不移除或者部分地移除阵列晶圆的第二衬底100，通过上描述的方法形成的3D存储器件可以具有大的厚度，这可能不利于3D存储器件的小型化。
本公开内容提供一种存储器件和一种用于形成所述存储器件的方法。与现有的方法和存储器件相比，所公开的方法通过节省形成TSC的工艺简化制造工艺；另外，所公开的存储器件具有减小的厚度，这还有助于3D存储器件的小型化。图23说明了根据本公开内容的各种实施例的一种用于形成存储器件的示例性方法的流程图。图8-22说明了该示例性方法的特定阶段处的半导体结构的示意图。
参考图23，可以将阵列晶圆和外围电路晶圆键合在一起，阵列晶圆包括：第二衬底；顺序地形成在第二衬底上的缓冲层、第一电介质层、第二电介质层和导电层；包括交替地布置的层间电介质层和导体层的堆叠结构；形成在导电层、第二电介质层和堆叠结构上的隔离层；穿过隔离层地形成并且电连接到形成在堆叠结构中的多个台阶的多个字线触点；以及，穿过隔离层和第二电介质层，并且部分地穿过第一电介质层和包括形成在第一衬底中的多个外围电路的外围电路晶圆地形成的多个导体插塞(S601)。图8说明了与本公开内容的各种实施例一致的半导体结构的示意性横截面图。
参考图8，可以提供阵列晶圆(未标记)和外围电路晶圆。阵列晶圆可以包括第二衬底300、形成在第二衬底300的表面上的缓冲层301、形成在缓冲层301上的第一电介质层302、形成在第一电介质层302上的第二电介质层303和形成在第二电介质层303上的导电层310。导电层310可以包括多个离散的部分(例如，彼此隔开的)，以使得面向远离第二衬底300的方向的第二电介质层303的表面的部分可以通过导电层310暴露。
在导电层310上，阵列晶圆可以包括由多个层间电介质层311和多个导体层312形成的堆叠结构(未标记)。可以沿垂直于第二衬底300的方向交替地布置多个层间电介质层311和多个导体层312。在一个实施例中，将要制造的3D存储器件可以是3D NAND，并且相对应地，可以在堆叠结构中形成包括多个台阶的阶梯结构(未标记)。每个台阶可以包含一对或多对层间电介质层311和导体层312，并且可以在每个台阶的表面处暴露导体层312。另外，阵列晶圆可以还包括穿过堆叠结构形成的多个沟道320。每个沟道320可以从外壳到中心进一步包括电荷捕获层321、隧穿层322和沟道层323。在一个实施例中，电荷捕获层321可以由氮化硅制成，隧穿层322可以由氧化硅制成，以及沟道层323可以由多晶硅制成。
阵列晶圆可以进一步包括形成在导电层310、第二电介质层303和堆叠结构上的隔离层304。此外，阵列晶圆可以包括穿过隔离层304地形成并且连接到阶梯结构的多个台阶的多个字线触点335。每个字线触点335可以包括一个第一粘合层337和被第一粘合层337覆盖的字线导电层336。阵列晶圆可以还包括穿过隔离层304和第二电介质层330并且部分地穿过第一电介质层302地形成的多个导体插塞330。多个导体插塞330可以被用于电连接形成在外围电路晶圆中的多个外围电路，并且每个导体插塞330可以包括一个第二粘合层331和被第二粘合层331覆盖的导电插塞层332。
在一个实施例中，为了形成多个导体插塞330，可能需要形成穿过隔离层304和第二电介质层303的多个导体插塞孔(未示出)。在形成多个导体插塞孔时，第一电介质层302可以充当停止层。
外围电路晶圆可以包括形成在第一衬底400中的多个外围电路410，并且可以在外围电路晶圆的表面处暴露每个外围电路410的触点(未示出)。可以利用与对应外围电路410的被暴露的触点接触的每个导体插塞330将阵列晶圆和外围电路晶圆键合在一起。参考图8，阵列晶圆可以包括前表面和后表面，其中，前表面被键合到外围电路晶圆，并且后表面面向远离外围电路晶圆的方向。应当指出，根据现有存储技术中的各种3D存储器件，3D存储器件可以还包括其它(诸如，位线触点等)。
应当指出，如在图8中示出的，3D存储器件的存储阵列包括隔离层304、堆叠结构、导电层310、多个字线触点335和/或多个沟道320。例如，存储阵列包括核心存储阵列结构。核心存储阵列结构包括穿过堆叠结构形成的多个沟道320。多个沟道320被进一步连接到导电层310。多个字线触点335被形成在隔离层304中，并且将阶梯结构的台阶与形成在第一衬底200中的外围电路210电连接。
第二衬底300可以由硅、锗、硅锗或者任何其它合适的半导体材料制成。在其它实施例中，第二衬底可以由绝缘层上有硅(SOI)、绝缘层上有锗(GOI)或者任何其它合适的半导体复合物制成。第一衬底400可以由硅、锗、硅锗或者任何其它合适的半导体材料制成。在其它实施例中，第一衬底可以由绝缘层上有硅(SOI)、绝缘层上有锗(GOI)或者任何其它合适的半导体复合物制成。在一个实施例中，第二衬底300和第一衬底400可以两者都由硅制成。
在一个实施例中，缓冲层301可以由氧化硅制成，第一电介质层302可以由氮化硅制成，第二电介质层303可以由氧化硅制成，导电层310可以由多晶硅制成，而隔离层304可以由氧化材料(诸如，氧化硅)制成。在其它实施例中，可以在没有形成在其间的缓冲层的情况下直接在第二衬底上形成第一电介质层。
在一个实施例中，多个层间电介质层311可以由氧化硅制成，以及多个导体层312可以由钨制成。在一个实施例中，电荷捕获层321可以由氮化硅制成，隧穿层322可以由氧化硅制成，以及沟道层323可以由多晶硅制成。在一个实施例中，第一粘合层337可以由氮化钛(TiNx)、氮化钽(TaNx)或者其组合制成；以及，字线导电层336可以由包括钨(W)、铜(Cu)、钴(Co)、铝(Al)、钛(Ti)、氮化钛(TiNx)、钽(Ta)、氮化钽(TaNx)、钌(Ru)或者其组合的金属制成。在一个实施例中，第二粘合层331可以由氮化钛(TiNx)、氮化钽(TaNx)或者其组合制成；以及，导电插塞层332可以由包括钨(W)、铜(Cu)、钴(Co)、铝(Al)、钛(Ti)、氮化钛(TiNx)、钽(Ta)、氮化钽(TaNx)、钌(Ru)或者其组合的金属制成。
在一个实施例中，多个外围电路410可以包括形成在第一衬底400中的各种类型的半导体器件，并且这各种类型的半导体器件(例如，外围器件)可以被用于处置数据输入/输出(I/O)以及存储单元操作。
进一步地，返回到图23，可以移除第二衬底和缓冲层(S602)。图9说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图9，可以移除第二衬底300和形成在第二衬底300上的缓冲层301以暴露第一电介质层302。在一个实施例中，可以通过化学机械抛光(CMP)工艺移除第二衬底300和缓冲层301。
在一个实施例中，第一电介质层302在移除第二衬底300和缓冲层301时可以充当停止层，并且因此可以移除第一电介质层302的仅有限的部分。在其它实施例中，可以部分地移除第二衬底，即，可以减薄第二衬底。例如，第二衬底的被移除部分的厚度与整个第二衬底的厚度的比率可以大于50％。因此，在随后的工艺中，在于第二衬底中形成多个贯穿孔时，可以大大减小多个贯穿孔的长宽比，因此降低半导体制造工艺的难度。
图10说明了图9中示出的正方形框中的半导体结构的局部横截面图。参考图10，在一个实施例中，可以部分地穿过第一电介质层302地形成每个导体插塞330(参考图9)。在随后的工艺中，可以移除第一电介质层302。因此，为了确保导体插塞330的形态，可以限制形成在第一电介质层302中的导体插塞330的部分。在一个实施例中，从第二粘合层331的顶表面到第一电介质层302与第二电介质层303之间的界面的垂直距离t1可以小于
Figure BDA0002916139140000101
此外，为了避免暴露或者破坏导体插塞330，在移除第二衬底300和缓冲层301之后，从第二粘合层331的顶表面到第一电介质层302的被暴露表面的垂直距离t2可以大于
Figure BDA0002916139140000102
进一步地，返回到图23，可以在第一电介质层上形成第一掩模层(S603)。图11说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图11，可以在第一电介质层302上形成第一掩模层340。在一个实施例中，第一掩模层304可以由光阻材料制成。在其它实施例中，第一掩模层可以由任何能够在于随后的工艺中移除第一电介质层和第二电介质层时为下面的材料层提供保护的材料制成。
进一步地，返回到图23，可以在第一掩模层中形成多个图案化的孔以暴露位于导电层之上的第一电介质层的部分(S604)。图12说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图12，可以在第一掩模层340中形成多个图案化的孔341。多个图案化的孔341可以暴露垂直上位于导电层310之上的第一电介质层302的部分。
进一步地，返回到图23，可以使用第一掩模层作为掩模移除第一电介质层和第二电介质层的部分以在第一电介质层和第二电介质层中形成多个第一贯穿孔，这多个第一贯穿孔暴露导电层(S605)。图13说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图13，可以使用第一掩模层340作为掩模移除第一电介质层302和第二电介质层303的部分。在移除第一电介质层302和第二电介质层303的该部分之后，可以在多个图案化的孔341之下在第一电介质层302和第二电介质层303中形成多个第一贯穿孔342。多个第一贯穿孔342因此可以暴露导电层310的部分。在一个实施例中，每个第一贯穿孔342的横截面轮廓可以具有倒梯形形状。
在一个实施例中，移除第一电介质层302和第二电介质层303的部分可以包括干法刻蚀工艺、湿法刻蚀工艺或者结合干法刻蚀和湿法刻蚀的工艺。
进一步地，返回到图23，在形成多个第一贯穿孔之后，可以移除第一掩模层(S606)。图14说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图14，在形成多个第一贯穿孔342之后，可以移除第一掩模层340(参考图13)。在一个实施例中，第一掩模层340可以由光阻材料制成，并且相应地，可以通过湿法刻蚀工艺移除第一掩模层340。在其它实施例中，第一掩模层可以由硬掩模材料制成，并且相应地，可以通过灰化工艺移除第一掩模层。
返回到图23，进一步地，可以在每个第一贯穿孔的底部处暴露的导电层的表面上形成硅化镍层(S607)。图15说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图15，可以在每个第一贯穿孔342的底部处暴露的导电层310的表面上形成硅化物层(诸如，硅化镍层343)。在一个实施例中，可以通过硅化镍工艺形成硅化镍层343，并且硅化镍工艺可以包括：在每个第一贯穿孔342的底部处暴露的导电层310的表面上形成镍层(未示出)，以及，执行热退火工艺以使镍层与导电层342的表面部分发生反应，并且因此形成硅化镍层343。
在一个实施例中，形成硅化镍层343所需的退火温度可以低到使得可以避免对半导体结构的其它材料层的破坏。例如，退火温度可以低于300℃。在每个第一贯穿孔342的底部处形成硅化镍层343可以是能够在随后在硅化镍层343上形成互连结构时减少接触阻抗的。
应当指出，在于每个第一贯穿孔342的底部处暴露的导电层310的表面上形成硅化镍层343时，由于第一电介质层302覆盖每个导体插塞330的伸出部分，所以可以防止硅化镍工艺影响导体插塞330。
进一步地，返回到图23，在于每个第一贯穿孔中暴露的导电层上形成硅化镍层之后，可以移除第一电介质层(S608)。图16说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图16，在于每个第一贯穿孔342中暴露的导电层310上形成硅化镍层343之后，可以移除第一电介质层302。可以通过干法刻蚀工艺、湿法刻蚀工艺或者结合干法刻蚀和湿法刻蚀的刻蚀工艺移除第一电介质层302。在一个实施例中，可以通过湿法刻蚀工艺移除第一电介质层302。在移除第二电介质层302之后，多个导体插塞330可以从第二电介质层303的顶表面伸出。
进一步地，返回到图23，可以在第二电介质层的顶表面、第二粘合层的被暴露表面、每个第一贯穿孔的侧壁表面和硅化镍层的顶表面上形成第三粘合层(S609)。图17说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图17，可以在第二电介质层303的顶表面、第二粘合层331的被暴露表面、每个第一贯穿孔342的侧壁表面和硅化镍层343的顶表面上形成第三粘合层344。在一个实施例中，第三粘合层344可以由钛(Ti)制成，并且第三粘合层344的厚度可以是在大约
Figure BDA0002916139140000121
到
Figure BDA0002916139140000122
的范围中的。在其它实施例中，第三粘合层可以由钽(Ta)制成。
在一个实施例中，可以通过物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺或者原子层沉积(ALD)工艺形成第三粘合层344。
进一步地，返回到图23，可以在第三粘合层上形成导体衬垫层(S610)。图18说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图18，可以在第三粘合层344上形成导体衬垫层350。导体衬垫层350可以填满每个第一贯穿孔342(参考图17)。在一个实施例中，导体衬垫层350可以由铝制成，并且导体衬垫层350的厚度可以是在大约
Figure BDA0002916139140000125
Figure BDA0002916139140000124
到
Figure BDA0002916139140000123
的范围中的。
进一步地，返回到图23，可以在导体衬垫层上形成第二掩模层，以及可以在第二掩模层中形成多个图案化的沟槽以暴露导体衬垫层的部分(S611)。图19说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图19，可以在导体衬垫层350上形成第二掩模层360。可以在第二掩模层360中形成多个图案化的沟槽361以暴露导体衬垫层350的部分。在一个实施例中，第二掩模层360可以由光阻材料制成。在其它实施例中，第二掩模层360可以由硬掩模材料制成。在一个实施例中，多个图案化的沟槽361可以将第二掩模层360分隔成多个离散的部分。
进一步地，返回到图23，可以穿过导体衬垫层和第三粘合层地形成多个沟槽以将导体衬垫层和第三粘合层划分成多个离散的部分，以形成多个导体衬垫(S612)。图20说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。图21说明了图20中示出的正方形框中的半导体结构的局部横截面图。
参考图20，可以穿过导体衬垫层350和第三粘合层344地形成多个沟槽362。可以部分地穿过第二电介质层303地形成多个沟槽362。因此，多个沟槽362可以将导体衬垫层350和第三粘合层344划分成多个离散的部分，这多个离散的部分被称为多个导体衬垫350a。
参考图21，在一个实施例中，位于导电层310上的第二电介质层303的部分的厚度可以在大约
Figure BDA0002916139140000131
到
Figure BDA0002916139140000132
的范围中(例如，
Figure BDA0002916139140000133
)。即，从导电层310的顶表面到第二电介质层303的顶表面的距离t3可以在大约
Figure BDA0002916139140000136
到
Figure BDA0002916139140000135
的范围中。为了确保穿过第三粘合层344地形成沟槽362，形成在第二电介质层303中的沟槽362的部分的深度可以大于
Figure BDA0002916139140000134
即，从每个沟槽362的底部到第二电介质层303的顶表面的距离t4可以大于
Figure BDA0002916139140000138
Figure BDA0002916139140000137
然而，为了避免形成进入导电层310的沟槽362，形成在第二电介质层303中的沟槽362的部分的深度可以小于
Figure BDA0002916139140000139
即，从每个沟槽362的底部到第二电介质层303的顶表面的距离t4可以小于
Figure BDA00029161391400001310
因此，在一个实施例中，从每个沟槽362的底部到第二电介质层303的顶表面的距离t4可以在大约
Figure BDA00029161391400001312
到
Figure BDA00029161391400001311
的范围中。
进一步地，返回到图23，在形成用于将导体衬垫层和第三粘合层划分成多个离散的部分以提供多个导体衬垫的多个沟槽之后，可以移除第二掩模层(S613)。图22说明了与本公开内容的各种实施例一致的一种半导体结构的示意性横截面图。
参考图22，在形成用于将导体衬垫层350和第三粘合层344划分成多个离散的导体衬垫350a的多个沟槽362之后，可以移除第二掩模层360(参考图20)。多个导体衬垫350a可以是彼此隔离的。在一个实施例中，第二掩模层360可以由光阻材料制成，并且相应地，可以通过湿法刻蚀工艺移除第二掩模层360。在其它实施例中，第二掩模层可以由硬掩模材料制成，并且相应地，可以通过灰化工艺移除第二掩模层。
因此，导体衬垫层350、第三粘合层344和多个导体插塞330可以一起形成与安排在第一衬底400中的多个外围电路410的电连接。另外，导体衬垫层350、第三粘合层344和硅化镍层343可以一起形成与导电层310的电连接。因此，根据所公开的存储器件的制造方法，在晶圆键合之后移除阵列晶圆的衬底，并且因此形成TSC对于填充处理来说可能是不必要的。因此，可以简化制造工艺。
相对应地，本公开内容还提供一种通过根据本公开内容的各种实施例的方法形成的存储器件。图24说明了根据本公开内容的各种实施例的一种示例性存储器件的示意性横截面图。图25说明了图24中示出的正方形框中的半导体结构的局部横截面图，以及，图26说明了图24中示出的圆形框中的半导体结构的局部横截面图。
参考图24，存储器件可以包括：衬底500；形成在衬底500中的多个外围电路590；安排在衬底500的表面上的隔离层504；安排在隔离层504之上并且包括多个离散的部分的导电层510；以及，安排在导电层510和隔离层504之上的电介质层503。
电介质层503可以包括穿过电介质层503地形成的多个第一贯穿孔(未标记)以暴露导电层510的表面的部分。进一步地，存储器件可以包括第四粘合层544，第四粘合层544形成在电介质层503和形成在电介质层503中的每个沟槽的侧壁和底表面上。在一个实施例中，存储器件可以进一步包括在形成在电介质层503中的每个第一贯穿孔的底部处形成在导电层510上的硅化镍层543，并且相应地，形成在每个沟槽的底表面上的第四粘合层544的部分可以位于硅化镍层543上。
存储器件可以还包括：形成在第四粘合层544上的导体衬垫层550，以及，穿过导体衬垫层550和第四粘合层544地形成的用于将导体衬垫层550和第四粘合层544划分成多个离散的部分以形成多个导体衬垫550a的多个沟槽562。多个导体衬垫550a可以是彼此隔离的。
参考图25，可以部分地穿过电介质层503地形成每个沟槽562。在一个实施例中，位于导电层510上的电介质层503的部分的厚度可以在大约
Figure BDA0002916139140000151
到
Figure BDA0002916139140000152
的范围中(例如，
Figure BDA0002916139140000153
)。即，从导电层510的顶表面到电介质层503的顶表面的距离t5可以在大约
Figure BDA0002916139140000154
到
Figure BDA0002916139140000155
的范围中。为了确保穿过第四粘合层544地形成沟槽562，形成在电介质层503中的沟槽562的部分的深度可以大于
Figure BDA0002916139140000156
即，从每个沟槽562的底部到电介质层503的顶表面的距离t6可以大于
Figure BDA0002916139140000157
然而，为了确保沟槽562的底部位于导电层510的顶表面之上，形成在电介质层503中的沟槽562的部分的深度可以小于
Figure BDA0002916139140000158
即，从每个沟槽562的底部到电介质层503的顶表面的距离t6可以小于
Figure BDA0002916139140000159
因此，在一个实施例中，从每个沟槽562的底部到电介质层503的顶表面的距离t6可以在大约
Figure BDA00029161391400001510
到
Figure BDA00029161391400001511
的范围中。
参考图24，存储器件可以进一步包括形成在导电层510的相邻的部分之间并且穿过隔离层504和电介质层503的多个导体插塞530。在一个实施例中，每个导体插塞530可以包括第五粘合层531和被第五粘合层531覆盖的导电插塞层532。
在一个实施例中，多个导体插塞530可以从电介质层503的顶表面伸出，并且相应地，第四粘合层544可以覆盖每个导体插塞530的伸出的部分的顶表面和侧壁表面。参考图26，在一个实施例中，从第五粘合层531的顶表面到电介质层503的顶表面的垂直距离t7可以小于
Figure BDA00029161391400001512
在一个实施例中，存储器件可以是3D NAND存储器件，并且相对应地，参考图24，存储器件可以还包括由多个层间电介质层511和多个导体层512形成的堆叠结构(未标记)。可以沿垂直于衬底500的方向交替地布置多个层间电介质层511和多个导体层512。此外，存储器件可以包括形成在堆叠结构中的存储阵列的阶梯结构(为标记)。阶梯结构可以包括多个台阶(未标记)，并且每个台阶可以包含一对或多对层间电介质层511和导体层512，并且可以在每个台阶的表面处暴露导体层512。另外，存储器件可以进一步包括穿过堆叠结构地形成的多个沟道520。每个沟道520从外壳到中心可以进一步包括电荷捕获层521、隧穿层522和沟道层523。进一步地，存储器件可以进一步包括穿过隔离层504地形成并且连接到多个台阶的多个字线触点535。每个字线触点535可以包括第六粘合层537和被第六粘合层537覆盖的字线导电层536。
应当指出，根据现有存储器技术中的各种3D存储器件，存储器件可以还包括其它部件(诸如位线触点等)。
应当指出，如在图24中示出的，3D存储器件的存储阵列包括隔离层504、堆叠结构、导电层510、多个字线触点535和/或多个沟道520。例如，存储阵列包括核心存储阵列结构。核心存储阵列结构包括穿过堆叠结构地形成的多个沟道520。多个沟道520进一步连接到导电层510。多个字线触点535是在隔离层504中形成的，并且将阶梯结构的台阶与形成在第一衬底400中的外围电路410电连接。
与现有的3D存储器件相比，所公开的存储器件是通过在单独的晶圆(例如，阵列晶圆和外围电路晶圆)上处理存储阵列和外围电路以及然后将两个晶圆键合在一起以便进行填充处理来制造的。进一步地，在晶圆键合之后移除阵列晶圆的衬底，以使得形成TSC对于填充处理可能是不必要的。因此，可以简化制造工艺。另外，所公开的存储器件具有减小的厚度，这也有助于3D存储器件的小型化。
进一步地，根据所公开的方法，由氮化硅制成的第一电介质层可以在于形成多个导体插塞之前形成多个导体插塞孔时充当停止层。第一电介质层还可以在移除阵列晶圆的衬底时充当停止层。此外，第一电介质层还可以在执行硅化镍工艺时为多个导体插塞提供保护。
以上详细描述内容仅说明了本发明的特定的示例性实施例，而不旨在限制本发明的范围。本领域的技术人员可以作为整体理解本说明书，并且可以将各种实施例中的技术特征组合成本领域的技术人员可理解的其它实施例。在不脱离本发明的精神和原理的情况下，任何其等价物或者对其作出的修改落在本发明的真实范围内。

Claims (42)

1.一种存储器件，包括：
安排在外围电路结构的衬底上的存储阵列；
延伸穿过所述存储阵列并且连接到所述外围电路结构的导体插塞；以及
安排在所述存储阵列之上并且包括彼此隔开的多个导体衬垫的导体衬垫层，其中：
所述导体插塞伸入所述多个导体衬垫中的对应导体衬垫中。
2.根据权利要求1所述的存储器件，其中：
所述存储阵列包括隔离层、堆叠结构和导电层。
3.根据权利要求2所述的存储器件，其中：
所述堆叠结构安排在所述隔离层中，并且由交织的电介质层和导体层形成，其中，所述交织的电介质层和导体层的边缘在所述堆叠结构的一侧处定义阶梯结构；
所述导电层形成在所述存储阵列之上，并且包括离散的导体部分；
所述导体插塞是穿过所述隔离层在相邻的导体部分之间形成的；并且
所述导电层电连接到所述导体衬垫层。
4.根据权利要求3所述的存储器件，其中：
所述存储阵列还包括多个字线触点，每个字线触点连接到所述阶梯结构的对应台阶，并且位于所述对应台阶与所述衬底之间。
5.根据权利要求1所述的存储器件，其中：
所述导体插塞的上部的侧壁电连接到所述多个导体衬垫中的所述对应导体衬垫。
6.根据权利要求3-4中的任一项所述的存储器件，还包括：
电介质层，其形成在所述隔离层之上并且在所述导电层与所述导体衬垫层之间，其中：
所述导体衬垫层填满形成在所述电介质层中的第一贯穿孔以电连接所述导电层；并且
所述导体插塞是穿过所述电介质层地形成的。
7.根据权利要求6所述的存储器件，还包括：
安排在所述电介质层与所述多个导体衬垫中的每个导体衬垫之间的第一粘合层，其中，所述第一粘合层与所述导体插塞和所述导电层电连接。
8.根据权利要求7所述的存储器件，还包括：
在所述第一贯穿孔的底部形成在所述导电层上的硅化镍层，其中，所述第一粘合层覆盖所述硅化镍层。
9.根据权利要求1-8中的任一项所述的存储器件，其中：
所述导体插塞包括第二粘合层和被所述第二粘合层覆盖的导体插塞层。
10.根据权利要求9所述的存储器件，其中：
所述第二粘合层是由氮化钛(TiNx)、氮化钽(TaNx)或者其组合制成的；并且
所述导体插塞层是由包括钨(W)、铜(Cu)、钴(Co)、铝(Al)、钛(Ti)、氮化钛(TiNx)、钽(Ta)、氮化钽(TaNx)、钌(Ru)或者其组合的金属制成的。
11.根据权利要求6-8中的任一项所述的存储器件，其中：
从所述导体插塞的顶表面到所述电介质层的顶表面的垂直距离小于
Figure FDA0002916139130000021
12.根据权利要求6-8中的任一项所述的存储器件，其中：
相邻的导体衬垫通过穿过所述导体衬垫层并且部分地穿过所述电介质层地形成的沟槽彼此隔开，其中：
从所述导电层的顶表面到所述电介质层的顶表面的垂直距离在大约
Figure FDA0002916139130000031
到
Figure FDA0002916139130000032
的范围中；并且
从所述沟道的底表面到所述电介质层的顶表面的垂直距离在大约
Figure FDA0002916139130000033
到
Figure FDA0002916139130000034
的范围中。
13.根据权利要求7所述的存储器件，其中：
所述第一粘合层是由钛制成的；并且
所述导体衬垫层是由铝制成的。
14.根据权利要求13所述的存储器件，其中：
所述第一粘合层的厚度在大约
Figure FDA0002916139130000035
到
Figure FDA0002916139130000036
的范围中；并且
所述导体衬垫层的厚度在大约
Figure FDA0002916139130000037
到
Figure FDA0002916139130000038
的范围中。
15.根据权利要求2所述的存储器件，其中：
所述导电层是由多晶硅制成的。
16.根据权利要求3所述的存储器件，其中：
所述存储阵列还包括垂直地穿过所述堆叠结构形成的沟道，其中：
所述沟道包括电荷捕获层、隧穿层和沟道层。
17.根据权利要求4所述的存储器件，其中：
所述多个字线触点中的每个字线触点包括第三粘合层和被所述第三粘合层覆盖的字线导电层。
18.根据权利要求17所述的存储器件，其中：
所述第三粘合层是由氮化钛(TiNx)、氮化钽(TaNx)或者其组合制成的；并且
所述字线导电层是由包括钨(W)、铜(Cu)、钴(Co)、铝(Al)、钛(Ti)、氮化钛(TiNx)、钽(Ta)、氮化钽(TaNx)、钌(Ru)或者其组合的金属制成的。
19.一种用于形成存储器件的方法，包括：
提供键合结构，所述键合结构包括：安排在外围电路结构的第一衬底上的存储阵列，以及
延伸穿过所述存储阵列并且连接到所述外围电路结构的导体插塞，其中，所述导体插塞的部分从所述存储阵列的顶表面伸出；以及
在所述存储阵列之上形成导体衬垫层，其中：
所述导体衬垫层包括彼此隔开的多个导体衬垫，并且
从所述存储阵列的所述顶表面伸出的所述导体插塞的所述部分被所述多个导体衬垫中的对应导体衬垫覆盖。
20.根据权利要求19所述的方法，其中：
所述存储阵列包括隔离层、堆叠结构和导电层。
21.根据权利要求20所述的方法，其中：
所述堆叠结构安排在所述隔离层中，并且由交织的电介质层和导体层形成，其中，所述交织的电介质层和导体层的边缘在所述堆叠结构的一侧处定义阶梯结构，
所述导电层形成在所述存储阵列之上，并且包括离散的导体部分，并且
所述导体插塞是穿过所述隔离层在相邻的导体部分之间形成的。
22.根据权利要求21所述的方法，其中，所述键合结构还包括：
第一电介质层，其形成在所述隔离层和所述导电层之上，其中，所述导体插塞从所述第一电介质层的顶表面伸出；并且
所述方法还包括：在形成所述导体衬垫层之前，在所述第一电介质层中形成第一贯穿孔以暴露所述导电层的部分，其中，所述导体衬垫层覆盖所述第一电介质层的所述顶表面和所述第一贯穿孔的侧壁和底表面。
23.根据权利要求22所述的方法，其中：
所述存储阵列还包括多个字线触点，每个字线触点连接到所述阶梯结构的对应台阶，并且位于所述对应台阶与所述衬底之间。
24.根据权利要求22所述的方法，其中：
所述键合结构还包括：
第二电介质层，其形成在所述第一电介质层之上，其中，所述导体插塞是部分地穿过所述第二电介质层地形成的，以及
第二衬底，其位于所述第二电介质层之上；并且
所述方法还包括：
在形成所述第一贯穿孔之前，移除所述第二衬底，
在形成所述第一贯穿孔以暴露所述导电层的所述部分时，形成穿过所述第二电介质层和所述第一电介质层的所述第一贯穿孔以暴露所述导电层的所述部分，以及
在形成所述第一贯穿孔之后，移除所述第二电介质层。
25.根据权利要求19-24中的任一项所述的方法，其中：
所述导体插塞的上部的侧壁电连接到所述多个导体衬垫中的所述对应导体衬垫。
26.根据权利要求22-24中的任一项所述的方法，还包括：
形成穿过所述导体衬垫层的多个沟槽以将所述导体衬垫层划分成所述多个导体衬垫，其中，所述多个沟槽是部分地穿过所述第一电介质层地形成的。
27.根据权利要求26所述的方法，在形成所述导体衬垫层之前，还包括：
在所述第一电介质层的顶表面、所述第一贯穿孔的所述侧壁和底表面以及位于所述第一电介质层之上的所述导体插塞的部分的侧壁和顶表面上形成第一粘合层，其中：
所述多个沟槽是穿过所述第一粘合层地形成的。
28.根据权利要求22所述的方法，在形成所述导体衬垫层之前，还包括：
在所述第一贯穿孔的底部处暴露的所述导电层上形成硅化镍层。
29.根据权利要求28所述的方法，其中，在所述第一贯穿孔的所述底部处暴露的所述导电层上形成所述硅化镍层包括：
在所述第一贯穿孔的所述底部处暴露的所述导电层上形成镍层；以及
执行热退火工艺以使所述镍层与所述导电层的表面部分发生反应，以形成所述硅化镍层。
30.根据权利要求29所述的方法，其中：
所述热退火工艺中所采用的退火温度在300℃以下。
31.根据权利要求24所述的方法，其中，在移除所述第二电介质层之前：
从所述导体插塞的顶表面到所述第一电介质层的所述顶表面的垂直距离小于
Figure FDA0002916139130000061
并且
从所述导体插塞的所述顶表面到所述第二电介质层的所述顶表面的垂直距离大于
Figure FDA0002916139130000062
32.根据权利要求27所述的方法，其中：
从所述导电层的顶表面到所述第一电介质层的顶表面的垂直距离在大约
Figure FDA0002916139130000063
到
Figure FDA0002916139130000064
的范围中；并且
从所述沟槽的底表面到所述第一电介质层的所述顶表面的垂直距离在大约
Figure FDA0002916139130000065
到
Figure FDA0002916139130000066
的范围中。
33.根据权利要求24所述的方法，其中：
所述第一电介质层是由氧化硅制成的；
所述第二电介质层是由氮化硅制成的；并且
所述导电层是由多晶硅制成的。
34.根据权利要求24所述的方法，其中，形成穿过所述第二电介质层和所述第一电介质层的所述第一贯穿孔以暴露所述导电层的所述部分还包括：
在所述第一电介质层上形成第一掩模层；
在所述第一掩模层中形成图案化的孔以暴露位于所述导电层之上的所述第一电介质层的部分；
使用所述第一掩模层作为掩模移除所述第一电介质层和所述第二电介质层的部分以形成所述第一贯穿孔；以及
移除所述第一掩模层。
35.根据权利要求27所述的方法，其中，形成穿过所述导体衬垫层和所述第一粘合层的所述多个沟槽还包括：
在所述导体衬垫层上形成第二掩模层；
在所述第二掩模层中形成多个图案化的沟槽以暴露所述导体衬垫层的部分；
使用所述第二掩模层作为掩模移除所述导体衬垫层和所述第一粘合层的部分以形成所述多个沟槽；以及
移除所述第二掩模层。
36.根据权利要求19所述的方法，其中：
所述导体插塞包括第二粘合层和被所述第二粘合层覆盖的导体插塞层。
37.根据权利要求36所述的方法，其中：
所述第二粘合层是由氮化钛(TiNx)、氮化钽(TaNx)或者其组合制成的；并且
所述导体插塞层是由包括钨(W)、铜(Cu)、钴(Co)、铝(Al)、钛(Ti)、氮化钛(TiNx)、钽(Ta)、氮化钽(TaNx)、钌(Ru)或者其组合的金属制成的。
38.根据权利要求27所述的方法，其中：
所述第一粘合层是由钛制成的；并且
所述导体衬垫层是由铝制成的。
39.根据权利要求38所述的方法，其中：
所述第一粘合层的厚度在大约
Figure FDA0002916139130000081
到
Figure FDA0002916139130000082
的范围中；并且
所述导体衬垫层的厚度在大约
Figure FDA0002916139130000083
到
Figure FDA0002916139130000084
的范围中。
40.根据权利要求20-23中的任一项所述的方法，其中，所述键合结构还包括垂直地穿过所述堆叠结构形成的沟道，其中：
所述沟道包括电荷捕获层、隧穿层和沟道层。
41.根据权利要求23所述的方法，其中：
所述多个字线触点中的每个字线触点包括第三粘合层和被所述第三粘合层覆盖的字线导电层。
42.根据权利要求41所述的方法，其中：
所述第三粘合层是由氮化钛(TiNx)、氮化钽(TaNx)或者其组合制成的；并且
所述字线导电层是由包括钨(W)、铜(Cu)、钴(Co)、铝(Al)、钛(Ti)、氮化钛(TiNx)、钽(Ta)、氮化钽(TaNx)、钌(Ru)或者其组合的金属制成的。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022040975A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090243115A1 (en) * 2008-03-27 2009-10-01 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
CN106206531A (zh) * 2015-05-28 2016-12-07 三星电子株式会社 集成电路装置及包括其的半导体装置
CN108695336A (zh) * 2017-04-07 2018-10-23 三星电子株式会社 三维半导体存储器件及制造其的方法
CN110024126A (zh) * 2019-02-26 2019-07-16 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110168725A (zh) * 2017-01-20 2019-08-23 索尼半导体解决方案公司 半导体装置
CN110291631A (zh) * 2019-05-17 2019-09-27 长江存储科技有限责任公司 具有静态随机存取存储器的三维存储器件
CN111564450A (zh) * 2018-07-27 2020-08-21 长江存储科技有限责任公司 多堆叠层三维存储器件及其制造方法
CN111681988A (zh) * 2019-03-11 2020-09-18 东芝存储器株式会社 半导体装置及其制造方法
CN112447746A (zh) * 2019-08-30 2021-03-05 三星电子株式会社 集成电路器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
KR102576062B1 (ko) * 2018-11-07 2023-09-07 삼성전자주식회사 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US11195781B2 (en) * 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11355486B2 (en) * 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
KR20210016215A (ko) * 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210116773A (ko) * 2020-03-13 2021-09-28 삼성전자주식회사 반도체 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090243115A1 (en) * 2008-03-27 2009-10-01 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
CN106206531A (zh) * 2015-05-28 2016-12-07 三星电子株式会社 集成电路装置及包括其的半导体装置
CN110168725A (zh) * 2017-01-20 2019-08-23 索尼半导体解决方案公司 半导体装置
CN108695336A (zh) * 2017-04-07 2018-10-23 三星电子株式会社 三维半导体存储器件及制造其的方法
CN111564450A (zh) * 2018-07-27 2020-08-21 长江存储科技有限责任公司 多堆叠层三维存储器件及其制造方法
CN110024126A (zh) * 2019-02-26 2019-07-16 长江存储科技有限责任公司 三维存储器件及其形成方法
CN111681988A (zh) * 2019-03-11 2020-09-18 东芝存储器株式会社 半导体装置及其制造方法
CN110291631A (zh) * 2019-05-17 2019-09-27 长江存储科技有限责任公司 具有静态随机存取存储器的三维存储器件
CN112447746A (zh) * 2019-08-30 2021-03-05 三星电子株式会社 集成电路器件

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