CN111247636B - 包含具有贯穿衬底通孔结构的键合芯片组件的三维存储器件及其制造方法 - Google Patents

包含具有贯穿衬底通孔结构的键合芯片组件的三维存储器件及其制造方法 Download PDF

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Abstract

多个半导体芯片可以通过铜‑铜键合来键合。多个半导体芯片包括逻辑芯片和多个存储器芯片。逻辑芯片包括外围电路以用于多个存储器芯片内的存储器件的操作。存储器芯片可以包括前侧键合焊盘结构、后侧键合焊盘结构以及在成对的第一侧键合焊盘结构和后侧键合焊盘结构之间提供导电路径的多组金属互连结构。因此，电控制信号可以通过位于逻辑芯片和上覆的存储器芯片之间的至少一个中间存储器芯片在逻辑芯片和存储器芯片之间竖直传播。可以将后侧键合焊盘结构形成为延伸穿过相应的半导体衬底的集成贯穿衬底通孔与焊盘结构的部分。

Description

包含具有贯穿衬底通孔结构的键合芯片组件的三维存储器件 及其制造方法
相关申请
本申请要求于2018年3月22日提交的美国非临时专利申请序列号15/928,340和15/928,407的优先权权益，其全部内容通过引用合并于此。
技术领域
本公开总体上涉及半导体器件领域，并且特别涉及包含具有贯穿衬底通孔(TSV)结构的键合芯片组件的三维存储器器件及其制造方法。
背景技术
三维NAND闪存器件可以用于成像产品、可移除存储产品、企业和客户端固态器件以及嵌入式存储器件中。为了以较低的成本实现高密度，应当减小存储器开口的节距(pitch)，并且应当增加绝缘层和字线的交替堆叠中的字线的数量。这增加了用于形成存储器开口的蚀刻工艺和用于形成字线的金属替换工艺的复杂性。对于三维NAND存储器件使用多叠层(multi-tier)结构进一步增加了制造工艺的复杂性。
发明内容
根据本公开的一方面，提供一种芯片组件(assembly)结构，其包括：第一半导体芯片，其包括第一半导体衬底、位于第一半导体衬底的前侧表面上方的第一半导体器件以及第一集成贯穿衬底通孔与焊盘结构，该第一集成贯穿衬底通孔与焊盘结构包括相应的第一贯穿衬底通孔结构和相应的第一键合焊盘结构并包括第一金属材料，其中第一集成贯穿衬底通孔与焊盘结构从第一半导体衬底的前侧表面竖直延伸到第一半导体衬底的后侧表面，并通过相应的管状绝缘间隔物和接触第一半导体衬底的后侧表面的后侧绝缘层与第一半导体衬底电隔离，其中每个第一集成贯穿衬底通孔与焊盘结构在包括第一半导体衬底的前侧表面的水平平面内比在包括第一半导体衬底的后侧表面的水平平面内具有更大的横向尺寸；以及第二半导体芯片，其包括第二半导体衬底、位于第二半导体衬底的前侧表面上方的第二半导体器件以及电连接到第二半导体器件中的相应一个的第二键合焊盘结构，其中第一键合焊盘结构直接键合到第二键合焊盘结构中的相应一个。
根据本公开的另一方面，提供一种芯片组件结构，其包括：第一半导体芯片，其包括第一半导体衬底、位于第一半导体衬底的前侧表面上方的第一半导体器件、从第一半导体衬底的前侧表面竖直延伸到第一半导体衬底的后侧表面并通过相应的管状绝缘间隔物和与第一半导体衬底的后侧表面接触的后侧绝缘层与第一半导体衬底电隔离的第一贯穿衬底通孔结构，以及在第一半导体衬底的后侧位于第一贯穿衬底通孔结构上的第一后侧键合焊盘结构，其中第一半导体器件包括三维存储器件，该三维存储器件包括绝缘层与导电层的交替堆叠以及包括位于导电层的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构的二维阵列；第二半导体芯片，其包括第二半导体衬底、位于第二半导体衬底的前侧表面上方的第二半导体器件以及电连接到第二半导体器件中的相应一个的第二键合焊盘结构，其中第一后侧键合焊盘结构直接键合到第二键合焊盘结构中的相应一个，其中第二半导体芯片中的第二半导体器件包括外围器件，该外围器件提供用于第一半导体芯片中的存储器堆叠结构的二维阵列的操作的控制信号；以及第三半导体芯片，其包括第三半导体衬底、位于第三半导体衬底的前侧表面上方的第三半导体器件以及电连接到第三半导体器件中的相应一个的第三芯片后侧键合焊盘结构，其中第一半导体芯片还包括电连接到第一后侧键合焊盘结构并直接键合到第三芯片后侧键合焊盘结构中的相应一个的第一前侧键合焊盘结构。
根据本公开的又一方面，一种形成芯片组件结构的方法包括：形成从第一半导体衬底的前侧表面朝向第一半导体衬底的处理中的后侧表面延伸的牺牲柱状结构；在第一半导体衬底的前表面上方形成第一半导体器件；在形成第一半导体器件之后，通过从处理中的后侧表面上方去除第一半导体衬底的材料直到在第一半导体衬底的后侧表面中露出牺牲柱状结构，从而使第一半导体衬底变薄；通过去除牺牲柱状结构形成贯穿衬底腔；在贯穿衬底腔内和第一半导体衬底的后侧表面上方形成第一集成贯穿衬底通孔与焊盘结构；以及通过表面活化键合将第一集成贯穿衬底通孔与焊盘结构键合到位于第二半导体衬底上的第二键合焊盘中的相应一个。
根据本公开的又一方面，提供一种形成芯片组件结构的方法，该方法包括：提供第一半导体芯片，该第一半导体芯片包括第一半导体衬底、位于第一半导体衬底的前侧表面上方的第一半导体器件以及包括相应的第一贯穿衬底通孔结构和相应的第一键合焊盘结构并包括第一金属材料的第一集成贯穿衬底通孔与焊盘结构，其中第一集成贯穿衬底通孔与焊盘结构从第一半导体衬底的前侧表面竖直延伸到第一半导体衬底的后侧表面，并且通过相应的管状绝缘间隔物和接触第一半导体衬底的后侧表面的后侧绝缘层与第一半导体衬底电隔离，其中每个第一集成贯穿衬底通孔与焊盘结构在包括第一半导体衬底的前侧表面的水平平面内比在包括第一半导体衬底的后侧表面的水平平面内具有更大的横向尺寸；提供第二半导体芯片，该第二半导体芯片包括第二半导体衬底、位于第二半导体衬底的前侧表面上方的第二半导体器件以及电连接到第二半导体器件中的相应一个的第二键合焊盘结构；以及通过使第一键合焊盘结构与第二键合焊盘结构中的相应一个对准并且在第一键合焊盘结构和第二键合焊盘结构之间引起表面活化键合，从而键合第一半导体芯片和第二半导体芯片。
根据本公开的又一方面，提供一种形成芯片组件结构的方法，该方法包括以下步骤：提供第一半导体芯片，该第一半导体芯片包括第一半导体衬底、位于第一半导体衬底的前侧表面上方的第一半导体器件、从第一半导体衬底的前侧表面竖直延伸到第一半导体衬底的后侧表面并且通过相应的管状绝缘间隔物和接触第一半导体衬底的后侧表面的后侧绝缘层与第一半导体衬底电隔离的第一贯穿衬底通孔结构、在第一半导体衬底的后侧位于第一贯穿衬底通孔结构上的第一后侧键合焊盘结构，以及电连接到第一集成贯穿衬底通孔与焊盘结构的第一前侧键合焊盘结构，其中第一半导体器件包括三维存储器件，该三维存储器件包括绝缘层与导电层的交替堆叠以及包括位于导电层的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构的二维阵列；提供第二半导体芯片，该第二半导体芯片包括第二半导体衬底、位于第二半导体衬底的前侧表面上方的第二半导体器件以及电连接到第二半导体器件中的相应一个的第二键合焊盘结构，其中第二半导体芯片中的第二半导体器件包括外围器件，这些外围器件提供用于第一半导体芯片的三维存储器件的操作的控制信号；通过表面活化键合将第一后侧键合焊盘结构键合到第二键合焊盘结构中的相应一个；提供第三半导体芯片，该第三半导体芯片包括第三半导体衬底、位于第三半导体衬底的前侧表面上方的第三半导体器件以及电连接到第三半导体器件中的相应一个的第三芯片键合焊盘结构；以及通过表面活化键合将第一半导体芯片上的第一前侧键合焊盘结构键合到第三芯片键合焊盘结构中的相应一个。
附图说明
图1A是根据本公开的一个实施例在形成穿过第一半导体衬底的上部的通孔开口之后的包括第一半导体衬底的第一示例性结构的俯视图。
图1B是沿着图1A的竖直平面B-B’的第一示例性结构的竖直截面图。
图2是根据本公开的一个实施例在形成绝缘材料衬垫和牺牲材料层之后的第一示例性结构的竖直截面图。
图3是根据本公开的一个实施例在形成牺牲柱状结构之后的第一示例性结构的竖直截面图。
图4是根据本公开的一个实施例在形成包括三维存储器件的第一半导体器件之后的第一示例性结构的竖直截面图。
图5是根据本公开的一个实施例在第一半导体芯片上形成前侧键合焊盘结构之后的第一示例性结构的竖直截面图。
图6是根据本公开的一个实施例在将第一前侧处理衬底附接到第一半导体芯片之后的第一示例性结构的竖直截面图。
图7是根据本公开的一个实施例在使第一半导体衬底变薄之后的第一示例性结构的竖直截面图。
图8是根据本公开的一个实施例在去除牺牲柱状结构之后的第一示例性结构的竖直截面图。
图9是根据本公开的一个实施例在形成后侧绝缘层之后的第一示例性结构的竖直截面图。
图10是根据本公开的一个实施例在形成金属衬垫和金属填充材料层之后的第一示例性结构的竖直截面图。
图11是根据本公开的一个实施例在将金属衬垫和金属填充材料层图案化为第一集成贯穿衬底通孔与焊盘结构之后的第一示例性结构的竖直截面图。
图12是根据本公开的一个实施例在附接第一后侧处理衬底并去除第一前侧处理衬底之后的第一示例性结构的可选衍生物的竖直截面图。
图13是根据本公开的一个实施例在形成牺牲柱状结构、第二半导体器件和前侧键合焊盘结构之后的第二示例性结构的竖直截面图。
图14是根据本公开的一个实施例在将第二前侧处理衬底附接到第二半导体芯片之后的第二示例性结构的竖直截面图。
图15是根据本公开的一个实施例在形成第二集成贯穿衬底通孔与焊盘结构之后的第二示例性结构的竖直截面图。
图16A和图16B是根据本公开的实施例在附接第二后侧处理衬底并去除第二前侧处理衬底之后的第二示例性结构的可选衍生物的竖直截面图。
图17A至图17C示出根据本公开的一个实施例在形成第一示例性芯片组件结构期间的顺序竖直截面图。
图18A和图18B是根据本公开的实施例在将第一半导体芯片与第二半导体芯片键合之后的相应的第一示例性芯片组件结构和第一替代示例性芯片组件结构的放大图。
图19A-图19L示出根据本公开的一个实施例在形成第二示例性芯片组件结构期间的顺序竖直截面图。
图20A-图20C示出根据本公开的一个实施例在形成第三示例性芯片组件结构期间的顺序竖直截面图。
图21是根据本公开的一个实施例在连接中介层(interposer)和封装衬底之后电连接多个半导体芯片之后的第四芯片组件结构的竖直截面图。
图22A至图22C示出根据本公开的替代实施例在形成替代的第一集成贯穿衬底通孔与焊盘结构期间的顺序竖直截面图。
具体实施方式
本发明人认识到，用于形成用于三维NAND存储器件的外围(例如，驱动器)电路系统的CMOS配置(例如，CMOS器件)中的晶体管的CMOS工艺取决于存储器件的整体热预算。用于形成三维NAND存储器件的高热预算在缩小CMOS器件尺寸的同时对CMOS器件的掺杂区域和各层的性能具有负面影响。特别地，位于三维NAND存储器件正下方的CMOS下阵列(CMOS-under-array，CUA)型外围电路受到来自上覆存储器件的氢扩散的不利影响。
因此，在本公开的一个实施例中，包含CMOS器件的外围电路可以形成在与包含三维NAND存储器件的衬底分离的衬底上。然后可以将这些衬底彼此键合以形成键合结构(例如，芯片组件结构)，该键合结构包含键合到三维NAND存储器件衬底的外围电路衬底。在键合结构中，外围电路可以位于三维NAND存储器件正下方，这导致了CUA型外围电路。在本公开的一个实施例中，上述衬底中的至少一个可以包括贯穿衬底通孔结构以互连存储器件和CMOS外围器件。
在中间通孔工艺集成方案中，在执行形成金属互连结构的后端连线工艺(back-end-of-line，BEOL)之前，从衬底的前侧形成贯穿衬底通孔结构。随后，通过后侧研磨来减薄衬底，这暴露出贯穿衬底通孔结构的铜或另一导体。随后可以采用凸块工艺将变薄的衬底键合到另一衬底。然而，在BEOL工艺开始后，通常会施加低于500摄氏度的典型热预算限制，并且通过后侧研磨暴露出铜后对铜污染的控制提出了挑战。
在最后通孔工艺集成方案中，在形成金属互连结构并在衬底的后侧研磨之后形成贯穿衬底通孔结构。在该方案中，支撑晶片通常被用于晶片变薄，因此在低温(例如低于230摄氏度)下进行电介质膜沉积工艺。另外，既需要高水平的晶片减薄均匀性，又需要高水平的贯穿衬底通孔反应性离子蚀刻(RIE)深度均匀性，这增加了工艺复杂性。
为了提供高晶片芯片产量，中间通孔工艺集成方案和最后通孔工艺集成方案在单元工艺中都具有挑战。本公开的各种实施例提供了一种替换方案的贯穿衬底通孔(TSV)第一工艺集成方案。至少一个CMOS芯片和至少一个存储器芯片可以分别形成在不同的衬底上，并且可以键合在一起(例如，通过诸如铜直接键合的表面活化键合工艺)以形成芯片组件结构。
可以采用本公开的实施例来形成包括多级存储结构的各种结构，其非限制性示例包括诸如包括多个NAND存储器串的三维单片存储器阵列器件之类的半导体器件。
附图未按比例绘制。在示出元件的单个实例的情况下可以重复元件的多个实例，除非以其他方式明确地描述或清楚地指示缺少元件的重复。诸如“第一”、“第二”和“第三”之类的序数词仅用来标识相似的元件，并且在本公开的整个说明书和权利要求书中可以采用不同的序数词。相同的附图标记指代相同的元件或相似的元件。除非另有说明，否则假定具有相同附图标记的元件具有相同的成分。除非另有说明，否则元件之间的“接触”是指元件之间的直接接触，该直接接触提供了由元件共享的边缘或表面。
如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。如本文所用，“原型(prototype)”结构或“处理中的”结构是指瞬时结构，该瞬时结构随后在其中的至少一个部件的形状或成分方面被修改。
如本文所用，“层(layer)”是指包括具有厚度的区域的材料部分。层可以在整个下衬或上覆结构上方延伸，或者可以具有小于下衬或上覆结构的范围的范围。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间，或者位于连续结构的顶表面和底表面处。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一个或多个层，或者可以在其上、上方和/或下方具有一个或多个层。
单片三维存储器阵列是这样的三维存储器阵列，其中多个存储器级被形成在诸如半导体晶片之类的单个衬底上方而没有中间衬底。术语“单片(monolithic)”是指每级阵列的各层直接沉积在下衬的每级阵列的各层上。相比之下，可以单独地形成二维阵列，然后将其封装在一起以形成非单片存储器件。例如，如在题为“Three-dimensional StructureMemory”的美国专利号5,915,167中所描述的，已经通过在单独的衬底上形成存储器级并且竖直地堆叠这些存储器级来构造非单片堆叠的存储器。可以在键合之前将衬底变薄或从存储器级中移除衬底，但是由于存储器级最初是在单独的衬底上形成的，因此这种存储器不是真正的单片三维存储器阵列。本公开的实施例的各种三维存储器件可以包括单片三维NAND存储器件，其与包含外围(即，驱动器)电路的CMOS非单片地组装成芯片组件。
通常，半导体管芯或半导体封装件可以包括存储器芯片。每个半导体封装件包含一个或多个管芯(例如，一个、两个或四个)。管芯(die)是可以独立执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一或两个)。尽管有一些限制，但可以在每个平面上进行相同的并发操作。每个平面包含许多块，这些块是可以在单次擦除操作中擦除的最小单元。每个块包含许多页面，这些页面是可以被编程的最小单元，即可以在其上执行读取操作的最小单元。
参考图1A和图1B，其示出根据本公开的一个实施例的第一示例性结构，其包括诸如硅晶片的第一半导体衬底8。第一半导体衬底8包括由诸如硅的半导体材料构成的第一衬底半导体层9。第一衬底半导体层9可以是第一半导体衬底8的上部、在第一半导体衬底8的上部中的掺杂阱和/或位于第一半导体衬底8的前侧上的半导体层(例如，外延硅层)。将光致抗蚀剂层(未示出)施加在第一半导体衬底8的顶表面上方，并对其进行光刻图案化以在其中形成开口。光致抗蚀剂层中的开口可以是离散的开口，其最大横向尺寸在300nm至30,000nm范围内，例如从1,000nm至10,000nm，但是也可以采用更小和更大的最大横向尺寸。在说明性示例中，光致抗蚀剂层中的开口可以具有圆形或椭圆形形状。执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转移到第一半导体衬底8的上部中。穿过第一半导体衬底8的上部形成通孔开口301。通孔开口301的深度可以小于第一衬底半导体层9的厚度。例如，通孔开口301的深度可以在30微米至600微米的范围内，但是也可以采用更小和更大的深度。在一个实施例中，通孔开口301可以形成为离散通孔开口的阵列。在一个实施例中，通孔开口301可以被形成为相对于垂直于第一衬底半导体层9的顶表面的竖直方向成非零的锥角。因此，每个通孔开口301可以在顶部处比在底部处更宽。相应地，通孔开口301在顶部处的最大横向尺寸可以大于通孔开口301在底部处的最大横向尺寸。
参考图2，绝缘材料衬垫层302L和牺牲材料层303L被顺序地形成在通孔开口301中。绝缘材料衬垫层302L包括诸如氧化硅的电绝缘材料。可以通过氧化第一半导体衬底8的表面部分来形成绝缘材料衬垫层302L。例如，如果第一半导体衬底8包括硅，则绝缘材料衬垫层302L可以包括基本不含碳和氢的热氧化硅。替代地，绝缘材料衬垫层302L可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成。绝缘材料衬垫层302L的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。牺牲材料层303L包括相对于绝缘材料衬垫层302L和第一衬底半导体层9的材料可被选择性地去除的材料。例如，牺牲材料层303L可以包括氮化硅、锗、具有高百分比锗(例如超过50％)的硅锗合金、有机硅酸盐玻璃或聚合物。在沉积牺牲材料层303L之后，可以在或可以不在通孔开口301的容积内形成腔。
参考图3，将牺牲材料层303L的牺牲材料和绝缘材料衬垫层302L的绝缘材料平坦化，使得牺牲材料层303L和绝缘材料衬垫层302L的覆盖第一衬底半导体层9的顶表面的多余部分被去除。可以采用化学机械平坦化(CMP)工艺和/或凹陷蚀刻工艺来去除牺牲材料层303L和绝缘材料衬垫层302L的多余部分。牺牲材料层303L的每个剩余部分构成牺牲柱状结构303。在一个实施例中，每个牺牲柱状结构303可以具有渐缩的侧壁，使得牺牲柱状结构303的水平横截面形状随着距第一衬底半导体层9的顶表面的竖直距离减小。绝缘材料衬垫层302L的每个剩余部分构成绝缘材料衬垫302’。
通常，牺牲柱状结构303形成在第一半导体衬底8的上部内，使得牺牲柱状结构303从第一半导体衬底8的前侧表面8F朝向但不一直延伸到第一半导体衬底8的处理中的后侧表面8B。如下所述，随后从后侧减薄第一半导体衬底8，以去除第一半导体衬底8的处理中的后侧表面，并在更靠近第一半导体衬底8的前侧的位置处形成第一半导体衬底8的新后侧表面。
参考图4，第一半导体器件600形成在第一半导体衬底8的前侧表面上。在一个实施例中，第一半导体器件600可以包括三维存储器件，例如三维NAND存储器件。三维存储器件可以包括绝缘层(132、232)与导电层(146、246)的交替堆叠以及存储器堆叠结构58的二维阵列，该存储器堆叠结构的二维阵列包括位于导电层的层级处的存储器元件的相应竖直堆叠。在图4的示例中示出了交替堆叠的两个叠层(tier)。但是，可以替代地形成一个叠层或多于两个叠层。
可以在第一衬底半导体层9上方形成包括诸如氧化硅的绝缘材料的绝缘材料层760。可以在绝缘材料层760上方形成金属层6与半导体材料层10的图案化堆叠。半导体材料层10的图案化部分之间的间隙可以填充有绝缘材料。
绝缘层与牺牲材料层的至少一个交替堆叠可以形成有台阶表面。例如，第一绝缘层132与第一牺牲材料层的第一交替堆叠可以被沉积和图案化以形成第一台阶表面。在对第一台阶表面进行图案化之前，第一绝缘盖层170可以可选地形成在第一交替堆叠上方。可以在第一台阶表面上形成第一反台阶(retro-stepped)电介质材料部分165。可以在第一交替堆叠和第一反台阶电介质材料部分165上方形成叠层间(inter-tier)电介质层180。可以通过光刻图案化工艺和第一各向异性蚀刻工艺的组合形成穿过第一交替堆叠的第一叠层存储器开口。第一叠层存储器开口填充结构和第一叠层支撑开口填充结构可以在第一叠层存储器开口和第一叠层支撑开口中形成为牺牲结构。
第二绝缘层232与第二牺牲材料层的第二交替堆叠可以被沉积和图案化以形成第二台阶表面。在对第二台阶表面进行图案化之前，第二绝缘盖层270可以可选地形成在第二交替堆叠上方。可以在第二台阶表面上形成第二反台阶电介质材料部分265。可以通过光刻图案化工艺和第二各向异性刻蚀工艺的组合形成穿过第二交替堆叠的第二叠层存储器开口和第二叠层支撑开口。第二叠层存储器开口可以直接覆盖第一叠层存储器开口填充结构和第一叠层支撑开口填充结构。可以通过去除第二叠层存储器开口下方的第一叠层存储器开口填充结构和第一叠层支撑开口填充结构来形成叠层间存储器开口和叠层间支撑开口。
可以顺序地执行一系列处理步骤，以同时在每个叠层间存储器开口内形成存储器堆叠结构58并在每个叠层间支撑开口内形成支撑柱状结构20。存储器堆叠结构58和支撑柱状结构20中的每一个可以从外侧到内侧包括阻挡电介质层、电荷存储层、隧穿电介质层和竖直半导体沟道。在形成竖直半导体沟道之前，可以执行各向异性蚀刻以形成穿过隧穿电介质层、电荷存储层和阻挡电介质层的底部的开口。因此，竖直半导体沟道可以接触半导体材料层10。与竖直半导体沟道邻接的半导体材料层10的表面部分可以构成水平半导体沟道59。可以在每个竖直半导体沟道的上部形成漏极区(未明确示出)。
可以在第二绝缘盖层270上方形成第一接触级电介质层280。可以通过光刻工艺和各向异性刻蚀工艺的组合来形成穿过第一和第二交替堆叠的后侧沟槽。可以相对于第一和第二绝缘层(132、232)选择性地去除第一牺牲材料层和第二牺牲材料层(其包括诸如氮化硅之类的牺牲材料)并且可以分别用第一导电层146和第二导电层246来代替。当从第一和第二交替堆叠去除第一和第二牺牲层时，存储器堆叠结构58和支撑柱状结构20提供结构支撑。可以在位于后侧沟槽下方的半导体材料层10的上部中形成源极区61。可以在每个后侧沟槽内形成绝缘间隔物74和后侧接触通孔结构76，以提供与源极区61的电接触。
第二接触级电介质层282可以沉积在第一接触级电介质层280上方。随后可以形成接触通孔结构。接触通孔结构可以包括例如：漏极接触通孔结构88，其提供与位于每个存储器堆叠结构58的上部中的漏极区的电接触；以及字线接触通孔结构86，其接触第一和第二导电层(146、246)中的相应一个的顶表面。第一和第二导电层(146、246)包括三维NAND存储器件的字线/控制栅电极。
可以穿过第一和第二接触级电介质层(282、280)、穿过第二交替堆叠(232、246)、第一交替堆叠(132、146)、第二反台阶电介质材料部分265和/或第一反台阶电介质材料部分165并且穿过绝缘材料层760到达牺牲柱状结构303中的相应一个的顶表面而形成贯穿存储器级通孔腔。绝缘间隔物材料层可以被保形地沉积并被各向异性地蚀刻，以在每个贯穿存储器级通孔腔的外围处形成具有管状构型的绝缘间隔物586。可以将至少一种导电材料(例如金属衬垫和金属填充材料(例如钨)的组合)沉积在贯穿存储器级通孔腔的剩余容积中，以形成贯穿存储器级通孔结构588。每个贯穿存储器级通孔结构588可以接触牺牲柱状结构303中的相应一个的顶表面。贯穿存储器级通孔腔可以在形成导电层(146、246)之前或之后形成。例如，可以在形成导电层(146、246)之前形成这些腔，并且在形成贯穿存储器级通孔结构588之前用牺牲或绝缘材料填充这些腔。可替代地，在形成导电层(146、246)之后，可以穿过延伸穿过交替堆叠的绝缘柱形成这些腔。
线级电介质层284可以形成在第二接触级电介质层282上方。各种金属结构(98、96、94)可以形成在线级电介质层284内，这些金属结构可以包括通过漏极接触通孔结构88电连接到位于存储器堆叠结构58内的竖直场效应晶体管的漏极区的位线98、提供与字线接触通孔结构86以及第一和第二导电层(146、246)的电连接的互连金属线96以及与贯穿存储器级通孔结构588的顶表面接触的互连金属焊盘94。在其中形成字线接触通孔结构86的区域在此被称为接触区200。存储元件的三维阵列包括在存储器堆叠结构58内位于第一和第二导电层(146、246)的层级处的电荷存储层部分。
参考图5，可以在线级电介质层284上方形成附加互连级电介质层290和附加金属互连结构。附加金属互连结构可以包括键合焊盘连接通孔结构296和前侧键合焊盘结构298。在一个实施例中，前侧键合焊盘结构298可以包括铜和/或基本上由铜组成。在该处理步骤中提供第一半导体芯片1000。第一半导体芯片1000可以被形成为第一半导体衬底8上的管芯以作为二维管芯阵列的一部分。可替代地，可以从第一半导体衬底8切出第一半导体芯片1000作为单粒化(singulated)半导体芯片。第一半导体芯片的前侧是三维NAND存储器件的一侧，并且第一半导体芯片1000的后侧是相对侧(例如，包含键合焊盘结构318的第一半导体衬底8的后侧)。
参考图6，第一前侧处理衬底1100可以附接到第一半导体芯片1000的前侧。第一前侧处理衬底1100可以具有在0.5mm至3mm的范围内的厚度，但是也可以采用更小和更大的厚度。第一前侧处理衬底1100可以包括任何刚性材料，其可以是绝缘材料、半导电材料或导电材料。第一前侧处理衬底1100可以通过粘合剂层(未明确示出)或通过任何其他合适的临时键合材料附接到第一半导体芯片1000。
参考图7，可以从后侧减薄第一半导体衬底8。具体地，可以通过研磨、抛光和/或蚀刻从第一半导体衬底8的处理中的后侧表面(即初始后侧表面)上方去除第一半导体衬底8的材料。第一前侧处理衬底1100在减薄第一半导体衬底8期间提供结构支撑。第一半导体衬底8可以被减薄直到牺牲柱状结构303的后侧表面被物理暴露。在减薄第一半导体衬底8期间去除绝缘材料衬垫302’的底部水平部分。绝缘材料衬垫302’的每个剩余部分可以具有管状构型，并且在此被称为管状绝缘间隔物302。在减薄第一半导体衬底8之后，提供第一半导体衬底8的新后侧表面。在一个实施例中，牺牲柱状结构303的后侧表面、绝缘材料衬垫302的后侧表面以及第一半导体衬底8的后侧表面可以被形成在相同的水平平面内。
参考图8，可以相对于管状绝缘间隔物302和第一衬底半导体层9的材料选择性地去除牺牲柱状结构303。例如，如果管状绝缘间隔物302包括氧化硅，并且如果牺牲柱状结构303包括氮化硅，则可以执行采用热磷酸的湿法蚀刻以相对于绝缘材料衬垫302和第一衬底半导体层9选择性地去除牺牲柱状结构303。在通过去除牺牲柱状结构303而形成的容积内形成贯穿衬底腔305。
虽然采用其中在每个贯穿衬底腔305上方物理暴露出贯穿存储器级通孔结构588的底表面的实施例来描述本公开，但是本文中明确考虑了其中在至少一个贯穿衬底腔305上方物理暴露出任何其他类型的金属互连结构(例如，金属线、金属通孔结构和/或金属板)的实施例。
参考图9，绝缘材料被各向异性地沉积在第一半导体衬底8的后侧表面上。在这种情况下，可以将第一示例性结构上下颠倒地放置在沉积室中，并且可以使用耗尽沉积工艺作为各向异性沉积工艺。在耗尽沉积工艺中，与在竖直表面上或在远离反应物流的凹进表面上相比，更多的材料被沉积在沉积室内接近反应物流的水平表面上。因此，与在管状绝缘间隔物302的侧壁上或在贯穿存储器级通孔结构588的物理暴露的表面上相比，更多的绝缘材料被沉积在第一衬底半导体层9的水平后侧表面上。例如，可以使用等离子体增强物理沉积(PECVD)工艺来沉积绝缘材料。
在一个实施例中，通过分解原硅酸四乙酯(TEOS)进行的氧化硅的化学气相沉积(CVD)可以用于沉积绝缘材料。CVD氧化硅包含原子浓度大于百万分之一的碳和氢。因此，所沉积的绝缘材料在第一半导体衬底8的后侧表面上的厚度大于在贯穿衬底腔305上方物理暴露的金属互连结构(例如，贯穿存储器级通孔结构588)的水平平面处的厚度。随后可以执行可选的各向同性回蚀工艺(例如采用稀氢氟酸的湿法蚀刻工艺)，以从贯穿存储器级通孔结构588的表面去除沉积的绝缘材料的任何残留部分。在氧化硅沉积之后和/或在可选的各向同性回蚀工艺之后，金属互连结构(例如，贯穿存储器级通孔结构588)的水平表面被物理暴露。绝缘材料的其余水平部分构成后侧绝缘层306。后侧绝缘层306的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。
参考图10，金属衬垫308L和金属填充材料层310L可以顺序地沉积在贯穿衬底腔305中以及第一半导体衬底8的后侧表面上方(即，后侧绝缘层306上方)。金属衬垫308L包括任何合适的扩散势垒材料，例如金属(例如Ti或Ta)、金属合金(例如Co(W，P))和/或导电金属氮化物材料(例如氮化钛或氮化钽)，并且被形成在贯穿衬底腔305的侧壁上。金属衬垫308L可以通过诸如低压化学气相沉积(LPCVD)工艺之类的保形沉积工艺来沉积。金属填充材料层310L包括诸如铜或钨之类的金属填充材料。金属填充材料层310L可以在贯穿衬底腔305的剩余容积中沉积在金属衬垫308L上。
参考图11，可以通过化学机械平坦化(例如，抛光)从第一半导体衬底8的后侧将金属衬垫308L和金属填充材料层310L图案化成第一贯穿衬底通孔结构316。可选地，可以在穿过第一半导体衬底8的后侧上的层306暴露出的第一贯穿衬底通孔结构316的暴露部分上形成第一键合焊盘结构318。例如，可以通过选择性沉积形成第一键合焊盘结构318，例如，通过在第一贯穿衬底通孔结构316上选择性地电镀或化学镀铜来形成第一集成贯穿衬底通孔与焊盘结构(318、316)。可替代地，可以省略第一键合焊盘结构318，并且在形成键合结构之后，来自第二衬底的键合焊盘结构可以直接接触第一贯穿衬底通孔结构316。
每个第一集成贯穿衬底通孔与焊盘结构(318、316)包括后侧键合焊盘结构318和第一贯穿衬底通孔结构316。第一键合焊盘结构318从包括后侧绝缘层306的顶表面的水平平面突出。第一贯穿衬底通孔结构316包括金属衬垫308L和金属填充材料层310L的竖直延伸的部分，该部分嵌入第一半导体衬底8和后侧绝缘层306内。后侧键合焊盘结构318(也被称为后侧键合焊盘结构318)可以在第一半导体芯片1000的后侧上物理暴露。每个第一集成贯穿衬底通孔与焊盘结构(318，316)包括金属衬垫308L(在本文中被称为金属衬垫308)的图案化部分和金属填充材料层310L的图案化部分以及在其上的任何选择性生长的键合焊盘材料(在此被称为金属填充材料部分310)。
参考图12，其示出第一示例性结构的可选衍生物，其可以通过在后侧绝缘层306上形成焊盘级电介质层320而从图11的第一示例性结构得到。焊盘级电介质层320包括可平坦化的电介质材料，例如氧化硅。焊盘级电介质层320可以例如通过化学气相沉积或旋涂而被沉积，并且可以被平坦化，使得焊盘级电介质层320的顶表面(在上下颠倒位置中)与第一集成贯穿衬底通孔与焊盘结构(318、316)的顶表面共面。
采用粘合材料层或通过任何其他合适的键合方法，第一后侧处理衬底1100’可以附接到焊盘级电介质层320的物理暴露表面和/或附接到第一集成贯穿衬底通孔与焊盘结构(318、316)的物理暴露表面。第一前侧处理衬底1100’可以与第一半导体芯片1000的前侧表面分离。可以执行适当的表面清洁工艺以从附加互连级电介质层290的顶表面去除残留的粘合材料。在这种情况下，可以在第一半导体芯片1000的前侧上物理暴露出前侧键合焊盘结构298。
通常，提供第一半导体芯片1000，其包括第一半导体衬底8、位于第一半导体衬底8的前侧表面8F上方的第一半导体器件600以及包括相应的第一贯穿衬底通孔结构316和相应的后侧键合焊盘结构318并包括第一金属材料的第一集成贯穿衬底通孔与焊盘结构(318、316)。第一集成贯穿衬底通孔与焊盘结构(318、316)从第一半导体衬底8的前侧表面8F竖直地延伸到第一半导体衬底8的后侧表面8B，并且通过相应的管状绝缘间隔物302和与第一半导体衬底8的后侧表面接触的后侧绝缘层306与第一半导体衬底8电隔离。每个第一集成贯穿衬底通孔与焊盘结构(318，316)在包括第一半导体衬底8的前侧表面的水平平面内比在包括第一半导体衬底8的后侧表面的水平平面内具有更大的横向尺寸。在一个实施例中，第一半导体器件600包括三维存储器件，该三维存储器件包括绝缘层(132、232)与导电层(146、246)的交替堆叠以及包括位于导电层(146、246)的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的二维阵列。第一键合焊盘结构(318或298)电连接到第一半导体器件中的相应一个。
参考图13，其示出根据本公开的一个实施例的第二示例性结构。第二示例性结构包括在支撑外围器件的衬底中的贯穿衬底通孔结构。可以采用图1A和图1B、图2和图3的处理步骤来提供第二示例性结构。第二示例性结构包括第二半导体衬底408(例如，硅晶片)，该第二半导体衬底408包括第二衬底半导体层409(例如，掺杂阱和/或外延硅层)、绝缘材料衬垫402’以及牺牲柱状结构403。第二示例性结构中的绝缘材料衬垫402’可以具有与第一示例性结构中的绝缘材料衬垫302’相同的成分和结构特征。第二示例性结构中的牺牲柱状结构403可以具有与第一示例性结构中的牺牲柱状结构303相同的成分和结构特征。
在第二衬底半导体409上形成半导体器件(在此被称为第二半导体器件700)。在一个实施例中，第二半导体器件包括外围器件，这些外围器件提供用于第一半导体芯片1000中的存储器堆叠结构的二维阵列的操作的控制信号。
在说明性示例中，浅沟槽隔离结构720可以形成在第二衬底半导体层409的上部中，以提供半导体器件之间的电隔离。半导体器件700可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即源极区和漏极区)、栅极结构750以及位于栅极结构750下方且位于相应的一对晶体管有源区742之间的沟道区。为了清楚起见，仅示出了晶体管有源区742的子集。场效应晶体管可以以CMOS构型布置。每个栅极结构750可以包括例如栅极电介质752、栅电极754、电介质栅极间隔物756和栅极盖电介质758。半导体器件可以包括任何半导体电路系统以支持随后要形成的存储器结构的操作，该电路系统通常被称为驱动器电路系统，也被称为外围电路系统。如本文所用，外围电路系统是指字线解码器电路系统、字线切换电路系统、位线解码器电路系统、位线感测和/或切换电路系统、电源/配电电路系统、数据缓冲器和/或锁存器，或者可在存储器件的存储器阵列结构之外实施的任何其他半导体电路中的任何一个、每个或全部。例如，半导体器件可以包括用于电偏置随后要形成的三维存储结构的字线的字线切换器件。
电介质材料层760形成在半导体器件上方。电介质材料层760构成了嵌入金属互连结构780的电介质层堆叠。电介质材料层760可以包括例如电介质衬垫762，例如阻挡移动离子的扩散和/或向下衬结构施加适当应力的硅衬垫，覆盖电介质衬垫762的互连级电介质层764，以及用作扩散势垒层并覆盖互连级电介质层764的钝化电介质层766(例如氮化硅层)。互连级电介质层764之间的每个电介质材料层可以包括掺杂的硅酸盐玻璃、未掺杂的硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和电介质金属氧化物(例如氧化铝)中的任何一种。在一个实施例中，每个互连级电介质层764可以包括介电常数不超过未掺杂的硅酸盐玻璃(氧化硅)的介电常数(其为3.9)的电介质材料层，或者基本上由该电介质材料层组成。金属互连结构780可以包括各种器件接触通孔结构782、中间金属线结构(784、785)、中间金属通孔结构786和最顶部金属线结构788。
键合焊盘级电介质层490覆盖电介质材料层760。前侧键合焊盘结构498可以穿过直接在最顶部金属线结构788中的相应一个上的键合焊盘级电介质层490和钝化电介质层766形成。在一个实施例中，前侧键合焊盘结构498可以包括铜和/或基本上由铜组成。在该处理步骤中提供第二半导体芯片4000。第二半导体芯片4000可以在第二半导体衬底408上形成为管芯以作为二维管芯阵列的一部分。可替代地，可以从第二半导体衬底408切出第二半导体芯片4000作为单粒化半导体芯片。
参考图14，可以将第二前侧处理衬底1400附接到第二半导体芯片4000的前侧。第二前侧处理衬底1400可以具有在0.5mm至3mm的范围内的厚度，但是可以采用更小和更大的厚度。第二前侧处理衬底1400可以包括任何刚性材料，其可以是绝缘材料、半导电材料或导电材料。第二前侧处理衬底1400可以通过粘合层(未明确示出)或通过任何其他合适的临时键合材料附接到第二半导体芯片4000。
参考图15，图7至图11的处理步骤可以被顺序执行以减薄第二半导体衬底408并形成管状绝缘间隔物302，以相对于管状绝缘间隔物302和第二衬底半导体层409的材料选择性地去除牺牲柱状结构403，以形成后侧绝缘层406(其在成分和结构上可以与第一示例性结构中的后侧绝缘层306相同)，并形成第二贯穿衬底通孔结构416或第二集成贯穿衬底通孔与焊盘结构(418、416)。
每个第二集成贯穿衬底通孔与焊盘结构(418、416)包括第二键合焊盘结构418和第二贯穿衬底通孔结构416。第一键合焊盘结构418从包括后侧绝缘层406的顶表面的水平平面突出。第二贯穿衬底通孔结构416包括金属衬垫和金属填充材料层的竖直延伸部分，该部分嵌入在第二半导体衬底408和后侧绝缘层406内。也被称为后侧键合焊盘结构418的第二键合焊盘结构418可以在第二半导体芯片1400的后侧上物理暴露。每个第二集成贯穿衬底通孔与焊盘结构(418、416)包括金属衬垫(在此被称为金属衬垫407)的图案化部分，以及金属填充材料层和任何可选的沉积键合焊盘金属(在此被称为金属填充材料部分410)的图案部分。
参考图16A，其示出第二示例性结构的可选衍生物，其可以通过在后侧绝缘层406上形成焊盘级电介质层420而从图15的第二示例性结构得到。焊盘级电介质层420包括可平坦化的电介质材料，例如氧化硅。焊盘级电介质层420可以例如通过化学气相沉积或旋涂来沉积，并且可以被平坦化以使得焊盘级电介质层420的顶表面(处于上下颠倒状态)与第二集成贯穿衬底通孔与焊盘结构(418、416)的顶表面共面。图16B示出替代实施例的第二半导体芯片4000’，其与图13至图16A中所示的第二半导体芯片4000的不同之处在于该替代实施例的第二半导体芯片4000’缺少第二集成贯穿衬底通孔与焊盘结构(418、416)。换句话说，包含CMOS外围电路(即第二半导体器件700)的第二半导体芯片4000’缺少第二贯穿衬底通孔结构416。第二半导体芯片4000’可以用作键合芯片组件结构中的最底部或最顶部芯片。
采用粘合材料层或通过任何其他合适的键合方法，第二后侧处理衬底1400’可以附接到焊盘级电介质层420的物理暴露表面和/或附接到第二集成贯穿衬底通孔与焊盘结构(418、416)的物理暴露表面。可以使第二前侧处理衬底1400从第二半导体芯片(4000、4000’)的前侧表面分离。可以执行适当的表面清洁工艺以从键合焊盘级电介质层490的顶表面去除残留的粘合剂材料。在这种情况下，可以在第二半导体芯片(4000，4000’)的前侧上物理暴露出前侧键合焊盘结构498。
通常，提供包括第二半导体衬底408的第二半导体芯片(4000，4000’)。第二半导体器件700位于第二半导体衬底408的前侧表面上方，并且第二键合焊盘结构(418或498)电连接到第二半导体器件700中的相应一个。
图17A至图17C示出根据本公开的一个实施例在形成第一示例性芯片组件结构期间的顺序竖直截面图。参考图17A，其提供附接到第一处理衬底(1100或1100’)的第一半导体芯片1000和附接到第二处理衬底(1400’或1400)的第二半导体芯片(4000、4000’)。在采用第一前侧处理衬底1100的情况下，后侧键合焊盘结构318在第一半导体芯片1000的面向第二半导体芯片(4000、4000’)的后侧上物理暴露。在采用第一后侧处理衬底1100’的情况下，前侧键合焊盘结构298在第一半导体芯片1000的面向第二半导体芯片(4000、4000’)的前侧上物理暴露。在采用第二后侧处理衬底1400’的情况下，前侧键合焊盘结构498在第二半导体芯片4000的面向第一半导体芯片1000的前侧上物理暴露。在采用第二前侧处理衬底1400的情况下，后侧键合焊盘结构418在第一半导体芯片1000的面向第二半导体芯片4000的后侧上物理暴露。第一半导体芯片1000可以包括第一键合焊盘结构(298、318)，并且第二半导体芯片(4000、4000’)可以包括第二键合焊盘结构(498、418)。如果第一键合焊盘结构和第二键合焊盘结构都存在，则第一键合焊盘结构(298、318)的图案可以是第二键合焊盘结构(498、418)的图案的镜像。
参考图17B，可以通过使第一键合焊盘结构(318或298)与第二键合焊盘结构(498或418)中的相应一个对准，并且通过在第一键合焊盘结构和第二键合焊盘结构之间引起表面活化键合来键合第一半导体芯片1000和第二半导体芯片(4000、4000’)。例如，第一键合焊盘结构(318或298)和第二键合焊盘结构(498或418)可以包括铜或基本上由铜组成，并且当第一键合焊盘结构(318或298)和第二键合焊盘结构(498或418)物理接触时，可以通过对第一示例性芯片组件结构进行退火来引起表面活化键合。
参考图17C，可以将第一处理衬底(1100或1100’)与第一半导体芯片1000分离，并且可以将第二处理衬底(1400’或1400)与第二半导体芯片(4000、4000’)分离。可以采用各种方法来使处理衬底与半导体芯片之间的粘合力失效。使粘合力失效的方法包括但不限于紫外线辐射、化学蚀刻、热处理或机械分离。可以根据需要执行适当的表面清洁工艺以清洁第一半导体芯片1000和第二半导体芯片(4000，4000’)。在一个实施例中，第二半导体芯片(4000、4000’)中的第二半导体器件可以包括外围(例如，驱动器电路)器件，这些外围器件提供用于第一半导体芯片1000中的存储器堆叠结构的二维阵列的操作的控制信号。
参考图18A，其示出在将第一半导体芯片1000与第二半导体芯片4000键合之后的第一示例性芯片组件结构的实施例。在该实施例中，通过铜-铜键合将第一半导体芯片1000的后侧键合焊盘结构318键合到第一半导体芯片4000的前侧键合焊盘结构498。
图18B示出在如图16B所示将第一半导体芯片1000与第二半导体芯片4000’键合之后的第一替代示例性芯片组件结构的替代实施例。如果使用替代实施例的第二半导体芯片4000’，则可以省略第二后侧处理衬底1400’。
图19A-图19L示出根据本公开的实施例在第二示例性芯片组件结构的形成期间的顺序竖直截面图。
参考图19A，其可以提供图11或图12中所示的第一半导体芯片1000的两个实例，以下将其分别称为第一半导体芯片1001和第二半导体芯片1002。第一半导体芯片1001可以设置在前侧处理衬底1100的后侧(即底侧)上，并且第二半导体芯片1002可以设置在后侧处理衬底1100’的前侧(即顶侧)上。第一半导体芯片1001可以包括作为第一键合焊盘结构的后侧键合焊盘结构318，并且第二半导体芯片1002可以包括作为第二键合焊盘结构的前侧键合焊盘结构298。第一键合焊盘结构318的图案可以是第二键合焊盘结构298的图案的镜像。
参考图19B，可以通过使第一键合焊盘结构318与第二键合焊盘结构298中的相应一个对准，并且通过在第一键合焊盘结构和第二键合焊盘结构之间引起表面活化键合来键合第一半导体芯片1001和第二半导体芯片1002。例如，第一键合焊盘结构318和第二键合焊盘结构298可以包括铜或基本上由铜组成，并且可以在第一键合焊盘结构318和第二键合焊盘结构298物理接触时通过对第一示例性芯片组件结构进行退火而引发表面活化键合。
如图19C所示，前侧处理衬底1100和后侧处理衬底1100’之一可以被分离。例如，可以将后侧处理衬底1100’与第二半导体芯片1002分离。可以采用各种方法使后侧处理衬底1100’与第二半导体芯片1002之间的粘合力无效。可以根据需要执行适当的表面清洁工艺以清洁第二半导体芯片1002的底表面。
参考图19D，图11或图12中描述的第一半导体芯片1000的第三实例被设置在后侧处理衬底1100’的前侧(即，顶侧)上，该第三实例在此被称为第三半导体芯片1003。第三半导体芯片1003包括第三半导体衬底(其可以在结构上和成分上与第一半导体衬底8相同)、位于第三半导体衬底的前侧表面上方的第三半导体器件600(其可以是三维存储器件)，以及位于第三半导体芯片1003的前侧并电连接到第三半导体器件中的相应一个的第三芯片键合焊盘结构(其可以在结构上和成分上与前侧键合焊盘结构298相同)。第一半导体芯片1001和第二半导体芯片1002的键合堆叠可以包括作为第一键合焊盘结构的后侧键合焊盘结构318，并且第三半导体芯片1003可以包括作为第二键合焊盘结构的前侧键合焊盘结构298。第一键合焊盘结构318的图案可以是第二键合焊盘结构298的图案的镜像。
参考图19E，可以通过使第二半导体芯片1002的第一键合焊盘结构318与第三半导体芯片1003的第二键合焊盘结构298中的相应一个对准，并且通过在第一和第二键合焊盘结构之间引起表面活化键合来将第二半导体芯片1002和第三半导体芯片1003键合。
参考图19F，可以分离前侧处理衬底1100和后侧处理衬底1100’之一。例如，可以将后侧处理衬底1100’与第三半导体芯片1003分离。可以采用各种方法使后侧处理衬底1100’与第三半导体芯片1003之间的粘合力失效。可以根据需要执行适当的表面清洁工艺以清洁第三半导体芯片1003的底表面。
参考图19G，在图11或图12中描述的第一半导体芯片1000的第四实例被设置在后侧处理衬底1100’的前侧(即，顶侧)上，在此将该第四实例称为第四半导体芯片1004。
参考图19H中，可以对图19E的处理步骤进行必要修改以将第四半导体芯片1004键合到包括第一、第二和第三半导体芯片(1001、1002、1003)的芯片组件结构。
参考图19I，可以对图19F的处理步骤进行必要修改以分离后侧处理衬底1100’。
参考图19J，在图11或图12中描述的第一半导体芯片1000的第五实例被设置在后侧处理衬底1100’的前侧(即，顶侧)上，在此将该第五实例称为第五半导体芯片1005。
参考图19K，可以对图19E的处理步骤进行必要修改以将第五半导体芯片1005键合到包括第一、第二、第三和第四半导体芯片(1001、1002、1003、1004)的芯片组件结构。
参考图19L，可以对图19F的处理步骤进行必要修改以分离后侧处理衬底1100’。图19D至图19F的处理步骤的集合可以根据需要重复进行多次必要的修改，以提供包括N个键合半导体芯片1000的芯片组件结构，其中N是大于1的整数，例如2、3、4、5、6、7、8、9、10、11、12或更大的整数。
在一个实施例中，第一半导体芯片1000中的第一半导体器件可以包括三维存储器件，该三维存储器件包括绝缘层(132，232)与导电层(146，246)的交替堆叠以及包含位于导电层(146、246)的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的二维阵列，并且第二半导体芯片1000中的第二半导体器件可以包括附加三维存储器件，该附加三维存储器件包括附加绝缘层(132、232)与附加导电层(146、246)的附加交替堆叠以及包含位于附加导电层的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的附加二维阵列。可以将与第一和/或第二半导体芯片1000相同的至少一个附加半导体芯片1000键合到第一和第二半导体芯片1000的堆叠的底部或顶部。在堆叠(N-1)个半导体芯片1000(其中N是大于2的整数)之后，可以将与图15、图16A或图16B所示的第二半导体芯片4000相同的第N半导体芯片键合到(N-1)个半导体芯片1000的堆叠。第N个半导体芯片包括第N个半导体器件。在这种情况下，第N个半导体芯片中的第N个半导体器件可以包括外围器件，这些外围器件提供用于第一至第(N-1)个半导体芯片中的存储器堆叠结构的二维阵列的操作的控制信号。
参考图20A-图20C，其示出在制造工艺期间的第三芯片组件结构。在这种情况下，整数N为4。可以从图19F的芯片组件结构得到图20的第三芯片组件结构。在图20A的处理步骤中，图16A或图16B中所示的第二半导体芯片4000可以被用作第N个半导体芯片4000(如第四半导体芯片)。例如，第(N-1)个半导体芯片1003(在N＝4的情况下是第三半导体芯片)包括作为第一键合焊盘结构的后侧键合焊盘结构318，而第N个半导体芯片4000包括作为第二键合焊盘结构的前侧键合焊盘结构498。第一键合焊盘结构318的图案可以是第二键合焊盘结构498的图案的镜像。
参考图20B，可以通过使第一键合焊盘结构318与第二键合焊盘结构498中的相应一个对准，并且通过引起第一和第二键合焊盘结构之间的表面活化键合来键合第(N-1)个半导体芯片1003和第N个半导体芯片4000。例如，第一键合焊盘结构318和第二键合焊盘结构498可以包括铜或基本上由铜组成，并且可以在第一键合焊盘结构318和第二键合焊盘结构498物理接触时通过对第一示例性芯片组件结构进行退火而引起表面活化键合。
参考图20C，可以分离前侧处理衬底1100和后侧处理衬底1100’。可以使用各种方法来使后侧处理衬底1100’与第N个半导体芯片4000之间的粘合力失效，并且使后侧处理衬底1100与第(N-1)个半导体芯片1103之间的粘合力失效。随后可以执行适当的表面清洁工艺。
参考图21，其示出第四芯片组件结构，该第四芯片组件结构可以通过将最顶部半导体芯片1001或最底部半导体芯片4000附接到中介层800而从第三芯片组件结构得到。例如，铜键合焊盘520可以被设置在中介层的具有键合焊盘结构(例如，最顶部半导体芯片1001的前侧键合焊盘298)的图案的镜像的一侧上。可以采用铜-铜键合来形成芯片组件结构，其中如图11或图12的处理步骤所提供的第一半导体芯片1000的多个实例以及如图15、图16A或图16B的处理步骤所提供的第二半导体芯片(4000、4000’)的实例被键合到中介层800。
随后，可以提供封装衬底900，中介层800可以安装在封装衬底900上。在一个实施例中，封装衬底900与中介层800之间的电连接可以通过引线键合来提供。中介层侧的引线键合焊盘818可以被提供在中介层800上，而封装衬底侧的引线键合焊盘918可以被提供在封装衬底900上。互连引线850可用于提供成对的中介层侧的引线键合焊盘818和封装衬底侧的引线键合焊盘918之间的电连接。可以使用焊球阵列920将封装衬底900附接到另一电子部件(例如，电路板)。
图22A至图22C示出根据本公开的替代实施例在形成替代的第一集成贯穿衬底通孔与焊盘结构期间的顺序竖直截面图。图22A中所示的替代结构可以通过使后侧绝缘层306远离贯穿衬底腔305下凹而从图9所示的结构得到。例如，光致抗蚀剂层(未示出)可以沉积在后侧绝缘层306上方并进入贯穿衬底腔305中。然后，光致抗蚀剂层被图案化以暴露出围绕贯穿衬底腔305的后侧绝缘层306的区域。通过蚀刻去除后侧绝缘层306的暴露区域，随后通过灰化去除光致抗蚀剂层以形成图22A所示的替代结构。
参考图22B，可以使用上面相对于图10描述的工艺，将金属衬垫308L和金属填充材料层310L顺序地沉积在贯穿衬底腔305中以及后侧绝缘层306的剩余部分上方。
参考图22C，可以通过使用后侧绝缘层306的剩余部分的化学机械平坦化作为抛光步骤来使金属衬垫308L和金属填充材料层310L凹陷。抛光步骤导致第一集成贯穿衬底通孔与焊盘结构(316、318)被嵌入到后侧绝缘层306中，并且具有与后侧绝缘层306的后侧表面共面的暴露的后侧表面。然后，该过程如以上关于图17A至图21中的任何一个所述进行。
参考所有附图并且根据本公开的各种实施例，提供一种芯片组件结构，其包括：第一半导体芯片(1000，1003)，其包括第一半导体衬底8、位于第一半导体衬底8的前侧表面上方的第一半导体器件，以及包括相应的第一贯穿衬底通孔结构316和相应的第一键合焊盘结构318并包括第一金属材料的第一集成贯穿衬底通孔与焊盘结构(318、316)，其中第一集成贯穿衬底通孔与焊盘结构(318、316)从第一半导体衬底8的前侧表面竖直延伸到第一半导体衬底8的后侧表面，并通过相应的管状绝缘间隔物302和与第一半导体衬底8的后侧表面接触的后侧绝缘层306与第一半导体衬底8电隔离，其中每个第一集成贯穿衬底通孔与焊盘结构(318、316)在包括第一半导体衬底8的前侧表面的水平平面内比在包括第一半导体衬底8的后侧表面的水平平面内具有更大的横向尺寸；以及第二半导体芯片4000，其包括第二半导体衬底408、位于第二半导体衬底408的前侧表面上方的第二半导体器件710以及电连接到第二半导体器件710中的相应一个的第二键合焊盘结构{(418、416)，498}，其中第一键合焊盘结构318通过表面活化键合直接键合到第二键合焊盘结构{(418，416)，498}中的相应一个，该表面活化键合可以是金属-金属键合，例如铜-铜键合。
在一个实施例中，第一集成贯穿衬底通孔与焊盘结构(318、316)的每个第一贯穿衬底通孔结构316具有在第一半导体衬底8的前侧表面和第一半导体衬底8的后侧表面之间连续延伸的锥形直侧壁。
在一个实施例中，管状绝缘间隔物302包括基本不含碳和氢的热氧化硅，并且后侧绝缘层306包括化学气相沉积氧化硅，该化学气相沉积氧化硅包括原子浓度大于百万分之一的碳和氢。
在一个实施例中，每个第一集成贯穿衬底通孔与焊盘结构(318，316)包括：金属衬垫308，其接触相应的管状绝缘间隔物302的内侧壁；以及金属填充材料部分310，其包括铜并且包含嵌入金属衬垫308中的通孔金属部分和具有比通孔金属部分更大的横向范围的焊盘金属部分。
在一个实施例中，第一半导体器件包括绝缘层(132、232)与导电层(146、246)的交替堆叠以及包含位于导电层(146、246)的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的二维阵列，并且第二半导体芯片4000中的第二半导体器件710包括外围器件，这些外围器件提供用于第一半导体芯片(1000、1003)的三维存储器件的操作的控制信号。
在一些实施例中，芯片组件结构可以进一步包括第三半导体芯片1002，第三半导体芯片1002包括第三半导体衬底8、位于第三半导体衬底8的前侧表面上方的第三半导体器件以及电连接到第三半导体器件中的相应一个的第三芯片键合焊盘结构318，其中第一半导体芯片1002还包括前侧键合焊盘结构298，该前侧键合焊盘结构电连接到第一集成贯穿衬底通孔与焊盘结构(318、316)并通过表面活化键合来键合到第三芯片键合焊盘结构318中的相应一个。如上所述，序数词仅标识相似元件的多个实例，并且在本公开的整个说明书和权利要求中可以采用不同的序数词。
在一个实施例中，第三半导体器件1002包括附加三维存储器件，该附加三维存储器件包括附加绝缘层(132、232)与附加导电层(146、246)的附加交替堆叠以及包括位于附加导电层(146、246)的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的附加二维阵列；并且第二半导体芯片4000中的第二半导体器件710包括附加外围器件，这些附加外围器件提供用于第三半导体芯片1002的附加三维存储器件的操作的控制信号。
在一些实施例中，第一半导体芯片(1000，1003)还包括位于第一半导体衬底8和前侧键合焊盘结构298之间的多组金属互连结构(588，94，296)，其中每组金属互连结构(588、94、296)在前侧键合焊盘结构298与第一集成贯穿衬底通孔与焊盘结构(318、316)的相应对之间提供导电路径，并且至少一组金属互连结构(588、94、296)延伸穿过绝缘层(132、232)与导电层(146、246)的交替堆叠。
在一些实施例中，提供一种芯片组件结构，其包括：第一半导体芯片1003，该第一半导体芯片包括第一半导体衬底8、位于第一半导体衬底8的前侧表面上方的第一半导体器件、从第一半导体衬底8的前侧表面竖直延伸到第一半导体衬底8的后侧表面并且通过相应的管状绝缘间隔物302和接触第一半导体衬底8的后侧表面的后侧绝缘层306与第一半导体衬底8电隔离的第一贯穿衬底通孔结构316；以及在第一半导体衬底8的后侧位于第一贯穿衬底通孔结构316上的第一键合焊盘结构318，其中第一半导体器件包括三维存储器件，该三维存储器件包括绝缘层(132、232)与导电层(146、246)的交替堆叠以及包括位于导电层(146、246)的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的二维阵列；第二半导体芯片4000，其包括第二半导体衬底408、位于第二半导体衬底408的前侧表面上方的第二半导体器件710以及电连接到第二半导体器件710中的相应一个的第二键合焊盘结构(418或498)，其中第一键合焊盘结构318例如通过表面活化键合直接键合到第二键合焊盘结构(418或498)中的相应一个，其中第二半导体芯片4000中的第二半导体器件710包括外围器件，这些外围器件提供用于第一半导体芯片1003中的存储器堆叠结构58的二维阵列的操作的控制信号；以及第三半导体芯片1002，其包括第三半导体衬底8、位于第三半导体衬底8的前侧表面上方的第三半导体器件以及电连接到第三半导体器件中的相应一个的第三芯片键合焊盘结构(318或298)，其中第一半导体芯片1003还包括前侧键合焊盘结构298，这些前侧键合焊盘结构电连接到第一键合焊盘结构318并且例如通过表面活化键合直接键合到第三芯片键合焊盘结构(318或298)中的相应一个。
在一个实施例中，第三半导体器件包括附加三维存储器件，该附加三维存储器件包括附加绝缘层(132、232)与附加导电层(146、246)的附加交替堆叠以及包括位于附加导电层(146、246)的层级处的存储器元件的相应竖直堆叠的存储器堆叠结构58的附加二维阵列，并且第二半导体芯片4000的第二半导体器件710包括附加外围器件，这些附加外围器件提供用于第三半导体芯片1002中的存储器堆叠结构58的附加二维阵列的操作的控制信号。
在一个实施例中，第一半导体芯片1003还包括位于第一半导体衬底8和前侧键合焊盘结构298之间的多组金属互连结构(588、94、296)，其中每组金属互连结构(588、94、296)在前侧键合焊盘结构298和第一键合焊盘结构318的相应对之间提供导电路径，并且至少一组金属互连结构(588、94、296)延伸穿过绝缘层(132、232)与导电层(146、246)的交替堆叠。
在一个实施例中，第一贯穿衬底通孔结构316和第一键合焊盘结构318是第一集成贯穿衬底通孔与焊盘结构(318、316)的一部分；每个第一贯穿衬底通孔结构316在包括第一半导体衬底8的前侧表面的水平平面内比在包括第一半导体衬底8的后侧表面的水平平面内具有更大的横向尺寸；管状绝缘间隔物302包括基本不含碳和氢的热氧化硅；后侧绝缘层306包括化学气相沉积氧化硅，该化学气相沉积氧化硅包括原子浓度大于百万分之一的碳和氢；并且第一集成贯穿衬底通孔与焊盘结构(318、316)的每个第一贯穿衬底通孔结构316具有锥形直侧壁，该锥形直侧壁在第一半导体衬底8的前侧表面和第一半导体衬底8的后侧表面之间连续地延伸。
根据本公开的一方面，在衬底半导体层(9，409)上形成半导体器件之前，形成后侧绝缘层(306，406)。由于在该处理步骤中没有关于任何半导体器件的热预算，因此对于后侧绝缘层(306、406)可以采用通过热氧化形成的热氧化硅或通过高温退火致密的化学气相沉积氧化硅(因此具有非常低的氢含量)。因此，可以将具有高击穿电场强度的高质量氧化硅材料用于本公开的器件的后侧绝缘层(306、406)。
根据本公开的另一方面，牺牲材料层303L的台阶覆盖并不重要，并且可以采用保形或非保形沉积工艺来沉积牺牲材料层。如果在通孔开口301的容积内形成空隙，则可以在去除牺牲柱状结构(303、403)期间采用这种空隙来加速蚀刻剂的进入。在存在牺牲柱状结构的同时形成器件和金属互连结构，并且一些金属互连结构(588、782)直接形成在牺牲柱状结构(303、403)上。
在沉积铜以形成集成贯穿衬底通孔与焊盘结构{(318、316)，(418、416)}的情况下，直到第一半导体衬底变薄才沉积铜。因此，可以避免衬底变薄引起的铜污染。
第一半导体芯片1000可以被形成为不具有CMOS器件，或者仅具有不受到用于形成存储单元的三维阵列的高温退火工艺严重影响的CMOS器件。第二半导体芯片4000可以为控制第一半导体芯片4000的三维存储器件的操作的外围电路系统提供高性能CMOS器件。金属-金属键合(例如铜-铜键合)可以是用于引发键合，其中金属原子(例如铜原子)跨过在相对的和接触的成对金属键合焊盘(例如铜焊盘)之间的界面扩散。在单独的半导体芯片(例如第二半导体芯片4000)中提供的逻辑器件避免了逻辑器件在三维存储器件的制造期间经受高温退火工艺时的性能下降。
本公开的实施例的芯片键合方法提供了附加的非限制性优点。多个存储器芯片(例如包括相应的三维存储器件的第一半导体芯片1000的多个实例)可以被堆叠以共享公共逻辑控制芯片，例如第二半导体芯片4000。因此，可以减少形成单个存储器芯片所需要的单元处理数量。由于堆叠的芯片(1000、4000)在其间没有间隙的情况下被键合，因此与键合相关的电阻和电容的任何增加都可以被最小化。
尽管前述内容涉及特定的优选实施例，但是应当理解，本公开并不局限于此。本领域普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这些修改旨在落入本公开的范围内。假定在彼此不替代的所有实施例之间存在兼容性。词语“包括”或“包含”涵盖其中短语“基本上由……组成”或短语“由……组成”代替词语“包括”或“包括”的所有实施例，除非另有明确说明。在本公开中示出采用特定结构和/或构型的实施例的情况下，应当理解，本公开可以在功能上等效的任何其他兼容结构和/或构型中实践，只要不明确禁止这种替代，或者本领域普通技术人员以其他方式获知这种替代是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (40)

1.一种芯片组件结构，包括：
第一半导体芯片，其包括第一半导体衬底、位于所述第一半导体衬底的前侧表面上方的第一半导体器件，以及包括相应的第一贯穿衬底通孔结构和相应的第一键合焊盘结构并包括第一金属材料的第一集成贯穿衬底通孔与焊盘结构，其中所述第一集成贯穿衬底通孔与焊盘结构从所述第一半导体衬底的所述前侧表面竖直延伸到所述第一半导体衬底的后侧表面，并且通过相应的管状绝缘间隔物并通过与所述第一半导体衬底的所述后侧表面接触的后侧绝缘层与所述第一半导体衬底电隔离，其中每个所述第一集成贯穿衬底通孔与焊盘结构在位于所述第一半导体衬底的所述前侧表面的水平平面内的横向尺寸大于在包括所述第一半导体衬底的所述后侧表面的水平平面内的横向尺寸，其中每个所述第一集成贯穿衬底通孔与焊盘结构包括相应的金属衬垫和相应的金属填充材料部分，所述相应的金属衬垫包括平面部分和管状部分，所述平面部分具有位于所述第一半导体衬底的所述前侧表面的所述水平平面内的平面表面，所述管状部分接触所述管状绝缘间隔物中的相应一个的内侧壁，其中所述平面表面没有穿过其中的任何开口，并且由相应的第一集成贯穿衬底通孔与焊盘结构的上周边横向界定，并且其中所述相应的金属衬垫将所述相应的金属填充材料部分的通孔部分与所述管状绝缘间隔物中的所述相应一个横向分离，并且与位于所述第一半导体衬底的所述前侧表面的所述水平平面竖直分离；以及
第二半导体芯片，其包括第二半导体衬底、位于所述第二半导体衬底的前侧表面上方的第二半导体器件，以及电连接到所述第二半导体器件中的相应一个的第二键合焊盘结构，
其中所述第一键合焊盘结构直接键合到所述第二键合焊盘结构中的相应一个。
2.根据权利要求1所述的芯片组件结构，其中所述第一集成贯穿衬底通孔与焊盘结构的每个第一贯穿衬底通孔结构具有在所述第一半导体衬底的所述前侧表面到所述第一半导体衬底的所述后侧表面之间连续延伸的锥形直侧壁。
3.根据权利要求1所述的芯片组件结构，其中：
所述管状绝缘间隔物包括不含碳和氢的热氧化硅；以及
所述后侧绝缘层包括化学气相沉积氧化硅，所述化学气相沉积氧化硅包含原子浓度大于百万分之一的碳和氢。
4.根据权利要求1所述的芯片组件结构，其中：
所述金属填充材料部分包括铜并且包括具有比所述通孔金属部分大的横向范围的焊盘金属部分。
5.根据权利要求4所述的芯片组件结构，其中：
所述第一半导体器件包括三维存储器件，所述三维存储器件包括竖直NAND串的第一二维阵列；以及
所述第一半导体芯片还包括与所述第一集成贯穿衬底通孔与焊盘结构中的相应一个内的金属衬垫接触的贯穿存储器级通孔结构。
6.根据权利要求5所述的芯片组件结构，其中所述贯穿存储器级通孔结构之一的整个底表面直接接触所述第一集成贯穿衬底通孔与焊盘结构之一的金属衬垫的最顶表面。
7.根据权利要求1所述的芯片组件结构，其中：
所述第一半导体器件包括三维存储器件，所述三维存储器件包括绝缘层和导电层的交替堆叠以及存储器堆叠结构的二维阵列，所述存储器堆叠结构的二维阵列包括位于所述导电层的层级处的存储器元件的相应竖直堆叠；以及
所述第二半导体芯片中的所述第二半导体器件包括外围器件，所述外围器件提供用于所述第一半导体芯片的所述三维存储器件的操作的控制信号。
8.根据权利要求7所述的芯片组件结构，还包括第三半导体芯片，所述第三半导体芯片包括第三半导体衬底、位于所述第三半导体衬底的前侧表面上方的第三半导体器件，以及电连接到所述第三半导体器件中的相应一个的第三芯片键合焊盘结构，
其中：
所述第一半导体芯片还包括前侧键合焊盘结构，所述前侧键合焊盘结构电连接到所述第一集成贯穿衬底通孔与焊盘结构，并通过表面活化键合而键合到所述第三芯片键合焊盘结构中的相应一个。
9.根据权利要求8所述的芯片组件结构，其中：
所述第三半导体器件包括附加三维存储器件，所述附加三维存储器件包括附加绝缘层和附加导电层的附加交替堆叠以及存储器堆叠结构的附加二维阵列，所述存储器堆叠结构的附加二维阵列包括位于所述附加导电层的层级处的存储器元件的相应竖直堆叠；以及
所述第二半导体芯片中的所述第二半导体器件包括附加外围器件，所述附加外围器件提供用于所述第三半导体芯片的所述附加三维存储器件的操作的控制信号。
10.根据权利要求8所述的芯片组件结构，其中所述第一半导体芯片还包括位于所述第一半导体衬底与所述前侧键合焊盘结构之间的多组金属互连结构，其中每组金属互连结构在前侧键合焊盘结构和第一集成贯穿衬底通孔的相应对与焊盘结构之间提供导电路径。
11.根据权利要求10所述的芯片组件结构，其中：
至少一组金属互连结构延伸穿过绝缘层和导电层的所述交替堆叠；以及
至少另一组金属互连结构延伸穿过从所述交替堆叠横向偏移的电介质材料部分。
12.根据权利要求10所述的芯片组件结构，其中每组金属互连结构包括：
贯穿存储器级通孔结构，其竖直延伸穿过位于与所述第一半导体芯片内的所述第一半导体器件相同的层级处的电介质材料部分；
至少一个互连金属焊盘，其位于与位于所述第一半导体芯片内的金属线相同的层级处；以及
键合焊盘连接通孔结构，其与所述至少一个互连金属焊盘电短路，并接触所述前侧键合焊盘结构中的相应一个。
13.一种形成芯片组件结构的方法，包括：
形成从第一半导体衬底的前侧表面朝向所述第一半导体衬底的处理中的后侧表面延伸的牺牲柱状结构；
在所述第一半导体衬底的所述前侧表面上方形成第一半导体器件；
在形成所述第一半导体器件之后，通过从所述处理中的后侧表面上方去除所述第一半导体衬底的材料，直到所述牺牲柱状结构在所述第一半导体衬底的后侧表面中暴露出来，由此使所述第一半导体衬底变薄；
通过去除所述牺牲柱状结构来形成贯穿衬底腔；
在所述贯穿衬底腔中并在所述第一半导体衬底的所述后侧表面上方形成第一集成贯穿衬底通孔与焊盘结构；以及
通过表面活化键合将所述第一集成贯穿衬底通孔与焊盘结构键合到位于第二半导体衬底上的第二键合焊盘中的相应一个；
其中形成所述第一集成贯穿衬底通孔与焊盘结构包括：
在所述贯穿衬底腔的侧壁上沉积相应的金属衬垫；以及
在所述贯穿衬底腔的剩余容积内的所述金属衬垫上沉积相应的金属填充材料，
其中所述第一集成贯穿衬底通孔与焊盘结构从所述第一半导体衬底的所述前侧表面竖直延伸到所述第一半导体衬底的所述后侧表面，并且通过相应的管状绝缘间隔物并通过与所述第一半导体衬底的所述后侧表面接触的后侧绝缘层与所述第一半导体衬底电隔离，所述相应的金属衬垫包括平面部分和管状部分，所述平面部分具有位于所述第一半导体衬底的所述前侧表面的水平平面内的平面表面，所述管状部分接触所述管状绝缘间隔物中的相应一个的内侧壁，其中所述平面表面没有穿过其中的任何开口，并且由相应的第一集成贯穿衬底通孔与焊盘结构的上周边横向界定，并且其中所述相应的金属衬垫将所述相应的金属填充材料的通孔部分与所述管状绝缘间隔物中的所述相应一个横向分离，并且与位于所述第一半导体衬底的所述前侧表面的所述水平平面竖直分离。
14.根据权利要求13所述的方法，还包括：
形成穿过所述第一半导体衬底的上部的通孔开口；
在所述通孔开口中并在所述第一半导体衬底的所述前侧表面上方形成绝缘材料衬垫；
在所述通孔开口中的所述绝缘材料衬垫上沉积并平坦化牺牲材料，其中所述牺牲材料的剩余部分构成所述牺牲柱状结构。
15.根据权利要求13所述的方法，还包括：
在去除所述牺牲柱状结构之后，在所述第一半导体衬底的所述后侧表面上各向异性沉积绝缘材料，其中所沉积的绝缘材料在所述第一半导体衬底的所述后侧表面上的厚度大于在物理上暴露于所述贯穿衬底腔上方的金属互连结构的水平表面处的厚度；以及
蚀刻所沉积的绝缘材料，其中所沉积的绝缘材料的剩余平面部分构成所述后侧绝缘层。
16.根据权利要求13所述的方法，还包括：
图案化所述金属填充材料和所述金属衬垫的水平部分，其中每个第一键合焊盘结构包括所述金属衬垫和所述金属填充材料的图案化的水平部分。
17.根据权利要求13所述的方法，其中：
第一半导体芯片包括所述第一半导体衬底、位于所述第一半导体衬底的前侧表面上方的所述第一半导体器件，以及包括相应的第一贯穿衬底通孔结构和相应的第一键合焊盘结构并包括第一金属材料的所述第一集成贯穿衬底通孔与焊盘结构；以及
每个所述第一集成贯穿衬底通孔与焊盘结构在位于所述第一半导体衬底的所述前侧表面的水平平面内比在包括所述第一半导体衬底的所述后侧表面的水平平面内具有更大的横向尺寸。
18.根据权利要求17所述的方法，其中：
第二半导体芯片包括所述第二半导体衬底、位于所述第二半导体衬底的前侧表面上方的第二半导体器件，以及电连接到所述第二半导体器件中的相应一个的所述第二键合焊盘结构；以及
通过使所述第一键合焊盘结构与所述第二键合焊盘结构中的相应一个对准并且在所述第一键合焊盘结构与所述第二键合焊盘结构之间引起所述表面活化键合，由此直接键合所述第一半导体芯片和所述第二半导体芯片。
19.根据权利要求18所述的方法，其中：
所述第一半导体器件包括三维存储器件，所述三维存储器件包括绝缘层与导电层的交替堆叠以及存储器堆叠结构的二维阵列，所述存储器堆叠结构的二维阵列包括位于所述导电层的层级处的存储器元件的相应竖直堆叠；以及
所述第二半导体芯片中的所述第二半导体器件包括外围器件，所述外围器件提供用于所述第一半导体芯片的所述三维存储器件的操作的控制信号。
20.根据权利要求13所述的方法，还包括：
提供第三半导体芯片，所述第三半导体芯片包括第三半导体衬底、位于所述第三半导体衬底的前侧表面上方的第三半导体器件，以及电连接到所述第三半导体器件中的相应一个的第三芯片键合焊盘结构；以及
通过表面活化键合将所述第三芯片键合焊盘结构键合到位于所述第二半导体衬底的后侧表面上的后侧键合焊盘结构。
21.一种芯片组件结构，包括：
第一半导体芯片，其包括第一半导体衬底、位于所述第一半导体衬底的前侧表面上方的第一半导体器件、从所述第一半导体衬底的所述前侧表面竖直延伸到所述第一半导体衬底的后侧表面并且通过相应的管状绝缘间隔物并通过与所述第一半导体衬底的所述后侧表面接触的后侧绝缘层与所述第一半导体衬底电隔离的第一贯穿衬底通孔结构，以及在所述第一半导体衬底的后侧处位于所述第一贯穿衬底通孔结构上的第一后侧键合焊盘结构，其中所述第一半导体器件包括三维存储器件，所述三维存储器件包括绝缘层与导电层的交替堆叠以及存储器堆叠结构的二维阵列，所述存储器堆叠结构的二维阵列包括位于所述导电层的层级处的存储器元件的相应竖直堆叠，其中每个所述第一贯穿衬底通孔结构包括相应的金属衬垫和相应的金属填充材料部分，所述相应的金属衬垫包括平面部分和管状部分，所述平面部分具有位于所述第一半导体衬底的所述前侧表面的水平平面内的平面表面，所述管状部分接触所述管状绝缘间隔物中的相应一个的内侧壁，其中所述平面表面没有穿过其中的任何开口，并且由相应的第一贯穿衬底通孔结构的上周边横向界定，并且其中所述相应的金属衬垫将所述相应的金属填充材料部分的通孔部分与所述管状绝缘间隔物中的所述相应一个横向分离，并且与位于所述第一半导体衬底的所述前侧表面的所述水平平面竖直分离；
第二半导体芯片，其包括第二半导体衬底、位于所述第二半导体衬底的前侧表面上方的第二半导体器件以及电连接到所述第二半导体器件中的相应一个的第二键合焊盘结构，其中所述第一后侧键合焊盘结构直接键合到所述第二键合焊盘结构中的相应一个，其中所述第二半导体芯片中的所述第二半导体器件包括外围器件，所述外围器件提供用于所述第一半导体芯片中的所述存储器堆叠结构的二维阵列的操作的控制信号；以及
第三半导体芯片，其包括第三半导体衬底、位于所述第三半导体衬底的前侧表面上方的第三半导体器件以及电连接到所述第三半导体器件中的相应一个的第三芯片后侧键合焊盘结构，其中所述第一半导体芯片还包括第一前侧键合焊盘结构，所述第一前侧键合焊盘结构电连接到所述第一后侧键合焊盘结构并直接键合到所述第三芯片后侧键合焊盘结构中的相应一个。
22.根据权利要求21所述的芯片组件结构，其中所述第一后侧键合焊盘结构通过铜-铜表面活化键合直接键合到所述第二键合焊盘结构中的相应一个。
23.根据权利要求22所述的芯片组件结构，其中所述第一前侧键合焊盘结构通过铜-铜表面活化键合直接键合到所述第三芯片后侧键合焊盘结构中的相应一个。
24.根据权利要求21所述的芯片组件结构，其中：
所述第三半导体器件包括附加三维存储器件，所述附加三维存储器件包括附加绝缘层与附加导电层的附加交替堆叠以及存储器堆叠结构的附加二维阵列，所述存储器堆叠结构的附加二维阵列包括位于所述附加导电层的层级处的存储器元件的相应竖直堆叠；以及
所述第二半导体芯片的所述第二半导体器件包括附加外围器件，所述附加外围器件提供用于所述第三半导体芯片中的所述存储器堆叠结构的附加二维阵列的操作的控制信号。
25.根据权利要求24所述的芯片组件结构，其中：
所述第一半导体芯片中的所述三维存储器件包括竖直NAND串的第一二维阵列；以及
所述第三半导体芯片中的所述附加三维存储器件包括竖直NAND串的第二二维阵列。
26.根据权利要求21所述的芯片组件结构，其中所述第一前侧键合焊盘结构的子集通过所述第一贯穿衬底通孔结构中的相应一个和相应的一组金属互连结构与所述第一后侧键合焊盘中的相应一个电短路。
27.根据权利要求26所述的芯片组件结构，其中每组金属互连结构包括：
贯穿存储器级通孔结构，其竖直延伸穿过位于与所述第一半导体芯片内的所述第一半导体器件相同的层级处的电介质材料部分；
至少一个互连金属焊盘，其位于与位于所述第一半导体芯片内的金属线相同的层级处；以及
键合焊盘连接通孔结构，其与所述至少一个互连金属焊盘电短路并与所述第一前侧键合焊盘结构中的相应一个接触。
28.根据权利要求21所述的芯片组件结构，其中所述第一半导体芯片还包括位于所述第一半导体衬底与所述前侧键合焊盘结构之间的多组金属互连结构，其中每组金属互连结构在前侧键合焊盘结构和第一键合焊盘结构的相应对之间提供导电路径，并且至少一组金属互连结构延伸穿过绝缘层和导电层的所述交替堆叠。
29.根据权利要求28所述的芯片组件结构，其中：
所述第一贯穿衬底通孔结构和所述第一后侧键合焊盘结构是第一集成贯穿衬底通孔与焊盘结构的部分；以及
每个所述第一贯穿衬底通孔结构在包括所述第一半导体衬底的所述前侧表面的水平平面内比在包括所述第一半导体衬底的所述后侧表面的水平平面内具有更大的横向尺寸。
30.根据权利要求29所述的芯片组件结构，其中所述管状绝缘间隔物包括不含碳和氢的热氧化硅，并且所述后侧绝缘层包括化学气相沉积氧化硅，所述化学气相沉积氧化硅包括原子浓度大于百万分之一的碳和氢。
31.根据权利要求30所述的芯片组件结构，其中所述第一集成贯穿衬底通孔与焊盘结构的每个第一贯穿衬底通孔结构具有在所述第一半导体衬底的所述前侧表面至所述第一半导体衬底的所述后侧表面之间连续延伸的锥形直侧壁。
32.根据权利要求21所述的芯片组件结构，还包括：
中介层，其通过键合到位于最顶部半导体芯片的顶表面上的第一键合焊盘的焊料球而键合到所述最顶部半导体芯片，其中所述最顶部半导体芯片选自所述第三半导体芯片或通过铜-铜键合而被键合到所述第三半导体芯片的至少一个附加半导体芯片中的最顶部一个；以及
封装衬底，其附接至所述中介层，其中所述封装衬底的键合焊盘电连接到所述中介层的第二键合焊盘。
33.一种形成芯片组件结构的方法，包括：
提供第一半导体芯片，所述第一半导体芯片包括第一半导体衬底、位于所述第一半导体衬底的前侧表面上方的第一半导体器件、从所述第一半导体衬底的所述前侧表面竖直延伸到所述第一半导体衬底的后侧表面并且通过相应的管状绝缘间隔物并通过与所述第一半导体衬底的所述后侧表面接触的后侧绝缘层与所述第一半导体衬底电隔离的第一贯穿衬底通孔结构、在所述第一半导体衬底的后侧位于所述第一贯穿衬底通孔结构上的第一后侧键合焊盘结构，以及电连接到所述第一贯穿衬底通孔结构的第一前侧键合焊盘结构，其中所述第一半导体器件包括三维存储器件，所述三维存储器件包括绝缘层与导电层的交替堆叠以及存储器堆叠结构的二维阵列，所述存储器堆叠结构的二维阵列包括位于所述导电层的层级处的存储器元件的相应竖直堆叠，其中每个所述第一贯穿衬底通孔结构包括相应的金属衬垫和相应的金属填充材料部分，所述相应的金属衬垫包括平面部分和管状部分，所述平面部分具有位于所述第一半导体衬底的所述前侧表面的水平平面内的平面表面，所述管状部分接触所述管状绝缘间隔物中的相应一个的内侧壁，其中所述平面表面没有穿过其中的任何开口，并且由相应的第一贯穿衬底通孔结构的上周边横向界定，并且其中所述相应的金属衬垫将所述相应的金属填充材料部分的通孔部分与所述管状绝缘间隔物中的所述相应一个横向分离，并且与位于所述第一半导体衬底的所述前侧表面的所述水平平面竖直分离；
提供第二半导体芯片，所述第二半导体芯片包括第二半导体衬底、位于所述第二半导体衬底的前侧表面上方的第二半导体器件以及电连接到所述第二半导体器件中的相应一个的第二键合焊盘结构，其中所述第二半导体芯片中的所述第二半导体器件包括外围器件，所述外围器件提供用于所述第一半导体芯片的所述三维存储器件的操作的控制信号；
通过表面活化键合将所述第一后侧键合焊盘结构键合到所述第二键合焊盘结构中的相应一个；
提供第三半导体芯片，所述第三半导体芯片包括第三半导体衬底、位于所述第三半导体衬底的前侧表面上方的第三半导体器件以及电连接到所述第三半导体器件中的相应一个的第三芯片键合焊盘结构；以及
通过表面活化键合将所述第一半导体芯片上的所述第一前侧键合焊盘结构键合到所述第三芯片键合焊盘结构中的相应一个。
34.根据权利要求33所述的方法，还包括：
将所述第一后侧键合焊盘结构直接设置在所述第二键合焊盘结构中的相应一个上；以及
在退火工艺期间通过铜直接键合将所述第一后侧键合焊盘结构键合到所述第二键合焊盘结构。
35.根据权利要求34所述的方法，还包括：
将所述第一前侧键合焊盘结构直接设置在所述第三芯片后侧键合焊盘结构中的相应一个上；以及
通过铜直接键合将所述第一前侧键合焊盘结构键合到所述第三芯片后侧键合焊盘结构。
36.根据权利要求33所述的方法，其中：
所述第三半导体器件包括附加三维存储器件，所述附加三维存储器件包括附加绝缘层与附加导电层的附加交替堆叠以及存储器堆叠结构的附加二维阵列，所述存储器堆叠结构的附加二维阵列包括位于所述附加导电层的层级处的存储器元件的相应竖直堆叠；以及
所述第二半导体芯片的所述第二半导体器件包括附加外围器件，所述附加外围器件提供用于所述第三半导体芯片中的所述存储器堆叠结构的附加二维阵列的操作的控制信号。
37.根据权利要求36所述的方法，其中：
所述第一半导体芯片中的所述三维存储器件包括竖直NAND串的第一二维阵列；以及
所述第三半导体芯片中的所述附加三维存储器件包括竖直NAND串的第二二维阵列。
38.根据权利要求33所述的方法，其中所述第一半导体芯片还包括位于所述第一半导体衬底与所述前侧键合焊盘结构之间的多组金属互连结构，其中每组金属互连结构在前侧键合焊盘结构和第一键合焊盘结构的相应对之间提供导电路径，并且至少一组金属互连结构延伸穿过绝缘层和导电层的所述交替堆叠。
39.根据权利要求38所述的方法，其中：
所述第一贯穿衬底通孔结构和所述第一后侧键合焊盘结构是第一集成贯穿衬底通孔与焊盘结构的部分；以及
每个所述第一贯穿衬底通孔结构在包括所述第一半导体衬底的所述前侧表面的水平平面内比在包括所述第一半导体衬底的所述后侧表面的水平平面内具有更大的横向尺寸。
40.根据权利要求33所述的方法，还包括：
通过键合到包括所述第一、第二和第三半导体芯片的组件中的最顶部半导体芯片的焊料球来键合中介层，其中所述最顶部半导体芯片选自所述第三半导体芯片或通过铜-铜键合而被键合到所述第三半导体芯片的至少一个附加半导体芯片中的最顶部一个；以及
将封装衬底附接到所述中介层，其中所述封装衬底的键合焊盘通过引线键合电连接到所述中介层的第二键合焊盘。
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