KR20210030969A - 3 차원 메모리 장치 - Google Patents

3 차원 메모리 장치 Download PDF

Info

Publication number
KR20210030969A
KR20210030969A KR1020217004070A KR20217004070A KR20210030969A KR 20210030969 A KR20210030969 A KR 20210030969A KR 1020217004070 A KR1020217004070 A KR 1020217004070A KR 20217004070 A KR20217004070 A KR 20217004070A KR 20210030969 A KR20210030969 A KR 20210030969A
Authority
KR
South Korea
Prior art keywords
memory
layer
conductor
contact
memory device
Prior art date
Application number
KR1020217004070A
Other languages
English (en)
Other versions
KR102651818B1 (ko
Inventor
준 첸
지펭 주
젠유 루
유쉬 후
진웬 동
란 야오
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210030969A publication Critical patent/KR20210030969A/ko
Application granted granted Critical
Publication of KR102651818B1 publication Critical patent/KR102651818B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/11548—
    • H01L27/11575—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

3 차원(3D) 메모리 장치의 실시예가 개시된다. 일 예에서, 3D 메모리 장치는기판과, 기판 상에 배치된 주변 장치와, 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택과, 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 메모리 스택을 통과하여 수직으로 연장되고, 드레인 선택 게이트 및 드레인 선택 게이트 위의 소스 선택 게이트를 포함한다. 기판으로부터 멀어지는 수직 방향을 따르는 메모리 스택의 계단 구조물(staircase　structure)에서 전도체/유전체 층 쌍의 에지가 메모리 스트링을 향해 수평으로 엇갈리게 배치된다.

Description

3 차원 메모리 장치
본 개시의 실시예는 3 차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 조정된다. 그러나 메모리 셀의 피처 크기가 하한에 가까워짐에 따라 평면 공정 및 제조 기술이 어려워지고 비용이 증가한다. 결과적으로 평면 메모리 셀의 메모리 밀도는 상한에 가까워 지게 된다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처에는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치가 포함된다.
3D 메모리 장치의 실시예가 본 명세서에 개시된다.
일 예에서, 3D 메모리 장치는 기판, 기판 상에 배치된 주변 장치, 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택, 및 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 메모리 스택을 통과하여 수직으로 연장되며 드레인 선택 게이트와 드레인 선택 게이트 위의 소스 선택 게이트를 포함한다. 기판으로부터 멀어지는 수직 방향을 따라 메모리 스택의 계단 구조물에서 전도체/유전체 층 쌍의 에지가 메모리 스트링을 향해 수평으로 엇갈리게 배치된다.
다른 예에서, 3D 메모리 장치는 기판, 기판 상에 배치된 주변 장치, 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택, 각각이 메모리 스택을 통과하여 수직으로 연장되는 복수의 메모리 스트링, 메모리 스트링 위에 배치된 제 1 상호접속 층, 메모리 스트링 아래 배치된 제 2 상호접속 층, 복수의 제 1 비아 콘택트, 및 복수의 제 2 비아 콘택트를 포함한다. 각각의 제 1 비아 콘택트는 전도체/유전체 층 쌍 중 하나에서 전도체 층과 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다. 각각의 제 2 비아 콘택트는 제 2 상호접속 층과 접촉하는 하단부 및 메모리 스트링들 중 하나와 접촉하는 상단부를 포함한다.
또 다른 예에서, 3D 메모리 장치는 제 1 반도체 구조물, 제 2 반도체 구조물, 및 제 1 반도체 구조물와 제 2 반도체 구조물 사이의 본딩 인터페이스를 포함한다. 제 1 반도체 구조물은 각각 수직으로 연장되고 메모리 스트링의 상단부에 반도체 플러그를 포함하는 복수의 메모리 스트링, 메모리 스트링 위에 배치된 제 1 상호접속 층, 메모리 스트링 아래 배치된 제 2 상호접속 층, 및 복수 제 1 비아 콘택트를 포함한다. 각각의 제 1 비아 콘택트는 반도체 플러그 중 하나와 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다. 제 2 반도체 구조물은 기판, 기판 상에 배치된 주변 장치, 및 주변 장치 위에 배치된 제 3 상호접속 층을 포함한다. 제 2 상호접속 층은 본딩 인터페이스에서 제 3 상호접속 층과 접촉한다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부된 도면은 본 개시의 실시예를 예시하고, 또한, 관련 기술 분야의 통상의 기술자가 본 개시를 만들고 사용할 수 있도록 상세한 설명과 함께, 본 개시의 원리를 설명하는 역할을 한다.
도 1은 일부 실시예에 따른 예시적인 3D 메모리 장치의 단면을 도시한다.
도 2a-2b는 일부 실시예에 따른 예시적인 주변 장치 칩을 형성하기 위한 제조 공정을 도시한다.
도 3a-3d는 일부 실시예에 따른 예시적인 메모리 어레이 장치 칩을 형성하기 위한 제조 공정을 도시한다.
도 4a-4f는 일부 실시예에 따라 주변 장치 칩에 본딩된 메모리 어레이 장치 칩을 갖는 예시적인 3D 메모리 장치를 형성하기 위한 제조 공정을 도시한다.
도 5는 일부 실시예에 따른 예시적인 주변 장치 칩을 형성하기 위한 방법의 흐름도이다.
도 6은 일부 실시예에 따른 예시적인 메모리 어레이 장치 칩을 형성하기 위한 방법의 흐름도이다.
도 7은 일부 실시예에 따른 주변 장치 칩에 본딩된 메모리 어레이 장치 칩을 갖는 예시적인 3D 메모리 장치를 형성하기 위한 방법의 흐름도이다.
본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적 만을 위한 것이라는 점을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 응용예에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 구체적인 특징, 구조 또는 특성을 포함할 수 있음을 나타내나, 모든 실시예는 구체적인 특징, 구조 또는 특성을 반드시 포함하지 않을 수도 있다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 구체적인 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련가의 지식 범위 내에 있을 것이다.
일반적으로 용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은, 문맥에 적어도 부분적으로 의존하여 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, "일" "한" 또는 "그"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어는 반드시 배타적인 요인 세트를 전달하려고 하는 것이 아니라는 점을 이해할 수 있으며, 대신 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되는 것은 아닌 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "상에", "위에" 및 "위로"의 의미는 "상에"가 어떤 것의 "바로 위에"를 의미할 뿐만 아니라 중간 특징부 또는 층이 그 사이에 있는 어떤 것 "상에"의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 하며, "위에" 또는 "위로"는 어떤 것의 "위에" 또는 "위로"의 의미뿐만 아니라 중간 특징부 또는 층이 그 사이에 존재하지 않는 어떤 것의 "위에" 또는 "위로"(즉, 어떤 것의 바로 위에)라는 의미도 포함할 수 있다는 점을 쉽게 이해할 것이다.
또한, "이하", "아래", "하부", "위", "상부"과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 도면에서 도시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 동작 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체가 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조물 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조물의 두께보다 작은 두께를 갖는 균질 또는 불균질 연속 구조물의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상단 표면과 하단 표면에 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 배치될 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층는 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 콘택트 층(콘택트, 상호접속 라인 및/또는 비아가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용된 용어 "명목/명목상"은 원하는 값의 위 및/또는 아래의 값 범위와 함께 제품 또는 공정의 설계 단계에서 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 또는 목표 값을 나타낸다. 값의 범위는 제조 공정 또는 공차의 약간의 변화로 인한 것일 수 있다. 본 명세서에서 사용되는 용어 "약"은 대상 반도체 장치와 관련된 특정 기술 노드에 기초하여 변경될 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30 %(예, 값의 ±10 %, ±20 % 또는 ±30 %) 내에서 변경되는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "3D 메모리 장치"는 수평 방향으로 배향된 기판 상에 메모리 셀 트랜지스터의 수직 배향된 스트링(본 명세서에서는 NAND 메모리 스트링과 같은 "메모리 스트링"이라고 함)을 갖는 반도체 장치를 지칭하여, 메모리가 스트링은 기판에 대해 수직 방향으로 연장된다. 본 명세서에서 사용되는 용어 "수직/수직으로"는 기판의 측면에 명목상 직각인 것을 의미한다.
본 개시에 따른 다양한 실시예는 다른 3D 메모리 장치에 비해 더 작은 다이 크기, 더 높은 셀 밀도 및 향상된 성능을 갖는 3D 메모리 장치를 제공한다. 주변 장치 칩 위에 메모리 어레이 장치 칩을 수직으로 적층하면, 결과적으로 생성되는 3D 메모리 장치의 셀 밀도를 높일 수 있다. 더욱이, 주변 장치 처리 및 메모리 어레이 장치 처리를 분리함으로써, 메모리 어레이 장치 처리와 관련된 열 예산이 주변 장치의 성능 요건에 의해 제한되지 않는다. 마찬가지로, 주변 장치 성능은 메모리 어레이 장치 처리의 영향을 받지 않는다. 예를 들어, 주변 장치 및 메모리 어레이 장치는 메모리 어레이 장치를 제조하기 위한 특정 고온 공정이 주변 장치의 제조에 악영향을 미치지 않도록 (예, 도펀트의 과도한 확산 방지, 도핑 농도 및/또는 이온 주입 두께 제어 등) 서로 다른 기판에서 별도로 제조될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치(100)의 단면을 도시한다. 3D 메모리 장치(100)는 비 모놀리식(non-monolithic) 3D 메모리 장치의 예를 나타낸다. 용어 "비 모놀리식"은 3D 메모리 장치(100)의 구성 요소(예를 들어, 주변 장치 및 메모리 어레이 장치)가 서로 다른 기판에 개별적으로 형성되고 결합되어 3D 메모리 장치를 형성할 수 있음을 의미한다. 3D 메모리 장치(100)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(102)을 포함할 수 있다.
3D 메모리 장치(100)는 기판(102) 상에 주변 장치를 포함할 수 있다. 주변 장치는 기판(102) "상에" 형성될 수 있으며, 주변 장치의 전체 또는 일부가 기판(102)에 (예를 들어, 기판(102)의 상단 표면 아래에) 형성된다. 주변 장치는 기판(102) 상에 형성된 복수의 트랜지스터(104)를 포함할 수 있다. 격리 영역(예를 들어, 얕은 트렌치 격리(STI), 도시되지 않음) 및 도핑된 영역(예를 들어, 트랜지스터(104, 도시되지 않음)의 소스 영역 및 드레인 영역)이 기판(102)에도 형성될 수 있다.
일부 실시예에서, 주변 장치는 3D 메모리 장치(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 장치는 페이지 버퍼, 디코더(예, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 또는 회로의 능동 또는 수동 구성 요소(예, 트랜지스터, 다이오드, 저항 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 주변 장치는 상보성 금속 산화물 반도체(CMOS) 기술("CMOS 칩"이라고도 함)을 사용하여 기판(102) 상에 형성된다.
3D 메모리 장치(100)는 트랜지스터(104)로 그리고 트랜지스터(104)로부터 전기 신호를 전달하기 위해 트랜지스터(104) 위에 상호접속 층(106)(본 명세서에서 "주변 상호접속 층"이라고 함)을 포함할 수 있다. 주변 상호접속 층(106)은 복수의 상호접속(본 명세서에서 또한 "콘택트"라고도 함)을 포함할 수 있고, 이는 수평 상호접속 라인(108) 및 수직 상호접속 액세스 (비아) 콘택트(110)를 포함한다. 본 명세서에서 사용되는 바와 같이, "상호접속"이라는 용어는 MEOL(middle-end-of-line) 상호접속 및 BEOL(back-end-of-line) 상호접속과 같은 임의의 적절한 유형의 상호접속을 광범위하게 포함할 수 있다. 주변 상호접속 층(106)은 상호접속 라인(108) 및 비아 콘택트(110)가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("IMD(intermetal　dielectric) 층"이라고도 함)을 더 포함할 수 있다. 즉, 주변 상호접속 층(106)은 상호접속 라인(108) 및 다수의 ILD 층 내의 비아 콘택트(110)를 포함할 수 있다. 주변 상호접속 층(106) 내의 상호접속 라인(108) 및 비아 콘택트(110)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 주변 상호접속 층(106)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 저 유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 구현예에서 주변 상호접속 층(106)은 주변 상호접속 층(106)의 상단 표면에 복수의 본딩 콘택트(112)를 추가로 포함한다. 본딩 콘택트(112)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 주변 상호접속 층(106)의 상단 표면의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 형성될 수 있다. (본딩 콘택트(112)의) 전도성 재료 및 주변 상호접속 층(106c)의 상단 표면에서의 유전체 재료는 아래에서 상세히 설명되는 바와 같이 하이브리드 본딩에 사용될 수 있다.
3D 메모리 장치(100)는 주변 장치 위에 메모리 어레이 장치를 포함할 수 있다. 3D 메모리 장치(100)의 구성 요소의 공간 관계를 더 묘사하도록 x 및 y 축이 도 1에 포함된다는 점에 주의한다. 기판(102)은 x 방향(즉, 수평 또는 폭 방향)으로 수평 방향으로 연장되는 2 개의 측면(예를 들어, 상단 표면 및 바닥면)을 포함한다. 본 명세서에 사용된 바와 같이, 하나의 구성 요소(예, 층 또는 장치)가 반도체 장치(예, 3D 메모리 장치(100))의 다른 구성 요소(예, 층 또는 장치) "상에", "위에" 또는 "아래에" 있는지 여부는 기판이 y 방향으로 반도체 장치의 최하위 평면에 위치할 때 y 방향(즉, 수직 또는 두께 방향)으로 반도체 장치의 기판(예, 기판(102))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 명세서 전반에 걸쳐 적용된다.
일부 실시예에서, 3D 메모리 장치(100)는, 메모리 셀이 주변 장치(예를 들어, 트랜지스터(104)) 및 기판(102) 위로 각각 수직으로 연장되는 NAND 메모리 스트링(114)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치이다. 메모리 어레이 장치는, 각각 전도체 층(116) 및 유전체 층(118)(본 명세서에서 "전도체/유전체 층 쌍"으로 지칭됨)을 포함하는 복수의 쌍을 통과하여 수직으로 연장되는 NAND 메모리 스트링(114)을 포함할 수 있다. 적층된 전도체/유전체 층 쌍은 본 명세서에서 "메모리 스택"(120)으로도 지칭된다. 메모리 스택(120)의 전도체 층(116) 및 유전층(118)은 수직 방향으로 교대로 나타난다. 다시 말하면, 메모리 스택(120)의 상단 또는 바닥에 있는 것을 제외하고, 각각의 전도체 층(116)은 양측에서 2 개의 유전체 층(118)에 의해 접합될 수 있고, 각각의 유전체층(118)은 양쪽에서 2 개의 전도체 층(116)에 의해 접합될 수 있다. 전도체 층(116)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(118)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 전도체 층(116)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료를 포함할 수 있다. 유전체 층(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
메모리 스택(120)은 내부 영역("코어 어레이 영역"이라고도 함) 및 외부 영역("계단 영역(staircase　regi)"이라고도 함)을 포함할 수 있다. 일부 실시예에서, 내부 영역은 NAND 메모리 스트링(114)의 어레이가 형성되는 메모리 스택(120)의 중심 영역이고, 외부 영역은 내부 영역(측면(sides) 및 에지 포함)을 둘러싸는 메모리 스택(120)의 나머지 영역이다. 도 1에 도시된 바와 같이, 적어도 하나의 수평 측면 상의, 메모리 스택(120)의 외부 영역은 계단 구조물(122)을 포함할 수 있다. 기판(102)으로부터 멀어지는 수직 방향(양의 y 방향)을 따라 메모리 스택(120)의 계단 구조물(122)에서 전도체/유전체 층 쌍의 에지가 NAND 메모리 스트링(114)의 어레이를 향해 수평으로 엇갈리게 배치된다. 즉, 계단 구조물(122)에서 메모리 스택(120)의 에지는 기판(102)으로부터 멀어짐에 따라 (아래에서 위로) 내부 영역을 향해 기울어질 수 있다. 계단 구조물(122)의 경사(slop)가 기판(102)으로부터 먼 쪽을 향할 수 있다. 일부 실시예에서, 메모리 스택(120)의 각 전도체/유전체 층 쌍의 길이는 위에서 아래로 증가한다.
일부 실시예에서, 계단 구조물(122) 내의 각각의 2 개의 인접한 전도체/유전체 층 쌍은 수직 방향으로 명목상 동일한 거리 및 수평 방향으로 명목상 동일한 거리만큼 오프셋된다. 따라서 각 오프셋은 수직 방향으로의 워드 라인 팬 아웃을 위한 "랜딩 영역(landing　area)"을 형성할 수 있다. 전도체/유전체 층 쌍의 일부 전도체 층(116)은 3D 메모리 장치(100)의 워드 라인으로서 기능을 할 수 있고 상호접속을 위해 계단 구조물(122) 내로 수평으로 연장될 수 있다. 도 1에 도시된 바와 같이, 일부 실시예에 따르면, 계단 구조물(122)에서 각각의 인접한 전도체/유전체 층 쌍의 에지의 오프셋은 명목상 동일하다.
도 1에 도시된 바와 같이, 각각의 NAND 메모리 스트링(114)이 메모리 스택(120)의 내부 영역을 통과하여 수직으로 연장될 수 있고, 반도체 채널(124) 및 유전체 층("메모리 필름"이라고도 함)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(124)은 비정질 실리콘, 폴리 실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름은 터널링 층(126), 저장 층(128)("전하 트랩/저장 층"으로도 알려짐) 및 차단 층(blocking layer, 도시되지 않음)을 포함하는 복합 층이다. 각각의 NAND 메모리 스트링(114)은 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널(124), 터널링 층(126), 저장 층(128) 및 차단 층이 중심으로부터 기둥의 외부 표면을 향해 방사상으로 이러한 순서로 배열된다. 터널링 층(126)은 실리콘 산화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(128)은 실리콘 질화물, 실리콘 산 질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산 질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, NAND 메모리 스트링(114)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 메모리 스택(120) 내의 각각의 전도체 층(116)은 NAND 메모리 스트링(114)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 각각의 NAND 메모리 스트링(114)은 그것의 상단에 소스 선택 게이트와 하단에 드레인 선택 게이트를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 구성 요소(예를 들어, NAND 메모리 스트링(114))의 "상단부(upper end)"는 y 방향으로 기판(102)으로부터 더 멀리 떨어진 단부이고, 구성 요소의 "하단부(lower end)"(예를 들어, NAND 메모리 스트링(114)))는 y 방향으로 기판(102)에 더 가까운 단부이다. 각각의 NAND 메모리 스트링(114)에 대해, 드레인 선택 게이트는 3D 메모리 장치(100)에서 소스 선택 게이트 아래에 배치될 수 있다.
일부 실시예에서, 3D 메모리 장치(100)는 예를 들어, 각각의 NAND 메모리 스트링(114)의 상단부에 있는 NAND 메모리 스트링(114) 위에 그리고 이와 접촉하여 배치된 반도체 층(130)을 더 포함한다. 메모리 스택(120)은 반도체 층(130) 아래에 배치될 수 있다. 반도체 층(130)은 메모리 스택(120)이 형성되는 박막형 기판일 수 있다. 일부 실시예에서, 반도체 층(130)은 격리 영역(예를 들어, STI)에 의해 전기적으로 분리된 복수의 반도체 플러그(132)를 포함한다. 일부 실시예에서, 각각의 반도체 플러그(132)가 대응하는 NAND 메모리 스트링(114)의 상단부에 배치되고, 대응하는 NAND 메모리 스트링(114)의 소스로서 기능하며, 따라서 대응하는 NAND 메모리 스트링(114)의 일부로서 간주될 수 있다. 반도체 플러그(132)는 단결정 실리콘을 포함한다. 반도체 플러그(132)는 도핑되지 않거나, 부분적으로 (두께 방향 및/또는 폭 방향으로) 도핑되거나, p 형 또는 n 형 도펀트에 의해 완전히 도핑될 수 있다. 일부 실시예에서, 반도체 플러그(132)는 SiGe, GaAs, Ge 또는 임의의 다른 적절한 재료를 포함할 수 있다. 일부 실시예에서, 반도체 층(130)(및 그 내부의 반도체 플러그(132))의 두께는 약 0.1 μm 내지 약 50 μm, 예컨대 0.1 μm 내지 50 μm이다. 일부 실시예에서, 반도체 층(130)(및 그 내부의 반도체 플러그(132))의 두께는 약 0.2 μm 내지 약 5 μm, 예컨대 0.2 μm 내지 5 μm 사이(예를 들어, 0.2 μm, 0.3 μm, 0.4 μm, 0.5 μm, 0.6 μm, 0.7 μm, 0.8 μm, 0.9 μm, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 이러한 값 중 임의의 하나에 의해 하한이 정해진 모든 범위 또는 이들 중 두 개의 값에 의해 정의되는 모든 범위)일 수 있다.
일부 실시예에서, 3D 메모리 장치(100)는 메모리 스택(120)을 통과하여 수직으로 연장되는 게이트 라인 슬릿("GLS")(134)을 더 포함한다. GLS(134)는 게이트 교체 공정에 의해 메모리 스택(120)에 전도체/유전체 층 쌍을 형성하는 데 사용될 수 있다. 일부 실시예에서, GLS(134)는 먼저 NAND 메모리 스트링 어레이를 상이한 영역(예를 들어, 메모리 핑거 및/또는 메모리 블록)으로 분리하기 위한 유전체 재료(예를 들어 실리콘 산화물, 실리콘 질화물 또는 이들의 임의의 조합)으로 채워진다. 그 후, GLS(134)는 일부 실시예에 따라, 어레이 공통 소스(ACS)를 전기적으로 제어하기 위해 전도성 및/또는 반도체 재료, 예를 들어 W, Co, 폴리 실리콘 또는 이들의 임의의 조합으로 채워진다.
일부 실시예에서, 3D 메모리 장치(100)는 하나 이상의 ILD 층에 형성되고 워드 라인(예를 들어, 전도체 층(116)) 및 NAND 메모리 스트링(114)과 같은 메모리 스택(120)의 구성 요소와 접촉하는 로컬 상호접속부를 포함한다. 본 명세서에서 상호접속부가 "로컬 상호접속"이라고 지칭되는데 이는 상호접속부가 팬 아웃(fan-out)을 위해 메모리 스택(120)의 구성 요소와 직접 접촉하기 때문이다. 본 명세서에서 사용되는 바와 같이, "상호접속부"라는 용어는 수직 상호접속 액세스(예를 들어, 비아) 콘택트 및 수평 상호접속 라인을 포함하는 임의의 적절한 유형의 상호접속부를 광범위하게 포함할 수 있다. 로컬 상호접속부는 워드 라인 비아 콘택트(136), 비트 라인 비아 콘택트(138) 및 소스 라인 비아 콘택트(140)를 포함할 수 있다. 각각의 로컬 상호접속부는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 채워진 개구(예를 들어, 비아 홀 또는 트렌치)를 포함할 수 있다.
워드 라인 비아 콘택트(136)는 하나 이상의 ILD 층을 통과하여 수직으로 연장될 수 있다. 워드 라인 비아 콘택트(136)는 3D 메모리 장치(100)의 대응하는 워드 라인을 개별적으로 어드레스하기 위해 그 하단부가 메모리 스택(120)의 계단 구조물(122) 내의 대응하는 전도체 층(116)(예를 들어, 랜딩 영역에 있음)과 접촉할 수 있다. 일부 실시예에서 각각의 워드 라인 비아 콘택트(136)가 대응하는 전도체 층(116) 위에 배치된다. 각각의 비트 라인 비아 콘택트(138)는 메모리 스택(120) 아래에 배치될 수 있고, 대응하는 NAND 메모리 스트링(114)을 개별적으로 어드레스하기 위해 그 상단부가 대응하는 NAND 메모리 스트링(114)의 하단부(드레인 단부)와 접촉할 수 있다. 일부 실시예에 따르면, 콘택트(138)를 통한 다중 비트 라인은 각각 다중 NAND 메모리 스트링(114) 아래에 배치되고 이와 접촉한다. 도 1에 도시된 바와 같이, 워드 라인 비아 콘택트(136) 및 비트 라인 비아 콘택트(138)는 대응하는 메모리 스택 구성 요소를 반대 수직 방향(양 및 음의 y 방향)을 향해 팬 아웃한다. 소스 라인 비아 콘택트(140)는 하나 이상의 ILD 층을 통과하여 수직으로 연장될 수 있다. 소스 라인 비아 콘택트(140)는 그 하단부가 NAND 메모리 스트링(114)의 대응하는 반도체 플러그(132)(예를 들어, 소스)와 접촉할 수 있다. 일부 실시예에서, 각각의 소스 라인 비아 콘택트(140)는 대응하는 NAND 메모리 스트링(114) 위에 배치된다.
주변 장치와 유사하게, 3D 메모리 장치(100)의 메모리 어레이 장치는 또한 NAND 메모리 스트링(114)으로 그리고 그로부터 전기 신호를 전달하기 위한 상호접속 층을 포함할 수 있다. 도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 NAND 메모리 스트링(114) 아래에 상호접속 층(142)(본 명세서에서 "어레이 상호접속 층"이라고 함)을 포함할 수 있다. 어레이 상호접속 층(142)은 하나 이상 ILD 층의 상호 접속 라인(144) 및 콘택트(145)를 포함하는 복수의 상호접속부를 포함할 수 있다. 일부 실시예에서, 어레이 상호접속 층(142)은 그 바닥면에 복수의 본딩 콘택트(148)를 포함한다. 상호접속 라인(144), 비아 콘택트(146) 및 본딩 콘택트(148)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 어레이 상호접속 층(142)의 바닥면의 잔여 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 저 유전율 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 형성될 수 있다. (본딩 콘택트(148)의) 전도성 재료 및 어레이 상호접속 층(142)의 바닥면에 있는 유전체 재료는 아래에서 상세히 설명되는 바와 같이 하이브리드 본딩에 사용될 수 있다.
도 1에 도시된 바와 같이, 또 다른 상호접속 층(150)(본 명세서에서 "BEOL 상호접속 층"이라고 함)이 NAND 메모리 스트링(114) 및 반도체 층(130) 위에 배치 될 수 있으며, 하나 이상의 ILD 층에 상호접속 라인(152) 및 비아 콘택트(154)와 같은 상호접속부를 포함할 수 있다. BEOL 상호접속 층(150)은 와이어 본딩 및/또는 인터포저와의 본딩을 위해 3D 메모리 장치(100)의 상단 표면에 콘택트 패드(156) 및 재배선 층(미도시)을 더 포함할 수 있다. BEOL 상호접속 층(150) 및 어레이 상호접속 층(142)은 NAND 메모리 스트링(114)의 반대 측면에 형성될 수 있다. 일부 실시예에서, BEOL 상호접속 층(150)의 상호접속 라인(152), 비아 콘택트(154), 및 콘택트 패드(156)는 3D 메모리 장치(100)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. BEOL 상호접속 층(150)은 로컬 상호접속부에 의해 메모리 스택 구성 요소에 전기적으로 접속될 수 있다. 도 1에 도시된 바와 같이, 각각의 워드 라인 비아 콘택트(136)는 그 상단부가 BEOL 상호접속 층(150)과 접촉할 수 있다. 유사하게, 각각의 소스 라인 비아 콘택트(140)는 그 상단부가 BEOL 상호접속 층(150)과 접촉할 수 있다. 계단 구조물(122) 및 반도체 층(130)의 배열 및 구성은 로컬 상호접속부(예, 워드 라인 비아 콘택트(136) 및 소스 라인 비아 콘택트(140)) 및 BEOL 상호접속 층(150)을 통과하여 어레이 상호접속 층(142)을 우회하지 않고 워드 라인(예, 전도체 층(116)) 및 NAND 메모리 스트링(114)의 소스를 직접 팬 아웃되게 할 수 있다.
일부 실시예에서, 3D 메모리 장치(100)는 메모리 스택(120)을 통과하여 수직으로 연장되는 하나 이상의 관통 어레이 콘택트(TAC, 도시되지 않음)를 더 포함한다. 각각의 TAC는 메모리 스택(120) 전체(예를 들어, 그 안의 모든 전도체/유전체 층 쌍)를 통과하여 연장될 수 있고, 그 상단부가 BEOL 상호접속 층(150)과 접촉하고 그 하단부가 어레이 상호접속 층(142)과 접촉할 수 있다. 따라서 TAC는 주변 상호접속 층(106)과 BEOL 상호접속 층(150) 사이에 전기적 연결을 만들고 주변 장치로부터 3D 메모리 장치(100)의 BEOL 상호접속부로 전기 신호를 운반할 수 있다.
본딩 인터페이스(158)는 주변 상호접속 층(106)과 어레이 상호접속 층(142) 사이에 형성된다. 본딩 콘택트(112)는 본딩 인터페이스(158)에서 본딩 콘택트(148)와 본딩된다. 도 1에 도시된 바와 같이, 주변 장치(예를 들어, 트랜지스터(104))는 본딩 후에 3D 메모리 장치(100)에서 메모리 어레이 장치(예를 들어, NAND 메모리 스트링(114)) 아래에 배치될 수 있다. 3D 메모리 장치(100)에서, 본딩 인터페이스(158)는 일부 실시예에 따라 메모리 어레이 장치(예를 들어, 메모리 스트링(114))와 주변 장치(예를 들어, 트랜지스터(104)) 사이에 배치된다. 주변 상호접속 층(106)은 본딩 인터페이스(158)와 주변 장치(예를 들어, 트랜지스터(104)) 사이에 있을 수 있고, 어레이 상호접속 층(142)은 본딩 인터페이스(158)와 메모리 어레이 장치(예를 들어, 메모리 스트링(114)) 사이에 있을 수 있다.
일부 실시예에서, NAND 메모리 스트링(114), 반도체 층(130)(예를 들어, 박막형 기판), 어레이 상호접속 층(142), BEOL 상호접속 층(150) 및 워드 라인 비아 콘택트(136)를 포함하는 제 1 반도체 구조물(예를 들어, 메모리 어레이 장치 칩(160))이 기판(102), 주변 장치(예, 트랜지스터(104)) 및 주변 상호접속 층(106)을 포함하는 제 2 반도체 구조물(예, 주변 장치 칩(162))에 본딩 인터페이스(158)에서 면대면 방식으로(in a face-to-face　manner) 본딩된다. 어레이 상호접속 층(142)은 본딩 인터페이스(158)에서 주변 상호접속 층(106)과 접촉할 수 있다. 주변 장치 칩(162) 및 메모리 어레이 장치 칩(160)은 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 함)을 사용하여 본딩될 수 있으며, 이는 직접 본딩 기술(예, 땜납 또는 접착제와 같은 중간 층을 사용하지 않고 표면 사이에 본딩을 형성)이고, 금속-금속 본딩과 유전체-유전체 본딩을 동시에 얻을 수 있다. 금속-금속 본딩은 본딩 콘택트(148)와 본딩 콘택트(112) 사이에 형성될 수 있고, 유전체-유전체 본딩은 본딩 인터페이스(158)의 나머지 영역에서 유전체 재료 사이에 형성될 수 있다.
도 2a-2b는 일부 실시예에 따른 예시적인 주변 장치 칩을 형성하기 위한 제조 공정을 도시한다. 도 3a-3d는 일부 실시예에 따른 예시적인 메모리 어레이 장치 칩을 형성하기 위한 제조 공정을 도시한다. 도 4a-4f는 일부 실시예에 따라 주변 장치 칩에 결합된 메모리 어레이 장치 칩을 갖는 예시적인 3D 메모리 장치를 형성하기 위한 제조 공정을 도시한다. 도 5는 일부 실시예에 따른 예시적인 주변 장치 칩을 형성하기 위한 방법(500)의 흐름도이다. 도 6은 일부 실시예에 따른 예시적인 메모리 어레이 장치 칩을 형성하기 위한 방법(600)의 흐름도이다. 도 7은 일부 실시예에 따른 주변 장치 칩에 결합된 메모리 어레이 장치 칩을 갖는 예시적인 3D 메모리 장치를 형성하기 위한 방법(700)의 흐름도이다. 도 2 내지 도 7에 도시된 3D 메모리 장치의 예는 도 1에 도시된 3D 메모리 장치(100)를 포함한다. 도 2 내지 7을 함께 설명한다. 방법(500, 600 및 700)에 도시된 동작은 완전하지 않으며 다른 동작이 예시된 동작 중 임의의 동작의 이전, 이후 또는 사이에 수행될 수 있음을 이해해야 한다. 또한, 일부 동작은 동시에 수행될 수 있고, 도 5 내지 도 7에 도시된 것과 다른 순서로 수행될 수도 있다.
도 5를 참조하면, 방법(500)은 주변 장치가 제 1 기판 상에 형성되는 동작(502)에서 시작한다. 기판은 실리콘 기판일 수 있다. 도 2a에 도시된 바와 같이, 주변 장치가 실리콘 기판(202) 상에 형성된다. 주변 장치는 실리콘 기판(202) 상에 형성된 복수의 트랜지스터(204)를 포함할 수 있다. 트랜지스터(204)는 포토 리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, 화학적 기계적 연마(CMP) 및 다른 적절한 공정을 포함하는 복수의 공정에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역(도시되지 않음)은 이온 주입 및/또는 열 확산에 의해 실리콘 기판(202)에 형성되며, 이는 예를 들어, 트랜지스터(204)의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 격리 영역(예, STI, 도시되지 않음)이 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(202)에 형성된다.
방법(500)은 도 5에 도시된 바와 같이 동작(504)으로 진행하며, 제 1 상호접속 층(예, 주변 상호접속 층)이 주변 장치 위에 형성된다. 주변 상호접속 층은 하나 이상의 ILD 층에 제 1 복수의 상호접속부를 포함할 수 있다. 방법(500)은 도 5에 도시된 바와 같이 동작(506)으로 진행하며, 제 1 복수의 본딩 콘택트가 주변 상호접속 층의 상단 표면에 형성된다.
도 2b에 도시된 바와 같이, 주변 상호접속 층(206)은 트랜지스터(204) 위에 형성될 수 있다. 주변 상호접속 층(206)은 상호접속 라인(208) 및 복수의 ILD 층의 주변 장치 칩의 MEOL 및/또는 BEOL의 비아 콘택트(210)를 포함하는 상호접속부를 포함하여 주변 장치 칩(예를 들어, 트랜지스터(204))와 전기적 연결을 만들 수 있다. 본딩 콘택트(212)는 하이브리드 본딩을 위해 주변 상호접속 층(206)의 상단 표면에 형성될 수 있다. 일부 실시예에서, 주변 상호접속 층(206)은 다중 ILD 층 및 다중 공정에 의해 그 안에 형성되는 상호접속부를 포함한다. 예를 들어, 상호접속 라인(208), 비아 콘택트(210) 및 본딩 콘택트(212)는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하나 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속 라인(208), 비아 콘택트(210) 및 본딩 콘택트(212)를 형성하기 위한 제조 공정은 또한 포토 리소그래피, CMP, 습식/건식 에칭 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하나 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다. 도 2b에 도시된 ILD 층 및 상호접속부는 집합적으로 "상호접속 층"(예를 들어, 주변 상호접속 층(206))으로 지칭될 수 있다.
도 6을 참조하면, 방법(600)은 유전체 스택이 제 2 기판 상에 형성되는 동작(602)을 포함한다. 기판은 실리콘 기판일 수 있다. 유전체 스택은 복수의 유전체/희생 층 쌍을 포함할 수 있다. 도 3a 도시된 바와 같이, 격리 영역(304)(예를 들어, STI)은 실리콘 플러그(306)(예를 들어, 단결정 실리콘 플러그)를 전기적으로 격리하기 위해 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(302)에 형성된다. 실리콘 플러그(306)는 이온 주입 및/또는 열 확산 공정을 사용하여 n 형 또는 p 형 도펀트로 패턴화되고 도핑될 수 있다. 일부 실시예에서, 격리 영역(304) 및 실리콘 플러그(306)의 두께는 약 0.1 μm 내지 약 50 μm, 예컨대 0.1 μm 내지 50 μm이다. 일부 실시예에서, 격리 영역(304) 및 실리콘 플러그(306)의 두께는 약 0.2 μm 내지 약 5 μm, 예컨대 0.2 μm 내지 5 μm(예를 들어, 0.2 μm, 0.3 μm, 0.4 μm, 0.5 μm, 0.6 μm, 0.7 μm, 0.8 μm, 0.9 μm, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 이러한 값 중 임의의 값에 의해 하한이 정해진 모든 범위 또는 이러한 값 중 임의의 두 값에 의해 정의되는 모든 범위)이다.
도 3b에 도시된 바와 같이, 실리콘 기판(302) 상에 제 1 유전체 층(310) 및 제 2 유전체 층("희생 층"으로 알려짐)(312)의 쌍(본 명세서에서 함께 "유전체 층 쌍"이라고 함)이 형성된다. 적층된 유전체 층 쌍은 유전체 스택(308)을 형성할 수 있다. 유전체 스택(308)은 희생 층(312) 및 희생 층(312)과 상이한 유전체 층(310)의 교번 스택을 포함할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 일부 실시예에서, 희생 층(312)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(310)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 유전체 스택(308)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(600)은 도 6에 도시된 바와 같이 동작(604)으로 진행하고, 유전체 스택을 통과하여 각각 수직으로 연장되는 복수의 메모리 스트링이 형성된다. 도 3c에 도시된 바와 같이, NAND 메모리 스트링(314)은 실리콘 기판(302) 상에 형성되고 이들 각각은 유전체 스택(308)을 통과하여 수직으로 연장된다. 일부 실시예에서, 각각의 NAND 메모리 스트링(314)은 대응하는 실리콘 플러그(306)와 정렬될 수 있다. 실리콘 플러그(306)는 NAND 메모리 스트링(314)의 일부일 수 있다. 일부 실시예에서, NAND 메모리 스트링(314)을 형성하기 위한 제조 공정은 유전체 스택(308)을 통과하여 수직으로 연장되는 반도체 채널(316)을 형성하는 것을 포함한다. 일부 실시예에서, NAND 메모리 스트링(314)을 형성하기 위한 제조 공정은 또한 복합 유전체 층(메모리 막)을 반도체 채널(316)과 유전체 스택(308)의 복수의 유전체/희생 층 쌍 사이에 형성하는 것을 포함한다. 메모리 막은 터널링 층(318), 저장 층(320) 및 차단 층을 포함하나 이에 제한되지 않는 다수의 절연체 층의 조합일 수 있다.
터널링 층(318)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 재료를 포함할 수 있다. 저장 층(320)은 메모리 동작을 위한 전하를 저장하기 위한 재료를 포함할 수 있다. 저장 층 재료는 실리콘 질화물, 실리콘 산 질화물, 실리콘 산화물 및 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 산 질화물/실리콘 산화물(ONO)의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 블록 층은 알루미늄 산화물 층과 같은 고 유전율 유전체 층을 더 포함할 수 있다. 반도체 채널(316) 및 메모리 필름(터널링 층(318) 및 저장 층(320)을 포함)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 공정에 의해 형성될 수 있다.
방법(600)은 도 6에 도시된 바와 같이 동작(606)으로 진행하고, 제 2 상호접속 층(예를 들어, 어레이 상호접속 층)이 메모리 스트링 위에 형성된다. 어레이 상호접속 층은 하나 이상의 ILD 층에 제 2 복수의 상호접속부를 포함할 수 있다. 방법(600)은 도 6에 도시된 바와 같이 동작(608)으로 진행하고, 제 2 복수의 본딩 콘택트가 어레이 상호접속 층의 상단 표면에 형성된다. 도 3d에 도시된 바와 같이, 어레이 상호접속 층(322)은 유전체 스택(308) 및 NAND 메모리 스트링(314) 위에 형성될 수 있다. 어레이 상호접속 층(322)은 상호접속부를 포함할 수 있으며, 이는 NAND 메모리 스트링(314)으로 또는 그로부터 전기 신호를 전송하기 위한 하나 이상의 ILD 층 내의 상호 접속 라인(324) 및 비아 콘택트(326)를 포함할 수 있다. 일부 실시예에서, 어레이 상호접속 층(322)을 형성하기 전에 유전체 스택(308) 위에 형성된 ILD 층에 비트 라인 비아 콘택트(321)가 형성될 수 있어서, 각각의 비트 라인 비아 콘택트(321)가 대응하는 NAND 메모리 스트링(314) 위에 있고 그와 접촉한다. 본딩 콘택트(328)는 하이브리드 본딩을 위해 어레이 상호접속 층(322)의 상단 표면에 형성될 수 있다.
일부 실시예에서, 어레이 상호접속 층(322)은 여러 공정에서 형성된 다중 ILD 층 및 상호접속부를 포함한다. 예를 들어, 상호접속 라인(324), 비아 콘택트(326) 및 본딩 콘택트(328)가 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속 라인(324), 비아 콘택트(326) 및 본딩 콘택트(328)를 형성하기 위한 제조 공정은 또한 포토 리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하나 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다. 도 3d에 도시된 ILD 층 및 상호접속부는 집합적으로 "상호접속 층"(예를 들어, 어레이 상호접속 층(322))으로 지칭될 수 있다.
도 7을 참조하면, 방법(700)은 메모리 스트링이 형성된 제 2 기판이 거꾸로 뒤집혀지는 동작(702)을 포함한다. 결과적으로 제 2 기판은 메모리 스트링 위에 있다. 방법(700)은 도 7에 도시된 동작(704)으로 진행하고 주변 장치가 형성된 제 2 기판과 제 1 기판이 면대면 방식으로 본딩되어, 주변 상호접속 층이 어레이 상호접속 층 아래에 있고 어레이 상호접속 층과 접촉한다. 본딩은 하이브리드 본딩일 수 있다.
도 4에 도시된 바와 같이, 실리콘 기판(302) 및 그 위에 형성된 구성 요소(예를 들어, NAND 메모리 스트링(314))가 거꾸로 뒤집힌다. 아래를 향하는 어레이 상호접속 층(322)은 위를 향하는 주변 상호접속 층(206)과, 즉 면대면 방식으로 본딩되어야 하므로, 어레이 상호접속 층(322)이 최종 3D 메모리 장치에서 주변 상호접속 층(206) 위에 있고 주변 상호접속 층(206)과 접촉할 수 있다. 일부 실시예에서, 어레이 상호접속 층(322)의 본딩 콘택트(328)는 본딩 전에 주변 상호접속 층(206)의 본딩 콘택트(214)와 정렬된다. 그 결과, 본딩 콘택트(328)는 실리콘 기판(302)이 실리콘 기판(202)과 결합될 때 본딩 콘택트(214)와 접촉할 수 있다. 일부 실시예에서, 처리 공정, 예를 들어, 플라즈마 처리, 습식 처리 및/또는 열 처리가, 본딩 전에 본딩 표면에 적용된다. 예를 들어, 하이브리드 본딩과 같은 본딩의 결과로서, 본딩 콘택트(328)는 본딩 콘택트(214)와 상호 혼합(inter-mix)될 수 있고, 이에 의해 도 4b에 도시된 바와 같이 어레이 상호접속 층(322)과 주변 상호접속 층(206) 사이에 본딩 인터페이스(402)를 형성할 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(706)으로 진행하고, 제 2 기판은 박막화된다. 도 4b에 도시된 바와 같이, 실리콘 기판(302)은 박막화 후에 단결정 실리콘 층(404)(실리콘 플러그(306) 및 주변 격리 영역을 포함함)이 된다. 일부 실시예에서, 박막화 공정 후, 단결정 실리콘 층(404)(및 그 내부의 실리콘 플러그(306))은 약 0.1 μm 내지 약 50 μm, 예컨대 0.1 μm 내지 50 μm의 두께를 갖는다. 일부 실시예에서, 단결정 실리콘 층(404)(및 그 내부의 실리콘 플러그(306))의 두께는 약 0.2 μm 내지 약 5 μm, 예컨대 0.2 μm 내지 5 μm(예를 들어, 0.2 μm, 0.3 μm, 0.4 μm, 0.5 μm, 0.6 μm, 0.7 μm, 0.8 μm, 0.9 μm, 1 μm, 2 μm, 3 μm, 4 μm, 5 μm, 이러한 값 중 임의의 한 값에 의해 하한이 정해진 모든 범위 또는 이러한 값 중 임의의 두 값에 의해 정의되는 모든 범위)이다. 실리콘 기판(302)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 공정에 의해 박막화된다.
방법(700)은 도 7에 도시된 바와 같이 동작(708)으로 진행하며, 유전체 스택의 에지에 계단 구조물가 형성된다. 계단 구조물는 제 1 기판을 향하여 유전체/희생 층 쌍에 대해 복수의 트림 에칭 사이클을 수행함으로써 형성될 수 있다. 도 4c에서, 계단 구조물(406)는 유전체 스택(308)의 에지에 형성된다. 실리콘 기판(202)으로부터 멀어지는 수직 방향(양의 y 방향)을 따르는 유전체 스택(308)의 계단 구조물(406) 내의 유전체/희생 층 쌍의 에지는 NAND 메모리 스트링(314)을 향해 수평으로 엇갈리게 배치된다. 계단 구조물(406)를 형성하기 위해, 포토 레지스트 층이 패터닝되어 유전체/희생 층 쌍 중 상단 쌍의 일부분을 노출시킬 수 있다. 패터닝된 포토 레지스트 층은 습식 에칭 및/또는 건식 에칭에 의해 유전체/희생 층 쌍 중 상단 쌍의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 임의의 적절한 식각제(예를 들어, 습식 에칭 및/또는 건식 에칭)를 사용하여 노출된 부분(그 안에 희생 층(312) 및 유전층(310)을 포함)에서 유전체/희생 층 쌍 중 상단 쌍의 전체 두께를 제거할 수 있다. 에칭된 두께는 유전체/희생 층 쌍에 사용되는 다른 재료(예를 들어, 실리콘 질화물 및 실리콘 산화물)에서의 에칭 스탑에 의해 제어될 수 있다. 유전체/희생 층 쌍 중 상단 쌍의 노출된 부분의 에칭은 유전체/희생 층 쌍 중 상단 쌍 아래에 있는 부분의 노출을 초래할 수 있다.
그 다음, 패터닝된 포토 레지스트 층은 유전체/희생 층 쌍 중 상단 쌍의 다른 부분을 노출시키도록 트리밍 될 수 있다(예를 들어, 점증적으로 및 내부로, 종종 모든 방향으로부터 에칭됨). 트리밍된 포토 레지스트 층의 양은 트리밍 속도 및/또는 트리밍 시간에 의해 제어될 수 있으며 최종 스텝 구조물의 치수와 직접 관련될 수 있다(예를 들어, 결정 요인). 포토 레지스트 층의 트림은 임의의 적절한 에칭 공정(예를 들어 등방성 건식 에칭 또는 습식 에칭)을 사용하여 수행될 수 있다. 유전체/희생 층 쌍 중 상단 쌍의 확대된 노출 부분과 유전체/희생 층 쌍 중 상단 쌍 아래에 있는 쌍의 노출 부분 모두 트리밍된 포토 레지스트 층을 에칭 마스크로 사용하여 에칭되어 계단 구조물(406)의 일 스텝 구조(one step structure)를 형성한다. 실리콘 기판(202)을 향해 노출된 부분(그 안에 희생 층(312) 및 유전체 층(310)을 포함)에서 유전체/희생 층 쌍의 전체 두께를 제거하기 위해 임의의 적절한 식각제(예를 들어, 습식 에칭 및/또는 건식 에칭의 식각제)가 사용될 수 있다. 유전체/희생 층 쌍의 에칭 공정에 이은 포토 레지스트 층의 트림 공정이 본 명세서에서 유전체/희생 층 쌍에 대한 트림-에치 사이클이라고 지칭된다.
유전체/희생 층 쌍에 대한 트림-에치 사이클은 유전체/희생 층 쌍 중 바닥 쌍의 에칭을 완료할 때까지 실리콘 기판(202)을 향해 (음의 y 방향) 반복될 수 있다. 결과적으로, 유전체 스택(308)의 에지에 복수의 스텝 구조를 갖는 계단 구조물(406)이 형성될 수 있다. 유전체/희생 층 쌍에 대한 반복된 트림-에치 사이클로 인해, 유전체 스택(308)은 도 4c에 도시된 바와 같이 기울어진 측면 에지 및 바닥 유전체/희생 층 쌍보다 짧은 상단 유전체/희생 층 쌍을 가질 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(710)으로 진행하고, 유전체/희생 층 쌍의 희생 층을 복수의 전도체 층으로 대체함으로써 박막화된 제 2 기판 아래에 메모리 스택이 형성된다. 따라서 메모리 스택은 복수의 전도체/유전체 층 쌍을 포함한다. 일부 실시예에서, 메모리 스택을 형성하는 단계는 박막화된 제 2 기판 및 유전/희생 층 쌍을 통과하는 개구를 에칭하는 것, 개구를 통해 유전체/희생 층 쌍의 희생 층을 에칭하는 것, 개구를 통해 전도체/유전체 층 쌍에 전도체 층을 증착하는 것을 포함한다. 그 결과, 메모리 스택의 엣지에 계단 구조물가 형성될 수 있다. 제 1 기판으로부터 멀어지는 수직 방향을 따라 메모리 스택의 계단 구조물에서 전도체/유전체 층 쌍의 에지가 메모리 스트링을 향해 수평으로 엇갈리게 배치될 수 있다.
도 4d에 도시된 바와 같이, GLS(408)는 단결정 실리콘 층(404) 및 유전체 스택(308)의 유전체/희생 층 쌍을 통해 형성된다. GLS(408)는 습식 에칭 및/또는 건식 에칭에 의해 패턴화되고 에칭될 수 있다. 유전체 스택(308)의 각각의 희생 층(312)(도 4c에 도시됨)이 GLS(408)를 통해 에칭될 수 있고, 전도체 층(410)은 GLS(408)를 통해 증착될 수 있다. 즉, 유전체 스택(308)의 각각의 희생 층(312)이전도체 층(410)으로 대체될 수 있으며, 이에 따라 메모리 스택(412)에 복수의 전도체/유전체 층 쌍을 형성할 수 있다. 희생 층(312)을 전도체 층(410)으로 대체하는 것은 희생 층(312)의 습식/건식 에칭 및 전도체 층(410)으로 구조물을 채우는 것에 의해 수행될 수 있다. 전도체 층(410)은 W, Co, Cu, Al, 도핑된 실리콘, 폴리 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 전도체 층(410)은 CVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 박막 증착 공정에 의해 채워질 수 있다.
그 결과, NAND 메모리 스트링(314)은 각각 메모리 스택(412)을 통과하여 수직으로 연장될 수 있다. 일부 실시예에서, 메모리 스택(412)의 전도체 층(410)은 NAND 메모리 스트링(314)에 대한 선택 게이트 및 워드 라인을 형성하는 데 사용된다. 메모리 스택(412)의 전도체 층(410)의 적어도 일부(예를 들어, 상단 및 바닥 전도체 층(410) 제외)가 각각 NAND 메모리 스트링(314)의 워드 라인으로 사용될 수 있다. 게이트 교체의 결과로, 계단 구조물(414)이 메모리 스택(412)의 에지에 형성될 수 있다. 실리콘 기판(202)으로부터 멀어지는 수직 방향(양의 y 방향)을 따라 메모리 스택(412)의 계단 구조물(414)에서 전도체/유전체 층 쌍의 에지가 NAND 메모리 스트링(314)을 향해 수평으로 엇갈리게 배치될 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(712)으로 진행하고, 메모리 스택과 메모리 스트링의 로컬 상호접속부가 형성된다. 로컬 상호접속부는 메모리 스택의 계단 구조물 위에 형성된 워드 라인 비아 콘택트를 포함할 수 있고, 메모리 스트링 위에 형성된 소스 라인 비아 콘택트를 포함할 수 있다. 도 4e에 도시된 바와 같이, ILD 층(416)이 유전체 재료의 CVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 박막 증착 공정에 의해 단결정 실리콘 층(404) 상에 형성될 수 있다. 소스 라인 비아 콘택트(418)는 ILD 층(416)을 통과하여 메모리 스트링(314)의 실리콘 플러그(306)와 각각 접촉하게 형성될 수 있다. 소스 라인 비아 콘택트(418)는 그 하단부(lower end)가 대응하는 NAND 메모리 스트링(314)의 상단부(upper end)와 접촉할 수 있다. 워드 라인 비아 콘택트(420)는 일부 실시예에 따라, 하나 이상의 ILD 층(ILD 층(416) 포함)을 통과하여 메모리 스택(412)의 계단 구조물(414) 위에 형성된다. 워드 라인 비아 콘택트(420)의 하단부는 메모리 스택(412)의 계단 구조물(414)에 있는 NAND 메모리 스트링(314)(예를 들어, 전도체 층(410))의 워드 라인에 놓일 수 있으며, 이에 따라 각각의 워드 라인 비아 콘택트(420)가 대응하는 전도체 층(410) 위에 있으며 이와 접촉한다.
일부 실시예에서, 소스 라인 비아 콘택트(418) 및 워드 라인 비아 콘택트(420)을 형성하기 위한 제조 공정은 건식/습식 에칭 공정을 사용하여 수직 개구를 형성한 다음, 개구를 전도성 재료 및 충전, 접착 및/또는 다른 목적을 위한 기타 재료(예를 들어, 장벽 층, 접착 층 및/또는 시드 층)로 채우는 것을 포함한다. 소스 라인 비아 콘택트(418) 및 워드 라인 비아 콘택트(420)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 소스 라인 비아 콘택트(418) 및 워드 라인 비아 콘택트(420)의 개구는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 전도성 재료 및 기타 재료로 채워질 수 있다. 일부 실시예에서, GLS(408)는 CVD, PVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 충전될 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(714)으로 진행하고, 제 3 상호접속 층(예를 들어, BEOL 상호접속 층)은 박막화된 제 2 기판 위에 형성된다. BEOL 상호접속 층은 하나 이상의 ILD 층에 제 3의 복수의 상호접속부를 포함할 수 있다. 도 4f에 도시된 바와 같이, BEOL 상호접속 층(422)은 단결정 실리콘 층(404) 및 NAND 메모리 스트링(314) 위에 형성될 수 있다. BEOL 상호접속 층(422)은 상호접속부를 포함할 수 있고, 이는 3D 메모리 장치로 및 그로부터 전기 신호를 전달하기 위한 하나 이상의 ILD 층 내의 상호접속 라인(424) 및 비아 콘택트(426)를 포함할 수 있다. 일부 실시예에서, 와이어 본딩 및/또는 인터포저와의 본딩을 위해 BEOL 상호접속 층(422)의 상단 표면에 콘택트 패드(428) 및 재분배 층(도시되지 않음)이 형성될 수 있다.
일부 실시예에서, BEOL 상호접속 층(422)은 다수의 공정에서 형성된 다중 ILD 층 및 그 내부의 상호접속부를 포함한다. 예를 들어, 상호접속 라인(424), 비아 콘택트(426) 및 콘택트 패드(428)는 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 또한, 상호접속 라인(424), 비아 콘택트(426) 및 콘택트 패드(428)를 형성하기 위한 제조 공정은 또한 포토 리소그래피, CMP, 습식/건식 에칭 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하나 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다. 도 4f에 도시된 ILD 층 및 상호접속부는 집합적으로 "상호접속 층"(예를 들어, BEOL 상호접속 층(422))으로 지칭될 수 있다.
도시되지는 않았지만, 일부 실시예에서, 본딩 전에, TAC가 유전체 스택(308)을 통과하여 수직으로 연장되고 어레이 상호접속 층(322)의 상호접속부와 접촉하게 형성된다. 본딩 후에, 비아 콘택트는 하나 이상의 ILD 층을 통과하여 수직으로 연장되고 TAC와 접촉하게 형성될 수 있어, BEOL 상호접속 층(422)은 주변 상호접속 층(206)에 전기적으로 연결될 수 있다.
본 개시의 일 측면에 따르면, 3D 메모리 장치는 기판, 기판 상에 배치된 주변 장치, 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택 및 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 메모리 스택을 통과하여 수직으로 연장되며, 드레인 선택 게이트와 드레인 선택 게이트 위의 소스 선택 게이트를 포함한다. 기판으로부터 멀어지는 수직 방향을 따르는 메모리 스택의 계단 구조물에서 전도체/유전체 층 쌍의 에지는 메모리 스트링을 향해 수평으로 엇갈리게 배치된다.
일부 실시예에서, 3D 메모리 장치는 메모리 스트링 위에 배치된 제 1 상호접속 층을 더 포함한다. 일부 실시예에 따라, 3D 메모리 장치는 복수의 제 1 비아 콘택트를 더 포함하고, 이들 각각은 전도체/유전체 층 쌍 중 하나의 전도체 층과 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다.
일부 실시예에서, 3D 메모리 장치는 메모리 스트링과 주변 장치 사이의 본딩 인터페이스를 더 포함한다. 일부 실시예에 따르면, 3D 메모리 장치는 본딩 인터페이스와 주변 장치 사이의 제 2 상호접속 층 및 본딩 인터페이스와 메모리 스트링 사이의 제 3 상호접속 층을 더 포함한다.
일부 실시예에서, 3D 메모리 장치는 각각 복수의 메모리 스트링 아래에 있고, 이와 각각 접촉하는 복수의 제 2 비아 콘택트를 더 포함한다.
일부 실시예에서, 각각의 메모리 스트링은 메모리 스트링의 상단부에 반도체 플러그를 포함한다. 일부 실시예에 따르면, 반도체 플러그는 단결정 실리콘을 포함한다. 일부 실시예에서, 3D 메모리 장치는 복수의 제 3 비아 콘택트를 더 포함하고, 이들 각각은 반도체 플러그 중 하나와 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다.
일부 실시예에서, 각각의 메모리 스트링은 전도체/유전체층 쌍을 통과하여 수직으로 연장되는 반도체 채널, 전도체/유전체 층 쌍과 반도체 채널 사이의 터널링 층, 및 터널링 층과 전도체/유전체 층 쌍 사이의 저장 층을 포함한다.
본 개시의 다른 측면에 따르면, 3D 메모리 장치는 기판, 기판 상에 배치된 주변 장치, 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택, 각각이 메모리 스택을 통과하여 수직으로 연장되는 복수의 메모리 스트링, 메모리 스트링 위에 배치된 제 1 상호접속 층, 메모리 스트링 아래에 배치된 제 2 상호접속 층, 복수의 제 1 비아 콘택트 및 복수의 제 2 비아 콘택트를 포함한다. 각각의 제 1 비아 콘택트는 전도체/유전체 층 쌍 중 하나에서 전도체 층과 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다. 각각의 제 2 비아 콘택트는 제 2 상호접속 층과 접촉하는 하단부 및 메모리 스트링 중 하나와 접촉하는 상단부를 포함한다.
일부 실시예에서, 기판으로부터 멀어지는 수직 방향을 따라 메모리 스택의 계단 구조물에서 전도체/유전체 층 쌍의 에지가 메모리 스트링을 향해 수평으로 엇갈리게 배치된다.
일부 실시예에서, 메모리 스트링 각각은 드레인 선택 게이트 및 드레인 선택 게이트 위의 소스 선택 게이트를 포함한다.
일부 실시예에서, 3D 메모리 장치는 제 2 상호접속 층과 주변 장치 사이의 본딩 인터페이스를 더 포함한다.
일부 실시예에서, 각각의 메모리 스트링은 메모리 스트링의 상단부에 반도체 플러그를 포함한다. 일부 실시예에 따르면, 반도체 플러그는 단결정 실리콘을 포함한다. 일부 실시예에서, 3D 메모리 장치는 복수의 제 3 비아 콘택트를 더 포함하고, 이들 각각은 반도체 플러그 중 하나와 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다.
일부 실시예에서, 각각의 메모리 스트링은 전도체/유전체 층 쌍을 통과하여 수직으로 연장되는 반도체 채널, 전도체/유전체 층 쌍과 반도체 채널 사이의 터널링 층, 및 터널링 층과 전도체/유전체 층 쌍 사이의 저장 층을 포함한다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 장치는 제 1 반도체 구조물, 제 2 반도체 구조물, 및 제 1 및 제 2 반도체 구조물 사이의 본딩 인터페이스를 포함한다. 제 1 반도체 구조물은 각각 수직으로 연장되고 메모리 스트링의 상단부에 반도체 플러그를 포함하는 복수의 메모리 스트링, 메모리 스트링 위에 배치된 제 1 상호접속 층, 메모리 스트링 아래에 배치된 제 2 상호접속 층, 및 복수의 비아 콘택트를 포함한다. 각각의 제 1 비아 콘택트는 반도체 플러그 중 하나와 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다. 제 2 반도체 구조는 기판, 기판 상에 배치된 주변 장치, 및 주변 장치 위에 배치된 제 3 상호접속 층을 포함한다. 제 2 상호접속 층은 본딩 인터페이스에서 제 3 상호접속 층과 접촉한다.
일부 실시예에서, 반도체 플러그는 단결정 실리콘을 포함한다.
일부 실시예에서, 메모리 스트링 각각은 드레인 선택 게이트 및 드레인 선택 게이트 위의 소스 선택 게이트를 더 포함한다.
일부 실시예에서, 3D 메모리 장치는 메모리 스트링이 수직으로 연장되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택을 더 포함한다. 기판으로부터 멀어지는 수직 방향을 따라 메모리 스택의 계단 구조물에서 전도체/유전체 층 쌍의 에지가 메모리 스트링을 향해 수평으로 엇갈리게 배치된다.
일부 실시예에서, 각각의 메모리 스트링은 전도체/유전체 층 쌍을 통과하여 수직으로 연장되는 반도체 채널, 전도체/유전체 층 쌍과 반도체 채널 사이의 터널링 층, 및 터널링 층과 전도체/유전체 층 쌍 사이의 저장 층을 포함한다.
일부 실시예에서, 3D 메모리 장치는 복수의 제 2 비아 콘택트를 더 포함하고, 이들 각각은 전도체/유전체층 쌍 중 하나에서 전도체 층과 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함한다. 일부 실시예에서, 3D 메모리 장치는 복수의 제 3 비아 콘택트를 더 포함하고, 이들 각각은 제 2 상호접속 층과 접촉하는 하단부 및 메모리 스트링 중 하나와 접촉하는 상단부를 포함한다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 본 발명 분야의 기술 범위에 내의 지식을 적용함으로써 과도한 실험없이 또한 본 개시의 일반적인 개념에서 벗어나지 않고 특정 실시예와 같은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적용할 수 있도록 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적용 및 수정은 본 명세서에 제시된 암시 및 지침에 기초하여 개시된 실시예의 균등물의 의미 및 범위 내에 포함되는 것으로 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 암시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시예는 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 범위에서 대체 경계가 정의될 수 있다.
요약 및 개요는 발명자(들)에 의해 고려되는 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 임의의 실시예에 의해 제한되어서는 안되며, 다음의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (25)

  1. 3 차원(3D) 메모리 장치로서,
    기판과,
    상기 기판 상에 배치된 주변 장치와,
    상기 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택과,
    복수의 메모리 스트링 - 상기 메모리 스트링의 각각은 상기 메모리 스택을 통과하여 수직으로 연장되고, 드레인 선택 게이트 및 상기 드레인 선택 게이트 위의 소스 선택 게이트를 포함함 - 을 포함하고,
    상기 기판으로부터 멀어지는 수직 방향을 따르는 상기 메모리 스택의 계단 구조물(staircase　structure)에서 상기 전도체/유전체 층 쌍의 에지가 상기 메모리 스트링을 향해 수평으로 엇갈리게 배치되는
    3D 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 스트링 위에 배치된 제 1 상호접속 층을 더 포함하는
    3D 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 스트링과 상기 주변 장치 사이에 본딩 인터페이스를 더 포함하는
    3D 메모리 장치.
  4. 제 3 항에 있어서,
    상기 본딩 인터페이스와 상기 주변 장치 사이에 제 2 상호접속 층 및 상기 본딩 인터페이스와 상기 메모리 스트링 사이에 제 3 상호접속 층을 더 포함하는
    3D 메모리 장치.
  5. 제 2 항에 있어서,
    상기 복수의 제 1 비아 콘택트를 더 포함하고,
    상기 제 1 비아 콘택트의 각각은 상기 전도체/유전체 층 쌍 중 하나의 전도체 층과 접촉하는 하단부 및 상기 제 1 상호접속 층과 접촉하는 상단부를 포함하는
    3D 메모리 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수의 메모리 스트링 각각의 아래에 그리고 이와 각각 접촉하는 복수의 제 2 비아 콘택트 더 포함하는
    3D 메모리 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 메모리 스트링의 각각은 상기 메모리 스트링의 상단부에 반도체 플러그를 포함하는
    3D 메모리 장치.
  8. 제 7 항에 있어서,
    상기 반도체 플러그는 단결정 실리콘을 포함하는
    3D 메모리 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    복수의 제 3 비아 콘택트를 더 포함하고,
    상기 제 3 비아 콘택트의 각각은 상기 반도체 플러그 중 하나와 접촉하는 하단부 및 상기 제 1 상호접속 층와 접촉하는 상단부를 포함하는
    3D 메모리 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 메모리 스트링의 각각은
    전도체/유전체층 쌍을 통과하여 수직으로 연장되는 반도체 채널과,
    상기 전도체/유전체층 쌍과 상기 반도체 채널 사이의 터널링 층과,
    상기 터널링 층과 상기 전도체/유전체 층 쌍 사이의 저장 층을 더 포함하는
    3D 메모리 장치.
  11. 3 차원(3D) 메모리 장치로서,
    기판과,
    상기 기판 상에 배치된 주변 장치와,
    상기 주변 장치 위에 배치되고 복수의 전도체/유전체 층 쌍을 포함하는 메모리 스택과,
    복수의 메모리 스트링 - 상기 메모리 스트링의 각각은 상기 메모리 스택을 통과하여 수직으로 연장됨 - 과,
    상기 메모리 스트링 위에 배치된 제 1 상호접속 층 및 상기 메모리 스트링 아래에 배치된 제 2 상호접속 층과,
    복수의 제 1 비아 콘택트 - 상기 제 1 비아 콘택트의 각각은 상기 전도체/유전체 층 쌍 중 하나의 전도체 층과 접촉하는 하단부 및 상기 제 1 상호접속 층과 접촉하는 상단부를 포함함 - 과,
    복수의 제 2 비아 콘택트 - 상기 제 2 비아 콘택트의 각각은 상기 제 2 상호접속 층과 접촉하는 하단부 및 상기 메모리 스트링 중 하나와 접촉하는 상단부를 포함함 - 를 포함하는
    3D 메모리 장치.
  12. 제 11 항에 있어서,
    상기 기판으로부터 멀어지는 수직 방향을 따라 상기 메모리 스택의 계단 구조물 내의 상기 전도체/유전체층 쌍의 에지가 상기 메모리 스트링을 향해 수평으로 엇갈리게 배치되는
    3D 메모리 장치.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 메모리 스트링의 각각은 드레인 선택 게이트 및 상기 드레인 선택 게이트 위의 소스 선택 게이트를 포함하는
    3D 메모리 장치.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 2 상호접속 층과 상기 주변 장치 사이에 본딩 인터페이스를 더 포함하는
    3D 메모리 장치.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 메모리 스트링의 각각은 상기 메모리 스트링의 상단부에 반도체 플러그를 포함하는
    3D 메모리 장치.
  16. 제 15 항에 있어서,
    상기 반도체 플러그는 단결정 실리콘을 포함하는
    3D 메모리 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    복수의 제 3 비아 콘택트를 더 포함하고,
    상기 제 3 비아 콘택트의 각각은 상기 반도체 플러그 중 하나와 접촉하는 하단부 및 상기 제 1 상호접속 층과 접촉하는 상단부를 포함하는
    3D 메모리 장치.
  18. 제 11 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 메모리 스트링의 각각은
    상기 전도체/유전체 층 쌍을 통과하여 수직으로 연장되는 반도체 채널과,
    상기 전도체/유전체 층 쌍과 상기 반도체 채널 사이의 터널링 층과,
    상기 터널링 층과 상기 전도체/유전체 층 쌍 사이의 저장 층을 포함하는
    3D 메모리 장치.
  19. 3 차원(3D) 메모리 장치로서,
    제 1 반도체 구조물과,
    제 2 반도체 구조물을 포함하고,
    상기 제 1 반도체 구조물은,
    복수의 메모리 스트링 - 상기 메모리 스트링의 각각은 수직으로 연장되고 상기 메모리 스트링의 상단부에 반도체 플러그를 포함함 - 과,
    상기 메모리 스트링 위에 배치된 제 1 상호접속 층 및 상기 메모리 스트링 아래에 배치된 제 2 상호접속 층과,
    복수의 제 1 비아 콘택트 - 상기 제 1 비아 콘택트의 각각은 상기 반도체 플러그 중 하나와 접촉하는 하단부 및 상기 제 1 상호접속 층과 접촉하는 상단부를 포함함 - 를 포함하고,
    상기 제 2 반도체 구조물은
    기판과,
    상기 기판 상에 배치된 주변 장치와,
    상기 주변 장치 위에 배치된 제 3 상호접속 층과,
    상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이의 본딩 인터페이스 - 상기 제 2 상호접속 층은 상기 본딩 인터페이스에서 상기 제 3 상호접속 층과 접촉함 - 를 포함하는
    3D 메모리 장치.
  20. 제 19 항에 있어서,
    상기 반도체 플러그는 단결정 실리콘을 포함하는
    3D 메모리 장치.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 메모리 스트링의 각각은 드레인 선택 게이트 및 상기 드레인 선택 게이트 위에 소스 선택 게이트를 더 포함하는
    3D 메모리 장치.
  22. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    메모리 스택 - 상기 메모리 스택을 통과하여 상기 메모리 스트링이 수직으로 연장되고 복수의 전도체/유전체 층 쌍을 포함함 - 을 더 포함하고,
    상기 기판으로부터 멀어지는 수직 방향을 따르는 상기 메모리 스택의 계단 구조물 내의 상기 전도체/유전체 층 쌍의 에지는 상기 메모리 스트링을 향해 수평으로 엇갈리게 배치되는
    3D 메모리 장치.
  23. 제 22 항에 있어서,
    상기 메모리 스트링의 각각은,
    상기 전도체/유전체 층 쌍을 통과하여 수직으로 연장되는 반도체 채널과,
    상기 전도체/유전체 층 쌍과 상기 반도체 채널 사이의 터널링 층과,
    상기 터널링 층과 상기 전도체/유전체 층 쌍 사이의 저장 층을 포함하는
    3D 메모리 장치.
  24. 제 22 항 또는 제 23 항에 있어서,
    복수의 제 2 비아 콘택트를 더 포함하고,
    상기 제 2 비아 콘택트의 각각은 상기 전도체/유전체 층 쌍 중 하나의 전도체 층과 접촉하는 하단부 및 제 1 상호접속 층과 접촉하는 상단부를 포함하는
    3D 메모리 장치.
  25. 제 19 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 복수의 제 3 비아 콘택트를 더 포함하고,
    상기 제 3 비아 콘택트의 각각은 상기 제 2 상호접속 층과 접촉하는 하단부 및 상기 메모리 스트링 중 하나와 접촉하는 상단부를 포함하는
    3D 메모리 장치.
KR1020217004070A 2018-07-20 2018-07-20 3 차원 메모리 장치 KR102651818B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/096515 WO2020014981A1 (en) 2018-07-20 2018-07-20 Three-dimensional memory devices

Publications (2)

Publication Number Publication Date
KR20210030969A true KR20210030969A (ko) 2021-03-18
KR102651818B1 KR102651818B1 (ko) 2024-03-26

Family

ID=64994143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217004070A KR102651818B1 (ko) 2018-07-20 2018-07-20 3 차원 메모리 장치

Country Status (6)

Country Link
US (1) US10867678B2 (ko)
JP (1) JP7046228B2 (ko)
KR (1) KR102651818B1 (ko)
CN (2) CN109219885A (ko)
TW (1) TWI672801B (ko)
WO (1) WO2020014981A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023191445A1 (ko) * 2022-03-31 2023-10-05 서울시립대학교 산학협력단 3차원 적층형 디램 어레이 및 그 제조방법

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083734B1 (en) * 2017-11-06 2018-09-25 Micron Technology, Inc. Memory arrays
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
JP2022510650A (ja) * 2019-01-18 2022-01-27 長江存儲科技有限責任公司 三次元メモリ装置のソースコンタクト構造、および三次元メモリ装置のソースコンタクト構造の製作方法
KR20240000635A (ko) 2019-01-30 2024-01-02 양쯔 메모리 테크놀로지스 씨오., 엘티디. 더미 접합 콘택트를 사용한 하이브리드 접합
KR102618755B1 (ko) * 2019-01-30 2023-12-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합
JP2020126943A (ja) * 2019-02-05 2020-08-20 キオクシア株式会社 半導体記憶装置
EP3853893A4 (en) * 2019-02-11 2023-08-16 Yangtze Memory Technologies Co., Ltd. BONDED SEMICONDUCTIVE STRUCTURES HAVING BOND CONTACTS MADE OF NON-DIFFUSIBLE CONDUCTIVE MATERIALS AND METHODS FOR FORMING THEM
CN110062958B (zh) * 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR102647618B1 (ko) * 2019-04-30 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스
KR102642281B1 (ko) 2019-04-30 2024-02-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 굴곡된 후면 워드 라인을 갖는 삼차원 메모리 디바이스를 형성하는 방법
JP7278394B2 (ja) * 2019-04-30 2023-05-19 長江存儲科技有限責任公司 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
WO2020232573A1 (en) * 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with static random-access memory
CN110291586B (zh) 2019-05-17 2020-10-30 长江存储科技有限责任公司 具有静态随机存取存储器的三维存储器件的高速缓存程序操作
US10847523B1 (en) * 2019-07-03 2020-11-24 Macronix International Co., Ltd. Stacked memory and ASIC device
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
WO2021007767A1 (en) 2019-07-16 2021-01-21 Yangtze Memory Technologies Co., Ltd. Interconnect structures of three-dimensional memory devices
CN110574162B (zh) * 2019-08-02 2021-02-12 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110637368B (zh) * 2019-08-23 2021-03-23 长江存储科技有限责任公司 非易失性存储器件及其制造方法
JP2021064666A (ja) * 2019-10-11 2021-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2021072575A1 (en) * 2019-10-14 2021-04-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional phase-change memory devices
CN110945650A (zh) * 2019-11-05 2020-03-31 长江存储科技有限责任公司 具有通过键合而形成的毗连通孔结构的半导体设备和用于形成其的方法
JP2021082703A (ja) * 2019-11-19 2021-05-27 キオクシア株式会社 半導体装置およびその製造方法
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
WO2021151221A1 (en) * 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
US11527545B2 (en) 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
TWI727761B (zh) * 2020-04-23 2021-05-11 旺宏電子股份有限公司 記憶元件及其製造方法
US11348941B2 (en) 2020-04-23 2022-05-31 Macronix International Co., Ltd. Memory device and method of fabricating the same
KR102650204B1 (ko) 2020-05-27 2024-03-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자
WO2021237492A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111801799B (zh) 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
EP3939083B1 (en) * 2020-05-27 2024-06-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021237491A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11563018B2 (en) * 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US20230255035A1 (en) * 2020-07-15 2023-08-10 Iucf-Hyu (Industry-Universtiy Cooperation Foundation Hanyang University) Three-dimensional flash memory with high degree of integration
TWI749642B (zh) * 2020-07-17 2021-12-11 旺宏電子股份有限公司 半導體結構
US11538827B2 (en) 2020-07-23 2022-12-27 Macronix International Co., Ltd. Three-dimensional memory device with increased memory cell density
US11569259B2 (en) 2020-08-05 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with double-sided stepped surfaces and method of making thereof
US20220059555A1 (en) * 2020-08-18 2022-02-24 Applied Material, Inc. Selection gate separation for 3d nand
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
JP2022047964A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体装置およびその製造方法
CN114188330A (zh) * 2020-09-28 2022-03-15 长江存储科技有限责任公司 三维存储器
WO2022067587A1 (zh) * 2020-09-29 2022-04-07 华为技术有限公司 三维存储器及其制备方法、电子设备
WO2022077318A1 (en) * 2020-10-15 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Array and contact architecture for four stack three dimensional cross point memory
US11424215B2 (en) * 2020-11-10 2022-08-23 Sandisk Technologies Llc Bonded assembly formed by hybrid wafer bonding using selectively deposited metal liners
US20220230976A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11749611B2 (en) * 2021-02-01 2023-09-05 Qualcomm Incorporated Package with a substrate comprising periphery interconnects
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20220271033A1 (en) * 2021-02-19 2022-08-25 Daniel Chanemougame Inverted top-tier fet for multi-tier gate-on-gate 3-dimension integration (3di)
EP4282003A1 (en) * 2021-03-22 2023-11-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11973044B2 (en) * 2021-12-23 2024-04-30 Sandisk Technologies Llc Non-volatile memory with efficient signal routing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053628A (ko) * 2013-11-08 2015-05-18 삼성전자주식회사 반도체 장치
US20170179026A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR20170124019A (ko) * 2016-04-29 2017-11-09 삼성전자주식회사 비휘발성 메모리 장치
CN107658315A (zh) * 2017-08-21 2018-02-02 长江存储科技有限责任公司 半导体装置及其制备方法
CN107731828A (zh) * 2017-08-21 2018-02-23 长江存储科技有限责任公司 Nand存储器及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437192B2 (en) * 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8964474B2 (en) * 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9230973B2 (en) * 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
KR102398665B1 (ko) * 2015-05-07 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
CN108140643B (zh) * 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
KR102579920B1 (ko) * 2015-12-17 2023-09-18 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102399462B1 (ko) * 2017-07-25 2022-05-18 삼성전자주식회사 수직형 메모리 장치
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10522489B1 (en) * 2018-06-28 2019-12-31 Western Digital Technologies, Inc. Manufacturing process for separating logic and memory array

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053628A (ko) * 2013-11-08 2015-05-18 삼성전자주식회사 반도체 장치
US20170179026A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR20170124019A (ko) * 2016-04-29 2017-11-09 삼성전자주식회사 비휘발성 메모리 장치
CN107658315A (zh) * 2017-08-21 2018-02-02 长江存储科技有限责任公司 半导体装置及其制备方法
CN107731828A (zh) * 2017-08-21 2018-02-23 长江存储科技有限责任公司 Nand存储器及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023191445A1 (ko) * 2022-03-31 2023-10-05 서울시립대학교 산학협력단 3차원 적층형 디램 어레이 및 그 제조방법
KR20230141326A (ko) * 2022-03-31 2023-10-10 서울시립대학교 산학협력단 3차원 적층형 디램 어레이 및 그 제조방법

Also Published As

Publication number Publication date
TW202008568A (zh) 2020-02-16
JP7046228B2 (ja) 2022-04-01
CN112951838B (zh) 2023-05-19
CN112951838A (zh) 2021-06-11
US10867678B2 (en) 2020-12-15
US20200027509A1 (en) 2020-01-23
JP2021524158A (ja) 2021-09-09
TWI672801B (zh) 2019-09-21
CN109219885A (zh) 2019-01-15
WO2020014981A1 (en) 2020-01-23
KR102651818B1 (ko) 2024-03-26

Similar Documents

Publication Publication Date Title
KR102651818B1 (ko) 3 차원 메모리 장치
US10580788B2 (en) Methods for forming three-dimensional memory devices
US11758732B2 (en) Hybrid bonding contact structure of three-dimensional memory device
CN109417075B (zh) 多堆叠层三维存储器件
US11923339B2 (en) Integration of three-dimensional NAND memory devices with multiple functional chips
US10930661B2 (en) Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
US11805646B2 (en) Three-dimensional memory devices and methods for forming the same
US10748851B1 (en) Hybrid bonding using dummy bonding contacts and dummy interconnects
KR102244929B1 (ko) 3 차원 메모리 디바이스의 상호접속 구조
TW202002179A (zh) 具有遮罩層的三維記憶體元件以及其製造方法
US11049834B2 (en) Hybrid bonding using dummy bonding contacts
JP7459136B2 (ja) 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant