JP2021064666A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＵＢには、トランジスタ１ＱおよびメモリセルＭＣなどの半導体素子が形成されている。半導体基板ＳＵＢの上方には、配線Ｍ１〜Ｍ７を含む多層配線層が形成されている。多層配線層に形成されている配線Ｍ１〜Ｍ７のうち、配線Ｍ５は最も厚い厚さを有し、配線Ｍ５の上方には、半導体層ＳＬを含む配線層中トランジスタ２Ｑが設けられている。配線層中トランジスタ２Ｑでは、配線Ｍ６がゲート電極ＧＥとして機能し、ビアＶ６がソース電極ＳＥまたはドレイン電極ＤＥとして機能する。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、例えば、配線層中に半導体素子を備える半導体装置およびその製造方法に好適に利用できる。

半導体チップの内部に形成されている配線層を利用してトランジスタなどの半導体素子を設ける技術がある。この技術では、一般的に、トランジスタのチャネル層に酸化物半導体が用いられるが、その他の構成要素であるゲート電極、ソース電極およびドレイン電極などには、配線層が用いられているので、配線層中にトランジスタを形成することが可能である。このようなトランジスタを配線層中トランジスタまたはＢＥＯＬ−ＴＲ（Back End Of Line - TRansistor）と称する場合もある。従って、チップ面積を増やすことなく、半導体基板に形成されるトランジスタとは別に配線層中トランジスタの数を増やすことができる。

配線層中トランジスタを形成するためには、従来の配線層の形成工程に酸化物半導体の形成に関する幾つかの工程のみを追加すればよいので、比較的少ない製造コストで実施できるというメリットがある。また、酸化物半導体が有するワイドギャップ性を利用して、配線層中トランジスタを高耐圧トランジスタとして使用することも可能である。

例えば、特許文献１には、下層配線をゲート電極とし、ゲート電極上にゲート絶縁膜を介して形成された酸化物半導体をチャネルとし、酸化物半導体上に形成されるビアおよび上記ビアに接続される上層配線をドレイン電極またはソース電極とした配線層中トランジスタが開示されている。

特開２０１０−１４１２３０号公報

従来の配線層の形成工程では、半導体基板に形成されているトランジスタの特性の変動を考慮して、熱履歴が計算され、熱処理の条件が決定されている。しかしながら、それらは配線層中トランジスタの特性の変動については考慮されていないので、単純に従来の配線層の形成工程に配線層中トランジスタの形成工程を追加するだけでは、配線層中トランジスタに十分な性能を発揮させることが困難となる。従って、半導体基板に形成されているトランジスタおよび配線層中トランジスタの双方の性能を低下させることなく、配線層中トランジスタを追加で形成する技術が求められる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。

一実施の形態によれば、半導体装置は、半導体基板と、半導体基板に形成された第１トランジスタと、第１トランジスタの上方に形成された多層配線層と、多層配線層中に形成された第２トランジスタとを有する。ここで、第２トランジスタの下方には、多層配線層に形成されている複数の配線のうち、最も厚い厚さを有する第１配線が形成されている。

また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板に第１トランジスタを形成する工程、（ｂ）第１トランジスタの上方に多層配線層を形成する工程、（ｃ）多層配線層中に第２トランジスタを形成する工程、を有する。ここで、（ｂ）工程は、（ｂ１）多層配線層に形成される複数の配線のうち、最も厚い厚さを有する第１配線を形成する工程を含み、（ｃ）工程は、（ｂ１）工程の後に行われる。

一実施の形態によれば、半導体装置の性能を向上させることができる。

実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す拡大断面図である。 検討例における半導体装置を示す断面図である。 本願発明者らによる測定結果を示すグラフである。 実施の形態１および検討例における各々の半導体装置を比較した平面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態４における半導体装置を示す断面図である。 実施の形態５における半導体装置を示す断面図である。 実施の形態６における半導体素子の一例を示す模式図である。 実施の形態６における半導体装置の効果を纏めた表である。 実施の形態６における半導体素子の他の例を示す模式図である。 実施の形態６における半導体素子の他の例を示す模式図である。 実施の形態１〜６における半導体装置を用いたシステムを示す模式図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略されている場合もあり、平面図であってもハッチングが付されている場合もある。

また、本願において説明されるＸ方向およびＹ方向は互いに直交し、Ｘ方向およびＹ方向からなる面は平面となる。また、Ｚ方向は、Ｘ方向およびＹ方向に直交し、上記水平面に垂直な鉛直方向である。本願では、Ｚ方向をある構造体の厚さ方向または高さ方向として説明する場合もある。

（実施の形態１）
＜半導体装置の構造＞
以下に図１および図２を用いて、実施の形態１における半導体装置を説明する。図１は、半導体装置の構造を示す断面図であり、図２は、配線層中トランジスタ（トランジスタ）２Ｑを拡大した断面図である。

図１に示されるように、半導体基板（半導体ウェハ）ＳＵＢには、複数の素子分離部ＳＴＩおよび複数のウェル領域ＷＬが形成されている。半導体基板ＳＵＢは、例えば１〜１０Ωｃｍの比抵抗を有するｐ型の単結晶シリコンなどからなり、複数の素子分離部ＳＴＩは、半導体基板ＳＵＢに形成された溝と、上記溝内に埋め込まれた酸化シリコン膜などの絶縁膜からなる。複数のウェル領域ＷＬは、半導体基板ＳＵＢにｐ型またはｎ型の不純物が導入された不純物領域である。

複数のウェル領域ＷＬには、ｎ型またはｐ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。ここでは、あるウェル領域ＷＬにｎ型またはｐ型のＭＩＳＦＥＴとしてトランジスタ１Ｑが形成され、別のウェル領域ＷＬに電荷蓄積層を有するｎ型のＭＩＳＦＥＴであるメモリセルＭＣが形成されている場合を例示する。

トランジスタ１Ｑは、ウェル領域ＷＬに形成された不純物領域であるソース領域およびドレイン電極と、ウェル領域ＷＬ上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。ゲート絶縁膜は、例えば酸化シリコン膜であり、ゲート電極は、例えば多結晶シリコン膜である。

メモリセルＭＣは、ウェル領域ＷＬに形成された不純物領域であるソース領域およびドレイン電極と、ウェル領域ＷＬ上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、且つ、例えば多結晶シリコン膜からなるゲート電極とを有する。メモリセルＭＣは、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）のような不揮発性メモリセルであり、メモリセルＭＣのゲート絶縁膜は、例えば、第１酸化シリコン膜、電荷蓄積層および第２酸化シリコン膜を含む積層膜である。電荷蓄積層は、多結晶シリコン膜のような導電性膜であるか、窒化シリコン膜のようなトラップ性絶縁膜である。電荷蓄積層に電子またはホールが蓄積されているか否かによって、メモリセルＭＣの閾値電圧が変化するので、メモリセルＭＣが書込状態であるか消去状態であるかを判別できる。

半導体基板ＳＵＢ上には、トランジスタ１ＱおよびメモリセルＭＣを覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ０が形成されている。層間絶縁膜ＩＬ０内にはコンタクトホールが形成され、上記コンタクトホール内には、例えば窒化チタン膜のようなバリアメタル膜と、例えばタングステン膜のような導電性膜との積層膜からなるビアＶ０が埋め込まれている。ビアＶ０は、ウェル領域ＷＬ、または、トランジスタ１Ｑ若しくはメモリセルＭＣのソース領域、ドレイン領域若しくはゲート電極に電気的に接続されている。

層間絶縁膜ＩＬ０上には、第１配線層として複数の配線Ｍ１が形成されている。複数の配線Ｍ１の各々は、ビアＶ０に電気的に接続され、第１バリアメタル膜、アルミニウム膜および第２バリアメタル膜の積層膜からなる。第１バリアメタル膜および第２バリアメタル膜は、例えば、チタン膜および窒化チタン膜の積層膜である。チタン膜の厚さは例えば３０〜５０ｎｍであり、窒化チタン膜の厚さは例えば４０〜１００ｎｍであり、アルミニウム膜の厚さは例えば２００〜５００ｎｍである。

層間絶縁膜ＩＬ０上には、複数の配線Ｍ１を覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１内にはコンタクトホールが形成され、上記コンタクトホール内にはビアＶ１が埋め込まれている。ビアＶ１は配線Ｍ１に電気的に接続されている。層間絶縁膜ＩＬ１上には、第２配線層として複数の配線Ｍ２が形成されている。複数の配線Ｍ２の各々は、ビアＶ１に電気的に接続されている。

層間絶縁膜ＩＬ１上には、複数の配線Ｍ２を覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２内にはコンタクトホールが形成され、上記コンタクトホール内にはビアＶ２が埋め込まれている。ビアＶ２は配線Ｍ２に電気的に接続されている。層間絶縁膜ＩＬ２上には、第３配線層として複数の配線Ｍ３が形成されている。複数の配線Ｍ３の各々は、ビアＶ２に電気的に接続されている。

層間絶縁膜ＩＬ２上には、複数の配線Ｍ３を覆うように、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３内にはコンタクトホールが形成され、上記コンタクトホール内にはビアＶ３が埋め込まれている。ビアＶ３は配線Ｍ３に電気的に接続されている。層間絶縁膜ＩＬ３上には、第４配線層として複数の配線Ｍ４が形成されている。複数の配線Ｍ４の各々は、ビアＶ３に電気的に接続されている。

層間絶縁膜ＩＬ３上には、複数の配線Ｍ４を覆うように、層間絶縁膜ＩＬ４が形成されている。層間絶縁膜ＩＬ４内にはコンタクトホールが形成され、上記コンタクトホール内にはビアＶ４が埋め込まれている。ビアＶ４は配線Ｍ４に電気的に接続されている。また、ビアＶ４については、配線Ｍ５の形成時に、配線Ｍ５の材料がビアＶ４用のコンタクトホールに埋め込まれて形成されてもよい。

なお、層間絶縁膜ＩＬ１〜ＩＬ４は層間絶縁膜ＩＬ０と同様の絶縁膜からなり、ビアＶ１〜Ｖ４はビアＶ０と同様の積層膜からなり、配線Ｍ２〜配線Ｍ４は配線Ｍ１と同様の積層膜からなる。

層間絶縁膜ＩＬ４上には、第５配線層として複数の配線Ｍ５が形成されている。複数の配線Ｍ５の各々は、ビアＶ４に電気的に接続されている。配線Ｍ５も配線Ｍ１〜Ｍ４と同様に、第１バリアメタル膜、アルミニウム膜および第２バリアメタル膜の積層膜からなる。配線Ｍ５の第１バリアメタル膜および第２バリアメタル膜の厚さは、配線Ｍ１〜Ｍ４の各々の第１バリアメタル膜および第２バリアメタル膜と同じであり、配線Ｍ５のアルミニウム膜の厚さは配線Ｍ１〜Ｍ４の各々のアルミニウム膜の厚さよりも厚く、後述する配線Ｍ６および配線Ｍ７のアルミニウム膜の厚さよりも厚い。配線Ｍ５のアルミニウム膜の厚さは、例えば７００〜２５００ｎｍであり、より好ましくは１５００〜２０００ｎｍである。

すなわち、配線Ｍ５は、配線Ｍ１〜Ｍ４、Ｍ６、Ｍ７よりも厚い厚さを有する。言い換えれば、配線Ｍ５は、半導体装置内の多層配線層に形成されている複数の配線の中で、最も厚い厚さを有する。

なお、実施の形態１では、第５配線層に形成されている複数の配線Ｍ５のうちの一部は、ボンディングワイヤなどの外部接続端子に電気的に接続するためのパッド電極ＰＡＤとして機能する。実施の形態１における半導体装置は、パッド電極ＰＡＤを介して、半導体装置の外部の電子機器と電気的に接続される。

また、パッド電極ＰＡＤ以外の複数の配線Ｍ５のうちの一部は、電源メッシュＰＳＭの一部を構成している。ここでは、電源メッシュＰＳＭを構成する配線Ｍ５はビアＶ４を介して下層の配線Ｍ４に接続され、互いに接続された配線Ｍ５および配線Ｍ４によって、電源メッシュＰＳＭが構成されている。詳細に図示はしないが、電源メッシュＰＳＭは、平面視においてＸ方向またはＹ方向に延在する配線群であり、電源メッシュＰＳＭを構成する配線Ｍ５および配線Ｍ４には、電源電位（Ｖｄｄ）または基準電位（Ｖｓｓ）が供給されている。このような電源メッシュＰＳＭが、半導体チップ内のうちパッド電極ＰＡＤ以外の領域に張り巡らされ、チップ内の厚さの厚い配線Ｍ５を含んで構成されていることで、配線抵抗の増加を抑制でき、電圧降下の影響を抑制できる。なお、電源メッシュＰＳＭは、後述の配線層中トランジスタ２Ｑの下方に設けられている。

層間絶縁膜ＩＬ４上には、複数の配線Ｍ５を覆うように絶縁膜ＩＦ１が形成され、絶縁膜ＩＦ１上には絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ１および絶縁膜ＩＦ２には平坦化処理が施され、絶縁膜ＩＦ１の一部の表面は絶縁膜ＩＦ２から露出している。平坦化された絶縁膜ＩＦ１および絶縁膜ＩＦ２の表面上には、絶縁膜ＩＦ３が形成されている。絶縁膜ＩＦ１〜ＩＦ３は、それぞれ酸化シリコン膜からなる。

絶縁膜ＩＦ１および絶縁膜ＩＦ３にはコンタクトホールが形成され、上記コンタクトホール内にはビアＶ５が埋め込まれている。ビアＶ５は配線Ｍ５に電気的に接続されている。絶縁膜ＩＦ３上には、第６配線層として複数の配線Ｍ６が形成されている。複数の配線Ｍ６各々は、ビアＶ５に電気的に接続されている。

また、絶縁膜ＩＦ３上には、複数の配線Ｍ６の間を埋め込むように、絶縁膜ＩＦ４が形成されている。絶縁膜ＩＦ４は、例えば酸化シリコン膜からなる。絶縁膜ＩＦ４には平坦化処理が施され、配線Ｍ６は絶縁膜ＩＦ４から露出し、絶縁膜ＩＦ４の表面の位置は、配線Ｍ６の表面の位置とほぼ同じとなっている。

絶縁膜ＩＦ４上および複数の配線Ｍ６上には、ゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜または酸化アルミニウム膜のような絶縁膜からなる。

ゲート絶縁膜ＧＩの一部の上面上には、半導体層ＳＬが形成され、半導体層ＳＬ上には、ハードマスクＨＭが形成されている。半導体層ＳＬは、酸化物半導体または多結晶半導体からなる。酸化物半導体は、ＩＧＺＯと称されるインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を含む酸化物、酸化ガリウム（Ｇａ_２Ｏ_３）、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化チタン（ＴｉＯ_２）、二酸化スズ（ＳｎＯ_２）または酸化銅（ＣｕＯ）からなる。多結晶半導体は、ポリゲルマニウムまたはポリシリコンからなる。また、ハードマスクＨＭは、例えば窒化シリコン、酸化シリコンまたは酸窒化シリコンからなる絶縁膜である。

ゲート絶縁膜ＧＩ上には、半導体層ＳＬおよびハードマスクＨＭを覆うように、絶縁膜ＩＦ５が形成されている。絶縁膜ＩＦ５は、例えば酸化シリコン膜からなる。絶縁膜ＩＦ５内にはコンタクトホールが形成され、上記コンタクトホール内には複数のビアＶ６が埋め込まれている。複数のビアＶ６の一部は、ゲート絶縁膜ＧＩを貫通し、配線Ｍ６に電気的に接続されている。また、複数のビアＶ６の他の一部は、ハードマスクＨＭを貫通し、半導体層ＳＬに電気的に接続されている。

図２は、配線層中トランジスタ２Ｑの要部を拡大した断面図である。

図２に示されるように、実施の形態１における配線層中トランジスタ２Ｑは、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であり、ゲート電極ＧＥとして機能する配線Ｍ６と、ゲート絶縁膜ＧＩと、ソース電極ＳＥまたはドレイン電極ＤＥとして機能するビアＶ６と、半導体層ＳＬとを有する。ここで、半導体層ＳＬでは、ソース電極ＳＥに接する箇所がソース領域ＳＲとなり、ドレイン電極ＤＥに接する箇所がドレイン領域ＤＲとなり、ソース領域ＳＲとドレイン領域ＤＲとに挟まれた箇所がチャネル領域となる。

ソース領域ＳＲおよびドレイン領域ＤＲは、ビアＶ６用のコンタクトホールを形成した際に、半導体層ＳＬにプラズマドライエッチング処理または水素プラズマ処理のような還元性プラズマ処理を行うことで形成される。還元性プラズマ処理に晒された半導体層ＳＬは、酸素欠陥領域となり、低抵抗化され、ソース領域ＳＲおよびドレイン領域ＤＲとして機能できる。なお、半導体層ＳＬの厚さは、例えば５〜２００ｎｍであり、より好ましくは８〜５０ｎｍである。

また、ゲート電極ＧＥとなる配線Ｍ６は、上述のように、下層の第１バリアメタル膜、アルミニウム膜ＡＬ１および上層の第２バリアメタル膜の積層膜からなる。下層の第１バリアメタル膜は、チタン膜ＢＭ１およびチタン膜ＢＭ１上に形成された窒化チタン膜ＢＭ２からなり、上層の第２バリアメタル膜は、チタン膜ＢＭ３およびチタン膜ＢＭ３上に形成された窒化チタン膜ＢＭ４からなる。

チタン膜ＢＭ１、ＢＭ３の厚さは例えば３０〜５０ｎｍであり、窒化チタン膜ＢＭ２、ＢＭ４の厚さは例えば４０〜１００ｎｍであり、アルミニウム膜ＡＬ１の厚さは例えば２００〜５００ｎｍである。

通常、窒化チタン膜ＢＭ４は、フォトリソグラフィ技術における反射防止膜として機能する。従って、窒化チタン膜ＢＭ４の厚さは、その役割を果たせる厚さであればよい。しかしながら、実施の形態１における配線Ｍ６では、反射防止膜としての機能に加え、配線層中トランジスタ２Ｑのゲート電極ＧＥの仕事関数を規定する機能も要求される。

ゲート電極ＧＥにおける最上層である窒化チタン膜ＢＭ４の厚さを、ある程度確保することによって、配線層中トランジスタ２Ｑの閾値電圧が安定する。窒化チタン膜ＢＭ２の厚さは６０ｎｍ以上が好ましく、８０ｎｍ以上が更に好ましい。このように窒化チタン膜ＢＭ４の厚さを十分に確保することで、窒化チタン膜ＢＭ４の下層に形成され、且つ、窒化チタン膜ＢＭ４よりも低い仕事関数を有するチタン膜ＢＭ３およびアルミニウム膜ＡＬ１の影響が小さくなる。従って、配線層中トランジスタ２Ｑの性能を向上させることができる。

再び図１に戻って説明を行う。絶縁膜ＩＦ５上には、第７配線層として複数の配線Ｍ７が形成されている。複数の配線Ｍ７の各々は、ビアＶ６に電気的に接続されている。絶縁膜ＩＦ５上には、複数の配線Ｍ７を覆うように、絶縁膜ＩＦ６が形成されている。絶縁膜ＩＦ６は、例えば酸化シリコン膜からなる。

なお、ビアＶ５およびビアＶ６はビアＶ０と同様の積層膜からなり、配線Ｍ６および配線Ｍ７は配線Ｍ１と同様の積層膜からなる。また、ビアＶ６については、配線Ｍ７の形成時に、配線Ｍ７の材料がビアＶ６用のコンタクトホールに埋め込まれて形成されるてもよい。また、配線Ｍ６の積層膜を構成する各膜の厚さは、配線Ｍ１〜Ｍ４の各々の積層膜を構成する各膜の厚さとほぼ同じであるが、配線Ｍ７の積層膜を構成するアルミニウム膜の厚さは、配線Ｍ１〜Ｍ４、Ｍ６のアルミニウム膜の厚さよりも厚く、配線Ｍ５のアルミニウム膜の厚さよりも薄く、４００〜２０００ｎｍである。

すなわち、配線Ｍ７は、配線Ｍ１〜Ｍ４、Ｍ６よりも厚い厚さを有し、配線Ｍ５よりも薄い厚さを有する。言い換えれば、配線Ｍ７は、半導体装置内の多層配線層に形成されている複数の配線の中で、２番目に厚い厚さを有する。

パッド電極ＰＡＤの上方においては、絶縁膜ＩＦ３、絶縁膜ＩＦ４、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ５および絶縁膜ＩＦ６が除去されている。そのため、パッド電極ＰＡＤと配線Ｍ７との間には段差が発生している。

配線Ｍ７上の絶縁膜ＩＦ６およびパッド電極ＰＡＤ上の絶縁膜ＩＦ１を覆うように、絶縁膜ＩＦ７、絶縁膜ＩＦ８および有機絶縁膜ＰＩＱが保護膜として形成されている。絶縁膜ＩＦ７は例えば酸化シリコン膜であり、有機絶縁膜ＰＩＱは例えばポリイミドのような樹脂膜である。絶縁膜ＩＦ８は、トランジスタ１ＱおよびメモリセルＭＣに含まれる水素が半導体装置の外部へ抜けることを防止するための膜であり、酸化シリコン膜に窒素が添加された膜であり、例えば酸窒化シリコン膜である。

パッド電極ＰＡＤの上方において、有機絶縁膜ＰＩＱ、絶縁膜ＩＦ８、絶縁膜ＩＦ７および絶縁膜ＩＦ１には開口部が設けられている。パッド電極ＰＡＤのうち、保護膜（有機絶縁膜ＰＩＱ、絶縁膜ＩＦ８および絶縁膜ＩＦ７）から露出した箇所が、ボンディングワイヤなどの外部接続端子に接続するための領域となる。

配線Ｍ７の上方においては、有機絶縁膜ＰＩＱ、絶縁膜ＩＦ８、絶縁膜ＩＦ７および絶縁膜ＩＦ１が配線Ｍ７を覆っている場合もあるし、これらの絶縁膜に開口部が設けられている場合もある。実施の形態１では、配線Ｍ７にはボンディングワイヤが形成されないので、上記開口部は必須ではないが、上記開口部を配線層中トランジスタ２Ｑから発生する熱の放熱経路として、利用することもできる。

＜検討例における半導体装置と、その問題点＞
図３は、検討例における半導体装置を示す断面図である。検討例では、実施の形態１と異なり、最も厚い厚さを有する配線Ｍ５の下層に配線層中トランジスタ２Ｑが設けられている。なお、検討例では、半導体層ＳＬは配線Ｍ３と配線Ｍ４との間に設けられているが、半導体層ＳＬは配線Ｍ４と配線Ｍ５との間に設けられていてもよい。このような構造でもゲート絶縁膜ＧＩおよび半導体層ＳＬを形成する工程を追加するだけで、多層配線層に配線層中トランジスタ２Ｑを形成することができる。

しかしながら、本願発明者らの検討によれば、検討例では以下の問題点が発生することが分かった。

一般的に、トランジスタ１Ｑの界面準位の回復などを目的として、パッド電極ＰＡＤおよび絶縁膜ＩＦ１の形成後に、４００℃程度の水素アニール処理が行われる。特に、メモリセルＭＣのような不揮発性メモリセルでは、書込特性、消去特性、電荷保持特性、書換え特性またはディスターブ耐性などへの影響が大きいので、水素アニール処理は重要である。また、このような水素アニール処理は、トランジスタ１ＱおよびメモリセルＭＣへの熱履歴も考慮して行われるので、温度などの条件が変更されると、トランジスタ１ＱおよびメモリセルＭＣの特性が変動する恐れがある。

ここで、検討例ではトランジスタ１Ｑ、メモリセルＭＣおよび配線層中トランジスタ２Ｑの形成後に、水素アニール処理が行われることになるが、この水素アニール処理によって、酸化物半導体からなる半導体層ＳＬに還元作用が発生する。そうすると、デバイスのオン／オフ特性または閾値電圧に変化が生じる。また、ゲート絶縁膜ＧＩの材料によっては、ゲート絶縁膜ＧＩ中のトラップ密度が高くなり、本来期待できる信頼性が得られない場合がある。

一方で、配線層中トランジスタ２Ｑに合わせて水素アニール処理の温度またはガス流量などの条件を変更すると、トランジスタ１ＱおよびメモリセルＭＣの特性が変動する恐れがある。

また、本願発明者らの検討によれば、配線層中トランジスタ２Ｑに用いられる半導体層ＳＬの熱伝導が悪いので、配線層中トランジスタ２Ｑ内に熱が籠ってしまい、デバイス特性が変動する現象が見られた。

＜半導体装置の主な特徴＞
図１に示されるように、実施の形態１では、既存のトランジスタ１Ｑ、メモリセルＭＣ、およびパッド電極ＰＡＤの配置を変更することなく、パッド電極ＰＡＤが形成されている第５配線層よりも上層に、配線層中トランジスタ２Ｑを設けることができる。従って、チップ面積を増やすことなく、配線層中トランジスタ２Ｑのような半導体素子の数を増やすことができる。なお、配線層中トランジスタ２Ｑは、例えばロジック回路などに用いられるトランジスタよりも高い耐圧を有する高耐圧トランジスタに利用できる。また、配線層中トランジスタ２Ｑのゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥの結線を変更することで、配線層中トランジスタ２Ｑをダイオードのような他の半導体素子としても利用することができる。

また、実施の形態１における配線層中トランジスタ２Ｑは、パッド電極ＰＡＤよりも上層の配線層に形成され、水素アニール処理（後述の図８を参照）が行われた後に形成される。そのため、トランジスタ１ＱおよびメモリセルＭＣには水素アニール処理が施され、配線層中トランジスタ２Ｑには水素アニール処理が施されないので、半導体層ＳＬは還元作用を受けない。従って、トランジスタ１Ｑ、メモリセルＭＣおよび配線層中トランジスタ２Ｑの特性が変動する恐れを解消できる。

例えば、実施の形態１におけるトランジスタ１Ｑは、短チャネル特性および長チャネル特性に関して、検討例におけるトランジスタ１Ｑと同程度の性能を確保できた。また、実施の形態１におけるメモリセルＭＣは、書込特性、消去特性、電荷保持特性、書換え特性またはディスターブ耐性に関して、検討例におけるメモリセルＭＣと同程度の特性を確保できた。

また、図４は、配線層中トランジスタ２Ｑに関し、ドレイン電圧Ｖｄが０．１Ｖである場合におけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。図４に示されるように、検討例では、ドレイン電流Ｉｄの立ち上がりが早まっていることから、上述の還元作用によって半導体層ＳＬの組成が変化している、または、ゲート絶縁膜ＧＩ中のトラップ密度が高くなっていると推測され、閾値電圧が低下している。すなわち、検討例における配線層中トランジスタ２Ｑが、ディプレッションＭＯＳに近い状態となっている。これに対して、実施の形態１では、上述の還元作用の影響が無いので、閾値電圧の変動が抑制されていることが判る。

以上のように、実施の形態１によれば、半導体装置の信頼性を向上させることができる。

また、配線層中トランジスタ２Ｑの下方には、多層配線層に形成されている複数の配線のうち、最も厚い厚さを有する配線Ｍ５が形成されている。特に、ゲート電極ＧＥとなる配線Ｍ６の１層下の配線層に、配線Ｍ５が形成されている。このため、配線層中トランジスタ２Ｑ内に熱が籠った場合でも、総体積の大きい配線Ｍ５が熱伝導率の高い放熱経路となるので、効率的に放熱を行うことができる。従って、配線層中トランジスタ２Ｑのデバイス特性が変動することを抑制できる。

また、配線層中トランジスタ２Ｑの上方には、多層配線層に形成されている複数の配線のうち、２番目に厚さの厚い配線Ｍ７が形成されている。特に、ゲート電極ＧＥとなる配線Ｍ６の１層上の配線層に、配線Ｍ７が形成されている。このため、更なる放熱経路が確保され、より効率的に放熱を行うことができる。

なお、効率的な放熱のみを考慮すれば、配線Ｍ７の厚さを配線Ｍ５の厚さ以上にすることもできる。しかしながら、その場合、半導体装置（半導体チップ）の高さが増加することになる。従って、半導体装置の薄化を優先するならば、配線Ｍ７の厚さは、放熱経路に成り得るだけの厚さであることが好ましく、配線Ｍ５の厚さよりも薄いことが好ましい。

また、最上層配線である複数の配線Ｍ７のうち一部の上方には、絶縁膜ＩＦ６〜ＩＦ８および有機絶縁膜ＰＩＱからなる保護膜が形成されているが、上記保護膜には、配線Ｍ７の一部が露出するように、選択的に開口部が設けられている。このため、露出している配線Ｍ７からも放熱を行うことができるので、より効率的な放熱が行われる。

また、図５は、検討例における半導体装置である半導体チップ２００、および、実施の形態１における半導体装置である半導体チップ１００の各々のレイアウトを示す平面図である。検討例および実施の形態１では、パッド電極ＰＡＤは半導体チップ１００、２００の外周付近に配置される。配線層中トランジスタ２Ｑは、配線層中トランジスタ形成領域２ＱＲに形成される。

検討例では、配線層中トランジスタ２Ｑのソース電極ＳＥおよびドレイン電極ＤＥとして配線Ｍ４または配線Ｍ５を用いていた。従って、半導体チップ２００内において、電源メッシュＰＳＭとして利用できる領域は、配線層中トランジスタ２Ｑに用いられていない領域に限定される。

しかしながら、実施の形態１では、電源メッシュＰＳＭの上方に配線層中トランジスタ２Ｑが設けられる。従って、電源メッシュＰＳＭとして利用できる領域は、半導体チップ１００の中央部のほぼ全域となり、その上層を配線層中トランジスタ形成領域２ＱＲとして利用できる。すなわち、実施の形態１では、検討例と比較して、電源メッシュＰＳＭとして利用できる領域および配線層中トランジスタ形成領域２ＱＲの面積を増やすことができる。よって、配線層中トランジスタ２Ｑを用いて形成する回路のバリエーションを増やすことができる。更に、配線抵抗の増加を抑制でき、電圧降下の影響を抑制できると共に、半導体素子の数を増やすことができる。

すなわち、実施の形態１によれば、半導体装置の性能を向上させることができる。

また、電源メッシュＰＳＭが配線層中トランジスタ２Ｑの下方に設けられているので、電源メッシュＰＳＭよりも更に下層の配線層から発生する電磁界が、配線層中トランジスタ２Ｑに到達しないように、電源メッシュＰＳＭによって遮断される。または、配線Ｍ４などが信号線であった場合、配線層中トランジスタ２Ｑから発生する電磁界が、信号線にノイズとして影響を与えることが抑制される。従って、半導体装置の性能を更に向上させることができる。

＜半導体装置の製造方法＞
以下に図６〜図２０を用いて、実施の形態１における半導体装置の製造方法と、その特徴について説明する。

まず、図６に示すように、半導体基板ＳＵＢを用意する。次に、半導体基板ＳＵＢに、活性領域を規定する複数の素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、半導体基板ＳＵＢに溝を形成し、上記溝内に例えば酸化シリコン膜のような絶縁膜を、埋め込むことにより形成される。次に、イオン注入によって、半導体基板ＳＵＢに、不純物を導入してウェル領域ＷＬを形成する。次に、異なるウェル領域ＷＬに、それぞれトランジスタ１ＱおよびメモリセルＭＣを形成する。

次に、トランジスタ１ＱおよびメモリセルＭＣの上方に、配線Ｍ１〜Ｍ４を含む複数の下層配線層を形成する。まず、トランジスタ１ＱおよびメモリセルＭＣを覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、半導体基板ＳＵＢ上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ０を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、層間絶縁膜ＩＬ０内にコンタクトホールを形成する。次に、スパッタリング法またはＣＶＤ法によって、層間絶縁膜ＩＬ０上および上記コンタクトホール内に、例えば窒化チタン膜のようなバリアメタル膜と、例えばタングステン膜のような導電性膜との積層膜を形成する。次に、ＣＭＰ法またはエッチバックによって、上記コンタクトホールの外部に形成されている上記バリアメタル膜および上記導電性膜を除去することで、上記コンタクトホール内に上記積層膜からなるビアＶ０を埋め込む。ビアＶ０は、ウェル領域ＷＬ、または、トランジスタ１Ｑ若しくはメモリセルＭＣのソース領域、ドレイン領域若しくはゲート電極に電気的に接続される。

次に、スパッタリング法またはＣＶＤ法によって、層間絶縁膜ＩＬ０上に、チタン膜および窒化チタン膜の積層膜である第１バリアメタル膜を形成する。次に、スパッタリング法によって、第１バリアメタル膜上に、アルミニウム膜を形成する。次に、スパッタリング法またはＣＶＤ法によって、アルミニウム膜上に、チタン膜および窒化チタン膜の積層膜である第２バリアメタル膜を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、第２バリアメタル膜、アルミニウム膜および第１バリアメタル膜をパターニングすることで、これらの積層膜からなり、且つ、ビアＶ０に電気的に接続される配線Ｍ１を形成する。

その後、層間絶縁膜ＩＬ０、ビアＶ０および配線Ｍ１を形成する工程と同様の手法によって、層間絶縁膜ＩＬ１〜ＩＬ４、ビアＶ１〜Ｖ４および配線Ｍ２〜Ｍ４をそれぞれ形成する。また、ビアＶ４については、配線Ｍ５の形成時に、配線Ｍ５の材料がビアＶ４用のコンタクトホールに埋め込まれて形成されてもよい。

なお、層間絶縁膜ＩＬ０〜ＩＬ４の形成後に、これらの表面を平坦化する目的で、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜ＩＬ０〜ＩＬ４に対して研磨処理を行ってもよい。

次に、図７に示されるように、層間絶縁膜ＩＬ４上に、複数の配線Ｍ５を形成する。配線Ｍ５の形成工程は、配線Ｍ１〜Ｍ４の形成工程と同様である。配線Ｍ５のアルミニウム膜の厚さは配線Ｍ１〜Ｍ４の各々のアルミニウム膜の厚さよりも厚く、後述する配線Ｍ６および配線Ｍ７のアルミニウム膜の厚さよりも厚い。すなわち、配線Ｍ５は、配線Ｍ１〜Ｍ４、Ｍ６、Ｍ７よりも厚い厚さを有し、半導体装置内の多層配線層に形成されている複数の配線の中で、最も厚い厚さを有する。

次に、図８に示されるように、複数の配線Ｍ５を覆うように、ＨＤＰ−ＣＶＤ（High Density Plasma-CVD）法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば２０００ｎｍである。次に、トランジスタ１ＱおよびメモリセルＭＣの特性を改善させる目的で、４００℃程度の条件で水素アニール処理を施す。

次に、図９に示されるように、絶縁膜ＩＦ１上に、ＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の厚さは、例えば１０００〜２０００ｎｍである。

次に、図１０に示されるように、ＣＭＰ法によって、絶縁膜ＩＦ１および絶縁膜ＩＦ２に対して研磨処理を行う。これにより、絶縁膜ＩＦ１および絶縁膜ＩＦ２の各々の表面が平坦化され、配線Ｍ５上には、３００〜１０００ｎｍの厚さ、好ましくは４００〜７００ｎｍの厚さの絶縁膜ＩＦ１が残される。また、互いに隣接する配線Ｍ５の間には、絶縁膜ＩＦ１および絶縁膜ＩＦ２が残される。

次に、平坦化された絶縁膜ＩＦ１上および絶縁膜ＩＦ２上に、ＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の厚さは、例えば２００〜７００ｎｍであり、好ましくは３００〜５００ｎｍである。

この後、配線Ｍ５の上方に配線層中トランジスタ２Ｑが形成されるが、図１０の工程のように、絶縁膜ＩＦ１および絶縁膜ＩＦ２の各々の表面が平坦化されていない場合、配線Ｍ５の形状に倣って絶縁膜ＩＦ２の表面は、凹凸が形成された状態となる。そうすると、正常な構造の配線層中トランジスタ２Ｑを形成することが困難となる。

次に、図１１に示されるように、絶縁膜ＩＦ３および絶縁膜ＩＦ１にコンタクトホールを形成し、上記コンタクトホール内にビアＶ５を形成する。次に、絶縁膜ＩＦ３上に、配線Ｍ６を形成する。ビアＶ５を形成する工程は、ビアＶ０〜Ｖ４を形成する工程と同様である。配線Ｍ６を形成する工程も、配線Ｍ１〜Ｍ４を形成する工程とほぼ同じであるが、配線層中トランジスタ２Ｑの閾値電圧を考慮して、窒化チタン膜ＢＭ４（図２参照）の厚さを６０〜１００ｎｍに設定することが好ましい。なお、実施の形態１においては、後でパッド電極ＰＡＤとなる配線Ｍ５上には、ビアＶ６および配線Ｍ６は形成されない。

なお、配線Ｍ６をパターニングする際に、下層の配線パターンとのアライメントを取るためには、絶縁膜ＩＦ１〜ＩＦ３へのマーク形成が必要となる。このマーク形成を行うには、例えば第１配線層（配線Ｍ１）と第２配線層（配線Ｍ２）とのアライメントを取るために用いている手法を適用すればよい。具体的には、第５配線層（配線Ｍ５）と第６配線層（配線Ｍ６）との間に行われるビアＶ６の形成工程を利用し、複数のビアＶ６の一部をマークとして形成しておくことが好ましい。

次に、図１２に示されるように、複数の配線Ｍ６を覆うように、ＨＤＰ−ＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の厚さは、例えば７００〜１０００ｎｍである。次に、ＣＭＰ法によって、絶縁膜ＩＦ４に対して研磨処理を行う。これにより、絶縁膜ＩＦ４の表面が平坦化され、配線Ｍ６の表面が露出する。なお、配線Ｍ６の表面を露出させる工程は、ＣＭＰ法に代えて、エッチバックによって行われてもよい。

次に、図１３に示されるように、複数の配線Ｍ６上および絶縁膜ＩＦ４上に、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法によって、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜または酸化アルミニウム膜からなるゲート絶縁膜ＧＩを形成する。次に、ゲート絶縁膜ＧＩ上に、スパッタリング法、ＣＶＤ法またはＡＬＤ法によって、酸化物半導体または多結晶半導体からなる半導体層ＳＬを形成する。酸化物半導体は、ＩＧＺＯと称されるインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を含む絶縁膜、酸化ガリウム（Ｇａ_２Ｏ_３）、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化チタン（ＴｉＯ_２）、二酸化スズ（ＳｎＯ_２）または酸化銅（ＣｕＯ）からなる。多結晶半導体は、ポリゲルマニウムまたはポリシリコンからなる。次に、半導体層ＳＬ上に、ＣＶＤ法によって、例えば窒化シリコン膜からなるハードマスクＨＭを形成する。ハードマスクＨＭの厚さは、例えば５０〜３００ｎｍである。

次に、図１４に示されるように、フォトリソグラフィ技術およびエッチング処理によって、ハードマスクＨＭおよび半導体層ＳＬをパターニングする。パターニングの終了時に、ハードマスクＨＭの厚さは若干減っている。また、このようなパターニングの方法は２通りある。

１つ目の方法では、半導体層ＳＬが露出するまで、レジストパターンをマスクとしてハードマスクＨＭを加工し、アッシング処理などによって上記レジストパターンを除去する。その後、ハードマスクＨＭをマスクとして、半導体層ＳＬをエッチングする。

２つ目の方法では、レジストパターンをマスクとしてハードマスクＨＭを途中まで加工し、アッシング処理などによって上記レジストパターンを除去する。次に、全面エッチバックによって、半導体層ＳＬの一部が露出するまで残ったハードマスクＨＭを加工する。その後、ハードマスクＨＭをマスクとして、半導体層ＳＬをエッチングする。

後者の場合、レジストパターンが存在している状態で半導体層ＳＬが露出しないので、ポイゾニング現象などを防ぎながら半導体層ＳＬを加工することができる。そのため、半導体層ＳＬの加工精度を向上させることができる。

次に、図１５に示されるように、ハードマスクＨＭおよび半導体層ＳＬを覆うように、ＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５の厚さは、例えば１００〜４００ｎｍであり、好ましくは２００〜３５０ｎｍである。次に、ＣＭＰ法によって、絶縁膜ＩＦ５に対して研磨処理を行うが、ハードマスクＨＭおよび半導体層ＳＬの合計厚さが１００ｎｍ以下である場合のように、後の工程において段差の影響が小さい場合には、上記研磨処理は行われなくてもよい。

次に、フォトリソグラフィ技術およびエッチング処理によって、配線Ｍ６または半導体層ＳＬに到達する複数のコンタクトホールＣＨを形成する。配線Ｍ６に到達するコンタクトホールＣＨは、絶縁膜ＩＦ５およびゲート絶縁膜ＧＩを貫通するように形成される。また、半導体層ＳＬに到達するコンタクトホールＣＨは、絶縁膜ＩＦ５およびハードマスクＨＭを貫通するように形成される。具体的には以下の工程が実施される。

まず、レジストパターンをマスクとしてエッチング処理を行うことで、絶縁膜ＩＦ５の厚さが７０〜９０％程度になるように、絶縁膜ＩＦ５に複数のコンタクトホールＣＨを途中まで形成し、アッシング処理などによってレジストパターンを除去する。その後、全面エッチバックによって、複数のコンタクトホールＣＨを配線Ｍ６または半導体層ＳＬに到達させる。

次に、複数のコンタクトホールＣＨの底部に位置する半導体層ＳＬに対して、プラズマドライエッチング処理または水素プラズマ処理のような還元性プラズマ処理を行うことで、半導体層ＳＬの一部が酸素欠陥領域となり、低抵抗化された領域となる。このような還元性プラズマ処理に晒された半導体層ＳＬの一部が、配線層中トランジスタ２Ｑのソース領域ＳＲおよびドレイン領域ＤＲとなり、ソース領域ＳＲとドレイン領域ＤＲとの間の半導体層ＳＬがチャネル領域となる（図２参照）。

次に、図１６に示されるように、複数のコンタクトホールＣＨの各々の内部に、ビアＶ６を形成する。ビアＶ６はビアＶ０と同様の手段で形成できる。次に、絶縁膜ＩＦ５上に、ビアＶ６に電気的に接続される複数の配線Ｍ７を形成する。配線Ｍ７の形成工程は、配線Ｍ１の形成工程と同様である。配線Ｍ７の積層膜を構成するアルミニウム膜の厚さは、配線Ｍ１〜Ｍ４、Ｍ６のアルミニウム膜の厚さよりも厚く、配線Ｍ５のアルミニウム膜の厚さよりも薄く、４００〜２０００ｎｍである。すなわち、配線Ｍ７は、配線Ｍ１〜Ｍ４、Ｍ６よりも厚い厚さを有し、配線Ｍ５よりも薄い厚さを有する。言い換えれば、配線Ｍ７は、半導体装置内の多層配線層に形成されている複数の配線の中で、２番目に厚い厚さを有する。また、ビアＶ６については、配線Ｍ７の形成時に、配線Ｍ７の材料がビアＶ６用のコンタクトホールに埋め込まれて形成されてもよい。

以上のようにして、第１〜第７配線層からなる多層配線層中に、配線Ｍ６をゲート電極ＧＥとし、半導体層ＳＬをソース領域ＳＲ、ドレイン領域ＤＲおよびチャネル領域とし、ビアＶ６をソース電極ＳＥおよびドレイン電極ＤＥとする配線層中トランジスタ２Ｑが製造される。

次に、図１７に示されるように、複数の配線Ｍ７を覆うように、ＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６の厚さは、例えば３００〜３０００ｎｍであり、より好ましくは１０００〜２０００ｕｍである。

次に、図１８に示されるように、絶縁膜ＩＦ６上にレジストパターンＲＰを形成する。次に、レジストパターンＲＰをマスクとしてエッチング処理を行うことで、パッド電極ＰＡＤとなる配線Ｍ５の上方に位置していた、絶縁膜ＩＦ６、絶縁膜ＩＦ５、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ４、絶縁膜ＩＦ３、絶縁膜ＩＦ２の一部および絶縁膜ＩＦ１の一部を順次除去する。その後、アッシング処理などによってレジストパターンＲＰを除去する。これにより、配線Ｍ５と配線Ｍ７との間に段差が発生する。なお、これらのエッチング処理によって掘り下げられる厚さは、１０００〜２０００ｎｍ程度であり、好ましくは１３００〜１７００ｎｍである。

次に、図１９に示されるように、配線Ｍ７の上方における絶縁膜ＩＦ６上、および、配線Ｍ５の上方における絶縁膜ＩＦ１上に、ＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７の厚さは、例えば１０００〜２０００ｎｍである。次に、絶縁膜ＩＦ７上に、ＣＶＤ法によって、例えば酸窒化シリコン膜からなる絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８の厚さは、例えば４００〜８００ｎｍである。

次に、図２０に示されるように、絶縁膜ＩＦ８上に、塗布法によって、例えば感光性のポリイミドからなる有機絶縁膜を形成する。上記有機絶縁膜の厚さは、例えば５０００〜１５０００ｎｍであり、好ましくは、７０００〜１２０００ｎｍである。次に、上記有機絶縁膜の一部を選択的に感光させてパターニングすることで、複数の有機絶縁膜ＰＩＱが形成される。その後、必要に応じて、有機絶縁膜ＰＩＱに対して熱処理を施し、有機絶縁膜ＰＩＱを硬化させてもよい。

図２０の工程後、複数の有機絶縁膜ＰＩＱをマスクとしてエッチング処理を行うことで、配線Ｍ７の上方における絶縁膜ＩＦ６〜ＩＦ８、および、配線Ｍ５の上方における絶縁膜ＩＦ１、ＩＦ７、ＩＦ８がエッチングされ、図１に示される半導体装置が製造される。

（実施の形態２）
以下に図２１〜図２６を用いて、実施の形態２における半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２１は、実施の形態２における半導体装置を示す断面図であり、図２２〜図２６は、半導体装置の製造方法を示す断面図である。

実施の形態１では、配線Ｍ５をパッド電極ＰＡＤとして用いていた。実施の形態２では、図２１に示されるように、配線Ｍ５の上方に配線Ｍ６および配線Ｍ７を設け、配線Ｍ７をボンディングワイヤに接続するためのパッド電極ＰＡＤとして機能させる。このため、パッド電極ＰＡＤが形成される領域では、図１８で説明したような、絶縁膜ＩＦ６、絶縁膜ＩＦ５、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ４、絶縁膜ＩＦ３、絶縁膜ＩＦ２の一部および絶縁膜ＩＦ１の一部を除去し、段差を設ける工程が行われない。

実施の形態２における製造工程は、図１０までは実施の形態１と同じである。図１０の工程に続いて、図２２の工程が実施される。

図２２に示されるように、絶縁膜ＩＦ３および絶縁膜ＩＦ１にコンタクトホールを形成し、上記コンタクトホール内に配線Ｍ５に電気的に接続されるビアＶ５を形成する。次に、絶縁膜ＩＦ３上に、ビアＶ６に電気的に接続される配線Ｍ６を形成する。ビアＶ６および配線Ｍ６は、パッド電極ＰＡＤが形成される領域においても形成される。

図２２の工程後、図１２〜図１４の工程と同様の手段で、絶縁膜ＩＦ４、ゲート絶縁膜ＧＩ、半導体層ＳＬ、ハードマスクＨＭおよび絶縁膜ＩＦ５が形成される。

次に、図２３に示されるように、フォトリソグラフィ技術およびエッチング処理によって、配線Ｍ６または半導体層ＳＬに到達する複数のコンタクトホールＣＨを形成する。複数のコンタクトホールＣＨは、パッド電極ＰＡＤが形成される領域においても形成される。配線Ｍ６に到達するコンタクトホールＣＨは、絶縁膜ＩＦ５およびゲート絶縁膜ＧＩを貫通するように形成される。また、半導体層ＳＬに到達するコンタクトホールＣＨは、絶縁膜ＩＦ５およびハードマスクＨＭを貫通するように形成される。

次に、複数のコンタクトホールＣＨの底部に位置する半導体層ＳＬに対して、還元性プラズマ処理を行うことで、半導体層ＳＬの一部にソース領域ＳＲおよびドレイン領域ＤＲが形成される（図２参照）。

次に、図２４に示されるように、複数のコンタクトホールＣＨの各々の内部に、ビアＶ６を形成する。次に、絶縁膜ＩＦ５上に、ビアＶ６に電気的に接続される複数の配線Ｍ７を形成し、複数の配線Ｍ７を覆うように、ＣＶＤ法によって絶縁膜ＩＦ６を形成する。

次に、図２５に示されるように、絶縁膜ＩＦ６上に、ＣＶＤ法によって絶縁膜ＩＦ７を形成し、絶縁膜ＩＦ７上に、ＣＶＤ法によって絶縁膜ＩＦ８を形成する。

次に、図２６に示されるように、絶縁膜ＩＦ８上に、塗布法によって有機絶縁膜を形成し、上記有機絶縁膜をパターニングすることで、複数の有機絶縁膜ＰＩＱを形成する。

図２６の工程後、複数の有機絶縁膜ＰＩＱをマスクとしてエッチング処理を行うことで、配線Ｍ７の上方における絶縁膜ＩＦ６〜ＩＦ８がエッチングされ、図２１に示される半導体装置が製造される。

実施の形態２では、実施の形態１で説明したような効果に加えて、図１８の段差を設ける工程を省略できる分、製造工程の簡略化を図ることができ、製造コストの増加を抑制することができる。

（実施の形態３）
以下に図２７を用いて、実施の形態３における半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、下層配線層は、配線Ｍ１〜Ｍ４のようにアルミニウム膜を主体とした構成されていた。図２７に示されるように、実施の形態３では、配線Ｍ１〜Ｍ４は、銅（Ｃｕ）膜を主体として構成され、所謂ダマシン（Damascene）構造、または、ダマシン構造の一種であるデュアルダマシン（Dual Damascene）構造で構成されている。

実施の形態３におけるビアＶ１〜Ｖ４および配線Ｍ１〜Ｍ４は、以下のように製造される。

ビアＶ０を形成する工程までは、実施の形態１と同じである。次に、ビアＶ０が形成されている層間絶縁膜ＩＬ０上に、ＣＶＤ法によって層間絶縁膜ＩＬ１を形成する。次に、層間絶縁膜ＩＬ１内に溝を形成し、上記溝内を含む層間絶縁膜ＩＬ１上に、スパッタリング法またはＣＶＤ法によって窒化タンタル膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、メッキ法によって銅を主体とする導電性膜を形成する。次に、ＣＭＰ法によって、上記溝の外部に形成されている上記バリアメタル膜および上記導電性膜を除去することで、上記溝の内部に上記バリアメタル膜および上記導電性膜が埋め込まれ、配線Ｍ１が形成される。すなわち、配線Ｍ１は、所謂ダマシン構造を構成する。

次に、層間絶縁膜ＩＬ１上および配線Ｍ１上に、ＣＶＤ法によって層間絶縁膜ＩＬ２を形成する。また、層間絶縁膜ＩＬ２の最下層には、配線Ｍ１から銅が拡散されることを防止する機能を有する、炭窒化シリコンからなるバリア絶縁膜が形成されているが、ここでは図示を省略する。

次に、層間絶縁膜ＩＬ２にビアＶ１用の孔および配線Ｍ２用の溝を形成し、上記孔および上記溝の各々の内部を含む層間絶縁膜ＩＬ２上に、スパッタリング法またはＣＶＤ法によって窒化タンタル膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、メッキ法によって銅を主体とする導電性膜を形成する。次に、ＣＭＰ法によって、上記孔および上記溝の各々の外部に形成されている上記バリアメタル膜および上記導電性膜を除去することで、上記孔および上記溝の内部に上記バリアメタル膜および上記導電性膜が埋め込まれ、ビアＶ１および配線Ｍ２が形成される。ビアＶ１および配線Ｍ２は、一体化しており、所謂デュアルダマシン構造を構成する。

次に、層間絶縁膜ＩＬ２、ビアＶ１および配線Ｍ２の形成工程と同様の手法によって、層間絶縁膜ＩＬ３、層間絶縁膜ＩＬ４ａ、ビアＶ２、ビアＶ３、配線Ｍ３および配線Ｍ４を順次形成する。次に、層間絶縁膜ＩＬ４ａ上および配線Ｍ４上に、ＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ４ｂを形成する。次に、実施の形態１と同様の手法によって、層間絶縁膜ＩＬ４ｂにビアＶ４を形成する。その後の製造工程は、実施の形態１と同様である。

ここで、層間絶縁膜ＩＬ１〜ＩＬ３、ＩＬ４ａは、酸化シリコンよりも誘電率の低い材料で構成され、例えばＳｉＯＣのような炭素を含む酸化シリコンで構成されていてもよい。これにより、各配線間の低誘電率化を図ることができる。また、配線Ｍ１〜Ｍ４に銅膜を主体として構成される所謂ダマシン構造またはデュアルダマシン構造を適用することで、下層配線層における配線の低抵抗化を図ることができる。

ところで、例えば図３に示される検討例において、実施の形態３のようなダマシン構造またはデュアルダマシン構造の配線を適用した場合、ゲート電極ＧＥは銅配線になるので、ゲート絶縁膜ＧＩには銅の拡散に対するバリア性が要求される。そのため、ゲート絶縁膜ＧＩには、窒化シリコン膜などのように、窒素を含む絶縁膜の利用が不可欠となる。その場合、窒化シリコン膜中の荷電トラップによって、本来期待する配線層中トランジスタ２Ｑのヒステリシス特性、オン特性または閾値電圧などが変動し、信頼性が低下する恐れがある。

実施の形態３では、配線層中トランジスタ２Ｑは、配線Ｍ１〜Ｍ４よりも上層に形成され、アルミニウム膜を主体とした配線Ｍ６をゲート電極ＧＥとして用いているので、銅の拡散に対するバリア性は要求されない。従って、ゲート絶縁膜ＧＩに、酸化シリコン膜または酸化アルミニウム膜のような窒素を含まない絶縁膜を使用することができるので、半導体装置の信頼性を向上させることができる。

なお、実施の形態３で開示した技術を、実施の形態２における半導体装置に適用してもよい。

（実施の形態４）
以下に図２８を用いて、実施の形態４における半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、多層配線層中に形成される半導体素子として、ｎチャネル型の配線層中トランジスタ２Ｑを例示していた。図２８に示されるように、実施の形態４では、ｎチャネル型の配線層中トランジスタ２Ｑに加えて、ｐチャネル型の配線層中トランジスタ３Ｑも設けられている。

配線層中トランジスタ３Ｑでも、配線Ｍ６をゲート電極ＧＥとし、ビアＶ６をソース電極ＳＥおよびドレイン電極ＤＥとし、半導体層ＳＬをソース領域、ドレイン領域およびチャネル領域としているが、配線層中トランジスタ３Ｑの半導体層ＳＬを構成する材料は、配線層中トランジスタ２Ｑの半導体層ＳＬを構成する材料と異なっている。配線層中トランジスタ３Ｑの半導体層ＳＬを構成する材料は、例えばＳｎＯまたはＣｕ_２Ｏである。

このような配線層中トランジスタ３Ｑの半導体層ＳＬは、例えば図１４の工程後に、ＳｎＯまたはＣｕ_２Ｏからなる半導体層ＳＬおよびハードマスクＨＭを堆積し、これらをパターニングすることで形成される。そのため、実施の形態４では、実施の形態１と比較してマスクの枚数が１枚増加するので、製造コストが若干増加する。

しかしながら、ｐチャネル型の配線層中トランジスタ３Ｑが設けられていることで、回路設計の自由度が向上する。また、配線層中トランジスタ２Ｑと配線層中トランジスタ３Ｑとを互いに電気的に接続させることで、多層配線層中においてＣＭＯＳ回路を構成することも可能となる。

なお、実施の形態４で開示した技術を、実施の形態２および実施の形態３における半導体装置に適用してもよい。

（実施の形態５）
以下に図２９を用いて、実施の形態５における半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、半導体基板ＳＵＢにトランジスタ１Ｑが形成されていた。図２９に示されるように、実施の形態５では、ＳＯＩ（Silicon On Insulator）基板にトランジスタ１Ｑが形成されている。ＳＯＩ基板は、半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層ＳＭとを含む。絶縁層ＢＯＸは、例えば酸化シリコン膜からなり、１０〜２０ｎｍ程度の厚さを有する。半導体層ＳＭは、例えばシリコンからなり、１０〜２０ｎｍ程度の厚さを有する。

ＳＯＩ基板のうち一部の領域では、絶縁層ＢＯＸおよび半導体層ＳＭが除去され、半導体基板ＳＵＢが露出している。実施の形態５では、露出した半導体基板ＳＵＢにメモリセルＭＣが形成されている。

ＳＯＩ基板に形成されたトランジスタ１Ｑでは、半導体層ＳＭに形成されるソース領域およびドレイン領域などのような拡散領域に起因する寄生容量を低減することができる。このため、トランジスタ１Ｑの動作速度向上と低消費電力化とを図ることができる。このようなＳＯＩ基板を用いた半導体装置では、例えば、環境に存在するエネルギー源からエネルギーを回収し、その回収電力で動作するような、エナジーハーベスト機能を実現することができる。

なお、実施の形態５で開示した技術を、実施の形態２〜４における半導体装置に適用してもよい。

（実施の形態６）
以下に図３０〜図３４を用いて、実施の形態６における半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、配線層中トランジスタ２Ｑは、ＭＩＳＦＥＴとして使用されていた。図３０に示されるように、実施の形態６では、配線層中トランジスタ２Ｑのゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥがそれぞれ適切に接続され、配線層中トランジスタ２ＱがダイオードＤＩ１として機能する。

なお、配線層中トランジスタ２ＱをダイオードＤＩ１として機能させることは、実施の形態１〜５における半導体装置の何れにも適用できるが、実施の形態５において開示したような、エナジーハーベスト機能を実現する回路で用いるダイオードに、配線層中トランジスタ２Ｑを適用することが効果的である。

エナジーハーベスト機能を実現する回路において、電力の回収にはダイオードが必要である。ダイオードの非対称な電気特性を生かし、エネルギー源で発生した電流などを片方向に通すことによって、電力の蓄積が実現できる。

電力回収用のダイオードに必要な特性を以下に列記すると、低電圧から整流作用し、微弱な信号を回収できること、基板などへのリークが少なく、回収効率が高いこと、逆方向電流が低く、回収した電流が漏れないこと、高周波にも追従し、直流エネルギー源だけでなく交流エネルギー源からの電力の回収も可能であること、などが挙げられる。

本願発明者らの詳細な検討によれば、配線層中トランジスタ２Ｑを用いたダイオードＤＩ１は、電力回収用のダイオードに適しており、通常のシリコン基板に形成されるダイオード（以下、ＰＮダイオードと称する）では実現できないような特性を示すことが判った。このような特性について、以下に詳述する。

まず、図３０に示される配線層中トランジスタ２Ｑを用いたダイオードＤＩ１について説明する。ここでは、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥの３端子のうち、ソース電極ＳＥおよびゲート電極ＧＥは、短絡され、且つ、ダイオードＤＩ１のアノードを構成し、ドレイン電極ＤＥは、ダイオードＤＩ１のカソードを構成する。

このダイオードＤＩ１を用いて、三角波に対する応答の評価を行ったところ、通常のＰＮダイオードと比較して、高周波の応答性が非常に高いことが分かった。オシロ波形では、入力電圧に５６２．５ｋＨｚの三角波を用い、入力電圧Ｖ１とその応答電圧Ｖ２とを比較した。ＰＮダイオードでは、応答電圧Ｖ２が入力電圧Ｖ１に追従していないことが明白だが、実施の形態６におけるダイオードＤＩ１では、そのような問題はなく、入力電圧Ｖ１は、正である部分のみが整流され、出力電圧Ｖ２として現れた。本願発明者らは、この入力電圧Ｖ１の周波数をより高くする試みを行い、周波数が１５ＭＨｚまで上がっても、問題が無いことを確認した。

また、入力電圧Ｖ１を横軸にし、出力電圧Ｖ２を縦軸にすることにより、高周波のＩ−Ｖ特性とすることができるので、本願発明者らは、高周波入力（便宜的にＡＣと称す）でのＩ−Ｖ特性と、直流電圧入力（便宜的にＤＣと称す）とによるＩ−Ｖ特性の比較を行った。この結果、実施の形態６におけるダイオードＤＩ１では、ＡＣでのＩ−Ｖ特性とＤＣでのＩ−Ｖ特性とに大きな差はなく、ダイオードＤＩ１が、高周波に十分に対応できることが確認された。一方で、ＰＮダイオードのＩ−Ｖ特性では、ＡＣとＤＣとは一致せず、ＡＣではヒステリシスが発生した。

以上の結果を解釈すると以下のようになる。ＰＮダイオードにおいては、電子とホールとの両者が存在し、ＡＣ波入力において、電子とホールとの再結合が起こる。そのため、ＰＮダイオードは、高周波に対応できない。これに対して、実施の形態６におけるダイオードＤＩ１は、半導体層ＳＬをチャネルとする構造を有するが、半導体層ＳＬは、より具体的には酸化物半導体である。例えば酸化物半導体がＩＧＺＯである場合、マジョリティキャリアは電子であるが、マイノリティキャリアであるホールは膜中に発生しない、ということが知られている。すなわち、ダイオードＤＩ１では、ＰＮダイオードで問題となる電子とホールとの再結合が発生しないため、ダイオードＤＩ１は、高周波入力においても追従できる。

以上より、ダイオードＤＩ１は、高周波整流において有利な特性を示すことが分かった。これは、電力回収において、例えば太陽光発電または熱電効果による発電のような、ＤＣ的なエネルギー源だけでなく、ＡＣ的なエネルギー源からの電力回収も可能になることを意味している。

本検討では、１５ＭＨｚまでのＡＣ入力に対応できた。これは、ＲＦ帯（１３．５６ＭＨｚ）の電磁波からの電力回収、または、ワイヤレス給電で用いられる電磁波（１０ＭＨｚ以下）からの電力回収も可能ということを意味する。なお、このようなＡＣ入力に対しては、ダイオードＤＩ１を４個用意し、ダイオードブリッジを構成するとよい。

図３１は、電力回収に関係する項目に関して、実施の形態６におけるダイオードＤＩ１の効果を纏めた表である。図３１では、ＰＮダイオード、ショットキーバリアダイオード（ＳＢＤ）および実施の形態６におけるダイオードＤＩ１の各特性が比較されている。

各ダイオードと半導体基板ＳＵＢとの電気的分離は、半導体基板ＳＵＢへの電荷リークを抑制する効果を有し、電荷の回収の効率な改善につながる。ダイオードＤＩ１は、厚い層間絶縁膜によって半導体基板ＳＵＢから隔てられているので、ダイオードＤＩ１では、ＰＮダイオードおよびＳＢＤと比較して、半導体基板ＳＵＢへのリークが大幅に改善されている。

ダイオードのスイッチング速度は周波数追従性に繋がり、追従が速いダイオードは、電磁波などからのエネルギー回収に使用できる。バイポーラ動作が行われるＰＮダイオードでは、電子とホールとの再結合が起こるが、ダイオードＤＩ１では、ホールが不在であるので、再結合が起こらず、高速な応答が得られる。

逆方向電流Ｉ_Ｒは、整流動作におけるリーク成分となり、回収効率に影響する。また、逆方向電流Ｉ_Ｒは、自己発熱にも繋がる。ダイオードＤＩ１は、ワイドギャップであるので、ダイオードＤＩ１の逆方向電流Ｉ_Ｒは、従来十分に低かったＰＮダイオードと比較して、約１／１００となる。

正方向電圧Ｖ_Ｆは、ダイオードの立ち上がりを示す指標である。正方向電圧Ｖ_Ｆが低いほど、順方向電流が流れ始めやすく、低い起電力状態からでも電力回収が可能となる。ダイオードＤＩ１の正方向電圧Ｖ_Ｆは、ＰＮダイオードおよびＳＢＤの正方向電圧Ｖ_Ｆよりも低い。例えば、微弱な太陽光で発電素子が動作した場合でも、ダイオードＤＩ１は、その発生電圧に反応し、エネルギーの回収を開始できる。

図３２および図３３は、ダイオードＤＩ１の変形例であるダイオードＤＩ２およびダイオードＤＩ３を示している。

図３２に示されるダイオードＤＩ２では、ダイオードＤＩ１と同様に、ソース電極ＳＥおよびゲート電極ＧＥは、短絡され、且つ、アノードを構成し、ドレイン電極ＤＥは、カソードを構成している。しかし、ダイオードＤＩ２では、平面視において、ゲート電極ＧＥは、ソース電極ＳＥに重なるが、ドレイン電極ＤＥには重ならない。このため、ダイオードＤＩ２では、ダイオードＤＩ１と比較して、アノードとカソードとの間の耐圧が向上される。

図３３に示されるダイオードＤＩ３では、ドレイン電極ＤＥおよびゲート電極ＧＥは、短絡され、且つ、アノードを構成し、ソース電極ＳＥは、カソードを構成している。また、ダイオードＤＩ３では、平面視において、ゲート電極ＧＥは、ソース電極ＳＥに重なるが、ドレイン電極ＤＥには重ならない。このため、ダイオードＤＩ３では、ダイオードＤＩ１と比較して、アノードとカソードとの間の逆方向電流Ｉ_Ｒが抑制される。

ダイオードＤＩ２では、オン電流（順方向電流）は、半導体層ＳＬのチャネル領域の抵抗成分、および、ゲート電極ＧＥとドレイン電極ＤＥとのオフセット距離からなる抵抗成分によって決定され、オフ電流（逆方向電流Ｉ_Ｒ）は、ゲート電極ＧＥとソース電極ＳＥとのオフセット距離からなる抵抗成分によって決定される。

ダイオードＤＩ３では、オン電流（順方向電流）は、半導体層ＳＬのチャネル領域の抵抗成分、および、ゲート電極ＧＥとソース電極ＳＥとのオフセット距離からなる抵抗成分によって決定され、オフ電流（逆方向電流Ｉ_Ｒ）は、ゲート電極ＧＥとドレイン電極ＤＥとのオフセット距離からなる抵抗成分によって決定される。

従って、オン電流については、ゲート電極ＧＥとドレイン電極ＤＥとのオフセット距離からなる抵抗成分が寄生抵抗となるので、ダイオードＤＩ３の方がダイオードＤＩ２よりも大きくなる。また、オフ電流については、ゲート電極ＧＥとドレイン電極ＤＥとのオフセット距離からなる抵抗成分が高抵抗となるので、ダイオードＤＩ２の方がダイオードＤＩ３よりも大きくなる。

以上のように、ダイオードＤＩ１〜ＤＩ３のうち、必要な特性に応じたダイオードを適用することによって、電力回収用のダイオード、ＤＣ−ＤＣなどの昇圧回路またはＥＳＤ保護素子などを提供することができる。なお、配線層中トランジスタ２Ｑをダイオードとして用いない場合、配線層中トランジスタ２Ｑを、例えば電磁波を発振するための高耐圧トランジスタなどに適用することができる。

図３４は、上述のように説明した構成を用いた低電力システムを示している。なお、図３４に示されるシステムは、実施の形態６に限られず、実施の形態１〜５の何れにも適用できる。

図３４では、本願の半導体装置である半導体チップ１００が、発電素子および蓄電池を含む電源回路に接続されている場合が示されている。エナジーハーベストコントローラおよびマイクロコントローラは、複数のトランジスタ１Ｑを含んで構成されている。また、整流素子は、ダイオードＤＩ１〜ＤＩ３として用いられる複数の配線層中トランジスタ２Ｑを含んで構成され、電源回路またはドライバ回路は、ＭＩＳＦＥＴとして用いられる複数の配線層中トランジスタ２Ｑを含んで構成されている。

半導体チップ１００に外部接続された発電素子は、太陽光発電素子、熱電効果素子または外部アンテナを介した電磁波受信装置などであり、整流素子を介することによって、再利用可能なエネルギーが発生する。整流素子では、ＤＣ発電の場合、ダイオードＤＩ１〜ＤＩ３が単体で用いられ、ＡＣ発電の場合、複数のダイオードＤＩ１〜ＤＩ３によって構成されるダイオードブリッジ回路が用いられる。

上記エネルギーは、エナジーハーベストコントローラなどを介して、蓄電池に蓄えられる、または、回路動作に用いられる。エナジーハーベストコントローラは、マイクロコントローラによって制御され、次の動作に必要なエネルギーを確保する。また、上記エネルギーは、半導体チップ１００の外部に接続した素子などを駆動するための高耐圧ドライバ回路などを動作させる源にも成り得る。

また、本願においては、配線層中トランジスタ２Ｑが、多層配線層の上層近傍に形成されている、従って、配線層中トランジスタ２Ｑは、半導体チップ１００の外部からの信号の入力、または、半導体チップ１００の外部の素子への出力に対して、有利な構造である。また、多層配線層の上層近傍における能動素子の形成が可能であるので、例えば配線層中トランジスタ２Ｑによってセンサ素子などを構成することも可能となる。

以上、上記実施の形態に基づいて本発明を具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１００、２００ 半導体チップ
１Ｑ トランジスタ
２Ｑ、３Ｑ 配線層中トランジスタ（トランジスタ）
２ＱＲ 配線層中トランジスタ形成領域
ＡＬ１ 導電性膜
ＢＭ１〜ＢＭ４ バリアメタル膜
ＢＯＸ 絶縁層
ＣＨ コンタクトホール
ＤＥ ドレイン電極
ＤＩ１〜ＤＩ３ ダイオード
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＨＭ ハードマスク
ＩＦ１〜ＩＦ８ 絶縁膜
ＩＬ０〜ＩＬ４、ＩＬ３ａ、ＩＬ３ｂ、ＩＬ４ａ、ＩＬ４ｂ 層間絶縁膜
Ｍ１〜Ｍ７ 配線
ＭＣ メモリセル
ＰＡＤ パッド電極
ＰＩＱ 有機絶縁膜
ＰＳＭ 電源メッシュ
ＲＰ レジストパターン
ＳＥ ソース電極
ＳＬ 半導体層
ＳＭ 半導体層
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
Ｖ０〜Ｖ６ ビア
ＷＬ ウェル領域

Claims (18)

1. 半導体基板と、
   前記半導体基板に形成された第１トランジスタと、
   前記第１トランジスタの上方に形成された多層配線層と、
   前記多層配線層中に形成された第２トランジスタと、
   を有し、
   前記第２トランジスタの下方には、前記多層配線層に形成されている複数の配線のうち、最も厚い厚さを有する第１配線が形成されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２トランジスタは、
   前記第１配線よりも上層に形成され、且つ、前記第２トランジスタのゲート電極として機能する第２配線と、
   前記第２配線上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された第１半導体層と、
   前記第１半導体層に接続するように前記第１半導体層上に形成され、且つ、前記第２トランジスタのソース電極およびドレイン電極として機能する第１ビアおよび第２ビアと、
   を含む、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１配線は、電源メッシュの一部を構成している、半導体装置。
4. 請求項２に記載の半導体装置において、
   前記第１ビアおよび前記第２ビアに電気的に接続するように、前記第１ビアおよび前記第２ビアの上方には、前記多層配線層に形成されている複数の配線のうち、２番目に厚い厚さを有する第３配線が形成されている、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第３配線は、前記多層配線層の最上層配線であり、
   前記第３配線上には、保護膜が形成され、
   前記第３配線の一部が露出するように、前記保護膜には、開口部が設けれている、半導体装置。
6. 請求項４に記載の半導体装置において、
   前記多層配線層に形成されている前記複数の配線は、それぞれ、第１バリアメタル膜と、前記第１バリアメタル膜上に形成され、且つ、アルミニウム膜を主体とした第１導電性膜と、前記第１導電性膜上に形成された第２バリアメタル膜とを含む積層膜からなる、半導体装置。
7. 請求項４に記載の半導体装置において、
   前記第１配線、前記第２配線および前記第３配線は、それぞれ、第１バリアメタル膜と、前記第１バリアメタル膜上に形成され、且つ、アルミニウム膜を主体とした第１導電性膜と、前記第１導電性膜上に形成された第２バリアメタル膜とを含む積層膜からなり、
   前記多層配線層に形成されている前記複数の配線のうち、前記第１配線よりも下層の配線は、層間絶縁膜に形成された溝内に埋め込まれ、且つ、銅を主体とした第２導電性膜を含む、半導体装置。
8. 請求項４に記載の半導体装置において、
   前記第１配線と同層には、前記第１配線と同じ厚さを有する第４配線が形成され、
   前記第４配線は、ボンディングワイヤに接続するためのパッド電極として機能する、半導体装置。
9. 請求項４に記載の半導体装置において、
   前記第３配線と同層には、前記第３配線と同じ厚さを有する第５配線が形成され、
   前記第５配線は、ボンディングワイヤに接続するためのパッド電極として機能する、半導体装置。
10. 請求項２に記載の半導体装置において、
    前記多層配線層中に形成され、且つ、前記第１配線の上方に設けられた第３トランジスタを更に有し、
    前記第３トランジスタは、前記第１半導体層を構成する材料とは異なる材料からなる第２半導体層を含む、半導体装置。
11. 請求項１に記載の半導体装置において、
    前記半導体基板上に形成された絶縁層と、
    前記絶縁層上に形成された第３半導体層と、
    前記第３半導体層に形成され、且つ、前記多層配線層の下方に設けられた第４トランジスタと、
    を更に有する、半導体装置。
12. 請求項４に記載の半導体装置において、
    前記第２トランジスタは、ダイオードとして機能し、
    前記ゲート電極および前記ソース電極は、短絡され、且つ、前記ダイオードのアノードを構成し、
    前記ドレイン電極は、前記ダイオードのカソードを構成している、半導体装置。
13. 請求項１２に記載の半導体装置において、
    平面視において、前記ゲート電極は、前記ソース電極に重なり、前記ドレイン電極に重ならない、半導体装置。
14. 請求項４に記載の半導体装置において、
    前記第２トランジスタは、ダイオードとして機能し、
    前記ゲート電極および前記ドレイン電極は、短絡され、且つ、前記ダイオードのアノードを構成し、
    前記ソース電極は、前記ダイオードのカソードを構成し、
    平面視において、前記ゲート電極は、前記ソース電極に重なり、前記ドレイン電極に重ならない、半導体装置。
15. 請求項２に記載の半導体装置において、
    前記第１半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＯを含む酸化物、Ｇａ_２Ｏ_３、ＺｎＯ、Ｉｎ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＳｎＯ_２またはＣｕＯからなる、半導体装置。
16. （ａ）半導体基板に第１トランジスタを形成する工程、
    （ｂ）前記第１トランジスタの上方に多層配線層を形成する工程、
    （ｃ）前記多層配線層中に第２トランジスタを形成する工程、
    を有し、
    前記（ｂ）工程は、（ｂ１）前記多層配線層に形成される複数の配線のうち、最も厚い厚さを有する第１配線を形成する工程、を含み、
    前記（ｃ）工程は、前記（ｂ１）工程の後に行われる、半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、
    前記（ｂ１）工程と前記（ｃ）工程との間に、水素アニール処理が行われる、半導体装置の製造方法。
18. 請求項１７に記載の半導体装置の製造方法において、
    前記第１トランジスタは、電荷蓄積層を含む不揮発性メモリセルである、半導体装置の製造方法。

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