JP2016009774A - 半導体装置 - Google Patents

Abstract

【課題】電荷蓄積層に保持された電荷が電荷蓄積層から抜けることを抑制する。【解決手段】第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３がトランジスタＴＲ１のゲート電極ＧＥ１、ドレイン電極ＤＥ１、及びソース電極ＳＥ１にそれぞれ電気的に接続している。さらに半導体装置ＳＤは、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３と異なるパッドである第４パッドＰＡ４を備えている。第４パッドＰＡ４にはダイオードＤＩＯが電気的に接続している。そしてダイオードＤＩＯは、電気的な経路において、アノード（Ａ）がソース電極ＳＥ１と第３パッドＰＡ３の間に接続し、かつカソード（Ｋ）が第４パッドＰＡ４に接続している。【選択図】図１

Description

本発明は、半導体装置に関し、例えばパワーデバイスに適用可能な技術である。

パワーデバイスとして、窒化物半導体層を備えるトランジスタが用いられる場合がある。このようなトランジスタでは、異なる窒化物半導体層により形成されるヘテロ接合を利用することがある。具体的にはこの場合、窒化物半導体層の内部に２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が発生する。そしてこのような２ＤＥＧは、トランジスタのチャネルとして利用することができる。

２ＤＥＧをチャネルとして利用するトランジスタでは、電子の移動度が高いものになる。一方でこのようなトランジスタでは、ゲート電極の下にも２ＤＥＧが形成される。この場合、トランジスタのノーマリーオフを実現することができない。このため例えば特許文献１に記載されているように、ゲート電極と窒化物半導体層の間に電荷蓄積層を設けることがある。この場合電荷蓄積層が電子を保持することができる。そしてこの場合、電荷蓄積層の下には２ＤＥＧが形成されないようになる。このようにしてトランジスタのノーマリーオフが実現される。

特開２００８−１３０６７２号公報

上記したように、２ＤＥＧを利用するトランジスタでは、ノーマリーオフを実現するため、ゲート電極と窒化物半導体層の間に電荷蓄積層を設ける場合がある。このようなノーマリーオフを確実に実現するには、電荷蓄積層に保持された電荷（例えば、電子）が電荷蓄積層から抜けることを抑制する必要がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、第１パッド、第２パッド、及び第３パッドがトランジスタのゲート電極、ドレイン、及びソースにそれぞれ電気的に接続している。さらに半導体装置は、第１パッド、第２パッド、及び第３パッドと異なるパッドである第４パッドを備えている。第４パッドにはダイオードが電気的に接続している。そしてダイオードは、電気的な経路において、アノードがソースと第３パッドの間に接続し、かつカソードが第４パッドに接続している。あるいは、ダイオードは、電気的な経路において、アノードが第４パッドに接続し、かつカソードがゲート電極と第１パッドの間に接続している。

他の一実施の形態によれば、半導体パッケージが第１端子、第２端子、及び第３端子を備えている。電気的な経路において、第１パッド、第２パッド、及び第３パッドは、第１端子とゲート電極の間、第２端子とドレインの間、及び第３端子とソースの間にそれぞれ位置している。ダイオードは、電気的な経路において、ソースとゲート電極の間に位置している。そしてダイオードは、電気的な経路において、アノードがソースと第３パッドの間に接続し、かつカソードが第４パッドを介して第１パッドに接続している。あるいは、ダイオードは、電気的な経路において、アノードが第４パッドを介して第３パッドに接続し、かつカソードがゲート電極と第１パッドの間に接続している。

前記一実施の形態によれば、電荷蓄積層に保持された電荷が電荷蓄積層から抜けることが抑制される。

第１の実施形態に係る半導体装置の構成を示す回路図である。 第１の実施形態に係る半導体装置の構成を示す断面図である。 図２の変形例を示す断面図である。 第１の実施形態に係る半導体パッケージの構成の一例を示す図である。 図１に示した半導体装置の製造方法を示す回路図である。 図１に示した半導体装置の製造方法を示す回路図である。 図１に示した半導体装置の製造方法を示す回路図である。 図１に示した半導体装置の製造方法を示す回路図である。 第２の実施形態に係る半導体装置の構成を示す回路図である。 第２の実施形態に係る半導体パッケージの構成の一例を示す図である。 図９に示した半導体装置の製造方法を示す回路図である。 図９に示した半導体装置の製造方法を示す回路図である。 図９に示した半導体装置の製造方法を示す回路図である。 図９に示した半導体装置の製造方法を示す回路図である。 図２の変形例を示す断面図である。 図１５に示した例に係る半導体パッケージの構成の一例を示す図である。 図２の変形例を示す断面図である。 図２の変形例を示す断面図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す回路図である。図２は、本実施形態に係る半導体装置ＳＤの構成を示す断面図である。

図１に示すように、半導体装置ＳＤは、半導体パッケージＰＫＧを備えている。半導体パッケージＰＫＧは、半導体チップＳＣを有している。さらに半導体パッケージＰＫＧは、第１端子ＴＥ１、第２端子ＴＥ２、及び第３端子ＴＥ３を備えている。半導体チップＳＣは、トランジスタＴＲ１及びダイオードＤＩＯを備えている。

図２に示すように、トランジスタＴＲ１は、窒化物半導体層ＮＳＬ、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ１、及び電荷蓄積層ＣＳＬを備えている。ゲート電極ＧＥ１、ドレイン電極ＤＥ１、及びソース電極ＳＥ１は、窒化物半導体層ＮＳＬ上に形成されている。電荷蓄積層ＣＳＬは、窒化物半導体層ＮＳＬとゲート電極ＧＥ１の間に位置している。

図１に示すように、半導体チップＳＣは、第１パッドＰＡ１、第２パッドＰＡ２、第３パッドＰＡ３、及び第４パッドＰＡ４を備えている。第１パッドＰＡ１は、電気的な経路において、第１端子ＴＥ１とゲート電極ＧＥ１の間に位置している。第２パッドＰＡ２は、電気的な経路において、第２端子ＴＥ２とドレイン電極ＤＥ１の間に位置している。第３パッドＰＡ３は、電気的な経路において、第３端子ＴＥ３とソース電極ＳＥ１の間に位置している。第４パッドＰＡ４は、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３とは異なるパッドである。そして電気的な経路において、ダイオードＤＩＯは、ソース電極ＳＥ１とゲート電極ＧＥ１の間に位置している。さらに電気的な経路において、ダイオードＤＩＯは、アノード（Ａ）がソース電極ＳＥ１と第３パッドＰＡ３の間に接続し、かつカソード（Ｋ）が第４パッドＰＡ４を介して第３パッドＰＡ３と接続している。以下、詳細に説明する。

まず、図２を用いて半導体チップＳＣの断面構造について説明する。半導体チップＳＣは、窒化物半導体層ＮＳＬを備えている。本図に示す例において半導体チップＳＣは、同一の窒化物半導体層ＮＳＬ上に、トランジスタ領域ＴＲＲ及びダイオード領域ＤＩＲを有している。そしてトランジスタ領域ＴＲＲにはトランジスタＴＲ１が形成され、ダイオード領域ＤＩＲにはダイオードＤＩＯが形成されている。本図に示す例では、トランジスタ領域ＴＲＲ及びダイオード領域ＤＩＲは、分離領域ＩＲによって分離されている。分離領域ＩＲは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により形成されている。

本図に示す例において、窒化物半導体層ＮＳＬは、第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２の積層膜である。具体的には、第１窒化物半導体層ＮＳＬ１が下層に位置し、第２窒化物半導体層ＮＳＬ２が上層に位置している。第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２は、ヘテロ接合を形成しており、第１窒化物半導体層ＮＳＬ１の第２窒化物半導体層ＮＳＬ２側に２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）を形成している。窒化物半導体層ＮＳＬの積層構造は、例えば、ＡｌＧａＮ（第２窒化物半導体層ＮＳＬ２）／ＧａＮ（第１窒化物半導体層ＮＳＬ１）である。

第１窒化物半導体層ＮＳＬ１は、例えば、基板上に形成されたエピタキシャル層である。この場合、基板としては、例えば、半導体基板又はサファイア基板を用いることができる。より具体的には、上記した半導体基板は、例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、窒化物半導体基板（例えば、ＧａＮ基板）、又はＳｉＣ基板である。なお、第１窒化物半導体層ＮＳＬ１がシリコン基板上のエピタキシャル層である場合、シリコン基板と第１窒化物半導体層ＮＳＬ１の間にバッファ層を形成してもよい。シリコン基板の格子定数と第１窒化物半導体層ＮＳＬ１の格子定数の差異によってシリコン基板に反りが生じる場合がある。上記したバッファ層は、このような反りを緩和するための層である。

トランジスタ領域ＴＲＲは、窒化物半導体層ＮＳＬ上に電荷蓄積層ＣＳＬを有している。本図に示す例において、電荷蓄積層ＣＳＬは、絶縁層ＣＤ１，ＣＤ２，ＣＤ３が窒化物半導体層ＮＳＬ側からこの順で積層した積層膜である。電荷蓄積層ＣＳＬは、例えば、Ａｌ_２Ｏ_３（絶縁層ＣＤ３）／ＨｆＯ_２（絶縁層ＣＤ２）／Ａｌ_２Ｏ_３（絶縁層ＣＤ１）積層膜、ＳｉＯ_２（絶縁層ＣＤ３）／ＨｆＯ_２（絶縁層ＣＤ２）／ＳｉＯ_２（絶縁層ＣＤ１）積層膜、又はＯＮＯ膜（例えば、シリコン酸化膜（絶縁層ＣＤ３）／シリコン窒化膜（絶縁層ＣＤ２）／シリコン酸化膜（絶縁層ＣＤ１）の積層膜）である。ただし、電荷蓄積層ＣＳＬの積層膜の積層数は本図に示す例に限定されるものではない。また電荷蓄積層ＣＳＬの材料は、上記した例に限定されるものではない。

電荷蓄積層ＣＳＬは、電子をトラップすることができる層である。詳細を後述するように、ゲート電極ＧＥ１（制御ゲート）に書き込み電圧を印加することで、電荷蓄積層ＣＳＬに電子がトラップされる。なお、詳細を後述するように、ゲート電極ＧＥ１への書き込み電圧の印加は、ダイオードＤＩＯを介してソース電極ＳＥ１及びゲート電極ＧＥ１が電気的に接続する前に実施される（図１）。

電荷蓄積層ＣＳＬに上記したように電子がトラップされた場合、電荷蓄積層ＣＳＬは、負に帯電する。そしてこの場合、電荷蓄積層ＣＳＬの下で２ＤＥＧが形成されることが抑制される。言い換えると、電荷蓄積層ＣＳＬの負の帯電により、トランジスタＴＲ１のノーマリーオフを実現することができる。さらに、電荷蓄積層ＣＳＬの電荷量によってゲート電極ＧＥ１の閾値電圧を制御することができる。これにより、電荷蓄積層ＣＳＬによって、適当な閾値電圧（例えば、２Ｖ）をゲート電極ＧＥ１に設定することができる。

第２窒化物半導体層ＮＳＬ２の表面及び電荷蓄積層ＣＳＬは、保護絶縁膜ＰＤＬによって覆われている。保護絶縁膜ＰＤＬは、例えば、シリコン酸化膜（ＳｉＯ_２）又はシリコン窒化膜（ＳｉＮ）である。

保護絶縁膜ＰＤＬは、電荷蓄積層ＣＳＬの上方において凹部を有している。そしてこの凹部には、ゲート電極ＧＥ１が埋め込まれている。これにより、ゲート電極ＧＥ１は、電荷蓄積層ＣＳＬを介して窒化物半導体層ＮＳＬの上方に位置している。ゲート電極ＧＥ１は、ドレイン電極ＤＥ１及びソース電極ＳＥ１の間の電流量を制御する機能を果たす。さらに後述するように、ゲート電極ＧＥ１は、電荷蓄積層ＣＳＬに電子をトラップする際の制御ゲートとしても機能する。なお、ゲート電極ＧＥ１は、例えば窒化チタン(ＴｉＮ)やアルミニウム（Ａｌ）により形成されている。

なお、本図に示す例では、保護絶縁膜ＰＤＬの上記した凹部は、底部が保護絶縁膜ＰＤＬを貫通して電荷蓄積層ＣＳＬの上面に達している。ただし、上記した凹部の底部は、保護絶縁膜ＰＤＬを貫通していなくてもよい。言い換えると、ゲート電極ＧＥ１は、保護絶縁膜ＰＤＬを介して電荷蓄積層ＣＳＬと対向していてもよい。

ダイオード領域ＤＩＲは、保護絶縁膜ＰＤＬ上に、半導体層ＳＬを有している。半導体層ＳＬは、平面視で互いに隣り合う第１導電型領域ＰＲ及び第２導電型領域ＮＲを有している。この場合、第１導電型領域ＰＲ及び第２導電型領域ＮＲはｐｎ接合を形成している。このようにしてダイオード領域ＤＩＲには、第１導電型領域ＰＲ及び第２導電型領域ＮＲによってダイオードＤＩＯが形成されている。なお、本図に示す例において第１導電型及び第２導電型は、それぞれ、ｐ型及びｎ型である。ただし、第１導電型及び第２導電型は、それぞれ、ｎ型及びｐ型であってもよい。

ダイオードＤＩＯは、第１導電型領域ＰＲがアノード（Ａ）となり、第２導電型領域ＮＲがカソード（Ｋ）となる。この場合図１に示すように、第１導電型領域ＰＲ（アノード（Ａ））がソース電極ＳＥ１と第３パッドＰＡ３の間に接続し、第２導電型領域ＮＲ（カソード（Ｋ））が第４パッドＰＡ４を介して第１パッドＰＡ１に接続する。

半導体層ＳＬは、例えばポリシリコンによって形成されている。そして半導体層ＳＬに、例えば不純物をイオン注入することで、第１導電型領域ＰＲ及び第２導電型領域ＮＲが形成されている。具体的には、例えば、第１導電型領域ＰＲには第１導電型不純物（例えば、ホウ素（Ｂ））がイオン注入されており、第２導電型領域ＮＲには第２導電型不純物（例えば、リン（Ｐ））がイオン注入されている。

窒化物半導体層ＮＳＬ上、ゲート電極ＧＥ１上、及び半導体層ＳＬ上には、層間絶縁膜ＩＬＤが形成されている。これにより、窒化物半導体層ＮＳＬ、ゲート電極ＧＥ１、及び半導体層ＳＬは、層間絶縁膜ＩＬＤによって覆われている。層間絶縁膜ＩＬＤは、例えばシリコン窒化膜（ＳｉＮ）である。

トランジスタ領域ＴＲＲは、窒化物半導体層ＮＳＬ上に、ドレイン電極ＤＥ１及びソース電極ＳＥ１を有している。本図に示す例において、ドレイン電極ＤＥ１及びソース電極ＳＥ１は、層間絶縁膜ＩＬＤ及び保護絶縁膜ＰＤＬを貫通する接続孔に埋め込まれたコンタクトである。さらに本図に示す例では、ドレイン電極ＤＥ１及びソース電極ＳＥ１は、底部が第２窒化物半導体層ＮＳＬ２（窒化物半導体層ＮＳＬ）の上面に接している。ただし、ドレイン電極ＤＥ１及びソース電極ＳＥ１は、底部が第２窒化物半導体層ＮＳＬ２を貫通して第１窒化物半導体層ＮＳＬ１の上面に達していてもよい。なお、ドレイン電極ＤＥ１及びソース電極ＳＥ１は、第２窒化物半導体層ＮＳＬ２とオーミック接合を形成する金属（例えば、アルミニウム（Ａｌ）又は窒化チタン（ＴｉＮ））により形成されている。

なお、電荷蓄積層ＣＳＬ及びゲート電極ＧＥ１が形成される領域は、本図に示す例（第２窒化物半導体層ＮＳＬ２の表面上）に限定されるものではない。例えば、電荷蓄積層ＣＳＬ及びゲート電極ＧＥ１は、第２窒化物半導体層ＮＳＬ２の表面に開口を有する凹部に埋め込まれていてもよい。

図３は、図２の変形例を示す断面図である。本図に示すように、電荷蓄積層ＣＳＬは、導電膜（例えば、ポリシリコン）により形成された浮遊ゲート電極ＦＧＥであってもよい。詳細には、窒化物半導体層ＮＳＬ上にトンネル絶縁膜ＴＤＬ（例えば、シリコン酸化膜（ＳｉＯ_２））が設けられている。そしてトンネル絶縁膜ＴＤＬ上に浮遊ゲート電極ＦＧＥが設けられている。浮遊ゲート電極ＦＧＥ及びトンネル絶縁膜ＴＤＬは、保護絶縁膜ＰＤＬによって覆われている。そして保護絶縁膜ＰＤＬを介して浮遊ゲート電極ＦＧＥの上方には、ゲート電極ＧＥ１が位置している。

本図に示す例においては、トンネル絶縁膜ＴＤＬを介してホットエレクトロンが浮遊ゲート電極ＦＧＥ（電荷蓄積層ＣＳＬ）に注入される。この場合、ゲート電極ＧＥ１は、制御ゲートとして機能する。これにより、浮遊ゲート電極ＦＧＥは、負に帯電することができる。このようにして本図に示す例においても、浮遊ゲート電極ＦＧＥ（電荷蓄積層ＣＳＬ）は、図２に示した例と同様に機能することができる。

次に、図１を用いて半導体パッケージＰＫＧの構成について説明する。半導体パッケージＰＫＧは、半導体チップＳＣを有している。この場合、半導体チップＳＣは、例えば、半導体パッケージＰＫＧのリードフレームに実装されている。そして半導体チップＳＣは、トランジスタＴＲ１及びダイオードＤＩＯを有している。本図に示す例において、トランジスタＴＲ１及びダイオードＤＩＯは、同一の半導体チップＳＣに形成されている。ただし、トランジスタＴＲ１及びダイオードＤＩＯは、異なる半導体チップＳＣに形成されていてもよい。さらにこの場合、トランジスタＴＲ１を備える半導体チップＳＣとダイオードＤＩＯを備える半導体チップＳＣは、異なる半導体パッケージＰＫＧに実装されていてもよい。

半導体パッケージＰＫＧは、第１端子ＴＥ１、第２端子ＴＥ２、及び第３端子ＴＥ３を備えている。第１端子ＴＥ１は、ゲート電圧φＧに電気的に接続している。これにより、第１端子ＴＥ１は、ゲート電圧φＧを供給することができる。第２端子ＴＥ２は、電源電圧ＶＤＤに電気的に接続している。これにより、第２端子ＴＥ２は、電源電圧ＶＤＤを供給することができる。第３端子ＴＥ３は、接地電位ＧＮＤに電気的に接続している。これにより、第３端子ＴＥ３は、接地電位ＧＮＤを供給することができる。なお、本実施形態では、ＶＤＤ＞φＧである。

ゲート電極ＧＥ１は、第１パッドＰＡ１を介して第１端子ＴＥ１と電気的に接続している。ドレイン電極ＤＥ１は、第２パッドＰＡ２を介して第２端子ＴＥ２と電気的に接続している。ソース電極ＳＥ１は、第３パッドＰＡ３を介して第３端子ＴＥ３と電気的に接続している。この場合、上記したパッド及び上記した端子を介して、トランジスタＴＲ１の動作に必要な電圧が供給される。

ダイオードＤＩＯは、電気的な経路において、ソース電極ＳＥ１とゲート電極ＧＥ１の間に位置している。具体的には、電気的な経路において、ダイオードＤＩＯは、アノード（Ａ）がソース電極ＳＥ１と第３パッドＰＡ３の間に接続し、かつカソード（Ｋ）が第４パッドＰＡ４を介して第３パッドＰＡ３と接続している。なお、ソース電極ＳＥ１とゲート電極ＧＥ１の間に設けられるダイオードＤＩＯの数は本図に示す例（１つのみ）に限定されるものではない。例えば、いずれも同じ方向に順方向を有する複数のダイオードＤＩＯが、ソース電極ＳＥ１とゲート電極ＧＥ１の間に設けられていてもよい。この場合に複数のダイオードＤＩＯは、互いに直列に接続されていてもよいし、互いに並列に接続されていてもよい。

ダイオードＤＩＯは、ゲート電極ＧＥ１の電位が変動することを抑制する素子として機能する。詳細には、例えば半導体パッケージＰＫＧの外部要因（例えば、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ））によって、ゲート電極ＧＥ１に負の電圧が印加される場合、又はゲート電極ＧＥ１に定格電圧よりも大きい電圧（異常電圧）が印加される場合がある。これに対して本図に示す例では、ゲート電極ＧＥ１に負の電圧が印加されても、ダイオードＤＩＯを介してゲート電極ＧＥ１側からソース電極ＳＥ１側（接地電位ＧＮＤ側）に電流が流れる。さらにゲート電極ＧＥ１に異常電圧が印加されても、ダイオードＤＩＯを介してゲート電極ＧＥ１側からソース電極ＳＥ１側（接地電位ＧＮＤ側）に電流が流れる。このようにして、ゲート電極ＧＥ１の電位が変動することが抑制される。

さらに本図に示す例においては、電荷蓄積層ＣＳＬ（図２）に蓄積された電荷（電子）が電荷蓄積層ＣＳＬから抜けることが抑制される。詳細には、上記したように、電荷蓄積層ＣＳＬには電子がトラップされている。このような電子は、ゲート電極ＧＥ１が負に帯電すると、ゲート電極ＧＥ１及びソース電極ＳＥ１（接地電位ＧＮＤ）の間の電位差により電荷蓄積層ＣＳＬから抜けてしまう場合がある。これに対して本図に示す例では、上記したようにゲート電極ＧＥ１に負の電圧が印加されることが抑制されている。これにより、電荷蓄積層ＣＳＬから電子が抜けることが抑制される。

なお、ダイオードＤＩＯを介してゲート電極ＧＥ１側からソース電極ＳＥ１側に電流が流れる場合、電荷蓄積層ＣＳＬ（図２）に電子を注入するために必要な電圧をゲート電極ＧＥ１（制御ゲート）に印加することができない。このため、詳細を後述するように、電荷蓄積層ＣＳＬへの電子の注入は、ダイオードＤＩＯを介してソース電極ＳＥ１及びゲート電極ＧＥ１が電気的に接続する前に実施される。

図４は、本実施形態に係る半導体パッケージＰＫＧの構成の一例を示す図である。半導体パッケージＰＫＧは、保持部材ＨＬＤを備えている。そして半導体チップＳＣが保持部材ＨＬＤに搭載されている。さらに半導体チップＳＣは、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３をトランジスタ領域ＴＲＲに備え、第４パッドＰＡ４をダイオード領域ＤＩＲに備えている。

詳細には、第２パッドＰＡ２（ドレインパッド）及び第３パッドＰＡ３（ソースパッド）がこの順で第１方向（本図中ｘ軸方向）に沿って繰り返し並べられている。そして互いに隣り合う第２パッドＰＡ２及び第３パッドＰＡ３の間には、トランジスタユニットＴＲＵが位置している。トランジスタユニットＴＲＵには、トランジスタＴＲ１（図２）が形成される。

より詳細には、第１方向（本図中ｘ軸方向）で互いに隣り合うトランジスタユニットＴＲＵは、分離領域ＩＲ（図２）によって互いに分離されている。さらに各トランジスタユニットＴＲＵでは、複数のドレイン電極ＤＥ１及び複数のソース電極ＳＥ１（図２）が、第１方向と直交する第２方向（本図中ｙ軸方向）に沿って交互に並んでいる。この場合、各トランジスタユニットＴＲＵでは、第２方向に沿って複数のトランジスタＴＲ１を並べることができる。

半導体パッケージＰＫＧは、第１端子ＴＥ１、第２端子ＴＥ２、第３端子ＴＥ３、及び第４端子ＴＥ４を備えている。本図に示す例において、第１端子ＴＥ１は、ボンディングワイヤＢＷ１を介して第１パッドＰＡ１に接続し、ボンディングワイヤＢＷ４を介して第４パッドＰＡ４と接続している。第２端子ＴＥ２は、ボンディングワイヤＢＷ２を介して第２パッドＰＡ２に接続している。第３端子ＴＥ３は、ボンディングワイヤＢＷ３を介して第３パッドＰＡ３に接続している。第４端子ＴＥ４は、例えば、半導体チップＳＣの裏面に電気的に接続している。この場合、第４端子ＴＥ４を介して、トランジスタＴＲ１（図２）の基板電位を与えることができる。

なお、半導体パッケージＰＫＧの上記した各端子と半導体チップＳＣの上記した各パッドを電気的に接続する部材（ボンディング部材）は、上記したボンディングワイヤに限定されるものではない。例えば、上記した各端子と上記した各パッドは、ボンディングリボンを介して接続してもよい。

図５〜図８は、図１に示した半導体装置ＳＤの製造方法を示す回路図である。まず、図５に示すように、半導体チップＳＣにトランジスタＴＲ１及びダイオードＤＩＯを形成する。なお、この工程において、ダイオードＤＩＯは、アノード（Ａ）がソース電極ＳＥ１と電気的に接続しているが、カソード（Ｋ）はトランジスタＴＲ１のいかなる部分とも電気的に接続していない。言い換えると、本図に示す工程において、ダイオードＤＩＯのカソード（Ｋ）は、電気的に浮遊している。

トランジスタＴＲ１及びダイオードＤＩＯの形成方法は、例えば次のようになる。まず、図２に示すように、窒化物半導体層ＮＳＬを形成する。次いで、窒化物半導体層ＮＳＬに分離領域ＩＲを形成する。これにより、トランジスタ領域ＴＲＲ及びダイオード領域ＤＩＲが規定される。次いで、窒化物半導体層ＮＳＬ上に絶縁膜を形成する。この絶縁膜は、電荷蓄積層ＣＳＬとなる絶縁膜である。次いで、この絶縁膜をパターニングする。これにより、トランジスタ領域ＴＲＲに電荷蓄積層ＣＳＬが形成される。

次いで、窒化物半導体層ＮＳＬ上及び電荷蓄積層ＣＳＬ上に保護絶縁膜ＰＤＬを形成する。次いで、トランジスタ領域ＴＲＲにゲート電極ＧＥ１を形成するとともに、ダイオード領域ＤＩＲに半導体層ＳＬを形成する。これにより、ダイオード領域ＤＩＲには、ダイオードＤＩＯが形成される。

次いで、窒化物半導体層ＮＳＬ上及びゲート電極ＧＥ１上に層間絶縁膜ＩＬＤを形成する。次いで、層間絶縁膜ＩＬＤにドレイン電極ＤＥ１及びソース電極ＳＥ１を形成する。このようにしてトランジスタＴＲ１が形成される。

次いで、図６に示すように、半導体チップＳＣに、第１パッドＰＡ１、第２パッドＰＡ２、第３パッドＰＡ３、及び第４パッドＰＡ４を形成する。これにより、半導体チップＳＣが形成される。この工程において、第４パッドＰＡ４は、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３と電気的に接続していない。言い換えると、第４パッドＰＡ４は電気的に浮遊している。そしてダイオードＤＩＯは、カソード（Ｋ）が第４パッドＰＡ４に電気的に接続している。このため、ダイオードＤＩＯは、カソード（Ｋ）が電気的に浮遊している。これにより、ダイオードＤＩＯに電流が流れることはない。なお、本図に示す工程の半導体チップＳＣを製品として出荷してもよい。

次いで、図７に示すように、ゲート電極ＧＥ１に書き込み電圧ＶＰＧＭを印加する。具体的には、第１パッドＰＡ１に書き込み電圧ＶＰＧＭを印加する。さらに本図に示す例では、第２パッドＰＡ２及び第３パッドＰＡ３を接地している。これにより、電荷蓄積層ＣＳＬ（図２）に電子がトラップされる。結果、適当な閾値電圧をゲート電極ＧＥ１に設定することができる。

本図に示す工程では、第４パッドＰＡ４は、電気的に浮遊している。このため、ダイオードＤＩＯに電流が流れることはない。これにより、ダイオードＤＩＯに電流が流れることなく、ゲート電極ＧＥ１に書き込み電圧ＶＰＧＭを印加することができる。

詳細には、本図に示す例では、書き込み電圧ＶＰＧＭがダイオードＤＩＯのブレークダウン電圧よりも大きい。このため、ダイオードＤＩＯのアノード（Ａ）がソース電極ＳＥ１に電気的に接続し、かつダイオードＤＩＯのカソード（Ｋ）がゲート電極ＧＥ１に電気的に接続している場合は、ダイオードＤＩＯを介してゲート電極ＧＥ１側からソース電極ＳＥ１側に電流が流れる。このため上記した場合は、ゲート電極ＧＥ１に書き込み電圧ＶＰＧＭを印加することができない。これに対して本図に示す例では、ダイオードＤＩＯのカソード（Ｋ）（第４パッドＰＡ４）が電気的に浮遊している。このため、ダイオードＤＩＯに電流が流れることがない。このため書き込み電圧ＶＰＧＭがダイオードＤＩＯのブレークダウン電圧よりも大きい場合であっても、ゲート電極ＧＥ１に書き込み電圧ＶＰＧＭを印加することができる。

次いで、図８に示すように、半導体チップＳＣを半導体パッケージＰＫＧに実装する。次いで、第１端子ＴＥ１を、例えばボンディングワイヤ（例えば、図４のボンディングワイヤＢＷ１，ＢＷ４）により、第１パッドＰＡ１及び第４パッドＰＡ４に電気的に接続する。同様に、第２端子ＴＥ２を、例えばボンディングワイヤ（例えば、図４のボンディングワイヤＢＷ２）により、第２パッドＰＡ２に電気的に接続する。同様に、第３端子ＴＥ３を、例えばボンディングワイヤ（例えば、図４のボンディングワイヤＢＷ３）により、第３パッドＰＡ３に電気的に接続する。このようにして図１に示した半導体装置ＳＤが製造される。

以上、本実施形態によれば、トランジスタＴＲ１は、電荷蓄積層ＣＳＬを備えている。これにより、トランジスタＴＲ１はノーマリーオフを実現することができる。さらに適当な閾値電圧をゲート電極ＧＥ１に設定することができる。さらに本実施形態によれば、電気的な経路において、トランジスタＴＲ１のソース電極ＳＥ１とトランジスタＴＲ１のゲート電極ＧＥ１の間にダイオードＤＩＯが設けられている。これにより、ゲート電極ＧＥ１の電位が変動することを抑制することができる。特にこの場合、電荷蓄積層ＣＳＬにトラップされた電子が電荷蓄積層ＣＳＬから抜けることを効果的に抑制することができる。

さらに本実施形態によれば、ダイオードＤＩＯは、カソード（Ｋ）が第４パッドＰＡ４を介して第１パッドＰＡ１（ゲート電極ＧＥ１）と電気的に接続している。これにより、ゲート電極ＧＥ１に書き込み電圧を印加する場合に、第４パッドＰＡ４を電気的に浮遊した状態にすることができる。この場合、ゲート電極ＧＥ１とソース電極ＳＥ１の間にダイオードＤＩＯのブレークダウン電圧よりも高い電圧が印加されても、ダイオードＤＩＯに電流が流れることがない。このため、ゲート電極ＧＥ１に書き込み電圧を効率的に印加することができる。

（第２の実施形態）
図９は、第２の実施形態に係る半導体装置ＳＤの構成を示す回路図であり、第１の実施形態の図１に対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。

詳細には、第１の実施形態と同様、半導体装置ＳＤは、同一の半導体チップＳＣに、トランジスタＴＲ１及びダイオードＤＩＯを有している。トランジスタＴＲ１は、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、及びソース電極ＳＥ１を備えている。そしてゲート電極ＧＥ１、ドレイン電極ＤＥ１、及びソース電極ＳＥ１は、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３にそれぞれ電気的に接続している。

半導体パッケージＰＫＧは、第１の実施形態と同様、第１端子ＴＥ１、第２端子ＴＥ２、及び第３端子ＴＥ３を備えている。第１端子ＴＥ１、第２端子ＴＥ２、及び第３端子ＴＥ３は、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３にそれぞれ電気的に接続している。

そして本図に示す例では、電気的な経路において、ダイオードＤＩＯは、アノード（Ａ）が第４パッドＰＡ４を介して第３パッドＰＡ３に接続し、かつカソード（Ｋ）がゲート電極ＧＥ１と第１パッドＰＡ１の間に接続している。そして本図に示す例において、ダイオードＤＩＯは、電気的な経路において、第１の実施形態（図１）と同様、ソース電極ＳＥ１とゲート電極ＧＥ１の間に位置している。このため、本図に示す例において、ダイオードＤＩＯは、第１の実施形態と同様の機能を果たすことになる。

図１０は、本実施形態に係る半導体パッケージＰＫＧの構成の一例を示す図であり、第１の実施形態の図４に対応する。本図に示す例は、以下の点を除いて、図４（第１の実施形態）に示した例と同様である。

半導体パッケージＰＫＧは、第１端子ＴＥ１、第２端子ＴＥ２、第３端子ＴＥ３、及び第４端子ＴＥ４を備えている。半導体チップＳＣは、第１パッドＰＡ１、第２パッドＰＡ２、第３パッドＰＡ３、及び第４パッドＰＡ４を備えている。そして第１端子ＴＥ１は、ボンディングワイヤＢＷ１を介して第１パッドＰＡ１に接続している。第２端子ＴＥ２は、ボンディングワイヤＢＷ２を介して第２パッドＰＡ２に接続している。第３端子ＴＥ３は、ボンディングワイヤＢＷ３を介して第３パッドＰＡ３に接続し、ボンディングワイヤＢＷ４を介して第４パッドＰＡ４に接続している。これにより、図９に示した回路図の構成が実現される。なお、第４端子ＴＥ４は、図４に示した例と同様、例えば、半導体チップＳＣの裏面に電気的に接続している。

図１１〜図１４は、図９に示した半導体装置ＳＤの製造方法を示す回路図である。まず、図１１に示すように、半導体チップＳＣにトランジスタＴＲ１及びダイオードＤＩＯを形成する。なお、この工程において、ダイオードＤＩＯは、カソード（Ｋ）がゲート電極ＧＥ１と電気的に接続しているが、アノード（Ａ）はトランジスタＴＲ１のいかなる部分とも電気的に接続していない。言い換えると、本図に示す工程において、ダイオードＤＩＯのアノード（Ｋ）は、電気的に浮遊している。

次いで、図１２に示すように、半導体チップＳＣに、第１パッドＰＡ１、第２パッドＰＡ２、第３パッドＰＡ３、及び第４パッドＰＡ４を形成する。これにより、半導体チップＳＣが形成される。この工程において、第４パッドＰＡ４は、第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３と電気的に接続していない。そしてダイオードＤＩＯは、アノード（Ａ）が第４パッドＰＡ４に電気的に接続している。このため、ダイオードＤＩＯは、アノード（Ａ）が電気的に浮遊している。これにより、ダイオードＤＩＯに電流が流れることはない。なお、本図に示す工程の半導体チップＳＣを製品として出荷してもよい。

次いで、図１３に示すように、ゲート電極ＧＥ１に書き込み電圧ＶＰＧＭを印加する。具体的には、第１パッドＰＡ１に書き込み電圧ＶＰＧＭを印加する。さらに本図に示す例では、第２パッドＰＡ２及び第３パッドＰＡ３を接地している。これにより、電荷蓄積層ＣＳＬ（図２）に電子がトラップされる。結果、適当な閾値電圧をゲート電極ＧＥ１に設定することができる。

本図に示す工程では、第４パッドＰＡ４は、電気的に浮遊している。このため、ダイオードＤＩＯに電流が流れることはない。これにより、ダイオードＤＩＯに電流が流れることなく、ゲート電極ＧＥ１に書き込み電圧ＶＰＧＭを印加することができる。

次いで、図１４に示すように、半導体チップＳＣを半導体パッケージＰＫＧに実装する。次いで、第１端子ＴＥ１を、例えばボンディングワイヤ（例えば、図１０のボンディングワイヤＢＷ１）により、第１パッドＰＡ１に電気的に接続する。同様に、第２端子ＴＥ２を、例えばボンディングワイヤ（例えば、図１０のボンディングワイヤＢＷ２）により、第２パッドＰＡ２に電気的に接続する。同様に、第３端子ＴＥ３を、例えばボンディングワイヤ（例えば、図１０のボンディングワイヤＢＷ３，ＢＷ４）により、第３パッドＰＡ３及び第４パッドＰＡ４に電気的に接続する。このようにして図９に示した半導体装置ＳＤが製造される。

以上、本実施形態によれば、ダイオードＤＩＯは、アノード（Ｋ）が第４パッドＰＡ４を介して第３パッドＰＡ３（ソース電極ＳＥ１）と電気的に接続している。これにより、ゲート電極ＧＥ１に書き込み電圧を印加する場合に、第４パッドＰＡ４を電気的に浮遊した状態にすることができる。この場合、ゲート電極ＧＥ１とソース電極ＳＥ１の間にダイオードＤＩＯのブレークダウン電圧よりも高い電圧が印加されても、ダイオードＤＩＯに電流が流れることがない。このため本実施形態によれば、第１の実施形態と同様の効果を得ることができる。

（変形例１）
図１５は、図２の変形例を示す断面図である。本変形例に係る半導体装置ＳＤは、ダイオードＤＩＯの構成を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。具体的には、本変形例では、層間絶縁膜ＩＬＤ上の配線層ＩＬを用いてトランジスタＴＲ２が形成されている。そしてトランジスタＴＲ２を用いてダイオードＤＩＯが形成されている。

詳細には、層間絶縁膜ＩＬＤ上には、配線層ＩＬ及び拡散防止膜ＤＢＬがこの順で繰り返し積層されている。拡散防止膜ＤＢＬは、例えば、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化膜（ＳｉＣＮ）、又はシリコン炭化膜（ＳｉＣ）により形成されている。配線層ＩＬは、例えば、シリコン酸化膜（ＳｉＯ_２）又はｌｏｗ−ｋ材料（例えば、ＳｉＣＯＨ膜）により形成されている。本図に示す例では、複数の配線層ＩＬの中の第２層（配線層ＩＬ２）及び第３層（配線層ＩＬ３）を用いてトランジスタＴＲ２が形成されている。詳細を後述するように、トランジスタＴＲ２は、配線層ＩＬ２及び配線層ＩＬ３の間の拡散防止膜ＤＢＬをゲート絶縁膜として利用している。なお、トランジスタＴＲ２は、例えば、本図に示す配線層ＩＬ（配線層ＩＬ２，ＩＬ３）よりも上層の配線層ＩＬを用いて形成されてもよい。

配線層ＩＬ２（第１配線層）には、ゲート電極ＧＥ２（第２ゲート電極）が埋め込まれている。ゲート電極ＧＥ２は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）により形成されている。本図に示す例では、ゲート電極ＧＥ２は、トランジスタＴＲ１のゲート電極ＧＥ１と同じ方向に延伸している。

配線層ＩＬ２と配線層ＩＬ３（第２配線層）の間には、半導体層ＳＬが設けられている。半導体層ＳＬは、少なくとも一部がゲート電極ＧＥ２と平面視で重なっている。半導体層ＳＬには、トランジスタＴＲ２のチャネルが形成される。半導体層ＳＬは、例えば、酸化物半導体層を含んでいる。この場合酸化物半導体層は、例えば、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、又はＣｕＯ層である。ただし、半導体層ＳＬの材料は上記した例に限定されるものではない。

半導体層ＳＬには、ドレイン及びソースが形成されている。ドレイン及びソースは、例えば、半導体層ＳＬに不純物を注入することにより形成されている。半導体層ＳＬが酸化物半導体層である場合は、ドレイン及びソースは、半導体層ＳＬに酸素欠陥を導入することにより形成してもよい。

半導体層ＳＬのドレインには、配線層ＩＬ３に埋め込まれたビアＤＶＡが接続している。同様に半導体層ＳＬのソースには、配線層ＩＬ３に埋め込まれたビアＳＶＡが接続している。本図に示す例において、ビアＤＶＡは、配線層ＩＬ３に埋め込まれた配線ＤＷＲの底面に接続している。同様に、ビアＳＶＡは、配線層ＩＬ３に埋め込まれた配線ＳＷＲの底面に接続している。配線ＤＷＲ及びビアＤＶＡは、例えばデュアルダマシンにより形成されている。同様に配線ＳＷＲ及びビアＳＶＡも、例えばデュアルダマシンにより形成されている。なお、配線ＤＷＲ，ＳＷＲ及びビアＤＶＡ，ＳＶＡは、例えば銅（Ｃｕ）により形成されている。

以上の場合、配線層ＩＬ２及び配線層ＩＬ３の間の拡散防止膜ＤＢＬは、ゲート電極ＧＥ２と平面視で重なる部分がトランジスタＴＲ２のゲート絶縁膜として機能する。このようにして配線層ＩＬ２及び配線層ＩＬ３を用いてトランジスタＴＲ２が形成される。

さらにトランジスタＴＲ２では、ゲート電極ＧＥ２がソース（配線ＳＷＲ及びビアＳＶＡ）と電気的に接続している。言い換えると、トランジスタＴＲ２はゲートとソースが短絡している。この場合、トランジスタＴＲ２は、電気的な経路においてソース（アノード）側からドレイン（カソード）側に向かう方向が順方向となるダイオード（ダイオードＤＩＯ）となる。このようにして本変形例では、配線層ＩＬ２，ＩＬ３を用いてダイオードＤＩＯが形成されている。なお、ゲート電極ＧＥ２はドレイン（配線ＤＷＲ及びビアＤＶＡ）と電気的に接続していてもよい。

ダイオードＤＩＯは、アノード（配線ＳＷＲ及びビアＳＶＡ）が例えば配線層ＩＬ１，ＩＬ２，ＩＬ３に埋め込まれた配線又はビアを介してトランジスタＴＲ１のソース電極ＳＥ１に電気的に接続し、カソード（配線ＤＷＲ及びビアＤＶＡ）が例えば配線層ＩＬ１，ＩＬ２，ＩＬ３に埋め込まれた配線又はビアを介してトランジスタＴＲ１のゲート電極ＧＥ１に電気的に接続している。このようにして、図１に示したように、ゲート電極ＧＥ１とソース電極ＳＥ１の間にダイオードＤＩＯを設けることができる。

さらに本図に示す例では、ダイオードＤＩＯ（トランジスタＴＲ２）の少なくとも一部がトランジスタ領域ＴＲＲ（分離領域ＩＲによって区画されている領域）と平面視で重なっている。より詳細には、ダイオードＤＩＯの半導体層ＳＬが、トランジスタＴＲ１の少なくとも一部と平面視で重なっている。この場合、窒化物半導体層ＮＳＬにダイオード領域ＤＩＲ（図２）を設ける必要がない。これにより、本図に示す例では、図２に示した例と比較して、半導体チップＳＣの面積を小さいものにすることができる。

本図に示す例では、トランジスタＴＲ１のソース電極ＳＥ１は、配線ＷＲ２及びビアＶＡ２（配線層ＩＬ２に埋め込まれた配線及びビア）並びに配線ＷＲ３及びビアＶＡ３（配線層ＩＬ３に埋め込まれた配線及びビア）に接続している。この場合、ソース電極ＳＥ１を、上記した配線及びビアを介して、ダイオードＤＩＯのアノード（配線ＳＷＲ及びビアＳＶＡ）に電気的に接続することができる。さらにこの場合、トランジスタＴＲ２のソース（配線ＳＷＲ及びビアＳＶＡ）を、上記した配線及びビアを介して、ゲート電極ＧＥ２に電気的に接続することもできる。

なお、配線ＷＲ２及びビアＶＡ２、並びに配線ＷＲ３及びビアＶＡ３は、例えば銅（Ｃｕ）により形成されている。また配線ＷＲ２及びビアＶＡ２は、例えばデュアルダマシンにより形成されている。同様に、配線ＷＲ３及びビアＶＡ３も、例えばデュアルダマシンにより形成されている。

図１６は、図１５に示した例に係る半導体パッケージＰＫＧの構成の一例を示す図であり、第１の実施形態の図４に対応する。本図に示す例は、以下の点を除いて、図４（第１の実施形態）に示した例と同様である。

半導体チップＳＣは、ダイオード領域ＤＩＲ（図４）を備えていない。これにより、半導体チップＳＣは、第１パッドＰＡ１、第２パッドＰＡ２、第３パッドＰＡ３、及び第４パッドＰＡ４を１つの領域（例えば、分離領域ＩＲ（図１５）によって区画される１つの領域）に備えている。これにより、本図に示す例では、図４に示した例と比較して、半導体チップＳＣの面積を小さいものにすることができる。

第４パッドＰＡ４は、配線層ＩＬ（図１５）に埋め込まれた配線及びビアを介してトランジスタＴＲ２のドレイン（配線ＤＷＲ及びビアＤＶＡ）と電気的に接続している。そして第４パッドＰＡ４は、ボンディングワイヤＢＷ４を介して半導体パッケージＰＫＧの第１端子ＴＥ１と電気的に接続している。そして第１パッドＰＡ１、第２パッドＰＡ２、及び第３パッドＰＡ３は、それぞれ、ボンディングワイヤＢＷ１，ＢＷ２，ＢＷ３を介して第１端子ＴＥ１、第２端子ＴＥ２、及び第３端子ＴＥ３に接続している。これにより、図１に示したように、ソース電極ＳＥ１とゲート電極ＧＥ１の間にダイオードＤＩＯを設けることができる。

以上、本変形例によれば、配線層ＩＬ２，ＩＬ３を用いてダイオードＤＩＯが形成されている。このため窒化物半導体層ＮＳＬにダイオード領域ＤＩＲ（例えば、図２）を設ける必要がない。これにより、本変形例では、図２に示した例と比較して半導体チップＳＣの面積を小さいものにすることができる。

なお、本変形例では、図１に示した例（第１の実施形態）に係るダイオードＤＩＯを、配線層ＩＬを用いて形成した。このような構成は、図９に示した例（第２の実施形態）に係るダイオードＤＩＯにも同様に適用することができる。

（変形例２）
図１７は、図２の変形例を示す断面図である。本変形例に係る半導体装置ＳＤは、ダイオードＤＩＯの構成を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。具体的には、本変形例では、ダイオードＤＩＯが、埋込電極ＢＥと窒化物半導体層ＮＳＬによって形成されたショットキーバリアダイオードＳＢＤとなっている。なお、埋込電極ＢＥは、例えば、ｐ型不純物がドープされたポリシリコンによって形成されている。その他の例として、埋込電極ＢＥは、窒化物半導体層ＮＳＬとショットキー接合を形成する金属（例えば、ニッケル（Ｎｉ））により形成されていてもよい。

詳細には、半導体チップＳＣは、図２に示した例と同様にして、同一の窒化物半導体層ＮＳＬ上に、トランジスタ領域ＴＲＲ及びダイオード領域ＤＩＲを備えている。そしてトランジスタ領域ＴＲＲにはトランジスタＴＲ１が形成され、ダイオード領域ＤＩＲにはショットキーバリアダイオードＳＢＤ（ダイオードＤＩＯ）が形成されている。

ダイオード領域ＤＩＲでは、窒化物半導体層ＮＳＬに凹部が形成されている。埋込電極ＢＥは、この凹部に埋め込まれている。本図に示す例において、凹部は第２窒化物半導体層ＮＳＬ２を貫通し、第１窒化物半導体層ＮＳＬ１の表層に入り込んでいる。具体的には、凹部は、底面が第１窒化物半導体層ＮＳＬ１中の２ＤＥＧよりも低い位置に位置している。この場合、凹部の底面及び内側面において、埋込電極ＢＥと窒化物半導体層ＮＳＬがショットキー接合を形成する。このようにして、ダイオード領域ＤＩＲにショットキーバリアダイオードＳＢＤが形成される。なおこの場合、ショットキーバリアダイオードＳＢＤは、埋込電極ＢＥ側がアノード（Ａ）となり、窒化物半導体層ＮＳＬ側がカソード（Ｋ）となる。

本図に示す例において埋込電極ＢＥは、層間絶縁膜ＩＬＤに埋め込まれたコンタクトＡＣＴに接続している。さらに層間絶縁膜ＩＬＤには、窒化物半導体層ＮＳＬと接続するコンタクトＫＣＴが埋め込まれている。コンタクトＫＣＴは、窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）とオーミック接合を形成する金属（例えば、アルミニウム（Ａｌ）又はチタン（Ｔｉ））により形成されている。

コンタクトＡＣＴは、電気的な経路において、ソース電極ＳＥ１及び第３パッドＰＡ３の間に接続している。コンタクトＫＣＴは、電気的な経路において、第４パッドＰＡ４（図１）を介して第１パッドＰＡ１（図１）に接続している。このようにして、図１に示したように、ショットキーバリアダイオードＳＢＤ（ダイオードＤＩＯ）は、ソース電極ＳＥ１とゲート電極ＧＥ１の間に設けられる。

以上、本変形例によれば、ダイオードＤＩＯとしてショットキーバリアダイオードＳＢＤが形成されている。ショットキーバリアダイオードＳＢＤは、通常のダイオード（ｐｎ接合により形成されるダイオード）と比較して、順方向の電圧降下が小さい。このため、本変形例によれば、図２に示した例と比較して、ダイオードＤＩＯがより好適に機能することができる。

なお、本変形例では、図１に示した例（第１の実施形態）に係るダイオードＤＩＯがショットキーバリアダイオードＳＢＤとなっている。このような構成は、図９に示した例（第２の実施形態）に係るダイオードＤＩＯにも同様に適用することができる。

（変形例３）
図１８は、図２の変形例を示す断面図である。本変形例に係る半導体装置ＳＤは、ダイオードＤＩＯの構成を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。具体的には、本変形例では、ダイオードＤＩＯが、コンタクトＡＣＴと窒化物半導体層ＮＳＬによって形成されたショットキーバリアダイオードＳＢＤとなっている。なお、コンタクトＡＣＴは、第２窒化物半導体層ＮＳＬ２とショットキー接合を形成する金属（例えば、ニッケル（Ｎｉ））により形成されている。

本図に示すように、コンタクトＡＣＴは、層間絶縁膜ＩＬＤに埋め込まれている。そしてコンタクトＡＣＴは、窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）とショットキー接合を形成している。これにより、ダイオード領域ＤＩＲには、ショットキーバリアダイオードＳＢＤ（ダイオードＤＩＯ）が形成されている。なお、ショットキーバリアダイオードＳＢＤは、コンタクトＡＣＴ側がアノード（Ａ）となり、窒化物半導体層ＮＳＬ側がカソード（Ｋ）となる。

層間絶縁膜ＩＬＤには、コンタクトＫＣＴが埋め込まれている。コンタクトＫＣＴは、窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）とオーミック結合を形成する金属（例えば、アルミニウム（Ａｌ）又はチタン（Ｔｉ））により形成されている。

コンタクトＡＣＴは、電気的な経路において、ソース電極ＳＥ１及び第３パッドＰＡ３の間に接続している。コンタクトＫＣＴは、電気的な経路において、第４パッドＰＡ４（図１）を介して第１パッドＰＡ１（図１）に接続している。このようにして、図１に示したように、ショットキーバリアダイオードＳＢＤ（ダイオードＤＩＯ）は、ソース電極ＳＥ１とゲート電極ＧＥ１の間に設けられる。

以上、本変形例によれば、ダイオードＤＩＯとしてショットキーバリアダイオードＳＢＤが形成されている。ショットキーバリアダイオードＳＢＤは、通常のダイオード（ｐｎ接合により形成されるダイオード）と比較して、順方向の電圧降下が小さい。このため、本変形例によれば、図２に示した例と比較して、ダイオードＤＩＯがより好適に機能することができる。

なお、ショットキーバリアダイオードＳＢＤを形成する電極は、コンタクト（コンタクトＡＣＴ）に限定されるものではない。例えば、上記した電極としては、窒化物半導体層ＮＳＬ上に配置された配線を用いてもよい。

さらに本変形例では、図１に示した例（第１の実施形態）に係るダイオードＤＩＯがショットキーバリアダイオードＳＢＤとなっている。このような構成は、図９に示した例（第２の実施形態）に係るダイオードＤＩＯにも同様に適用することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＣＴ コンタクト
ＢＥ 埋込電極
ＢＷ１ ボンディングワイヤ
ＢＷ２ ボンディングワイヤ
ＢＷ３ ボンディングワイヤ
ＢＷ４ ボンディングワイヤ
ＣＤ１ 絶縁層
ＣＤ２ 絶縁層
ＣＤ３ 絶縁層
ＣＳＬ 電荷蓄積層
ＤＢＬ 拡散防止層
ＤＥ１ ドレイン電極
ＤＩＯ ダイオード
ＤＩＲ ダイオード領域
ＤＶＡ ビア
ＤＷＲ 配線
ＧＥ１ ゲート電極
ＦＧＥ 浮遊ゲート電極
ＩＬ 配線層
ＩＬ１ 配線層
ＩＬ２ 配線層
ＩＬ３ 配線層
ＩＬＤ 層間絶縁膜
ＩＲ 分離領域
ＫＣＴ コンタクト
ＮＲ 第２導電型領域
ＮＳＬ 窒化物半導体層
ＮＳＬ１ 第１窒化物半導体層
ＮＳＬ２ 第２窒化物半導体層
ＰＡ１ 第１パッド
ＰＡ２ 第２パッド
ＰＡ３ 第３パッド
ＰＡ４ 第４パッド
ＰＤＬ 保護絶縁膜
ＰＫＧ 半導体パッケージ
ＰＲ 第１導電型領域
ＳＢＤ ショットキーバリアダイオード
ＳＣ 半導体チップ
ＳＤ 半導体装置
ＳＥ１ ソース電極
ＳＬ 半導体層
ＳＶＡ ビア
ＳＷＲ 配線
ＴＥ１ 第１端子
ＴＥ２ 第２端子
ＴＥ３ 第３端子
ＴＥ４ 第４端子
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲＵ トランジスタユニット
ＴＲＲ トランジスタ領域
ＶＡ２ ビア
ＶＡ３ ビア
ＷＲ２ 配線
ＷＲ３ 配線

Claims (11)

1. 窒化物半導体層と、
   前記窒化物半導体層を用いて形成され、ゲート電極を有し、前記窒化物半導体層と前記ゲート電極の間に電荷蓄積層を有するトランジスタと、
   前記トランジスタの前記ゲート電極に電気的に接続している第１パッドと、
   前記トランジスタのドレインに電気的に接続している第２パッドと、
   前記トランジスタのソースに電気的に接続している第３パッドと、
   前記第１パッド、前記第２パッド、前記第３パッドとは異なるパッドである第４パッドと、
   前記第４パッドに電気的に接続しているダイオードと、
   を備え、
   電気的な経路において、前記ダイオードは、
   アノードが前記ソースと前記第３パッドの間に接続し、かつカソードが前記第４パッドに接続しており、又は
   前記アノードが前記第４パッドに接続し、かつ前記カソードが前記ゲート電極と前記第１パッドの間に接続している半導体装置。
2. 請求項１に記載の半導体装置において、
   前記窒化物半導体層上に位置し、平面視で互いに隣り合い、ｐｎ接合を形成している第１導電型領域及び第２導電型領域をさらに備え、
   前記ダイオードは前記第１導電型領域及び前記第２導電型領域によって形成されている半導体装置。
3. 請求項１に記載の半導体装置において、
   前記窒化物半導体層上に位置する第１配線層と、
   前記第１配線層上に位置する第２配線層と、
   前記第１配線層に埋め込まれた第１ゲート電極と、
   前記第１配線層と前記第２配線層の間に形成され、前記第１ゲート電極上に位置する第１ゲート絶縁膜と、
   前記第１配線層と前記第２配線層の間に形成され、前記第１ゲート絶縁膜上に位置する半導体層と、
   前記半導体層に形成された第１ドレインと、
   前記半導体層に形成された第１ソースと、
   をさらに備え、
   前記第１ドレイン及び前記第１ソースのいずれか一方が前記第１ゲート電極と電気的に接続しており、
   前記ダイオードは、前記半導体層、前記第１ゲート絶縁膜、前記第１ゲート電極、前記第１ドレイン及び前記第１ソースによって形成されている半導体装置。
4. 請求項３に記載の半導体装置において、
   前記半導体層は、前記トランジスタの少なくとも一部と平面視で重なっている半導体装置。
5. 請求項３に記載の半導体装置において、
   前記半導体層は、酸化物半導体層を含んでいる半導体装置。
6. 請求項５に記載の半導体装置において、
   前記酸化物半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、又はＣｕＯ層である半導体装置。
7. 請求項１に記載の半導体装置において、
   前記窒化物半導体層とショットキー接合を形成する電極をさらに備え、
   前記ダイオードは、前記窒化物半導体層と前記電極によって形成されたショットキーバリアダイオードである半導体装置。
8. 請求項７に記載の半導体装置において、
   前記電極は、前記窒化物半導体層の表面に開口を有する凹部に埋め込まれた埋込電極である半導体装置。
9. 請求項７に記載の半導体装置において、
   前記窒化物半導体層上に形成された層間絶縁膜をさらに備え、
   前記電極は、前記層間絶縁膜に埋め込まれている半導体装置。
10. 半導体チップを有する半導体パッケージを備え、
    前記半導体パッケージは、第１端子、第２端子、及び第３端子を備え、
    前記半導体チップは、
    窒化物半導体層と、
    前記窒化物半導体層を用いて形成され、ゲート電極を有し、前記窒化物半導体層と前記ゲート電極の間に電荷蓄積層を有するトランジスタと、
    電気的な経路において、前記第１端子と前記トランジスタの前記ゲート電極の間に位置する第１パッドと、
    電気的な経路において、前記第２端子と前記トランジスタのドレインの間に位置する第２パッドと、
    電気的な経路において、前記第３端子と前記トランジスタのソースの間に位置する第３パッドと、
    前記第１パッド、前記第２パッド、前記第３パッドとは異なるパッドである第４パッドと、
    電気的な経路において、前記ソースと前記ゲート電極の間に位置するダイオードと、
    を備え、
    電気的な経路において、前記ダイオードは、
    アノードが前記ソースと前記第３パッドの間に接続し、かつカソードが前記第４パッドを介して前記第１パッドに接続しており、又は
    前記アノードが前記第４パッドを介して前記第３パッドに接続し、かつ前記カソードが前記ゲート電極と前記第１パッドの間に接続している半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第１パッドを前記第１端子に接続する第１ボンディング部材と、
    前記第２パッドを前記第２端子に接続する第２ボンディング部材と、
    前記第３パッドを前記第３端子に接続する第３ボンディング部材と、
    前記第４パッドを前記第１端子又は前記第３端子に接続する第４ボンディング部材と、
    をさらに備える半導体装置。

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