JP6562359B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、特に保護素子を備えた化合物半導体装置に関する。
化合物半導体、特に窒化物半導体とは、ＩＩＩ族元素であるホウ素（Ｂ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）と、Ｖ族元素である窒素（Ｎ）との化合物からなる半導体であり、一般式で示すと、ＢｗＩｎｘＡｌｙＧａｚＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１、０≦ｗ、ｘ、ｙ、ｚ≦１である。）によって表される。
窒化物半導体は、高い破壊電圧、高い電子飽和速度及び高い電子移動度並びにヘテロ接合における高い電子濃度などの利点を有している。そのため、窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、高い耐電圧性が必要とされる大電力でのパワーデバイスとして期待されている。
窒化物半導体を用いたＦＥＴは、耐電圧性が高く、オン抵抗も低いため、動作時の耐電圧とオン抵抗を同一としたＳｉ系半導体を用いたＦＥＴに比べ、ＦＥＴの素子サイズを大幅に小さくすることが可能である。
一方で、素子サイズを微小化していくと、電極間に印加されるサージ電圧により破壊されるリスクが高まる。窒化物半導体を用いたＦＥＴとしては、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の２種類の電界効果トランジスタが一般的である。これらのＭＥＳＦＥＴとＪＦＥＴは共に、ゲート電極に正バイアスを印加するサージ電圧に対しては耐性が強く、ゲート電極に負バイアスを印加するサージ電圧に対しては耐性が弱い。そのため、窒化物半導体を用いたＦＥＴをパワースイッチング素子等に用いる場合には、ゲート電極に印加される負のサージ電圧に対する耐性を向上させることが求められている。
特許文献１には、窒化物半導体を用いたＦＥＴにおけるゲート電極の負のサージ電圧に対する耐性を向上させる方法として、サージ保護用のトランジスタを新たに設けることが提案されている。
特開２０１１−１６５７４９号公報
特許文献１に記載の保護トランジスタを有する半導体装置に関して、図面を参照しながら説明する。図１７は、特許文献１に係る半導体装置を示す等価回路図を表している。第１のトランジスタ８０２のゲート電極８１４と第１のオーミック電極８１２との間に、第２のトランジスタ９０２が接続されている。第２のトランジスタ９０２の第２の保護素子オーミック電極９１０は第１のトランジスタ８０２のゲート電極８１４と接続され、第２のトランジスタ９０２の第１の保護素子オーミック電極９１２及び保護素子ゲート電極９１４は第１のトランジスタ８０２の第１のオーミック電極８１２と接続されている。このため、ゲート電極８１４に過大な負のサージ電圧が印加された場合に、第２のトランジスタ９０２がオン状態となり、電流を逃がす電流経路が形成される。
しかしながら、特許文献１の方法では、第１のトランジスタ８０２のゲート電極８１４と第１のオーミック電極８１２の間に印加されるサージ電圧しか保護できず、ゲート電極８１４と第２のオーミック電極８１０の間のサージ電圧については保護できないという問題がある。
本発明の目的は、上記の問題を解決し、１つの保護素子で、ゲート電極とソース電極間、及びゲート電極とドレイン電極間を保護し、サージ電圧に対する耐性を向上させることである。
上記目的を達成するため、本発明に係る半導体装置は、化合物半導体からなる第１の半導体層積層体と、前記第１の半導体層積層体上に配置される第１のドレイン電極、第１のソース電極及び第１のゲート電極を有する第１の電界効果トランジスタ素子と、化合物半導体からなる第２の半導体層積層体と、前記第２の半導体層積層体上に配置された第２のドレイン電極、第２のソース電極及び第２のゲート電極を有し、前記第１の電界効果トランジスタ素子の保護素子となる第２の電界効果トランジスタ素子とを備え、前記第１の電界効果トランジスタ素子は、第１のチャネル層と、前記第１のチャネル層上に配置された第１のバリア層とを有し、前記第２の電界効果トランジスタ素子は、第２のチャネル層と、前記第２のチャネル層上に配置された第２のバリア層とを有し、前記第２のゲート電極は、前記第２の半導体層積層体にショットキー接合またはｐｎ接合しており、前記第２のドレイン電極は前記第１のドレイン電極に電気的に接続され、前記第２のソース電極は前記第１のゲート電極に電気的に接続され、前記第２のゲート電極は前記第１のソース電極に電気的に接続されたことを特徴とする。
ここで、第２の電界効果トランジスタ素子は、第１の電界効果トランジスタ素子に印加されるサージ電圧に対する保護素子として機能する。
本開示の半導体装置について、第１の電界効果トランジスタ素子の第１のゲート電極に、第１のソース電極に対して負のサージ電圧が印加された場合、第１のソース電極に接続された第２のゲート電極が、第１のゲート電極に接続された第２のソース電極に対して正の電位となる。第２のゲート電極は半導体層積層体にショットキー接合またはｐｎ接合しているため、第２のゲート電極から半導体層積層体に電流を流すことができる。即ち、第１のソース電極に接続された外部ソース端子から第２のゲート電極及び第２のソース電極を通じて第１のゲート電極に接続された外部ゲート端子へサージ電流を流すことができ、第１のゲート電極と第１のソース電極間に生じたサージ電圧を緩和することができる。
また、第１の電界効果トランジスタ素子の第１のゲート電極に第１のドレイン電極に対して負のサージ電圧が印加された場合、第１のドレイン電極に接続された第２のドレイン電極との容量結合によって、浮遊電極となっている第２のゲート電極の電位が上昇し、第２の電界効果トランジスタ素子がオン状態となる。これにより、第１のドレイン電極に接続された外部ドレイン端子から第２のドレイン電極及び第２のソース電極を通じて第１のゲート電極に接続された外部ゲート端子へサージ電流を流すことができるため、第１のゲート電極と第１のドレイン電極間に生じたサージ電圧を緩和することができる。
以上のように、第２の電界効果トランジスタ素子を１つ導入することにより、第１の電界効果トランジスタ素子の第１のゲート電極と第１のソース電極間だけでなく、第１のゲート電極と第１のドレイン電極間についても、第１のゲート電極に印加される負のサージ電圧に対する耐性を向上させることが可能となる。
本発明に係る半導体装置によると、１つの保護素子で、ゲート電極とソース電極間、及びゲート電極とドレイン電極間の両方を保護し、ゲート電極に印加されるサージ電圧に対する耐性を向上させた電界効果トランジスタ素子を実現できる。
図１は、第１の実施形態に係る半導体装置を示す断面模式図である。 図２は、第１の実施形態に係る半導体装置を示す等価回路図である。 図３Ａは、第１の実施形態に係る半導体装置においてサージ電流の流れを説明する図である。 図３Ｂは、第１の実施形態に係る半導体装置においてサージ電流の流れを説明する図である。 図４は、第１の実施形態に係る半導体装置の電極配置における一例を示す平面図である。 図５は、第１の実施形態に係る半導体装置の電極配置における他の例を示す平面図である。 図６は、第１の実施形態に係る半導体装置のチップ配置における一例を示す平面図である。 図７は、第２の実施形態に係る半導体装置を示す断面模式図である。 図８は、第２の実施形態に係る半導体装置を示す等価回路図である。 図９は、第２の実施形態の変形例に係る半導体装置を示す断面模式図である。 図１０は、第２の実施形態の変形例に係る半導体装置を示す等価回路図である。 図１１は、第３の実施形態に係る半導体装置を示す断面模式図である。 図１２は、第３の実施形態に係る半導体装置を示す等価回路図である。 図１３は、第４の実施形態に係る半導体装置を示す断面模式図である。 図１４は、第５の実施形態に係る半導体装置を示す断面模式図である。 図１５は、第６の実施形態に係る半導体装置を示す断面模式図である。 図１６は、第７の実施形態に係る半導体装置を示す断面模式図である。 図１７は、従来技術に係る半導体装置を示す等価回路図である。
以下に、本開示の各実施形態について図面を参照しながら説明する。なお、本発明は以下の実施形態に限定されるものではない。
（第１の実施形態）
以下に、第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、第１の実施形態に係る半導体装置を示す断面模式図を示し、図２は、第１の実施形態に係る半導体装置を示す等価回路図を示している。図１及び図２に示すように、本実施形態の半導体装置は、化合物半導体からなる第１の電界効果トランジスタ素子１０２と第２の電界効果トランジスタ素子２０２とにより構成される。
図１に示すように、本実施形態では、シリコンからなる基板１０４上に、厚さが１〜２μｍのアンドープのＧａＮからなるチャネル層１０６が形成され、チャネル層１０６の上に厚さが約５０ｎｍのアンドープのＡｌＧａＮからなるバリア層１０８が形成されている。ここで、バリア層１０８の厚さは、１０〜１００ｎｍが好ましい。
ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味し、意図せず炭素等の不純物が混入されていてもよい。その際、炭素不純物の濃度は１×１０１４ｃｍ−３以下であることが望ましい。チャネル層１０６上にバリア層１０８が形成されると、自発分極又はピエゾ分極によって、接合界面に高濃度の二次元電子ガスが発生し、この高濃度二次元電子ガスによって、第１のチャネル領域１１６、及び第２のチャネル領域２１６が構成される。ここで、チャネル層１０６とバリア層１０８によって、半導体層積層体１０９が構成されている。
第１のチャネル領域１１６と第２のチャネル領域２１６とは、第１の素子分離領域１３０によって電気的に分離されている。第１の素子分離領域１３０は、電子などのキャリアの移動を阻止できる材料から構成され、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入することにより、形成することができる。
チャネル層１０６及びバリア層１０８の材料としては、Ａｌ、Ｇａを含む窒化物半導体を用いることができる。ここで、バリア層１０８の材料としては、チャネル層１０６の材料のバンドギャップよりも大きなバンドギャップを有するものが好ましい。具体的には、チャネル層１０６の材料として、ＡｌａＧａ１−ａＮ（但し、ａは、０≦ａ≦１である）を用いることができ、バリア層１０８の材料として、ＡｌｂＧａ１−ｂＮ（但し、ｂは、０＜ｂ≦１である，ｂ＞ａである）を用いることができる。本実施形態では、チャネル層１０６の材料として、ＧａＮ（即ち、ａ＝０）を用い、バリア層１０８の材料として、Ａｌ０．２Ｇａ０．８Ｎ（即ち、ｂ＝０．２）を用いた。
バリア層１０８を介したチャネル層１０６上には第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４がそれぞれ形成されている。なお、第１のドレイン電極１１０と第１のソース電極１１２は、第１のチャネル領域１１６とオーミック接続している。第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４とそれらに接続されるバリア層１０８及びチャネル層１０６により、第１の電界効果トランジスタ素子１０２が構成されている。
ここで、第１のゲート電極１１４は、バリア層１０８またはチャネル層１０６にショットキー接合あるいはｐｎ接合し、第１のチャネル領域１１６に電流を流すことができる構成であってもよい。また、第１のゲート電極１１４は、バリア層１０８またはチャネル層１０６に絶縁膜を介して形成され、第１のチャネル領域１１６に電流を流すことができない構成であってもよい。即ち、第１の電界効果トランジスタ素子１０２は、金属−半導体電界効果トランジスタ、接合型電界効果トランジスタまたは金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のいずれでもよい。
なお、バリア層１０８に溝を形成し、その溝の上に第１のソース電極１１２、第１のドレイン電極１１０または第１のゲート電極１１４を形成してもよい。また、第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４は、バリア層１０８を介さず、チャネル層１０６に接触して形成されていてもよい。
また、第１のゲート電極１１４は、第１のドレイン電極１１０と第１のソース電極１１２間の中心位置には形成されておらず、第１のソース電極１１２側に片寄った位置に形成されている。即ち、第１のドレイン電極１１０と第１のゲート電極１１４間の距離は、第１のソース電極１１２と第１のゲート電極１１４間の距離より長い。これにより、第１の電界効果トランジスタ素子１０２の第１のドレイン電極１１０に、例えば１００Ｖ以上の高い電圧を印加しても動作させることができる。
第１のドレイン電極１１０及び第１のソース電極１１２としては、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属の層を用いることができる。また、これらの金属の層を２層以上組み合わせた積層体とすることもできる。
第１のゲート電極１１４としては、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属の層を用いることができる。また、これらの金属の層を２層以上組み合わせた積層体とすることもできる。さらに、第１のゲート電極１１４として、上記の金属層とｐ型半導体の積層体を用いてもよい。この場合、ｐ型半導体は、金属の層とチャネル層１０６との間に挿入する。第１のゲート電極１１４を金属層とｐ型半導体の積層体とする場合、ｐ型半導体としては、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｃＡｌｄＧａ１−（ｃ＋ｄ）Ｎ（但し、ｃは、０≦ｃ≦１、ｄは、０≦ｄ≦１である）を用いることができ、好ましくはｐ型のＧａＮ（即ち、ｃ＝ｄ＝０）を用いることができる。
第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４はそれぞれ外部ドレイン端子１１８、外部ソース端子１２０及び外部ゲート端子１２２に接続されている。ここで、第１のドレイン電極１１０と外部ドレイン端子１１８間、第１のソース電極１１２と外部ソース端子１２０及び第１のゲート電極１１４と外部ゲート端子１２２間は、それぞれ配線１２４、配線１２６及び配線１２８を介して電気的に接続されている。
また、第１の電界効果トランジスタ素子１０２が形成された領域以外の領域において、バリア層１０８を介したチャネル層１０６上には第２のドレイン電極２１０、第２のソース電極２１２及び第２のゲート電極２１４がそれぞれ形成されている。
第２のドレイン電極２１０と第２のソース電極２１２は、第２のチャネル領域２１６とオーミック接続をしている。第２のドレイン電極２１０、第２のソース電極２１２及び第２のゲート電極２１４とそれらに接続されるバリア層１０８及びチャネル層１０６により、第２の電界効果トランジスタ素子２０２が構成されている。
ここで、第２のゲート電極２１４は、バリア層１０８またはチャネル層１０６にショットキー接合あるいはｐｎ接合しており、第２のチャネル領域２１６に電流を流すことができる。即ち、第２の電界効果トランジスタ素子２０２は、金属−半導体電界効果トランジスタまたは接合型電界効果トランジスタである。
また、バリア層１０８に溝を形成し、その溝の上に第２のソース電極２１２、第２のドレイン電極２１０または第２のゲート電極２１４を形成してもよい。また、第１の電界効果トランジスタ素子１０２と同様に、第２のドレイン電極２１０と第２のゲート電極２１４間の距離を、第２のソース電極２１２と第２のゲート電極２１４間の距離より長くしている。これにより、第１のドレイン電極１１０に接続された第２のドレイン電極２１０に、例えば１００Ｖ以上の高い電圧が印加されても、第２の電界効果トランジスタ素子２０２を動作させることができる。
第２のドレイン電極２１０は配線２２４を介して第１のドレイン電極１１０に電気的に接続され、第２のソース電極２１２は配線２２６を介して第１のゲート電極１１４に電気的に接続され、第２のゲート電極２１４は配線２２８を介して第１のソース電極１１２に電気的に接続されている。
本実施形態においては、第２の電界効果トランジスタ素子２０２は、ノーマリーオフ型としている。これにより、第１の電界効果トランジスタ素子１０２の第１のソース電極１１２−第１のゲート電極１１４間の電圧が０Ｖである場合には、第２のソース電極２１２−第２のゲート電極２１４間の電圧も０Ｖとなるため、第２の電界効果トランジスタ素子２０２がオフ状態となり、第１の電界効果トランジスタ素子１０２の動作に悪影響を与えない。
第２の電界効果トランジスタ素子２０２をノーマリーオフ型とするため、第２のゲート電極２１４は、バリア層１０８及びチャネル層１０６中に第２のゲート電極２１４から基板１０４側に向かって空乏層を形成する材料を用いている。これにより、第２のゲート電極２１４に印加する電圧が０Ｖの場合においても、第２のチャネル領域２１６を流れる電流を遮断することができる。
第２のドレイン電極２１０、第２のソース電極２１２及び第２のゲート電極２１４としては、第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４と同様の材料、構成を用いることができる。
次に、図３Ａ及び図３Ｂを参照して、本実施形態の半導体装置の動作について説明する。
図３Ａは、第１の実施形態に係る半導体装置におけるサージ電流の流れの第一例を説明する図であり、図３Ｂは、第１の実施形態に係る半導体装置におけるサージ電流の流れの第二例を説明する図である。まず、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に第１のソース電極１１２に対して負のサージ電圧が印加された第一例について説明する。負のサージ電圧は外部ゲート端子１２２、及び外部ソース端子１２０を介して印加される。この場合、第１のソース電極１１２に接続された第２のゲート電極２１４が、第１のゲート電極１１４に接続された第２のソース電極２１２に対して正の電位となる。第２のゲート電極２１４はバリア層１０８またはチャネル層１０６を有する半導体層積層体にショットキー接合またはｐｎ接合しているため、第２のチャネル領域２１６に電流を流すことができる。これにより、図３Ａの矢印で示すように、第１のソース電極１１２に接続された外部ソース端子１２０から第２のゲート電極２１４及び第２のソース電極２１２を通じて第１のゲート電極１１４に接続された外部ゲート端子１２２へサージ電流を流すことができる。このため、第１のゲート電極１１４と第１のソース電極１１２間に生じたサージ電圧を緩和することができる。
即ち、第１のゲート電極１１４に、第１のソース電極１１２に対して負のサージ電圧が印加された場合において、第１の電界効果トランジスタ素子１０２のサージ電圧に対する耐性を向上させることができる。
次に、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に、第１のドレイン電極１１０に対して負のサージ電圧が印加された第二例について説明する。負のサージ電圧は外部ゲート端子１２２、及び外部ドレイン端子１１８を介して印加される。第２のゲート電極は浮遊電極となるため、第２のゲート電極２１４と、第１のドレイン電極１１０に接続された第２のドレイン電極２１０との容量結合によって、第２のゲート電極２１４の電圧が上昇し、第２の電界効果トランジスタ素子がオン状態となる。これにより、図３Ｂの矢印で示すように、第１のドレイン電極１１０に接続された外部ドレイン端子１１８から第２のドレイン電極２１０及び第２のソース電極２１２を通じて第１のゲート電極１１４に接続された外部ゲート端子１２２へサージ電流を流すことができる。これにより、第１のゲート電極１１４と第１のドレイン電極１１０間に生じたサージ電圧を緩和することができる。
即ち、第１のゲート電極１１４に第１のドレイン電極１１０に対して負のサージ電圧が印加された場合において、第１の電界効果トランジスタ素子１０２のサージ電圧に対する耐性を向上させることができる。
以上のように、第２の電界効果トランジスタ素子２０２を１つ導入することにより、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４と第１のソース電極１１２間だけでなく、第１のゲート電極１１４と第１のドレイン電極１１０間についても、第１のゲート電極１１４に印加される負のサージ電圧に対する耐性を向上させることが可能となる。
また、第１のソース電極１１２に第１のドレイン電極１１０に対して正のサージ電圧が印加された場合においても、第１の電界効果トランジスタ素子１０２のサージ電圧に対する耐性を向上させることができる。
第１の電界効果トランジスタ素子１０２の第１のソース電極１１２に第１のドレイン電極１１０に対して正のサージ電圧が印加された場合について説明する。正のサージ電圧は外部ソース端子１２０、及び外部ドレイン端子１１８を介して印加される。この場合、第１のソース電極１１２に接続された第２のゲート電極２１４が、第１のドレイン電極１１０に接続された第２のドレイン電極２１０に対して正の電位となる。このため、第１のソース電極１１２に接続された外部ソース端子１２０から第２のゲート電極２１４及び第２のドレイン電極２１０を通じて第１のドレイン電極１１０に接続された外部ドレイン端子１１８へ電流を流すことができる。これにより、第１のソース電極１１２と第１のドレイン電極１１０間に生じたサージ電圧を緩和することができる。よって、第１のソース電極１１２に第１のドレイン電極１１０に対して正のサージ電圧が印加された場合にもサージ電圧に対する耐性を向上させることができる。
本実施形態において、第１の電界効果トランジスタ素子１０２は、ノーマリーオン型でも、ノーマリーオフ型でもよい。第１の電界効果トランジスタ素子１０２がノーマリーオフ型である場合には、本半導体装置をパワースイッチング素子として適用した際に、仮にゲート駆動回路が故障を起こしたとしても短絡等の事故を未然に防ぎ、機器の安全性を確保することができる。なお、第１のゲート電極１１４として、バリア層１０８及びチャネル層１０６中に第１のゲート電極１１４から基板１０４側に向かって空乏層を形成する材料を用いることにより、第１の電界効果トランジスタ素子１０２をノーマリーオフ型とすることができる。
また、本実施形態において、第１の電界効果トランジスタ素子１０２は、ＭＥＳＦＥＴやＪＦＥＴのような第１のゲート電極１１４から第１のチャネル領域１１６に電流を流すことができる構成であってもよい。あるいは、第１の電界効果トランジスタ素子１０２は、ＭＩＳＦＥＴのような第１のゲート電極１１４から第１のチャネル領域１１６に電流を流すことができない構成であってもよい。
第１の電界効果トランジスタ素子１０２が、第１のゲート電極１１４から第１のチャネル領域１１６に電流を流すことができる構成である場合には、第１のゲート電極１１４と第１のソース電極１１２間、及び第１のゲート電極１１４と第１のドレイン電極１１０間の両方において、第１のゲート電極１１４に印加される正のサージ電圧に対する耐性を向上させることができる。
第１のゲート電極１１４に、第１のソース電極１１２に対して正のサージ電圧が印加された場合及び第１のゲート電極１１４に、第１のドレイン電極１１０に対して正のサージ電圧が印加された場合のいずれも、第１のゲート電極１１４から第１のチャネル領域１１６に電流を流すことができる。そのため、第１のゲート電極１１４から第１のソース電極１１２、あるいは第１のゲート電極１１４から第１のドレイン電極１１０にサージ電流を流すことができる。
これにより、第１のゲート電極１１４と第１のソース電極１１２との間に発生した高いサージ電圧、あるいは第１のゲート電極１１４と第１のドレイン電極１１０との間に発生した高いサージ電圧を緩和することができる。よって、第１のゲート電極１１４に印加される正のサージ電圧に対する耐性を向上させることができる。
本実施形態において、第１の電界効果トランジスタ素子１０２の電極と第２の電界効果トランジスタ素子２０２の電極とを同じ電極作製工程で形成してもよい。これにより、別の電極作製工程でそれぞれの電極を形成した場合に比べて、本実施形態に係る半導体装置の製造工程を大幅に簡略化することができる。
本実施形態において、第２の電界効果トランジスタ素子２０２は第１の電界効果トランジスタ素子１０２に比べ素子サイズが小さくてもよい。これにより、第２の電界効果トランジスタ素子２０２に起因する、第１の電界効果トランジスタ素子１０２の寄生容量の増加を抑えることができる。具体的には、第２の電界効果トランジスタ素子２０２の素子サイズは、第１の電界効果トランジスタ素子１０２の１／１０〜１／１０００が好ましく、１／１００程度が特に好ましい。
本実施形態において、第１の電界効果トランジスタ素子１０２におけるチャネル層１０６及びバリア層１０８の材料と、第２の電界効果トランジスタ素子２０２におけるチャネル層１０６及びバリア層１０８の材料とは異なっていてもよい。その際、基板１０４を共通基板として、第１の電界効果トランジスタ素子１０２用のチャネル層１０６及びバリア層１０８と、第２の電界効果トランジスタ素子２０２用のチャネル層１０６及びバリア層１０８とを異なる製造工程で形成してもよい。また、第１の電界効果トランジスタ素子１０２と第２の電界効果トランジスタ素子２０２とは、別の基板１０４を用いて形成してもよい。
次に、図４を用いて、本実施形態に係る半導体装置の電極配置について説明する。図４は、本実施形態に係る半導体装置の電極配置における一例を示す平面図である。共通の基板上に第１の電界効果トランジスタ素子１０２と第２の電界効果トランジスタ素子２０２が形成された第１のチップ１３２が、台座１３４上に固定されている。
第１のチップ１３２上の第１のドレイン電極パッド１１０Ａ、第１のソース電極パッド１１２Ａ及び第１のゲート電極パッド１１４Ａは、第１の電界効果トランジスタ素子１０２の第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４上に絶縁膜を介して形成されている。そして、第１のドレイン電極パッド１１０Ａ、第１のソース電極パッド１１２Ａ及び第１のゲート電極パッド１１４Ａは、それぞれ第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４と絶縁膜の開口部等を介して、電気的に接続されている。即ち、第１の電界効果トランジスタ素子１０２は、素子上に絶縁膜を介してパッド電極を形成するＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）構造である。
同様に、第２のドレイン電極パッド２１０Ａ、第２のソース電極パッド２１２Ａ及び第２のゲート電極パッド２１４Ａは、それぞれ第２のドレイン電極２１０、第２のソース電極２１２及び第２のゲート電極２１４と電気的に接続されたパッド電極である。
ここで、第１の電界効果トランジスタ素子１０２用のパッド電極及び第２の電界効果トランジスタ素子２０２用のパッド電極は、図１に示す配線接続を行いやすいように配置される。具体的には、第１のゲート電極パッド１１４Ａと第２のソース電極パッド２１２Ａとが近接して配置され、配線２２６Ａによって電気的に接続されている。同様に、第１のドレイン電極パッド１１０Ａと第２のドレイン電極パッド２１０Ａとが近接して配置され、配線２２４Ａによって電気的に接続され、第１のソース電極パッド１１２Ａと第２のゲート電極パッド２１４Ａとが近接して配置され、配線２２８Ａによって電気的に接続されている。
また、第１のゲート電極パッド１１４Ａは、ワイヤ配線１２８Ａによって外部ゲート端子１２２と電気的に接続されている。同様に、第１のドレイン電極パッド１１０Ａは、ワイヤ配線１２４Ａによって外部ドレイン端子１１８と電気的に接続され、第１のソース電極パッド１１２Ａは、ワイヤ配線１２６Ａによって外部ソース端子１２０と電気的に接続されている。なお、ワイヤ配線１２４Ａ、ワイヤ配線１２６Ａ及びワイヤ配線１２８Ａは、Ａｌ、Ｃｕ，Ａｕ等の金属で構成される。
ここで、第１の電界効果トランジスタ素子１０２用のパッド電極は、第２の電界効果トランジスタ素子２０２用のパッド電極よりも大きく、ワイヤボンディング用の領域を取りやすいため、外部ゲート端子１２２、外部ドレイン端子１１８及び外部ソース端子１２０側に配置されている。
図５は、本実施形態に係る半導体装置の電極配置における他の例を示す平面図である。図４の構成と同様に、第１のチップ１３２は、共通の基板上に形成された第１の電界効果トランジスタ素子１０２及び第２の電界効果トランジスタ素子２０２を備えている。ただし、図４の構成とは異なり、第１のチップ１３２は、台座には固定されていない。
また、第１のチップ１３２上の第１のドレイン電極パッド１１０Ａ、第１のソース電極パッド１１２Ａ及び第１のゲート電極パッド１１４Ａは、第１の電界効果トランジスタ素子１０２の第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４にそれぞれ電気的に接続されたパッド電極である。
また、第２のドレイン電極パッド２１０Ａ、第２のソース電極パッド２１２Ａ及び第２のゲート電極パッド２１４Ａは、第２の電界効果トランジスタ素子２０２の第２のドレイン電極２１０、第２のソース電極２１２及び第２のゲート電極２１４とそれぞれ電気的に接続されたパッド電極である。
また、図４の構成と同様に、第１のゲート電極パッド１１４Ａと第２のソース電極パッド２１２Ａとが近接して配置され、配線２２６Ａによって電気的に接続されている。同様に、第１のドレイン電極パッド１１０Ａと第２のドレイン電極パッド２１０Ａとが近接して配置され、配線２２４Ａによって電気的に接続されている。また、第１のソース電極パッド１１２Ａと第２のゲート電極パッド２１４Ａとが近接して配置され、配線２２８Ａによって電気的に接続されている。
図５の構成では、図４の構成と異なり、第１のドレイン電極パッド１１０Ａ、第１のソース電極パッド１１２Ａ及び第１のゲート電極パッド１１４Ａがそれぞれ、外部ドレイン端子１１８、外部ソース端子１２０及び外部ゲート１２２の役割を担う。つまり第１のチップ１３２はフリップチップ実装が可能な構成である。
図６は、本実施形態に係る半導体装置のチップ配置における一例を示す平面図である。図４、図５の構成と異なり、第１の電界効果トランジスタ素子１０２と第２の電界効果トランジスタ素子２０２とは、別の基板上にそれぞれ形成されている。即ち、第１の電界効果トランジスタ素子１０２を備えた第２のチップ２３２と第２の電界効果トランジスタ素子２０２を備えた第３のチップ２３３とが、台座１３４上に固定されている。
第２のチップ２３２上の第１のドレイン電極パッド１１０Ａ、第１のソース電極パッド１１２Ａ及び第１のゲート電極パッド１１４Ａは、第１の電界効果トランジスタ素子１０２の第１のドレイン電極１１０、第１のソース電極１１２及び第１のゲート電極１１４にそれぞれ電気的に接続されたパッド電極である。
また、第３のチップ２３３上の第２のドレイン電極パッド２１０Ａ、第２のソース電極パッド２１２Ａ及び第２のゲート電極パッド２１４Ａは、第２の電界効果トランジスタ素子２０２の第２のドレイン電極２１０、第２のソース電極２１２及び第２のゲート電極２１４とそれぞれ電気的に接続されたパッド電極である。
図６の構成では、図４の構成と異なり、第１のゲート電極パッド１１４Ａと第２のソース電極パッド２１２Ａ、第１のドレイン電極パッド１１０Ａと第２のドレイン電極パッド２１０Ａ及び第１のソース電極パッド１１２Ａと第２のゲート電極パッド２１４Ａは、それぞれワイヤ配線２２６Ｂ、ワイヤ配線２２４Ｂ及びワイヤ配線２２８Ｂによって電気的に接続されている。
また、図４の構成と同様に、第１のゲート電極パッド１１４Ａは、ワイヤ配線１２８Ａによって外部ゲート端子１２２と電気的に接続されている。同様に、第１のドレイン電極パッド１１０Ａは、ワイヤ配線１２４Ａによって外部ドレイン端子１１８と電気的に接続されている。また、第１のソース電極パッド１１２Ａは、ワイヤ配線１２６Ａによって外部ソース端子１２０と電気的に接続されている。
（第２の実施形態）
以下に、第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図７は、第２の実施形態に係る半導体装置を示す断面模式図を示し、図８は、第２の実施形態に係る半導体装置を示す等価回路図を示している。図７及び図８において、図１及び図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
本実施形態では、図８に示すように、第１の実施形態の構成に加えて、第１のソース電極１１２から第２のゲート電極２１４までの電流経路中に、第１の電圧降下素子３０２が配置されている。第１の電圧降下素子３０２としては、第１のソース電極１１２から第２のゲート電極２１４への方向を順方向とするダイオードが用いられる。その他の構成については、第１の実施形態と同様である。
図７に示すように、第１の電圧降下素子３０２は、バリア層１０８を介してチャネル層１０６上に第１のアノード電極３１０及び第１のカソード電極３１２を形成することにより構成される。また、第１のチャネル領域１１６及び第２のチャネル領域２１６と同様に、第１のアノード電極３１０及び第１のカソード電極３１２の下のチャネル層１０６とバリア層１０８の接合界面には、高濃度の二次元電子ガスが発生し、この高濃度の二次元電子ガスによって第３のチャネル領域３１６が構成される。第１の電圧降下素子３０２の電流は第１のアノード電極３１０から第３のチャネル領域３１６を経由して、第１のカソード電極３１２へ流れる。ここで、バリア層１０８に溝を形成し、その溝の上に第１のアノード電極３１０及び第１のカソード電極３１２を形成してもよい。なお、第１のカソード電極３１２は、第３のチャネル領域３１６とオーミック接合している。
また、第３のチャネル領域３１６は、第１のチャネル領域１１６及び第２のチャネル領域２１６と、第２の素子分離領域３３０とによって分離されている。第２の素子分離領域３３０は、第１の素子分離領域１３０と同様に、電子などのキャリアの移動を阻止できる材料から構成され、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入することにより、形成することができる。
第１のアノード電極３１０は、バリア層１０８及びチャネル層１０６中に第１のアノード電極３１０から基板１０４側に向う空乏層を形成する材料を用いている。即ち、第１のアノード電極３１０は、バリア層１０８またはチャネル層１０６にショットキー接合あるいはｐｎ接合しており、第３のチャネル領域３１６に電流を流すことができる。
第１のカソード電極３１２としては、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属の層を用いることができる。また、これらの金属の層を２層以上組み合わせた積層体とすることもできる。
第１のアノード電極３１０としては、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属の層を用いることができる。また、これらの金属の層を２層以上組み合わせた積層体とすることもできる。第１のアノード電極３１０としては、金属層とｐ型半導体の積層体としてもよい。この場合、ｐ型半導体は、金属の層とチャネル層１０６との間に挿入する。第１のアノード電極３１０を金属層とｐ型半導体の積層体とする場合、ｐ型半導体としては、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｃＡｌｄＧａ１−（ｃ＋ｄ）Ｎ（但し、ｃは、０≦ｃ≦１、ｄは、０≦ｄ≦１である）を用いることができ、好ましくはｐ型のＧａＮ（即ち、ｃ＝ｄ＝０）を用いることができる。
第１のアノード電極３１０と第１のソース電極１１２は、配線３２４を介して電気的に接続され、第１のカソード電極３１２と第２のゲート電極２１４は、配線３２６を介して電気的に接続されている。
第１の実施形態で示したように、第２の電界効果トランジスタ素子２０２を用いることにより、第１のゲート電極１１４（外部ゲート端子１２２）に第１のソース電極１１２（外部ソース端子１２０）に対して負のサージ電圧が印加された時には、第１のソース電極１１２に接続された外部ソース端子１２０から、第２のゲート電極２１４及び第２のソース電極２１２を経由して、第１のゲート電極１１４に接続された外部ゲート端子１２２にサージ電流を流すことができる。
しかしながら、第１のゲート電極１１４に、第１のソース電極１１２に対して負の電圧を印加して、第１の電界効果トランジスタ素子１０２を急速にオフ状態にしようとする場合、第２のゲート電極２１４は第２のソース電極２１２に対して正の電位となる。そのため、第１のソース電極１１２から、第２のゲート電極２１４及び第２のソース電極２１２を経由して、第１のゲート電極１１４に向かう電流経路にリーク電流が流れてしまう。その結果、第１のゲート電極１１４と第１のソース電極１１２の間に印加できる負の電圧値は、第１のソース電極１１２から、第２のゲート電極２１４及び第２のソース電極２１２を経由して、第１のゲート電極１１４に向かう電流経路での降下電圧以下に制限される。即ち、第１のゲート電極１１４と第１のソース電極１１２との間には、第２の電界効果トランジスタ素子２０２の第２のゲート電極２１４と第２のソース電極２１２との間にかかる順方向電圧値以上の負の電圧を印加することができなくなる。
このことから、第１のゲート電極１１４に充分な負電圧を印加できず、第１の電界効果トランジスタ素子１０２を急速にオフ状態とすることができなくなる可能性がある。
そこで、本実施形態では、第１のソース電極１１２から第２のゲート電極２１４までの電流経路中に、第１の電圧降下素子３０２を配置している。これにより、第１のゲート電極１１４と第１のソース電極１１２との間には、第２の電界効果トランジスタ素子２０２の第２のゲート電極２１４と第２のソース電極２１２との間にかかる順方向電圧値に、第１の電圧降下素子３０２による降下電圧値を加えた負の電圧まで印加することができる。そのため、第１のゲート電極１１４に、第１の電界効果トランジスタ素子１０２を急速にオフ状態とすることができる負電圧を印加することが可能となる。
ここで、第１の電圧降下素子３０２として、第１のソース電極１１２から第２のゲート電極２１４への方向を順方向とするダイオードが用いられているため、サージ電流を流す能力への影響はほとんどない。
以上のように、本実施形態では、第１のゲート電極１１４に印加される第１のソース電極１１２間に対して負のサージ電圧についての耐性を維持しつつ、第１のソース電極１１２から第１のゲート電極１１４方向のリーク電流の発生を抑える。これにより、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に負電圧を印加する駆動を正常に行うことができる。
また、第１の実施形態では、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に第１のドレイン電極１１０に対して負のサージ電圧が印加された場合、第２のゲート電極２１４と第２のドレイン電極２１０との容量結合によって、第２のゲート電極２１４の電圧が上昇する。これにより、第２の電界効果トランジスタ素子がオン状態となって、第１のドレイン電極１１０に接続された外部ドレイン端子１１８から第１のゲート電極１１４に接続された外部ゲート端子１２２へサージ電流を流すことができる。
しかしながら、容量結合によって誘起された第２のゲート電極２１４の電荷（正孔）が、第１のソース電極１１２側に逃げてしまうと、第２のゲート電極２１４の電圧が充分に上昇せず、第１のドレイン電極１１０から第２のドレイン電極２１０及び第２のソース電極２１２を通して第１のゲート電極１１４へ流れるサージ電流の量が少なくなってしまう可能性がある。
本実施形態では、第２のゲート電極２１４から第１のソース電極１１２までの電流経路中に、第１のソース電極１１２から第２のゲート電極２１４への方向を順方向とするダイオードからなる第１の電圧降下素子３０２が配置されている。これにより、容量結合によって誘起される第２のゲート電極２１４の電荷（正孔）が第１のソース電極１１２側に流れ込むことを抑制することができる。このため、第２のゲート電極２１４の電圧を充分に上昇させることができ、第２の電界効果トランジスタ素子２０２のオン状態を強く保つことができる。よって、第２の電界効果トランジスタ素子２０２の第２のドレイン電極２１０から第２のソース電極２１２に流すサージ電流の量を増やすことが可能となる。
以上のように、第１のゲート電極１１４に印加される第１のドレイン電極１１０に対する負のサージ電圧についての耐性をより向上させることができる。
本実施形態において、第１の電圧降下素子３０２は、１つである必要はなく、複数個を直列に接続してもよい。これにより、第１のソース電極１１２から第１のゲート電極１１４方向のリーク電流の抑制効果が高まり、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に、より大きな負電圧を印加する駆動を行うことができる。
本実施形態において、第１の電圧降下素子３０２は、トランジスタ構造であってもよい。例えば、第１のアノード電極３１０は、トランジスタ構造のゲート電極とソース電極を短絡させた電極とし、第１のカソード電極３１２は、トランジスタ構造のドレイン電極とすることにより、第１の電圧降下素子３０２をトランジスタ構造とすることができる。
本実施形態において、第１の電圧降下素子３０２は、双方向ダイオードであってもよい。電流が双方向に流れても、第１の電圧降下素子３０２によって電圧降下により、第１の電界効果トランジスタ素子１０２を急速にオフ状態とする負電圧を第１のゲート電極１１４に印加できればよい。
本実施形態において、第１の電圧降下素子３０２の電極を、第１の電界効果トランジスタ素子１０２及び第２の電界効果トランジスタ素子２０２の電極と同じ電極作製工程で形成してもよい。これにより、別の電極作製工程でそれぞれの電極を形成した場合に比べて、本実施形態に係る半導体装置の製造工程を大幅に簡略化することができる。
本実施形態おいて、第１の電圧降下素子３０２は、第１の電界効果トランジスタ素子１０２に比べて、素子サイズが小さくてもよい。これにより、第１の電圧降下素子３０２に起因する、第１の電界効果トランジスタ素子１０２の寄生容量の増加を抑えることができる。具体的には、第１の電圧降下素子３０２の素子サイズは、第１の電界効果トランジスタ素子１０２の１／１０〜１／１０００が好ましく、１／１００程度が特に好ましい。
本実施形態において、第１の電圧降下素子３０２におけるチャネル層１０６及びバリア層１０８の材料と、第１の電界効果トランジスタ素子１０２及び第２の電界効果トランジスタ素子２０２におけるチャネル層１０６及びバリア層１０８の材料とは異なっていてもよい。その際、基板１０４を共通基板として、第１の電圧降下素子３０２用のチャネル層１０６及びバリア層１０８と、第１の電界効果トランジスタ素子１０２及び第２の電界効果トランジスタ素子２０２用のチャネル層１０６及びバリア層１０８とを異なる製造工程で形成してもよい。また、第１の電圧降下素子３０２と第１の電界効果トランジスタ素子１０２及び第２の電界効果トランジスタ素子２０２とは、別の基板１０４を用いて形成してもよい。
（第２の実施形態の変形例）
以下に、第２の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図９は、第２の実施形態の変形例に係る半導体装置を示す断面模式図を示し、図１０は、第２の実施形態の変形例に係る半導体装置を示す等価回路図を示している。図９及び図１０において、図１及び図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
第２の実施形態では、第１の電圧降下素子３０２として、ダイオードを用いたが、本実施形態では、図１０に示すように、第１の電圧降下素子３０２として、高抵抗素子からなるインピーダンス素子５０２を用いている。即ち、第２のゲート電極２１４から第１のソース電極１１２までの電流経路に、インピーダンス素子５０２が配置されている。インピーダンス素子５０２は、第２のゲート電極２１４から第１のソース電極１１２への方向に流れる電流を抑制する。その他の構成については、第２の実施形態と同様である。
図９に示すように、インピーダンス素子５０２は、バリア層１０８を介してチャネル層１０６上に電極５１０及び電極５１２を形成することにより構成される。また、第３のチャネル領域３１６と同様に、電極５１０及び電極５１２の下のチャネル層１０６とバリア層１０８との接合界面には、高濃度の二次元電子ガスが発生し、この高濃度の二次元電子ガスによって第５のチャネル領域５１６が構成される。インピーダンス素子５０２の電流は、電極５１０から第５のチャネル領域５１６を経由して、電極５１２へ流れる。
また、第５のチャネル領域５１６は、第１のチャネル領域１１６及び第２のチャネル領域２１６と、第４の素子分離領域５３０とによって分離されている。第４の素子分離領域５３０は、第２の素子分離領域３３０と同様にして形成することができる。
なお、電極５１０と電極５１２の少なくともいずれか一方は、第５のチャネル領域５１６と高抵抗で接続されている。例えば、電極５１０と電極５１２のいずれか一方が、窒化シリコン、酸化シリコン等の絶縁物を介してチャネル層１０６上に形成されている。電極５１０及び電極５１２としては、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属の層もしくはこれらの金属を組み合わせた積層体を用いることができる。
電極５１０と第１のソース電極１１２は、配線５２４を介して電気的に接続され、電極５１２と第２のゲート電極２１４は、配線５２６を介して電気的に接続されている。
本変形例におけるインピーダンス素子５０２は、第１のソース電極１１２から第２のゲート電極２１４までの電流経路において電圧降下素子としての役割を担い、第２のゲート電極２１４の電荷が第１のソース電極１１２側に流れ込むことを抑制することもできる。このため、第２の実施形態の構成における第１の電圧降下素子３０２と同様の効果を奏する。
第１の電圧降下素子３０２として、インピーダンス素子５０２を用いることにより、ダイオードを用いた場合に比べて、インピーダンス素子５０２の抵抗値を任意に設定することにより、降下電圧値に対しての設定の自由度を上げることができる。
一方、インピーダンス素子５０２は、第１のソース電極１１２から第２のゲート電極２１４へ流れるサージ電流に対しても抵抗として働くため、サージ電流を流す能力という点では、第１の電圧降下素子３０２としてダイオードを用いた方が多くのサージ電流をながすことができる。
インピーダンス素子５０２としては、高抵抗素子に限らず、第２のゲート電極２１４から第１のソース電極１１２方向への電流を妨げる素子であればよく、インダクタ素子等を用いることができる。
本変形例のインピーダンス素子５０２についても、上記の第２の実施形態の第１の電圧降下素子３０２と同様な実施形態をとることができる。
なお、本変形例のインピーダンス素子５０２と、第２の実施形態における第１の電圧降下素子３０２を共に用いてもよい。
（第３の実施形態）
以下に、第３の実施形態に係る半導体装置について、図面を参照しながら説明する。図１１は、第３の実施形態に係る半導体装置を示す断面模式図を示し、図１２は、第３の実施形態に係る半導体装置を示す等価回路図を示している。図１１及び図１２において、図１及び図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
本実施形態では、図１２に示すように、第１の実施形態の構成に加えて、第２のソース電極２１２から第１のゲート電極１１４までの電流経路中に、第２の電圧降下素子４０２が配置されている。第２の電圧降下素子４０２として、第２のソース電極２１２から第１のゲート電極１１４への方向を順方向とするダイオードが用いられる。その他の構成については、第１の実施形態と同様である。
図１１に示すように、第２の電圧降下素子４０２は、バリア層１０８を介してチャネル層１０６上に第２のアノード電極４１０及び第２のカソード電極４１２を形成することにより構成される。また、第３のチャネル領域３１６と同様に、第２のアノード電極４１０及び第２のカソード電極４１２の下のチャネル層１０６とバリア層１０８の接合界面には、高濃度の二次元電子ガスが発生し、この高濃度の二次元電子ガスによって第４のチャネル領域４１６が構成される。第２の電圧降下素子４０２の電流は、第２のアノード電極４１０から第４のチャネル領域４１６を経由して、第２のカソード電極４１２へ流れる。なお、第２のカソード電極４１２は、第４のチャネル領域４１６とオーミック接合している。また、第２のアノード電極４１０は、バリア層１０８またはチャネル層１０６にショットキー接合あるいはｐｎ接合している。ここで、バリア層１０８に溝を形成し、その溝の上に第２のアノード電極４１０及び第２のカソード電極４１２を形成してもよい。
また、第４のチャネル領域４１６は、第１のチャネル領域１１６及び第２のチャネル領域２１６と、第３の素子分離領域４３０とによって分離されている。第３の素子分離領域４３０は、第２の素子分離領域３３０と同様にして形成することができる。
また、第２のアノード電極４１０及び第２のカソード電極４１２は、それぞれ第１のアノード電極３１０及び第１のカソード電極３１２と同様の材料及び構成により形成することができる。
第２のアノード電極４１０と第２のソース電極２１２とは、配線４２４を介して電気的に接続され、第２のカソード電極４１２と第１のゲート電極１１４とは、配線４２６を介して電気的に接続されている。
本実施形態では、第２のソース電極２１２から第１のゲート電極１１４までの電流経路中に第２の電圧降下素子４０２を導入することにより、第２の実施形態と同様に、第１のゲート電極１１４と第１のソース電極１１２との間に、第２のゲート電極２１４と第２のソース電極２１２との間にかかる順方向電圧値に第２の電圧降下素子４０２による降下電圧値を加えた負の電圧まで印加することができるようになる。そのため、第１のゲート電極１１４に、リーク電流を発生させることなく、第１の電界効果トランジスタ素子１０２を急速にオフ状態とすることができる負電圧を印加することができる。
さらに、第２のソース電極２１２から第１のゲート電極１１４までの電流経路中に第２の電圧降下素子４０２を導入しているため、第１のドレイン電極１１０から第２のドレイン電極２１０及び第２のソース電極２１２を経由して、第１のゲート電極１１４に向かうリーク電流による動作不良についても発生を防ぐことが可能となる。
第１の実施形態において、第１の電界効果トランジスタ素子１０２を急速にオフ状態とするため、第１のゲート電極１１４に第１のソース電極１１２に対して負の電圧を印加する場合、第２の電界効果トランジスタ素子２０２がオン状態となる。このため、第１のドレイン電極１１０から第２のドレイン電極２１０及び第２のソース電極２１２を経由して、第１のゲート電極１１４に向かう電流経路にリーク電流が流れてしまう。これにより、第１のゲート電極１１４に充分な負電圧を印加できず、第１の電界効果トランジスタ素子１０２を急速にオフ状態とすることができなくなる可能性がある。
そこで、本実施形態では、第２のソース電極２１２から第１のゲート電極１１４までの電流経路中に、第２の電圧降下素子４０２を配置している。これにより、第１のゲート電極１１４と第１のソース電極１１２との間に印加できる負の電圧が、第２の電圧降下素子４０２による降下電圧分だけ増加させることができる。そのため、第１のゲート電極１１４には、第１の電界効果トランジスタ素子１０２を急速にオフ状態とすることができる負電圧を印加することが可能となる。
なお、第２の電圧降下素子４０２として、第２のソース電極２１２から第１のゲート電極１１４への方向を順方向とするダイオードが用いられているため、サージ電流を流す能力への影響はほとんどない。
従って、本実施形態では、第１のゲート電極１１４と第１のソース電極１１２との間及び第１のゲート電極１１４と第１のドレイン電極１１０との間に印加されるサージ電圧に対する耐性を維持しつつ、第１のソース電極１１２から第１のゲート電極１１４方向のリーク電流及び第１のドレイン電極１１０から第１のゲート電極１１４方向のリーク電流の発生を共に抑えることができる。これにより、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に負電圧を印加する駆動を正常に行うことができる。
本実施形態の第２の電圧降下素子４０２についても、上記の第２の実施形態の第１の電圧降下素子３０２と同様な実施形態をとることができる。また、本実施形態の第２の電圧降下素子４０２と、第２の実施形態における第１の電圧降下素子３０２あるいは、第２の実施形態の変形例におけるインピーダンス素子５０２とを共に用いてもよい。
また、本実施形態の第２の電圧降下素子４０２を第２の実施形態の変形例で示したインピーダンス素子５０２としてもよい。
（第４の実施形態）
以下に、第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図１３は、第４の実施形態に係る半導体装置を示す断面模式図を示している。図１３において、図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１３に示すように、本実施形態では、第１の実施形態と異なり、第２のゲート電極２１４のゲート長は、第１のゲート電極１１４のゲート長よりも長い。その他の構成については、第１の実施形態と同様である。
これにより、第２のゲート電極２１４の面積を増加させることができ、第２のゲート電極２１４から第２のチャネル領域２１６へ流すことができる電流量を増加させることが可能となる。即ち、第２のゲート電極２１４から第２のソース電極２１２方向に流すことができる電流量を増加させることができる。このため、第１のゲート電極１１４に第１のソース電極１１２に対して負のサージ電圧が印加された場合、第２のゲート電極２１４から第２のソース電極２１２を経由して流すことができるサージ電流の量を増加させることができる。
従って、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に印加される第１のソース電極１１２に対して負のサージ電圧についての耐性をさらに向上させることができる。
なお、本実施形態は、第１の実施形態における半導体装置を用いて示したが、他の実施形態における半導体装置についても適用可能である。
（第５の実施形態）
以下に、第５の実施形態に係る半導体装置について、図面を参照しながら説明する。図１４は、第５の実施形態に係る半導体装置を示す断面模式図を示している。図１４において、図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１４に示すように、本実施形態では、第１の実施形態と異なり、第２のゲート電極２１４は、バリア層１０８の第２のゲートリセス２３６上に配置されている。なお、ゲートリセスとは、バリア層１０８に形成された溝形状等の凹部であり、その上にゲート電極が形成されるものである。ここで、第２のゲート電極２１４は、第２のゲートリセス２３６及びその周辺のバリア層１０８上に形成されている。即ち、第２のゲート電極２１４は、第２のゲートリセス２３６内に形成された部分に加え、第２のゲートリセス２３６に隣接して第２のドレイン電極２１０側に位置する第２の非ゲートリセス２３８上に形成された部分と、第２のゲートリセス２３６に隣接して第２のソース電極２１２側に位置する第２の非ゲートリセス２４０上に形成された部分とを有する。その他の構成については、第１の実施形態と同様である。
これにより、第２のゲートリセス２３６内の第２のゲート電極２１４が、第２のチャネル領域２１６により近づくため、第２のゲートリセス２３６の直下にある第２のチャネル領域２１６の二次元電子ガスの消失量を増加させることができる。このため、第２の電界効果トランジスタ素子２０２の第２のドレイン電極２１０と第２のソース電極２１２との間のリーク電流を抑制することができる。従って、第２の電界効果トランジスタ素子２０２を導入することにより発生する第１の電界効果トランジスタ素子１０２の第１のドレイン電極１１０から第１のゲート電極１１４へのリーク電流を抑えることが可能となる。
また、第２のゲートリセス２３６を導入することにより、第２の電界効果トランジスタ素子２０２をノーマリーオフとすることができるため、第２の非ゲートリセス２３８及び第２の非ゲートリセス２４０の直下にある第２のチャネル領域２１６の二次元電子ガスを消失させないような設計が可能となる。
なお本実施形態は、第１の実施形態における半導体装置を用いて示したが、他の実施形態における半導体装置についても適用可能である。
（第６の実施形態）
以下に、第６の実施形態に係る半導体装置について、図面を参照しながら説明する。図１５は、第６の実施形態に係る半導体装置を示す断面模式図を示している。図１５において、図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１５に示すように、本実施形態では、第１の実施形態と異なり、第１のゲート電極１１４は、第１のゲートリセス１３６上に配置され、第２のゲート電極２１４は、バリア層１０８の第２のゲートリセス２３６上に配置されている。また、第２のゲートリセス２３６のゲート長方向における幅は、第１のゲートリセス１３６のゲート長方向における幅よりも短い。ここで、ゲート長方向とは、ソース電極からドレイン電極へ向かう方向のことを示している。
また、第１のゲート電極１１４は、第１のゲートリセス１３６及びその周辺のバリア層１０８上に形成されている。即ち、第１のゲート電極１１４は、第１のゲートリセス１３６上に形成された部分に加え、第１のゲートリセス１３６に隣接して第１のドレイン電極１１０側に存在する第１の非ゲートリセス１３８上に形成される部分と、第１のゲートリセス１３６に隣接して第１のソース電極１１２側に存在する第１の非ゲートリセス１４０上に形成される部分とを有する。同様に、第２のゲート電極２１４は、第２のゲートリセス２３６及びその周辺のバリア層１０８上に形成されている。即ち、第２のゲート電極２１４は、第２のゲートリセス２３６上に形成される部分に加え、第２のドレイン電極２１０側に存在する第２の非ゲートリセス２３８上に形成される部分と、第２のソース電極２１２側に存在する第２の非ゲートリセス２４０上に形成される部分とを有する。その他の構成については、第１の実施形態と同様である。
本実施形態では、上記の構成により、第２の電界効果トランジスタ素子２０２の実効的なゲート長が短くなるため、ドレイン電流の最大値を向上させることができる。そのため、第１のゲート電極１１４に、第１のドレイン電極１１０に対して負のサージ電圧が印加された場合、第２のドレイン電極２１０から第２のソース電極２１２を経由して流すことができるサージ電流の量を増加させることができる。
以上により、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に印加させる第１のドレイン電極１１０に対して負のサージ電圧についての耐性をさらに向上させることができる。
さらに、第１のゲートリセス１３６を導入することで、第１の電界効果トランジスタ素子１０２をノーマリーオフ型とすることができる。このため、本半導体装置をパワースイッチング素子として適用した際に、仮にゲート駆動回路が故障を起こしたとしても短絡等の事故を未然に防ぎ、機器の安全性を確保することができる。
なお、本実施形態は、第１の実施形態における半導体装置を用いて示したが、他の実施形態における半導体装置についても適用可能である。
（第７の実施形態）
以下に、第７の実施形態に係る半導体装置について、図面を参照しながら説明する。図１６は、第７の実施形態に係る半導体装置を示す断面模式図を示している。図１６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１６に示すように、本実施形態では、第１の実施形態と異なり、第２のゲート電極２１４は、第２のゲートリセス２３６上に配置され、第２のゲートリセス２３６の中心位置は、第２のゲート電極２１４の中心位置よりも第２のドレイン電極２１０に近い。ここで、第２のゲート電極２１４は、第２のゲートリセス２３６及びその周辺のバリア層１０８上に形成されている。即ち、第２のゲート電極２１４は、第２のゲートリセス２３６上に形成される部分に加え、第２のドレイン電極２１０側に存在する第２の非ゲートリセス２３８上に形成される部分と、第２のソース電極２１２側に存在する第２の非ゲートリセス２４０上に形成される部分とを有する。そのため、第２の非ゲートリセス２４０のゲート長方向の幅は、第２の非ゲートリセス２３８のゲート長方向の幅に比べて長い。その他の構成については、第１の実施形態と同様である。
本実施形態では、第２のゲートリセス２３６を導入することで、第２の電界効果トランジスタ素子２０２をノーマリーオフとすることができるため、第２の非ゲートリセス２３８及び第２の非ゲートリセス２４０の直下にある第２のチャネル領域２１６の二次元電子ガスを消失させない設計が可能である。
また、第２の非ゲートリセス２４０のゲート長方向の幅が、第２の非ゲートリセス２３８のゲート長方向の幅に比べて長いため、第２のゲート電極２１４から第２の非ゲートリセス２４０、及び第２の非ゲートリセス２４０の直下にある第２のチャネル領域２１６を経由して第２のソース電極２１２方向へ流れる電流量を増加させることができる。即ち、第２の電界効果トランジスタ素子２０２のノーマリーオフ特性を維持しつつ、第２のゲート電極２１４から第２のソース電極２１２方向へ流すことができる電流量を増加させることが可能となる。
従って、第１のゲート電極１１４に、第１のソース電極１１２に対して負のサージ電圧が印加された場合、リーク電流の発生を抑制した上で、第２のゲート電極２１４から第２のソース電極２１２を経由して流すことができるサージ電流の量を増加させることが可能である。
以上のように、第１の電界効果トランジスタ素子１０２の第１のゲート電極１１４に印加される第１のソース電極１１２に対して負のサージ電圧についての耐性をさらに向上することができる。
なお、本実施形態は、第１の実施形態における半導体装置を用いて示したが、他の実施形態における半導体装置についても適用可能である。
上記の各実施形態において、シリコンからなる基板１０４を用いたが、これに限らず、例えば、サファイア基板、ＳｉＣ基板又はＧａＮ基板等を用いてもよい。
また、上記の各実施形態において、半導体層積層体として窒化物半導体を用いたが、例えば、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＣｄＴｅ、ＺｎＳｅ、ＳｉＣ等の他の化合物半導体を用いてもよい。
本発明に係る半導体装置は、インバータ又は電源回路等に利用するパワートランジスタとして有用である。
１０２ 第１の電界効果トランジスタ素子
１０４ 基板
１０６ チャネル層
１０８ バリア層
１０９ 半導体層積層体
１１０ 第１のドレイン電極
１１０Ａ 第１のドレイン電極パッド
１１２ 第１のソース電極
１１２Ａ 第１のソース電極パッド
１１４ 第１のゲート電極
１１４Ａ 第１のゲート電極パッド
１１６ 第１のチャネル領域
１１８ 外部ドレイン端子
１２０ 外部ソース端子
１２２ 外部ゲート端子
１２４、１２６、１２８、２２４、２２４Ａ、２２６、２２６Ａ、２２８、２２８Ａ、３２４、３２６、４２４、４２６、５２４、５２６ 配線
１２４Ａ、１２６Ａ、１２８Ａ、２２４Ｂ、２２６Ｂ、２２８Ｂ ワイヤ配線
１３０ 第１の素子分離領域
１３２ 第１のチップ
１３４ 台座
１３６ 第１のゲートリセス
１３８ 第１の非ゲートリセス
１４０ 第１の非ゲートリセス
２０２ 第２の電界効果トランジスタ素子
２１０ 第２のドレイン電極
２１０Ａ 第２のドレイン電極パッド
２１２ 第２のソース電極
２１２Ａ 第２のソース電極パッド
２１４ 第２のゲート電極
２１４Ａ 第２のゲート電極パッド
２１６ 第２のチャネル領域
２３２ 第２のチップ
２３３ 第３のチップ
２３６ 第２のゲートリセス
２３８ 第２の非ゲートリセス
２４０ 第２の非ゲートリセス
３０２ 第１の電圧降下素子
３１０ 第１のアノード電極
３１２ 第１のカソード電極
３１６ 第３のチャネル領域
３３０ 第２の素子分離領域
４０２ 第２の電圧降下素子
４１０ 第２のアノード電極
４１２ 第２のカソード電極
４１６ 第４のチャネル領域
４３０ 第３の素子分離領域
５０２ インピーダンス素子
５１０、５１２ 電極
５１６ 第５のチャネル領域
５３０ 第４の素子分離領域
８０２ 第１のトランジスタ
８１０ 第２のオーミック電極
８１２ 第１のオーミック電極
８１４ ゲート電極
９０２ 第２のトランジスタ
９１０ 第２の保護素子オーミック電極
９１２ 第１の保護素子オーミック電極
９１４ 保護素子ゲート電極

Claims (8)

  1. 化合物半導体からなる第１の半導体層積層体と、
    前記第１の半導体層積層体上に配置される第１のドレイン電極、第１のソース電極及び第１のゲート電極を有する第１の電界効果トランジスタ素子と、
    化合物半導体からなる第２の半導体層積層体と、
    前記第２の半導体層積層体上に配置された第２のドレイン電極、第２のソース電極及び第２のゲート電極を有し、前記第１の電界効果トランジスタ素子の保護素子となる第２の電界効果トランジスタ素子とを備え、
    前記第１の電界効果トランジスタ素子は、第１のチャネル層と、前記第１のチャネル層上に配置された第１のバリア層とを有し、
    前記第２の電界効果トランジスタ素子は、第２のチャネル層と、前記第２のチャネル層上に配置された第２のバリア層とを有し、
    前記第２のゲート電極は、前記第２の半導体層積層体にショットキー接合またはｐｎ接合しており、
    前記第２のドレイン電極は前記第１のドレイン電極に電気的に接続され、
    前記第２のソース電極は前記第１のゲート電極に電気的に接続され、
    前記第２のゲート電極は前記第１のソース電極に電気的に接続された、
    半導体装置。
  2. さらに、
    前記第１のソース電極から前記第２のゲート電極までの電流経路中に配置された第１の電圧降下素子を備える、
    請求項１に記載の半導体装置。
  3. さらに、
    前記第２のソース電極から前記第１のゲート電極までの電流経路中に配置された第２の電圧降下素子を備える、
    請求項１に記載の半導体装置。
  4. 前記第１の電圧降下素子または前記第２の電圧降下素子は、ダイオードである、
    請求項２または３に記載の半導体装置。
  5. 前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長よりも長い、
    請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記第２のゲート電極は、前記第２のバリア層に形成された凹部である第２のゲートリセス上に配置された、
    請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記第１のゲート電極は、前記第１のバリア層に形成された凹部である第１のゲートリセス上に配置され、
    前記第２のゲートリセスのゲート長方向における幅は、前記第１のゲートリセスのゲート長方向における幅よりも短い、
    請求項６に記載の半導体装置。
  8. ゲート長方向において、前記第２のゲートリセスの中心位置は、前記第２のゲート電極の中心位置よりも、前記第２のドレイン電極に近い、
    請求項６または７に記載の半導体装置。
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