JP2016171233A - 半導体装置 - Google Patents

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mosfet
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drain
semiconductor
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都築　誠
Makoto Tsuzuki
誠 都築
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Toshiba Corp
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Toshiba Corp
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract


【課題】誘導起電力からＭＯＳＦＥＴを充分に保護することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、負荷に接続可能なトランジスタを備える。第１ダイオードは、単結晶半導体層に設けられ、トランジスタのドレインとトランジスタのゲートとの間において該ゲートから該ドレインへの電流方向が順方向になるように接続されている。第２ダイオードは、単結晶半導体層に設けられ、第１ダイオードとトランジスタのゲートとの間、あるいは、第１ダイオードとトランジスタのドレインとの間において、順方向が第１ダイオードの順方向と逆になるように接続されている。
【選択図】図１

Description

本発明による実施形態は、半導体装置に関する。
従来からアクティブクランプ回路は、負荷（インダクタ）によって生じる誘導起電力からスイッチを保護するために設けられている。スイッチとしてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた場合、アクティブクランプ回路は、ＭＯＳＦＥＴと同一半導体チップ上にポリシリコンで形成されたツェナーダイオードを含む。しかし、ポリシリコンで形成されたツェナーダイオードは、降伏した後の抵抗（クランプ抵抗）が比較的高く、ＭＯＳＦＥＴのゲートに充分な電圧を印加することができなかった。この場合、アクティブクランプ回路は、ＭＯＳＦＥＴを充分に保護することができないおそれがあった。
特開２００４−２１４３５３号公報
誘導起電力からＭＯＳＦＥＴを充分に保護することができる半導体装置を提供する。
本実施形態による半導体装置は、負荷に接続可能なトランジスタを備える。第１ダイオードは、単結晶半導体層に設けられ、トランジスタのドレインとトランジスタのゲートとの間において該ゲートから該ドレインへの電流方向が順方向になるように接続されている。第２ダイオードは、単結晶半導体層に設けられ、第１ダイオードとトランジスタのゲートとの間、あるいは、第１ダイオードとトランジスタのドレインとの間において、順方向が第１ダイオードの順方向と逆になるように接続されている。
本実施形態による半導体装置１の構成の一例を示す概略平面図。 ＭＯＳＦＥＴ２５の構成の一例を示す断面図および第１ツェナーダイオードＺＤ１の構成の一例を示す断面図。 本実施形態による半導体装置１の構成の一例を示す等価回路図。 ツェナーダイオードの電流−電圧特性を示すグラフ。 本実施形態の変形例による第２半導体チップ３０の構成の一例を示す回路図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体装置および半導体パッケージの上下方向は、基板上に半導体素子が設けられる面またはフレーム上に半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
図１は、本実施形態による半導体装置１の構成の一例を示す概略平面図である。半導体装置１は、フレーム１０と、第１半導体チップ２０と、第２半導体チップ３０と、金属ワイヤ４１〜４３と、ソース端子Ｓと、ドレイン端子Ｄと、ゲート端子Ｇと、封止樹脂５０とを備えている。尚、図１に示す平面図は、模式的なものであり、端子等の配置は実際と異なる場合がある。
フレーム１０は、第１半導体チップ２０および第２半導体チップ３０を搭載するリードフレームのベッドとして設けられている。フレーム１０は、第１半導体チップ２０および第２半導体チップ３０の裏面に設けられたドレイン電極（図１では図示せず）に電気的に接続されており、ドレイン端子Ｄに電気的に接続されている。フレーム１０には、例えば、銅、ニッケルメッキされた銅、銀メッキされた銅、金メッキされた銅、銅合金、または、アルミニウム等の低抵抗かつ熱伝導率の高い金属が用いられる。尚、ドレイン端子Ｄは、フレーム１０と一体でよい。
第１半導体チップ２０は、フレーム１０上に搭載されており、フレーム１０に電気的に接続されている。第１半導体チップ２０は、半導体基板上に設けられたＭＯＳＦＥＴ（図２の２５参照）を有する。ＭＯＳＦＥＴのソース電極２１は、金属ワイヤ４１を介してソース端子Ｓに電気的に接続されている。ＭＯＳＦＥＴのゲート電極２２は、金属ワイヤ４２を介してゲート端子Ｇに接続されている。ＭＯＳＦＥＴのドレイン電極は、半導体基板の裏面に設けられており、フレーム１０を介してドレイン端子Ｄに電気的に接続されている。
ＭＯＳＦＥＴは、オン状態になることによって負荷に電力を供給し、オフ状態になることによって負荷への電力を遮断する。例えば、ドレイン端子Ｄは、インダクタンスを有する負荷を介して電源に接続されており、ＭＯＳＦＥＴは、負荷に電力を供給する際にオン状態になり、負荷への電力供給を停止する際にオフ状態となる。即ち、ＭＯＳＦＥＴは、負荷への電力をスイッチングする。
第１半導体チップ２０は、ＭＯＳＦＥＴの外に、ＭＯＳＦＥＴのゲート−ソース間に接続された双方向ツェナーダイオードを備えていてもよい。尚、ＭＯＳＦＥＴおよびソース−ゲート間の双方向ツェナーダイオードのより詳細な構成については後述する。
第２半導体チップ３０は、第１半導体チップ２０とは別の半導体チップであり、第１半導体チップ２０とは異なる半導体基板を備える。第２半導体チップ３０は、半導体基板上に設けられた第１ダイオードおよび第２ダイオードを備える。第１および第２ダイオードは、例えば、アノード共通に接続されている。第２ダイオードのカソード電極３１は、金属ワイヤ４３を介してゲート端子Ｇに接続されている。第１ダイオードのカソード電極（図１では図示せず）は、第２半導体チップ３０の裏面に設けられており、ＭＯＳＦＥＴのドレイン電極とともにドレイン端子Ｄに接続されている。第１ダイオードは、ＭＯＳＦＥＴがオフ状態のときに誘導起電力により破壊されないように、ＭＯＳＦＥＴのゲートとドレインとの間に設けられている。第２ダイオードは、制御回路がゲート端子Ｇに電圧を印加したときに、電流がゲート端子Ｇからドレイン端子Ｄへ逆流しないように設けられている。第１および第２ダイオードのより詳細な構成についても後述する。
ソース端子Ｓおよびゲート端子Ｇは、コネクタとして設けられており、フレーム１０と同一材料でよい。ドレイン端子Ｄは、フレーム１０と一体であり、フレーム１０と同一材料でよい。
封止樹脂５０は、フレーム１０、第１および第２半導体チップ２０、３０、ソース端子Ｓ、ドレイン端子Ｄを同一のパッケージとして封止し、保護している。
図２（Ａ）は、第１半導体チップ２０に設けられたＭＯＳＦＥＴ２５および双方向ツェナーダイオードＺＤｇｓの構成の一例を示す断面図である。図２（Ａ）は、図１のＡ−Ａ線に沿った断面図である。
ＭＯＳＦＥＴ２５は、半導体層１００と、ドレイン拡散層１０２と、ソース拡散層１０４と、チャネル領域ＣＨと、ゲート電極１１０と、トレンチゲート電極１１２と、ソース電極２１と、ゲート電極２２と、ゲート絶縁膜１３０と、層間絶縁膜１３２、１３４と、金属層１４０とを備えている。
半導体層１００は、例えば、シリコン単結晶等の単結晶半導体層である。ドレイン拡散層１０２、ソース拡散層１０４およびチャネル領域ＣＨは、半導体層１００内に設けられた不純物拡散層である。例えば、ＭＯＳＦＥＴがＮ型トランジスタである場合、ドレイン拡散層１０２およびソース拡散層１０４はＮ型不純物を含む拡散層である。チャネル領域ＣＨは、Ｐ型不純物を含む拡散層または真性半導体層である。
ゲート電極１１０は、ゲート絶縁膜１３０を介して、チャネル領域ＣＨの半導体層１００上に設けられている。ゲート電極１１０には、例えば、ドープトポリシリコン等の導電性材料が用いられる。
複数のトレンチゲート電極１１２は、それぞれ半導体層１１０のチャネル領域ＣＨを貫通してソース拡散層１０４とドレイン拡散層１０２との間に設けられている。複数のトレンチゲート電極１１２は、半導体層１００と電気的に絶縁されており、かつ、ゲート電極１１０と電気的に接続されている。ゲート電圧は、ゲート電極１１０およびトレンチゲート電極１１２の両方に印加される。これにより、ＭＯＳＦＥＴ２５のチャネル幅が実質的に大きくなり、ＭＯＳＦＥＴ２５は、大きな電流をソース−ドレイン間に流すことができる。
ソース電極２１は、ソース拡散層１０４に電気的に接続されている。ソース電極２１には、例えば、銅、タングステン等の低抵抗金属が用いられる。
ゲート電極２２は、ポリシリコンのゲート電極１１０およびトレンチゲート電極１１２に電気的に接続されている。ゲート電極２２には、例えば、銅、タングステン等の低抵抗金属が用いられる。
層間絶縁膜１３２は、トレンチゲート電極１１２とソース電極２１との間に設けられており、トレンチゲート電極１１２とソース電極２１との間を電気的に分離している。層間絶縁膜１３２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
層間絶縁膜１３４は、ゲート電極１１０とソース電極２１との間に設けられており、ゲート電極１１０とソース電極２１との間を電気的に分離している。層間絶縁膜１３４には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
金属層１４０は、半導体層１００の裏面に設けられており、ドレイン拡散層１０２に電気的に接続されている。即ち、金属層１４０は、ドレイン電極として機能する。金属層１４０には、例えば、銅、タングステン等の低抵抗金属が用いられる。
さらに、双方向ツェナーダイオードＺＤｇｓが、ＭＯＳＦＥＴ２５と共通の半導体層１００上に設けられている。双方向ツェナーダイオードＺＤｇｓは、絶縁膜１３１上のポリシリコン層１１１に設けられている。絶縁膜１３１は、ＭＯＳＦＥＴ２０のゲート絶縁膜１３０と同一の材料を用いて形成すればよい。ポリシリコン層１１１は、ＭＯＳＦＥＴ２５のゲート電極１１０と同一の材料を用いて形成すればよい。
双方向ツェナーダイオードＺＤｇｓは、図３を参照して説明するようにカソードを共通に接続された２つのツェナーダイオードからなる。双方向ツェナーダイオードＺＤｇｓの一方のツェナーダイオードのアノード（Ｐ型拡散層１０５）は、ＭＯＳＦＥＴ２５のソース電極２１に共通に接続されている。双方向ツェナーダイオードＺＤｇｓの他方のツェナーダイオードのアノード（Ｐ型拡散層１０６）は、ゲート電極２３に接続されている。ゲート電極２３は、ＭＯＳＦＥＴ２５のゲート電極２２と共通にゲート端子Ｇに接続されている。このように、ＭＯＳＦＥＴ２５および双方向ツェナーダイオードＺＤｇｓは、同一の第１半導体チップ２０に設けられている。尚、双方向ツェナーダイオードＺＤｇｓは、第１半導体チップ２０と別の半導体チップにしてもよい。
図２（Ｂ）は、第２半導体チップ３０に設けられた第１および第２ダイオードＤ１、Ｄ２の構成の一例を示す断面図である。図２（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。
本実施形態において、第１および第２ダイオードＤ１、Ｄ２は、第２半導体チップ３０上においてアノード電極を共通に接続された双方向ダイオードまたは双方向ツェナーダイオードとして設けられている。
第２半導体チップ３０は、Ｎ型半導体層２００と、Ｐ型エピタキシャル層２０１と、Ｎ型拡散層２０５と、Ｎ型拡散層２１０と、カソード電極３１と、絶縁膜２３０、２３５と、層間絶縁膜２３６と、カソード電極２４０とを備えている。半導体層２００は、図２（Ａ）の半導体層１００とは別の半導体チップ（基板）上に設けられた半導体層である。半導体層２００は、Ｎ型不純物を含む半導体層であり、例えば、シリコン単結晶等の単結晶半導体層である。
エピタキシャル層２０１は、半導体層２００上に設けられており、Ｐ型不純物を含む。エピタキシャル層２０１は、ポリシリコン層ではなく、シリコン単結晶層等の単結晶半導体層である。
Ｎ型拡散層２１０は、エピタキシャル層２０１の表面領域に設けられており、Ｎ型不純物を含む半導体層である。Ｎ型拡散層２１０は、第２ダイオードＤ２のカソード側の拡散層である。Ｎ型拡散層２１０とＰ型エピタキシャル層２０１との間には、第２ダイオードＤ２が形成されている。第２ダイオードＤ２は、ツェナーダイオードでもよく、ツェナーダイオードよりもアバランシェ耐圧の高いノーマルダイオードでもよい。
Ｎ型拡散層２０５は、Ｐ型エピタキシャル層２０１の周囲に設けられており、Ｎ型不純物を含む半導体層である。拡散層２０５は、半導体層２００と電気的に接続されている。Ｎ型拡散層２０５とＰ型エピタキシャル層２０１との間には、第１ダイオードＤ１が形成されている。第１ダイオードＤ１は、ツェナーダイオードでもよく、ツェナーダイオードよりもアバランシェ耐圧の高い通常のダイオードでもよい。本実施形態において、第１および第２ダイオードＤ１、Ｄ２は、アノード共通の双方向ダイオードまたは双方向ツェナーダイオードとして構成されている。これにより、後述するように、ＭＯＳＦＥＴ２５を保護するアクティブクランプ回路として機能することができる。
カソード電極３１は、第２ダイオードＤ２のカソード電極であり、Ｎ型拡散層２１０に電気的に接続されている。カソード電極３１は、図１に示すように、金属ワイヤ４３を介してゲート端子Ｇに電気的に接続される。
絶縁膜２３０、２３５は、カソード電極３１の周囲に設けられており、カソード電極３１をＮ型拡散層２０５から電気的に絶縁している。
層間絶縁膜２３６は、カソード電極３１や絶縁膜２３５等の上に設けられている。層間絶縁膜２３６には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
カソード電極２４０は、半導体層２００の裏面に設けられており、半導体層２００に電気的に接続されている。カソード電極２４０には、例えば、銅、タングステン等の低抵抗金属が用いられる。カソード電極２４０は、第１ダイオードＤ１のカソード電極として機能する。カソード電極２４０は、図１に示すフレーム１０を介してドレイン端子Ｄに電気的に接続される。
このように、本実施形態では、電力をスイッチングするＭＯＳＦＥＴ２５とＭＯＳＦＥＴ２５を保護するアクティブクランプ回路（第１および第２ダイオードＤ１、Ｄ２）とは、それぞれ個別の半導体チップ（２０、３０）に設けられている。アクティブクランプ回路をＭＯＳＦＥＴ２５と別チップとすることにより、第１および第２ダイオードＤ１、Ｄ２（双方向ダイオードまたは双方向ツェナーダイオード）は、例えば、シリコン単結晶層等の単結晶半導体層２００または２０１に設けることができる。
図３は、本実施形態による半導体装置１の構成の一例を示す等価回路図である。第１半導体チップ２０に設けられたＭＯＳＦＥＴ２５は、ゲート端子Ｇに印加される電圧によってオン／オフ制御され、ソース端子Ｓとドレイン端子Ｄとの間に電流を流す。ＭＯＳＦＥＴ２５の一端としてのドレイン端子Ｄは、負荷（図示せず）に接続されている。ゲート端子Ｇは、例えば、コントローラ（図示せず）に接続されている。コントローラは、ＭＯＳＦＥＴ２５をオン／オフにスイッチング動作させるためにゲート端子Ｇに電圧を印加する。
第２半導体チップ３０に設けられた第１ダイオードＤ１は、ドレイン端子Ｄとゲート端子Ｇとの間に接続されている。第１ダイオードＤ１のアノードは、第２ダイオードＤ２を介してゲート端子Ｇに接続されており、そのカソードは、ドレイン端子Ｄに接続されている。即ち、第１ダイオードＤ１は、ＭＯＳＦＥＴ２５のドレイン端子ＤとＭＯＳＦＥＴ２５のゲート端子Ｇとの間においてゲート端子Ｇからドレイン端子Ｄへの電流方向が順方向になるように接続され、ドレイン端子Ｄからゲート端子Ｇへの電流方向が逆方向になるように接続されている。尚、図３おいて、第１ダイオードＤ１は、ツェナーダイオードである。
また、第２ダイオードＤ２のアノードは、第１ダイオードＤ１のアノードと共通であり、第２ダイオードＤ２のカソードは、ゲート端子Ｇに接続されている。即ち、第２ダイオードＤ２は、第１ダイオードＤ１とゲート端子Ｇとの間において、順方向が第１ダイオードＤ１の順方向と逆になるように接続されている。第２ダイオードＤ２は、ゲート端子Ｇからドレイン端子Ｄへの電流の逆流を防止するために設けられている。尚、図３において、第２ダイオードＤ２は、第１ダイオードＤ１よりも耐圧（アバランシェ耐性）の高い通常のダイオードである。
さらに、双方向ツェナーダイオードＺＤｇｓが、ゲート端子Ｇとソース端子Ｓとの間に接続されている。双方向ツェナーダイオードＺＤｇｓは、ＥＳＤ（Electro-Static Discharge）からＭＯＳＦＥＴ２５を保護するために設けられている。双方向ツェナーダイオードＺＤｇｓは、上述の通り、ＭＯＳＦＥＴ２５と同一の第１半導体チップ２０に設けられていてもよく、あるいは、第２半導体チップ３０に設けられていてもよく、さらに、第１および第２半導体チップ２０、３０とは別の半導体チップ（図示せず）に設けられていてもよい。ボディダイオードＢＤはドレイン端子Ｄとソース端子Ｓとの間に寄生的に形成されているダイオードである。ボディダイオードＢＤは、ＭＯＳＦＥＴ２５と同一の第１半導体チップ２０に設けられている。
第１ダイオードＤ１は、例えば、所定の逆方向バイアスによって降伏するツェナーダイオードである。従って、ＭＯＳＦＥＴ２５がオフ状態のときに降伏電圧以上の電圧がドレイン端子Ｄに印加されると、第１ダイオードＤ１は、カソード側電圧（ドレイン電圧）を降伏電圧にクランプする。図４を参照して後述するように、第１ダイオードＤ１が単結晶の半導体層２００内に設けられていることにより、第１ダイオードＤ１は、負荷からの誘導起電力やＥＳＤ（Elector-Static Discharge）によるサージ電圧からＭＯＳＦＥＴ２５をより確実に保護することができる。また、第２ダイオードＤ２が、第１ダイオードＤ１とＭＯＳＦＥＴ２５のゲートとの間において、順方向が第１ダイオードＤ１の順方向と逆になるように接続されている。これにより、第２ダイオードＤ２は、ゲート電圧が印加された際に、ゲート端子Ｇからドレイン端子Ｄへの電流の逆流を防止することができる。
次に、本実施形態による半導体装置１の動作を説明する。
ＭＯＳＦＥＴ２５がオン状態からオフ状態になったときに、誘導電圧が負荷（インダクタ）から生じる。誘導電圧が第１ダイオードＤ１の降伏電圧（第１ダイオードＤ１がツェナーダイオードである場合には、ツェナー電圧）を超えたときに、第１ダイオードＤ１が降伏（アバランシェ降伏）し、ゲート端子Ｇの電圧が上昇する。ゲート電圧の上昇により、ＭＯＳＦＥＴ２５がオン状態になり、負荷からの誘導電流をドレイン端子Ｄからソース端子Ｓへ流すことができる。これにより、第１ダイオードＤ１は、負荷による誘導起電力からＭＯＳＦＥＴ２５を保護することができる。
ここで、本実施形態において、アクティブクランプ回路として機能する第１ダイオードＤ１は、ドレイン−ゲート間に接続され、かつ、ＭＯＳＦＥＴ２５の形成された第１半導体チップ２０とは別の第２半導体チップ３０に設けられている。これにより、第１ダイオードＤ１は、ポリシリコン層ではなく、シリコン単結晶層等の単結晶半導体層に形成され得る。従って、図４に示すように、第１ダイオードＤ１は、急峻な電流−電圧特性を有する。
図４は、ダイオードの電流−電圧特性を示すグラフである。縦軸は、ダイオードに流れる逆方向の電流Ｉｚｄを示し、横軸は、ダイオードに印加する逆方向の電圧Ｖｚｄを示す。以下、第１ダイオードＤ１は、ツェナーダイオードであるものとして説明する。
ラインＬ０は、ポリシリコン層に形成されたツェナーダイオード（以下、ポリシリコンツェナーダイオードともいう）の特性を示し、ラインＬ１は、シリコン単結晶層に形成された本実施形態による第１ダイオードＤ１の特性を示す。
ラインＬ０に示すように、ポリシリコンツェナーダイオードでは、逆方向の電圧Ｖｚｄを上昇させたときに、電流Ｉｚｄは、緩やかに上昇する。これに対し、ラインＬ１に示すように、シリコン単結晶層に形成された第１ダイオードＤ１では、逆方向の電圧Ｖｚｄを上昇させたときに、電流Ｉｚｄは、急峻に上昇する。これにより、第１ダイオードＤ１は、ポリシリコンツェナーダイオードと比較して、耐圧（アバランシェ耐性）において高く、かつ、降伏後の抵抗（クランプ抵抗またはダイナミック抵抗）において低いことがわかる。この特性は、ツェナーダイオードよりもアバランシェ耐圧の高いノーマルダイオードについても同様のことが言える。
ＭＯＳＦＥＴ２５がオフ状態のときに、例えば、ロードダンプサージ電圧等がドレイン端子Ｄに印加される場合がある。このとき、ＭＯＳＦＥＴ２５はオフ状態を維持しなければならないが、クランプ回路の耐圧が低過ぎると、クランプ回路が誤って動作して、ＭＯＳＦＥＴ２５がオン状態になってしまうおそれがある。これに対し、本実施形態による第１ダイオードＤ１は、耐圧（アバランシェ耐性）において比較的高いので、オフ状態にあるＭＯＳＦＥＴ２５が誤ってオン状態になること（誤動作）を抑制することができる。また、第１ダイオードＤ１のアバランシェ耐性が高いことによって、電源電圧も高く設定することが可能となる。
また、クランプ回路は、誘導起電力をクランプしているときには、充分に低い抵抗でドレイン電圧をゲート端子Ｇに伝達する必要がある。もし、クランプ回路のクランプ時における抵抗（ダイナミック抵抗）が低過ぎると、ゲート端子Ｇの電圧が充分に上昇せず、ＭＯＳＦＥＴ２５のオン抵抗が充分に低くならない。この場合、ドレイン端子Ｄからの誘導起電力により、ＭＯＳＦＥＴ２５が破壊されるおそれがある。これでは、クランプ回路は、ＭＯＳＦＥＴ２５を充分に保護することができない。これに対し、本実施形態による第１ダイオードＤ１は、クランプ抵抗またはダイナミック抵抗において充分に低いので、ＭＯＳＦＥＴ２５のオン抵抗を充分に低下させることができる。その結果、第１ダイオードＤ１は、ＭＯＳＦＥＴ２５を負荷からの誘導起電力やＥＳＤによるサージ電圧からより確実に保護することができる。
（変形例）
図５は、本実施形態の変形例による第２半導体チップ３０の構成の一例を示す回路図である。本変形例では、第２半導体チップ３０は、双方向ダイオードＤｇｄを備えている。双方向ダイオードＤｇｄは、ＭＯＳＦＥＴ２５のドレイン−ゲート間に直列に接続され、カソードが共通に接続された２つのダイオードＤ１、Ｄ２を含む。第１および第２ダイオードＤ１、Ｄ２は、例えば、ツェナーダイオードである。この場合、双方向ダイオードＤｇｄは、双方向ツェナーダイオードとなる。
尚、本実施形態による双方向ダイオードＤｇｄの断面構造は、図２（Ｂ）に示す断面構造において、半導体層２００、２０１、拡散層２０５、２１０の不純物導電型を逆にすればよい。
第１ダイオードＤ１のアノードは、ゲート端子Ｇに接続されている。第２ダイオードＤ２のアノードは、ドレイン端子Ｄに接続されている。本変形例において、第２ダイオードＤ２は、第１ダイオードＤ１とＭＯＳＦＥＴ２５のドレイン端子Ｄとの間において、順方向が第１ダイオードＤ１の順方向と逆になるように接続されている。これにより、第２ダイオードＤ２は、ゲート端子Ｇからドレイン端子Ｄへの電流の逆流を防止する。
双方向ダイオードＤｇｄは、第１ダイオードＤ１と同様に、ドレイン−ゲート間に接続され、かつ、ＭＯＳＦＥＴ２５が形成された第１半導体チップ２０とは別の第２半導体チップ３０に設けられている。また、双方向ダイオードＤｇｄは、第１ダイオードＤ１と同様に、シリコン単結晶層等の単結晶半導体層に形成されている。これにより、本変形例による双方向ダイオードＤｇｄは、ポリシリコンダイオードと比較して、耐圧（アバランシェ耐性）において高く、かつ、降伏後のクランプ時における抵抗（ダイナミック抵抗）において低い。その結果、本変形例による半導体装置１は、上記実施形態と同様に、ＭＯＳＦＥＴ２５を誘導起電力やサージ電圧から確実に保護することができる。
上記実施形態において、ＭＯＳＦＥＴ２５は、Ｎ型ＭＯＳＦＥＴである。しかし、ＭＯＳＦＥＴ２５は、Ｐ型ＭＯＳＦＥＴであってもよい。この場合、負荷による誘導電圧がドレイン端子Ｄの電圧を低下させたときに、第１または第２ダイオードＤ１、Ｄ２が降伏し、ＭＯＳＦＥＴ２５をオン状態にする。これにより、第１または第２ダイオードＤ１、Ｄ２は、クランプ回路として誘導起電力からＭＯＳＦＥＴ２５を保護することができる。
また、上記実施形態において、負荷は、ドレイン端子Ｄ側に設けられている。しかし、負荷は、ソース端子Ｓ側に設けられていてもよい。この場合であっても、電源からの誘導起電力は、ドレイン端子Ｄに印加され得る。従って、負荷がソース端子Ｓに接続されていても上記実施形態の効果は失われない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・半導体装置、１０・・・フレーム、２０・・・第１半導体チップ、３０・・・第２半導体チップ、４１〜４３・・・金属ワイヤ、Ｓ・・・ソース端子、Ｄ・・・ドレイン端子、Ｇ・・・ゲート端子、５０・・・封止樹脂、２５・・・ＭＯＳＦＥＴ、ＺＤ１・・・第１ツェナーダイオード

Claims (5)

  1. 負荷に接続可能なトランジスタと、
    単結晶半導体層に設けられ、前記トランジスタのドレインと前記トランジスタのゲートとの間において該ゲートから該ドレインへの電流方向が順方向になるように接続された第１ダイオードと、
    前記単結晶半導体層に設けられ、前記第１ダイオードと前記トランジスタのゲートとの間、あるいは、前記第１ダイオードと前記トランジスタの前記ドレインとの間において、順方向が前記第１ダイオードの順方向と逆になるように接続された第２ダイオードとを備えた半導体装置。
  2. 前記トランジスタは第１半導体チップに設けられており、
    前記第１ダイオードは、前記第１半導体チップとは別の第２半導体チップに設けられている、請求項１に記載の半導体装置。
  3. 前記第１半導体チップおよび前記第２半導体チップは、同一の半導体パッケージ内に設けられている、請求項２に記載の半導体装置。
  4. 前記第１ダイオードは、前記トランジスタの前記ドレインの電圧の絶対値が所定値を超えた場合に導通状態となる、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１ダイオードおよび前記第２ダイオードは、双方向ツェナーダイオードである、請求項１から請求項４のいずれか一項に記載の半導体装置。
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