JP2008305819A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008305819A JP2008305819A JP2007148811A JP2007148811A JP2008305819A JP 2008305819 A JP2008305819 A JP 2008305819A JP 2007148811 A JP2007148811 A JP 2007148811A JP 2007148811 A JP2007148811 A JP 2007148811A JP 2008305819 A JP2008305819 A JP 2008305819A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- gate electrode
- semiconductor
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【解決手段】pウェル領域2と、n+領域5と6間のウェル領域に跨ってゲート絶縁膜12を介して形成された選択ゲート電極(SG)と、n+領域6と接するドレイン電極Dとからなる選択トランジスタと、n+領域1と、n+領域5と電気的に接続し、n+領域1と離間するn+領域4と、n+領域1の上のトンネル絶縁膜8と、n+領域1からn+領域4の上面に跨って形成されたゲート絶縁膜12と、ゲート絶縁膜よりも厚い選択絶縁膜10と、トンネル絶縁膜,ゲート絶縁膜,および選択絶縁膜上のフローティングゲート電極(FG)と、選択絶縁膜上に形成され、FGと側方で対向して形成されたコントロールゲート電極(CG)とからなるメモリトランジスタと、選択絶縁膜を挟んでFGと対向するフローティングのn+領域1が形成される不揮発性半導体記憶装置および製造方法。
【選択図】図1
Description
また、同様に、pウェル領域の内側のメモリセルトランジスタの形成領域において半導体基板の上面に露出するn型ドレイン領域、n型ソース領域が形成され、n型ソース領域の上にはソース電極Sが低抵抗(オーミック)接続されている。
キャパシタC=ε×面積S/距離d
の関係式から、フローティングゲート電極(FG)とコントロールゲート電極(CG)との対向する面積Sが大きく、フローティングゲート電極(FG)とコントロールゲート電極(CG)との間の絶縁膜の厚みdが短いことが望ましい。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的斜視図を示す。
これらの膜の形成においては、化学的気層堆積(CVD:Chemical Vapor Deposition)法、スパッタリング法などを用いることができる。
図2は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的回路構成図を示す。また、図3は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の動作波形の模式図を示す。
図4は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、コントロールゲート電極(CG)、フローティングゲート電極(FG)及び接地電位GND間のキャパシタ等価回路の模式的構成図を示す。
図5は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図を示す。 図5は、図1を上面から見た平面パターンに対応し、コントロールゲート電極(CG)、フローティングゲート電極(FG)、及び選択ゲート電極(SG)のいずれも、単層のポリシリコンによって形成されている。コントロールゲート電極(CG)とフローティングゲート電極(FG)は鍵つめ型(ラダー型)に接近して配置され、間隔約500nm程度に形成されている。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法においては、単層ポリシリコンゲートプロセスにおいて、第4絶縁膜4上にコントロールゲート電極(CG)を作成する点に特徴を有する。
図17(a)乃至(c)は、本発明の第1の実施の形態の変形例に係る不揮発性半導体記憶装置の模式的平面パターン構成図であって、図17(a)は、コントロールゲート電極(CG)とフローティングゲート電極(FG)がラダ―形状に配置される例、図17(b)は、コントロールゲート電極(CG)とフローティングゲート電極(FG)が螺旋状構造に配置される例、図17(c)は、コントロールゲート電極(CG)のパターン内にフローティングゲート電極(FG)が配置される囲み型構造の例をそれぞれ示している。図17(a)は、図5の変形例であって、コントロールゲート電極(CG)、フローティングゲート電極(FG)のフィンガーの長さが長く形成され、その分だけキャパシタCAを増加した構成を表している。図17(a)乃至(c)の構造は、コントロールゲート電極(CG)とコントロールゲート電極(CG)に対向して配置されるフローティングゲート電極(FG)の選択絶縁膜10上における配置パターンを主として表したものである。デバイス活性領域における選択ゲート電極(SG)、バックゲート電極(BG)、フローティングゲート電極(FG)の配置パターンについては、本発明の第1の実施の形態に係る不揮発性半導体記憶装置と同様に、形成することができる。
上記のように、本発明は第1の実施の形態及びその変形例によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものでないと理解すべきである。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
2…pウェル領域(半導体基板)
3…p+領域
4…n+領域(第4半導体領域)
5…n+領域(第1半導体領域)
6…n+領域(第2半導体領域)
7…半導体基体
8…トンネル絶縁膜(第2絶縁膜)
10…選択絶縁膜(第4絶縁膜)
12…ゲート絶縁膜(第1および第3絶縁膜)
14…ポリシリコン層
16…保護膜
FG…フローティングゲート電極(第2電極)
CG…コントロールゲート電極(第3電極)
SG…選択ゲート電極
BG…バックゲート電極
Claims (10)
- 第1導電型を有する半導体基板と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、第1導電型と異なる第2導電型を有する第1半導体領域と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、前記半導体基板上に第2導電型を有し、前記第1半導体領域と離間して形成された第2半導体領域と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板の上面に跨って形成され、第1絶縁膜を介して形成された選択ゲート電極と、
前記第2半導体領域と低抵抗接続する第1電極とからなる選択トランジスタ部と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、第2導電型を有する第3半導体領域と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、前記半導体基板上に第2導電型を有し、前記第1半導体領域および前記第3半導体領域と離間して形成された第4半導体領域と、
前記第3半導体領域の上に局所的にトンネル効果を生じることができる厚みの第2絶縁膜と、
前記第3半導体領域から前記第4半導体領域の上面に跨って前記第2絶縁膜の形成された領域を除く領域に形成され、前記第2絶縁膜よりも厚い第3絶縁膜と、
前記第3絶縁膜における前記第2絶縁膜と異なる側に形成され、前記半導体基板の上面に前記第3絶縁膜よりも厚い第4絶縁膜と、
前記第2絶縁膜から前記第3絶縁膜そして前記第4絶縁膜の上へと形成された第2電極と、
前記第4絶縁膜の上に形成され、前記第2電極と側方で対向して形成された第3電極とからなるメモリトランジスタ部
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記第4絶縁膜を挟んで前記第2電極と対向する前記半導体基板の上面に露出するように前記半導体基板の内側に形成された第2導電型の第5半導体領域が形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第2電極と前記第3電極との間の前記第4絶縁膜上に誘電率の高い材料の層を有することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1絶縁膜と前記第3絶縁膜は一体で形成されていることを特徴とする請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第3半導体領域と前記第5半導体領域と前記第1半導体領域の内、すくなくとも2つ以上が連続して形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記第1乃至第4絶縁膜はシリコン酸化膜であることを特徴とする請求項1乃至5のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記誘電率の高い材料の層は、Si3N4膜、SiON膜、SiOxNy膜、Ta2O5膜、TiO2膜、HfO2膜、HfON膜、HfOxNy膜のいずれかまたはこれらの多層膜を備えることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- n層を準備する工程と、
前記n層に対して、pウェル領域を形成する工程と、
前記pウェル領域に対して、n+領域を形成する工程と、
前記pウェル領域の表面を選択酸化し、選択絶縁膜を形成する工程と、
前記pウェル領域の表面を熱酸化し、ゲート絶縁膜を形成する工程と、
前記n+領域の所定の領域上の前記ゲート絶縁膜を除去し、トンネル絶縁膜を形成する工程と、
デバイスウェハ全面にポリシリコン層を形成する工程と、
前記ポリシリコン層を選択的にエッチングにより除去し、前記選択絶縁膜上にコントロールゲートポリシリコン層を形成し、前記選択絶縁膜上、前記ゲート絶縁膜上、および前記トンネル絶縁膜上にフローティングゲートポリシリコン層を形成し、前記選択絶縁膜上および前記ゲート絶縁膜上に選択ゲートポリシリコン層を形成する工程と、
前記pウェル領域に対するコンタクト形成領域となるp+領域を形成する工程と、
選択トランジスタのソース領域およびドレイン領域となり、メモリセルトランジスタのソース領域およびドレイン領域となるn+領域を形成する工程と、
デバイスウェハ全面に保護膜を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記n層は、エピタキシャル成長層からなることを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。
- 前記n層は、n型半導体基板からなることを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007148811A JP2008305819A (ja) | 2007-06-05 | 2007-06-05 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007148811A JP2008305819A (ja) | 2007-06-05 | 2007-06-05 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008305819A true JP2008305819A (ja) | 2008-12-18 |
Family
ID=40234313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007148811A Pending JP2008305819A (ja) | 2007-06-05 | 2007-06-05 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008305819A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009026832A (ja) * | 2007-07-17 | 2009-02-05 | Toshiba Corp | エージングデバイス |
JP2015211103A (ja) * | 2014-04-25 | 2015-11-24 | 株式会社デンソー | 半導体装置およびその製造方法 |
CN116867276A (zh) * | 2023-06-07 | 2023-10-10 | 合肥美镓传感科技有限公司 | 氮化镓非挥发性存储器件及其制备方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255847A (ja) * | 1995-03-15 | 1996-10-01 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPH11177056A (ja) * | 1997-12-16 | 1999-07-02 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000311957A (ja) * | 1999-04-27 | 2000-11-07 | Seiko Instruments Inc | 半導体装置 |
JP2004119694A (ja) * | 2002-09-26 | 2004-04-15 | Sony Corp | 記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法 |
JP2007066984A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶素子およびそれを用いた不揮発性半導体記憶装置 |
-
2007
- 2007-06-05 JP JP2007148811A patent/JP2008305819A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255847A (ja) * | 1995-03-15 | 1996-10-01 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPH11177056A (ja) * | 1997-12-16 | 1999-07-02 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000311957A (ja) * | 1999-04-27 | 2000-11-07 | Seiko Instruments Inc | 半導体装置 |
JP2004119694A (ja) * | 2002-09-26 | 2004-04-15 | Sony Corp | 記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法 |
JP2007066984A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶素子およびそれを用いた不揮発性半導体記憶装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009026832A (ja) * | 2007-07-17 | 2009-02-05 | Toshiba Corp | エージングデバイス |
US7977729B2 (en) | 2007-07-17 | 2011-07-12 | Kabushiki Kaisha Toshiba | Aging device |
JP2015211103A (ja) * | 2014-04-25 | 2015-11-24 | 株式会社デンソー | 半導体装置およびその製造方法 |
CN116867276A (zh) * | 2023-06-07 | 2023-10-10 | 合肥美镓传感科技有限公司 | 氮化镓非挥发性存储器件及其制备方法 |
CN116867276B (zh) * | 2023-06-07 | 2023-12-12 | 合肥美镓传感科技有限公司 | 氮化镓非挥发性存储器件及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9825049B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP4149644B2 (ja) | 不揮発性半導体記憶装置 | |
US8546863B2 (en) | Nonvolatile memory cell comprising a nanowire and manufacturing method thereof | |
JP3936830B2 (ja) | 半導体装置 | |
KR101024336B1 (ko) | 비휘발성 메모리 셀 및 그의 제조방법 | |
JP4909894B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US7315057B2 (en) | Split gate non-volatile memory devices and methods of forming same | |
JP5629120B2 (ja) | 半導体装置 | |
JP2007281092A (ja) | 半導体装置およびその製造方法 | |
JP5538828B2 (ja) | 半導体装置およびその製造方法 | |
KR102412335B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
US10672916B2 (en) | Semiconductor device having a memory and manufacturing method thereof | |
JP2008060421A (ja) | 不揮発性半導体メモリ | |
US7196371B2 (en) | Flash memory | |
US20100308394A1 (en) | Semiconductor storage device and manufacturing method | |
JP2008305819A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
TWI261917B (en) | Non-volatile memory device with improved data retention and method therefor | |
JP2002026151A (ja) | 半導体メモリ装置 | |
CN114883331A (zh) | 包括非易失性存储单元的电子器件及其形成方法 | |
US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
JP2009194221A (ja) | 半導体装置およびその製造方法 | |
JP2010283110A (ja) | 半導体装置 | |
JP2011210777A (ja) | 半導体装置およびその製造方法 | |
JP4818241B2 (ja) | 不揮発性半導体記憶装置 | |
US8390052B2 (en) | Nonvolatile semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100602 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120803 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120927 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130507 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131105 |