JP2004119694A - 記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法 - Google Patents
記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法 Download PDFInfo
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Abstract
【課題】コントロールゲート電極とフローティングゲート電極からなるゲート電極部を有する記憶素子、及びこの記憶素子を具備する半導体装置において、製造工程の短縮化・高効率化を可能とするゲート電極部の構造を有する記憶素子、及びこの記憶素子を具備する半導体装置、並びにこれらの製造方法を提供する。
【解決手段】半導体基板のゲート電極部形成領域にコントロールゲート電極とフローティングゲート電極とを並設した記憶素子、及びこの記憶素子を具備する半導体装置とする。特に、コントロールゲート電極は、半導体基板上に所定間隔を設けて並設した第1と第2のコントロールゲート電極とで構成し、この第1と第2のコントロールゲート電極との間にフローティングゲート電極を設ける。第1コントロールゲート電極及び第2コントロールゲート電極の側面に形成するサイドウォールは、フローティングゲート電極の形成と同時に形成する。
【選択図】 図1
【解決手段】半導体基板のゲート電極部形成領域にコントロールゲート電極とフローティングゲート電極とを並設した記憶素子、及びこの記憶素子を具備する半導体装置とする。特に、コントロールゲート電極は、半導体基板上に所定間隔を設けて並設した第1と第2のコントロールゲート電極とで構成し、この第1と第2のコントロールゲート電極との間にフローティングゲート電極を設ける。第1コントロールゲート電極及び第2コントロールゲート電極の側面に形成するサイドウォールは、フローティングゲート電極の形成と同時に形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法に関するものである。
【0002】
【従来の技術】
従来、半導体基板を用いて構成した記憶素子の一形態として、半導体基板のゲート電極領域にフローティングゲート電極を形成し、このフローティングゲート電極への電荷の蓄積状態によって情報を記憶するEEPROM(Electrically Erasable Programmable Read−Only Memory)等の記憶素子が広く用いられており、かかる記憶素子を具備した半導体装置が一般的に利用されている。
【0003】
かかる記憶素子では、図13(e)に示すように、半導体基板100のゲート電極領域上面に形成したゲート絶縁膜130上にフローティングゲート電極140’を形成し、同フローティングゲート電極140’上にONO(Oxide−Nitride−Oxide)膜150等の絶縁膜を介してコントロールゲート電極160’を形成してゲート電極部180を構成している。
【0004】
かかる記憶素子の製造方法を簡単に説明すると、まず、半導体基板100には、図13(a)に示すように、LOCOS(Local Oxidation of Silicon)法により素子分離酸化膜110を形成し、その後、不純物をイオン注入してウェル120を形成し、さらに、上面にゲート絶縁膜130を成膜している。
【0005】
次いで、図13(b)に示すように、ゲート絶縁膜130上に多結晶シリコン層からなるフローティングゲート電極用導電層140と、ONO膜150と、多結晶シリコン層からなるコントロールゲート電極用導電層160とを順次積層し、さらに、コントロールゲート電極用導電層160の上面にレジスト170を塗布している。
【0006】
その後、フォトリソグラフィー技術によってレジスト170をパターンニングしてレジストマスク170’を形成し、このレジストマスク170’を用いて、コントロールゲート電極用導電層160、ONO膜150、フローティングゲート電極用導電層140を順次エッチングすることにより、図13(c)に示すように所定形状のフローティングゲート電極140’とコントロールゲート電極160’とを有するゲート電極部180を形成している。
【0007】
このようにして形成したゲート電極部180を用いてセルフアラインによってソース領域及びドレイン領域に所要の不純物を注入して低濃度ソース拡散層190及び低濃度ドレイン拡散層200を形成している。
【0008】
その後、レジストマスク170’を除去して半導体基板上面に、図示しないが絶縁層を形成し、次いで、多結晶シリコン層を形成し、この多結晶シリコン層をエッチバックすることにより、図13(d)に示すように、ゲート電極部180にサイドウォール210を形成している。
【0009】
このサイドウォール210を利用して、ソース領域及びドレイン領域に所要の不純物を注入して高濃度ソース拡散層220及び高濃度ドレイン拡散層230を形成している。その後、図13(e)に示すように、エッチングによってサイドウォール210を除去して記憶素子としている(例えば、特許文献1参照。)。
【0010】
その後、図示しないが記憶素子を被覆するように半導体基板100上に平坦化膜を成膜し、記憶素子のゲート、ソース、ドレインとそれぞれ接続したゲート用端子、ソース用端子、ドレイン用端子等を形成して半導体装置としている。
【0011】
【特許文献1】
特開2001−210734号公報
【0012】
【発明が解決しようとする課題】
しかしながら、上記した記憶素子、及びこの記憶素子を具備する半導体装置では、フローティングゲート電極、コントロールゲート電極及びサイドウォールがともに多結晶シリコンによって形成されるにもかかわらず、フローティングゲート電極と、ONO膜と、コントロールゲート電極とを積層構造としてゲート電極部を形成し、形成したゲート電極部の側面にサイドウォールを形成しなければならないために、それぞれに対して別々に形成作業を行なう必要があり、作業工程の短縮化が不可能であった。
【0013】
また、ゲート電極部は、フローティングゲート電極と、ONO膜と、コントロールゲート電極とを順次積層して形成しているために上方に向けて大きく突出した形状となっており、このゲート電極部を完全に被覆するように平坦化膜を形成しなければならないために平坦化膜が厚肉となって平坦化膜形成に時間がかかるとともに、平坦化膜を貫通させて形成する導通用配線の形成が困難となる場合があった。
【0014】
さらに、上記した記憶素子を具備する半導体装置では、記憶素子のゲート電極部をフローティングゲート電極と、ONO膜と、コントロールゲート電極とを積層させて形成するために、記憶素子部分を形成する場合には、記憶素子以外の部分、たとえば制御回路等の形成とは別々に行なう必要があり、工程数が増えるという問題があった。そのうえ、制御回路部分等の形成時には記憶素子部分はレジストで被覆していることにより、レジストによる半導体基板の汚染が生じる場合があり、記憶素子の性能が低下するおそれがあった。
【0015】
【課題を解決するための手段】
上記の問題を解決すべく、本発明の記憶素子では、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子において、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けた。さらに、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けたことことにも特徴を有するものである。
【0016】
また、本発明の半導体装置では、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けた記憶素子を具備することとした。さらに、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けた記憶素子を具備することにも特徴を有するものである。
【0017】
また、本発明の記憶素子の製造方法では、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することとした。
【0018】
さらに、以下の点にも特徴を有するものである。すなわち、
(1)導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成すること。
(2)フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成すること。
(3)半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、前記サイドウォールを除去すること。
【0019】
また、本発明の記憶素子を具備する半導体装置の製造方法では、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設した記憶素子を具備することとした。
【0020】
さらに、以下の点にも特徴を有するものである。すなわち、
(1)導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成すること。
(2)フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成すること。
(3)半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、サイドウォールを除去すること。
【0021】
【発明の実施の形態】
本発明の記憶素子、及び記憶素子を具備する半導体装置では、半導体基板のゲート電極領域にコントロールゲート電極を形成し、このコントロールゲート電極に対してフローティングゲート電極を並設してなるものである。
【0022】
すなわち、フローティングゲート電極とコントロールゲート電極を、絶縁膜を介した積層構造とするのではなく、半導体基板の上に形成したコントロールゲート電極に隣接させてフローティングゲート電極を形成するものである。
【0023】
従って、記憶素子のゲート電極部が積層構造とはならないことにより、このゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。なお、コントロールゲート電極とフローティングゲート電極との間には、ONO膜等からなる絶縁膜を介設している。
【0024】
特に、図1に模式図で示すように、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極5aと第2コントロールゲート電極5bで構成し、第1コントロールゲート電極5aと第2コントロールゲート電極5bとの間にフローティングゲート電極11を設けることにより、フローティングゲート電極11の形成と同時に第1コントロールゲート電極5a及び第2コントロールゲート電極5bの側面にサイドウォール12を形成することができ(図10参照)、製造工程を短縮化することができる。
【0025】
なお、図1に示す第1コントロールゲート電極5a及び第2コントロールゲート電極5bは、図2(a)に示すように、平面視において所定間隔を設けて並設した2つのコントロールゲート電極から構成する場合だけでなく、図2(b)に示すように平面視において無端のループとなったループ状コントロールゲート電極5’から構成するものであってもよい。この場合であっても、図2(b)のXb−Xb断面は、図1と同一構造となる。ループ状コントロールゲート電極5’では、ループ状コントロールゲート電極4’の中央部がフローティングゲート電極形成領域11’となっている。なお、ループ状コントロールゲート電極5’は、図2(b)に示すように略四角形状のループとなっているものに限定するものではなく、円弧状や多角形状のループとなっていてもよい。
【0026】
また、コントロールゲート電極は、図2(a)のように2つのコントロールゲート電極5a,5bから構成したり、図2(b)のようにループ状コントロールゲート電極5’で構成したりする場合には限定するものではなく、図2(c)に示すように、ループ状コントロールゲート電極5’の1カ所を切欠したU字状コントロールゲート電極5”であってもよいし、図示しないが平面視H状としたコントロールゲート電極であってもよい。図2(c)に示すU字状コントロールゲート電極5”の場合も、Xc−Xc断面は図1と同じとなる。
【0027】
以下においては、コントロールゲート電極は、図2(a)に示すように、第1コントロールゲート電極5aと第2コントロールゲート電極5bとで一対とした2つのコントロールゲート電極からなるものとして説明を行なう。
【0028】
上記のように構成した記憶素子Aにおいては、従来のフローティングゲート電極を有するEEPROMと同様に、スレッショルド電圧(Vth)の高低を検出してフローティングゲート電極11における電子の有無を判断し、それに基づいて「0」または「1」の情報を読出可能としている。
【0029】
電子が空となっているフローティングゲート電極11に電子を注入する場合には、図3に示すように、ソースにソース電圧Vsを印加するとともにドレインにドレイン電圧Vdを印加してソース−ドレイン間にチャネルを形成し、このときドレイン電圧Vdには高電圧を印加することによりホットキャリアを発生させて、第1コントロールゲート電極5aに所定の第1ゲート電圧Vcg1及び第2コントロールゲート電極5bに所定の第2ゲート電圧Vcg2を印加することにより、フローティングゲート電極11に電子を注入している。図3中、Eaはフローティングゲート電極11に注入される電子の流れを示しており、Ebはフローティングゲート電極11に注入されずにソースからドレインに流れ込む電子の流れを示している。
【0030】
一方、フローティングゲート電極11に蓄積された電子を排除する場合には、図4に示すように、ソース電圧Vs、ドレイン電圧Vd、第1ゲート電圧Vcg1、第2ゲート電圧Vcg2をそれぞれGNDとして、基板電圧Vsub及びウェル電圧Vwellにそれぞれ所定電圧を印加することによってフローティングゲート電極11からウェル3側にフローティングゲート電極11内の電子を排除している。図4中、Ecはフローティングゲート電極11から排除される電子の流れを示している。
【0031】
このように、ソース電圧Vs、ドレイン電圧Vd、第1ゲート電圧Vcg1、第2ゲート電圧Vcg2、及び基板電圧Vsub、ウェル電圧Vwellを制御することによってフローティングゲート電極11への電子の注入、及びフローティングゲート電極11からの電子の排除を制御して、記憶素子に「1」または「0」の情報を記憶させている。
【0032】
なお、ソース電圧Vs、ドレイン電圧Vd、第1ゲート電圧Vcg1、第2ゲート電圧Vcg2、及び基板電圧Vsub、ウェル電圧Vwellの制御は、上記の形態に限定するものではなく、フローティングゲート電極11への電子の注入、あるいはフローティングゲート電極11からの電子の排除を制御可能な形態であればどのような形態であってもよい。
【0033】
以下において、図1及び図5〜図12の模式図を用いて本実施形態の記憶素子Aの製造工程について説明する。
【0034】
まず、記憶素子Aを形成する半導体基板1には、図5に示すように、LOCOS法により素子分離酸化膜2を形成し、その後、素子分離酸化膜2間に不純物をイオン注入してウェル3を形成している。本実施の形態では、半導体基板1にはn型シリコン基板を用い、ウェル3にはp型ウェルを用いている。なお、半導体基板1はn型シリコン基板、ウェル3はp型ウェルに限定するものではなく、p型シリコン基板を用い、n型ウェルを形成して後述するように記憶素子を形成してもよい。
【0035】
ウェル3の形成後、半導体基板1上面には、従来の技術を用いてゲート絶縁膜4を形成している。
【0036】
ゲート絶縁膜4の形成後、図6に示すように、ゲート絶縁膜4上面には、CVD(化学的気相成長)法によって多結晶シリコン層からなるコントロールゲート電極用導電層5を形成し、さらに、このコントロールゲート電極用導電層5上面には第1レジスト6を塗布している。
【0037】
次いで、フォトリソグラフィー技術によって第1レジスト6をパターニングすることにより、コントロールゲート電極用導電層5上面には第1コントロールゲート電極5aと第2コントロールゲート電極5bを形成するための第1レジストマスク6’を形成し、この第1レジストマスク6’を用いてコントロールゲート電極用導電層5をエッチングすることにより、図7に示すように、第1コントロールゲート電極5aと第2コントロールゲート電極5bとを形成している。
【0038】
第1コントロールゲート電極5aと第2コントロールゲート電極5bの形成後、第1レジストマスク6’を除去し、次いで、第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面には第2レジスト(図示せず)を塗布し、この第2レジストをフォトリソグラフィー技術によってパターニングすることにより、図8に示すように第1コントロールゲート電極5aと第2コントロールゲート電極5bの間にのみ第2レジストを残存させるとともに第1コントロールゲート電極5aと第2コントロールゲート電極5bの一部をそれぞれ露出させた第2レジストマスク7を形成している。
【0039】
そして、第1コントロールゲート電極5aと第2コントロールゲート電極5bを用いてセルフアラインにより、半導体基板1のソース領域及びドレイン領域には所要の不純物をイオン注入して、低濃度ソース拡散層8及び低濃度ドレイン拡散層9を形成している。
【0040】
低濃度ソース拡散層8及び低濃度ドレイン拡散層9の形成後、第2レジストマスク7を除去し、第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面にはONO膜を成膜して、このONO膜のエッチバックを行なうことにより、図9に示すように第1コントロールゲート電極5aの側面及び第2コントロールゲート電極5bの側面にONO膜からなる絶縁膜10を形成している。なお、本実施の形態では、絶縁膜10はONO膜で形成しているが、ONO膜に限定するものではなく適宜の絶縁性を有する膜を用いてよい。
【0041】
絶縁膜10の形成後、第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面にはCVD法によって多結晶シリコン層からなるフローティングゲート電極用導電層(図示せず)を成膜し、このフローティングゲート電極用導電層をエッチバックすることによって、図10に示すように第1コントロールゲート電極5aと第2コントロールゲート電極5bとの間であって、第1コントロールゲート電極5a及び第2コントロールゲート電極5bと同一平面上にフローティングゲート電極用導電層を残存させてフローティングゲート電極11を形成している。
【0042】
なお、フローティングゲート電極11形成のためのエッチバックはエッチバック量を大きくして、フローティングゲート電極11と第1コントロールゲート電極5a及び第2コントロールゲート電極5bが必ず絶縁膜10を介して接続するようにすることが望ましい。
【0043】
また、上記したようにフローティングゲート電極用導電層のエッチバックを行なうことにより、第1コントロールゲート電極5aの側面及び第2コントロールゲート電極5bの側面にもフローティングゲート電極用導電層を残存させ、この残存させたフローティングゲート電極用導電層をサイドウォール12としている。
【0044】
すなわち、サイドウォール12は、フローティングゲート電極11の形成と同時に形成することができるので、別途、サイドウォール12のみを形成するための工程を設ける必要がなく、製造工程を短縮化させることができる。
【0045】
サイドウォール12の形成後、このサイドウォール12を利用して、図11に示すように半導体基板1のソース領域及びドレイン領域に所要の不純物を注入して高濃度ソース拡散層13及び高濃度ドレイン拡散層14を形成している。
【0046】
高濃度ソース拡散層13及び高濃度ドレイン拡散層14の形成後、サイドウォール12の除去を行なう。このとき、サイドウォール12と同一の多結晶シリコンで構成したフローティングゲート電極11がサイドウォール12とともに除去されることを防止すべく、図12に示すようにフローティングゲート電極11上部には、第3レジストマスク15を形成している。
【0047】
この第3レジストマスク15を形成する場合には、高濃度ソース拡散層13及び高濃度ドレイン拡散層14の形成後の第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面に第3レジスト(図示せず)を塗布し、この第3レジストをフォトリソグラフィー技術によってパターニングすることにより形成している。
【0048】
特に、第3レジストのパターンニングに用いるパターンニング用マスク(図示せず)は、上記した図8の第2レジストマスク7の形成に用いたパターンニング用マスクを用いている。
【0049】
第2レジストマスク7の形成に用いるパターンニング用マスクと、第3レジストマスク15の形成に用いるパターンニング用マスクとに同一のパターンニング用マスクを用いることによって、あらかじめ用意しておくパターンニング用マスクの種類を削減することができ、パターンニング用マスクの管理に要する労力を削減することができるとともに製造コストを低減させることができる。
【0050】
第3レジストマスク15を利用して、エッチングにより図1に示すようにサイドウォール12を除去して記憶素子Aとしている。
【0051】
その後、図示しないが記憶素子Aを被覆するように半導体基板1上に平坦化膜を成膜し、記憶素子のゲート、ソース、ドレインとそれぞれ接続したゲート用端子、ソース用端子、ドレイン用端子等を形成して半導体装置としている。
【0052】
図1及び図10〜図12では、説明の便宜上、第1コントロールゲート電極5aと、第2コントロールゲート電極5bと、フローティングゲート電極11とをそれぞれ断面において略同一の幅寸法としているが、略同一の幅寸法である必要はなく、第1コントロールゲート電極5aの幅寸法及び第2コントロールゲート電極5bの幅寸法と比較して、フローティングゲート電極11の幅寸法を細くし、第1コントロールゲート電極5a及び第2コントロールゲート電極5bによるフローティングゲート電極11の制御を行ないやすくしてもよい。
【0053】
上記のように記憶素子Aを具備する半導体装置を形成することにより、半導体装置の形成時には、第1コントロールゲート電極5a及び第2コントロールゲート電極5bを形成するための多結晶シリコン層の形成、あるいは、フローティングゲート電極11を形成するための多結晶シリコン層の形成に合わせて、半導体装置の記憶素子以外の部分、たとえば制御回路等の形成に用いる多結晶シリコン層を形成することができ、記憶素子部分と記憶素子以外の部分とを同時に形成することができる。
【0054】
従って、従来のように、記憶素子以外の部分の形成時に記憶素子部分をレジストで被覆している必要がなく、レジストの配設回数を削減して製造工程を短縮化することができるとともに、レジストの被覆による半導体基板の汚染を抑制して、製造歩留りを向上させることができる。
【0055】
【発明の効果】
請求項1記載の発明によれば、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けたて記憶素子を構成することにより、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0056】
請求項2記載の発明によれば、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けたことによって、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。特に、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程をさらに短縮化できる。
【0057】
請求項3記載の発明によれば、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、記憶素子のコントロールゲート電極とフローティングゲート電極とを同一平面上に設けたことによって、請求項1記載の発明と同様に、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0058】
請求項4記載の発明によれば、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けたことによって、請求項2記載の発明と同様に、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。特に、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程をさらに短縮化できる。
【0059】
請求項5記載の発明によれば、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することによって、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0060】
請求項6記載の発明によれば、導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成することによって、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。
【0061】
請求項7記載の発明によれば、フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成することによって、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程を短縮化できる。
【0062】
請求項8記載の発明によれば、半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、前記サイドウォールを除去することによって、記憶素子の形成に必要となるパターンニング用マスクの数を削減でき、同パターンニング用マスクの管理労力を削減できるとともに、製造コストを削減できる。
【0063】
請求項9記載の発明によれば、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することによって、請求項5記載の発明と同様に、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0064】
請求項10記載の発明によれば、導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成することによって、請求項6記載の発明と同様に、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。
【0065】
請求項11記載の発明によれば、フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成することによって、請求項7記載の発明と同様に、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程を短縮化できる。
【0066】
さらに、コントロールゲート電極用の導電層あるいはフローティングゲート電極用の導電層の形成にともなって、コントロールゲート電極用の導電層あるいはフローティングゲート電極用の導電層を半導体装置の記憶素子以外の部分における素子の形成に利用することにより、記憶素子部分と記憶素子以外の部分とを同時に形成することができる。従って、記憶素子以外の部分の形成時に記憶素子部分をレジストで被覆している必要がなく、レジストの配設回数を削減して製造工程を短縮化することができるとともに、レジストの被覆による半導体基板の汚染を抑制して、製造歩留りを向上させることができる。
【0067】
請求項12記載の発明によれば、半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、サイドウォールを除去することによって、請求項8記載の発明と同様に、記憶素子の形成に必要となるパターンニング用マスクの数を削減でき、同パターンニング用マスクの管理労力を削減できるとともに、製造コストを削減できる。
【図面の簡単な説明】
【図1】本発明にかかる記憶素子を説明する断面模式図である。
【図2】本発明にかかる記憶素子におけるコントロールゲート電極の平面視形状説明図である。
【図3】本発明にかかる記憶素子におけるフローティングゲート電極への電子注入形態の説明図である。
【図4】本発明にかかる記憶素子におけるフローティングゲート電極からの電子排除形態の説明図である。
【図5】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図6】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図7】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図8】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図9】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図10】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図11】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図12】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図13】従来の記憶素子の製造工程説明用の断面模式図である。
【符号の説明】
A 記憶素子
1 半導体基板
2 素子分離酸化膜
3 ウェル
4 ゲート絶縁膜
5 コントロールゲート電極用導電層
5a 第1コントロールゲート電極
5b 第2コントロールゲート電極
6 第1レジスト
6’ 第1レジストマスク
7 第2レジストマスク
8 低濃度ソース拡散層
9 低濃度ドレイン拡散層
10 絶縁膜
11 フローティングゲート電極
12 サイドウォール
13 高濃度ソース拡散層
14 高濃度ドレイン拡散層
15 第3レジストマスク
【発明の属する技術分野】
本発明は、記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法に関するものである。
【0002】
【従来の技術】
従来、半導体基板を用いて構成した記憶素子の一形態として、半導体基板のゲート電極領域にフローティングゲート電極を形成し、このフローティングゲート電極への電荷の蓄積状態によって情報を記憶するEEPROM(Electrically Erasable Programmable Read−Only Memory)等の記憶素子が広く用いられており、かかる記憶素子を具備した半導体装置が一般的に利用されている。
【0003】
かかる記憶素子では、図13(e)に示すように、半導体基板100のゲート電極領域上面に形成したゲート絶縁膜130上にフローティングゲート電極140’を形成し、同フローティングゲート電極140’上にONO(Oxide−Nitride−Oxide)膜150等の絶縁膜を介してコントロールゲート電極160’を形成してゲート電極部180を構成している。
【0004】
かかる記憶素子の製造方法を簡単に説明すると、まず、半導体基板100には、図13(a)に示すように、LOCOS(Local Oxidation of Silicon)法により素子分離酸化膜110を形成し、その後、不純物をイオン注入してウェル120を形成し、さらに、上面にゲート絶縁膜130を成膜している。
【0005】
次いで、図13(b)に示すように、ゲート絶縁膜130上に多結晶シリコン層からなるフローティングゲート電極用導電層140と、ONO膜150と、多結晶シリコン層からなるコントロールゲート電極用導電層160とを順次積層し、さらに、コントロールゲート電極用導電層160の上面にレジスト170を塗布している。
【0006】
その後、フォトリソグラフィー技術によってレジスト170をパターンニングしてレジストマスク170’を形成し、このレジストマスク170’を用いて、コントロールゲート電極用導電層160、ONO膜150、フローティングゲート電極用導電層140を順次エッチングすることにより、図13(c)に示すように所定形状のフローティングゲート電極140’とコントロールゲート電極160’とを有するゲート電極部180を形成している。
【0007】
このようにして形成したゲート電極部180を用いてセルフアラインによってソース領域及びドレイン領域に所要の不純物を注入して低濃度ソース拡散層190及び低濃度ドレイン拡散層200を形成している。
【0008】
その後、レジストマスク170’を除去して半導体基板上面に、図示しないが絶縁層を形成し、次いで、多結晶シリコン層を形成し、この多結晶シリコン層をエッチバックすることにより、図13(d)に示すように、ゲート電極部180にサイドウォール210を形成している。
【0009】
このサイドウォール210を利用して、ソース領域及びドレイン領域に所要の不純物を注入して高濃度ソース拡散層220及び高濃度ドレイン拡散層230を形成している。その後、図13(e)に示すように、エッチングによってサイドウォール210を除去して記憶素子としている(例えば、特許文献1参照。)。
【0010】
その後、図示しないが記憶素子を被覆するように半導体基板100上に平坦化膜を成膜し、記憶素子のゲート、ソース、ドレインとそれぞれ接続したゲート用端子、ソース用端子、ドレイン用端子等を形成して半導体装置としている。
【0011】
【特許文献1】
特開2001−210734号公報
【0012】
【発明が解決しようとする課題】
しかしながら、上記した記憶素子、及びこの記憶素子を具備する半導体装置では、フローティングゲート電極、コントロールゲート電極及びサイドウォールがともに多結晶シリコンによって形成されるにもかかわらず、フローティングゲート電極と、ONO膜と、コントロールゲート電極とを積層構造としてゲート電極部を形成し、形成したゲート電極部の側面にサイドウォールを形成しなければならないために、それぞれに対して別々に形成作業を行なう必要があり、作業工程の短縮化が不可能であった。
【0013】
また、ゲート電極部は、フローティングゲート電極と、ONO膜と、コントロールゲート電極とを順次積層して形成しているために上方に向けて大きく突出した形状となっており、このゲート電極部を完全に被覆するように平坦化膜を形成しなければならないために平坦化膜が厚肉となって平坦化膜形成に時間がかかるとともに、平坦化膜を貫通させて形成する導通用配線の形成が困難となる場合があった。
【0014】
さらに、上記した記憶素子を具備する半導体装置では、記憶素子のゲート電極部をフローティングゲート電極と、ONO膜と、コントロールゲート電極とを積層させて形成するために、記憶素子部分を形成する場合には、記憶素子以外の部分、たとえば制御回路等の形成とは別々に行なう必要があり、工程数が増えるという問題があった。そのうえ、制御回路部分等の形成時には記憶素子部分はレジストで被覆していることにより、レジストによる半導体基板の汚染が生じる場合があり、記憶素子の性能が低下するおそれがあった。
【0015】
【課題を解決するための手段】
上記の問題を解決すべく、本発明の記憶素子では、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子において、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けた。さらに、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けたことことにも特徴を有するものである。
【0016】
また、本発明の半導体装置では、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けた記憶素子を具備することとした。さらに、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けた記憶素子を具備することにも特徴を有するものである。
【0017】
また、本発明の記憶素子の製造方法では、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することとした。
【0018】
さらに、以下の点にも特徴を有するものである。すなわち、
(1)導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成すること。
(2)フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成すること。
(3)半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、前記サイドウォールを除去すること。
【0019】
また、本発明の記憶素子を具備する半導体装置の製造方法では、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設した記憶素子を具備することとした。
【0020】
さらに、以下の点にも特徴を有するものである。すなわち、
(1)導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成すること。
(2)フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成すること。
(3)半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、サイドウォールを除去すること。
【0021】
【発明の実施の形態】
本発明の記憶素子、及び記憶素子を具備する半導体装置では、半導体基板のゲート電極領域にコントロールゲート電極を形成し、このコントロールゲート電極に対してフローティングゲート電極を並設してなるものである。
【0022】
すなわち、フローティングゲート電極とコントロールゲート電極を、絶縁膜を介した積層構造とするのではなく、半導体基板の上に形成したコントロールゲート電極に隣接させてフローティングゲート電極を形成するものである。
【0023】
従って、記憶素子のゲート電極部が積層構造とはならないことにより、このゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。なお、コントロールゲート電極とフローティングゲート電極との間には、ONO膜等からなる絶縁膜を介設している。
【0024】
特に、図1に模式図で示すように、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極5aと第2コントロールゲート電極5bで構成し、第1コントロールゲート電極5aと第2コントロールゲート電極5bとの間にフローティングゲート電極11を設けることにより、フローティングゲート電極11の形成と同時に第1コントロールゲート電極5a及び第2コントロールゲート電極5bの側面にサイドウォール12を形成することができ(図10参照)、製造工程を短縮化することができる。
【0025】
なお、図1に示す第1コントロールゲート電極5a及び第2コントロールゲート電極5bは、図2(a)に示すように、平面視において所定間隔を設けて並設した2つのコントロールゲート電極から構成する場合だけでなく、図2(b)に示すように平面視において無端のループとなったループ状コントロールゲート電極5’から構成するものであってもよい。この場合であっても、図2(b)のXb−Xb断面は、図1と同一構造となる。ループ状コントロールゲート電極5’では、ループ状コントロールゲート電極4’の中央部がフローティングゲート電極形成領域11’となっている。なお、ループ状コントロールゲート電極5’は、図2(b)に示すように略四角形状のループとなっているものに限定するものではなく、円弧状や多角形状のループとなっていてもよい。
【0026】
また、コントロールゲート電極は、図2(a)のように2つのコントロールゲート電極5a,5bから構成したり、図2(b)のようにループ状コントロールゲート電極5’で構成したりする場合には限定するものではなく、図2(c)に示すように、ループ状コントロールゲート電極5’の1カ所を切欠したU字状コントロールゲート電極5”であってもよいし、図示しないが平面視H状としたコントロールゲート電極であってもよい。図2(c)に示すU字状コントロールゲート電極5”の場合も、Xc−Xc断面は図1と同じとなる。
【0027】
以下においては、コントロールゲート電極は、図2(a)に示すように、第1コントロールゲート電極5aと第2コントロールゲート電極5bとで一対とした2つのコントロールゲート電極からなるものとして説明を行なう。
【0028】
上記のように構成した記憶素子Aにおいては、従来のフローティングゲート電極を有するEEPROMと同様に、スレッショルド電圧(Vth)の高低を検出してフローティングゲート電極11における電子の有無を判断し、それに基づいて「0」または「1」の情報を読出可能としている。
【0029】
電子が空となっているフローティングゲート電極11に電子を注入する場合には、図3に示すように、ソースにソース電圧Vsを印加するとともにドレインにドレイン電圧Vdを印加してソース−ドレイン間にチャネルを形成し、このときドレイン電圧Vdには高電圧を印加することによりホットキャリアを発生させて、第1コントロールゲート電極5aに所定の第1ゲート電圧Vcg1及び第2コントロールゲート電極5bに所定の第2ゲート電圧Vcg2を印加することにより、フローティングゲート電極11に電子を注入している。図3中、Eaはフローティングゲート電極11に注入される電子の流れを示しており、Ebはフローティングゲート電極11に注入されずにソースからドレインに流れ込む電子の流れを示している。
【0030】
一方、フローティングゲート電極11に蓄積された電子を排除する場合には、図4に示すように、ソース電圧Vs、ドレイン電圧Vd、第1ゲート電圧Vcg1、第2ゲート電圧Vcg2をそれぞれGNDとして、基板電圧Vsub及びウェル電圧Vwellにそれぞれ所定電圧を印加することによってフローティングゲート電極11からウェル3側にフローティングゲート電極11内の電子を排除している。図4中、Ecはフローティングゲート電極11から排除される電子の流れを示している。
【0031】
このように、ソース電圧Vs、ドレイン電圧Vd、第1ゲート電圧Vcg1、第2ゲート電圧Vcg2、及び基板電圧Vsub、ウェル電圧Vwellを制御することによってフローティングゲート電極11への電子の注入、及びフローティングゲート電極11からの電子の排除を制御して、記憶素子に「1」または「0」の情報を記憶させている。
【0032】
なお、ソース電圧Vs、ドレイン電圧Vd、第1ゲート電圧Vcg1、第2ゲート電圧Vcg2、及び基板電圧Vsub、ウェル電圧Vwellの制御は、上記の形態に限定するものではなく、フローティングゲート電極11への電子の注入、あるいはフローティングゲート電極11からの電子の排除を制御可能な形態であればどのような形態であってもよい。
【0033】
以下において、図1及び図5〜図12の模式図を用いて本実施形態の記憶素子Aの製造工程について説明する。
【0034】
まず、記憶素子Aを形成する半導体基板1には、図5に示すように、LOCOS法により素子分離酸化膜2を形成し、その後、素子分離酸化膜2間に不純物をイオン注入してウェル3を形成している。本実施の形態では、半導体基板1にはn型シリコン基板を用い、ウェル3にはp型ウェルを用いている。なお、半導体基板1はn型シリコン基板、ウェル3はp型ウェルに限定するものではなく、p型シリコン基板を用い、n型ウェルを形成して後述するように記憶素子を形成してもよい。
【0035】
ウェル3の形成後、半導体基板1上面には、従来の技術を用いてゲート絶縁膜4を形成している。
【0036】
ゲート絶縁膜4の形成後、図6に示すように、ゲート絶縁膜4上面には、CVD(化学的気相成長)法によって多結晶シリコン層からなるコントロールゲート電極用導電層5を形成し、さらに、このコントロールゲート電極用導電層5上面には第1レジスト6を塗布している。
【0037】
次いで、フォトリソグラフィー技術によって第1レジスト6をパターニングすることにより、コントロールゲート電極用導電層5上面には第1コントロールゲート電極5aと第2コントロールゲート電極5bを形成するための第1レジストマスク6’を形成し、この第1レジストマスク6’を用いてコントロールゲート電極用導電層5をエッチングすることにより、図7に示すように、第1コントロールゲート電極5aと第2コントロールゲート電極5bとを形成している。
【0038】
第1コントロールゲート電極5aと第2コントロールゲート電極5bの形成後、第1レジストマスク6’を除去し、次いで、第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面には第2レジスト(図示せず)を塗布し、この第2レジストをフォトリソグラフィー技術によってパターニングすることにより、図8に示すように第1コントロールゲート電極5aと第2コントロールゲート電極5bの間にのみ第2レジストを残存させるとともに第1コントロールゲート電極5aと第2コントロールゲート電極5bの一部をそれぞれ露出させた第2レジストマスク7を形成している。
【0039】
そして、第1コントロールゲート電極5aと第2コントロールゲート電極5bを用いてセルフアラインにより、半導体基板1のソース領域及びドレイン領域には所要の不純物をイオン注入して、低濃度ソース拡散層8及び低濃度ドレイン拡散層9を形成している。
【0040】
低濃度ソース拡散層8及び低濃度ドレイン拡散層9の形成後、第2レジストマスク7を除去し、第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面にはONO膜を成膜して、このONO膜のエッチバックを行なうことにより、図9に示すように第1コントロールゲート電極5aの側面及び第2コントロールゲート電極5bの側面にONO膜からなる絶縁膜10を形成している。なお、本実施の形態では、絶縁膜10はONO膜で形成しているが、ONO膜に限定するものではなく適宜の絶縁性を有する膜を用いてよい。
【0041】
絶縁膜10の形成後、第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面にはCVD法によって多結晶シリコン層からなるフローティングゲート電極用導電層(図示せず)を成膜し、このフローティングゲート電極用導電層をエッチバックすることによって、図10に示すように第1コントロールゲート電極5aと第2コントロールゲート電極5bとの間であって、第1コントロールゲート電極5a及び第2コントロールゲート電極5bと同一平面上にフローティングゲート電極用導電層を残存させてフローティングゲート電極11を形成している。
【0042】
なお、フローティングゲート電極11形成のためのエッチバックはエッチバック量を大きくして、フローティングゲート電極11と第1コントロールゲート電極5a及び第2コントロールゲート電極5bが必ず絶縁膜10を介して接続するようにすることが望ましい。
【0043】
また、上記したようにフローティングゲート電極用導電層のエッチバックを行なうことにより、第1コントロールゲート電極5aの側面及び第2コントロールゲート電極5bの側面にもフローティングゲート電極用導電層を残存させ、この残存させたフローティングゲート電極用導電層をサイドウォール12としている。
【0044】
すなわち、サイドウォール12は、フローティングゲート電極11の形成と同時に形成することができるので、別途、サイドウォール12のみを形成するための工程を設ける必要がなく、製造工程を短縮化させることができる。
【0045】
サイドウォール12の形成後、このサイドウォール12を利用して、図11に示すように半導体基板1のソース領域及びドレイン領域に所要の不純物を注入して高濃度ソース拡散層13及び高濃度ドレイン拡散層14を形成している。
【0046】
高濃度ソース拡散層13及び高濃度ドレイン拡散層14の形成後、サイドウォール12の除去を行なう。このとき、サイドウォール12と同一の多結晶シリコンで構成したフローティングゲート電極11がサイドウォール12とともに除去されることを防止すべく、図12に示すようにフローティングゲート電極11上部には、第3レジストマスク15を形成している。
【0047】
この第3レジストマスク15を形成する場合には、高濃度ソース拡散層13及び高濃度ドレイン拡散層14の形成後の第1コントロールゲート電極5a及び第2コントロールゲート電極5b上面に第3レジスト(図示せず)を塗布し、この第3レジストをフォトリソグラフィー技術によってパターニングすることにより形成している。
【0048】
特に、第3レジストのパターンニングに用いるパターンニング用マスク(図示せず)は、上記した図8の第2レジストマスク7の形成に用いたパターンニング用マスクを用いている。
【0049】
第2レジストマスク7の形成に用いるパターンニング用マスクと、第3レジストマスク15の形成に用いるパターンニング用マスクとに同一のパターンニング用マスクを用いることによって、あらかじめ用意しておくパターンニング用マスクの種類を削減することができ、パターンニング用マスクの管理に要する労力を削減することができるとともに製造コストを低減させることができる。
【0050】
第3レジストマスク15を利用して、エッチングにより図1に示すようにサイドウォール12を除去して記憶素子Aとしている。
【0051】
その後、図示しないが記憶素子Aを被覆するように半導体基板1上に平坦化膜を成膜し、記憶素子のゲート、ソース、ドレインとそれぞれ接続したゲート用端子、ソース用端子、ドレイン用端子等を形成して半導体装置としている。
【0052】
図1及び図10〜図12では、説明の便宜上、第1コントロールゲート電極5aと、第2コントロールゲート電極5bと、フローティングゲート電極11とをそれぞれ断面において略同一の幅寸法としているが、略同一の幅寸法である必要はなく、第1コントロールゲート電極5aの幅寸法及び第2コントロールゲート電極5bの幅寸法と比較して、フローティングゲート電極11の幅寸法を細くし、第1コントロールゲート電極5a及び第2コントロールゲート電極5bによるフローティングゲート電極11の制御を行ないやすくしてもよい。
【0053】
上記のように記憶素子Aを具備する半導体装置を形成することにより、半導体装置の形成時には、第1コントロールゲート電極5a及び第2コントロールゲート電極5bを形成するための多結晶シリコン層の形成、あるいは、フローティングゲート電極11を形成するための多結晶シリコン層の形成に合わせて、半導体装置の記憶素子以外の部分、たとえば制御回路等の形成に用いる多結晶シリコン層を形成することができ、記憶素子部分と記憶素子以外の部分とを同時に形成することができる。
【0054】
従って、従来のように、記憶素子以外の部分の形成時に記憶素子部分をレジストで被覆している必要がなく、レジストの配設回数を削減して製造工程を短縮化することができるとともに、レジストの被覆による半導体基板の汚染を抑制して、製造歩留りを向上させることができる。
【0055】
【発明の効果】
請求項1記載の発明によれば、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けたて記憶素子を構成することにより、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0056】
請求項2記載の発明によれば、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けたことによって、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。特に、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程をさらに短縮化できる。
【0057】
請求項3記載の発明によれば、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、記憶素子のコントロールゲート電極とフローティングゲート電極とを同一平面上に設けたことによって、請求項1記載の発明と同様に、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0058】
請求項4記載の発明によれば、コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を設けたことによって、請求項2記載の発明と同様に、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。特に、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程をさらに短縮化できる。
【0059】
請求項5記載の発明によれば、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することによって、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0060】
請求項6記載の発明によれば、導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成することによって、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。
【0061】
請求項7記載の発明によれば、フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成することによって、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程を短縮化できる。
【0062】
請求項8記載の発明によれば、半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、前記サイドウォールを除去することによって、記憶素子の形成に必要となるパターンニング用マスクの数を削減でき、同パターンニング用マスクの管理労力を削減できるとともに、製造コストを削減できる。
【0063】
請求項9記載の発明によれば、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することによって、請求項5記載の発明と同様に、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【0064】
請求項10記載の発明によれば、導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、第1コントロールゲート電極と第2コントロールゲート電極との間にフローティングゲート電極を形成することによって、請求項6記載の発明と同様に、第1コントロールゲート電極と第2コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。
【0065】
請求項11記載の発明によれば、フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第1コントロールゲート電極と第2コントロールゲート電極とにそれぞれサイドウォールを形成することによって、請求項7記載の発明と同様に、フローティングゲート電極の形成と同時に第1コントロールゲート電極及び第2コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程を短縮化できる。
【0066】
さらに、コントロールゲート電極用の導電層あるいはフローティングゲート電極用の導電層の形成にともなって、コントロールゲート電極用の導電層あるいはフローティングゲート電極用の導電層を半導体装置の記憶素子以外の部分における素子の形成に利用することにより、記憶素子部分と記憶素子以外の部分とを同時に形成することができる。従って、記憶素子以外の部分の形成時に記憶素子部分をレジストで被覆している必要がなく、レジストの配設回数を削減して製造工程を短縮化することができるとともに、レジストの被覆による半導体基板の汚染を抑制して、製造歩留りを向上させることができる。
【0067】
請求項12記載の発明によれば、半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第2のレジストマスクを形成し、サイドウォールを除去することによって、請求項8記載の発明と同様に、記憶素子の形成に必要となるパターンニング用マスクの数を削減でき、同パターンニング用マスクの管理労力を削減できるとともに、製造コストを削減できる。
【図面の簡単な説明】
【図1】本発明にかかる記憶素子を説明する断面模式図である。
【図2】本発明にかかる記憶素子におけるコントロールゲート電極の平面視形状説明図である。
【図3】本発明にかかる記憶素子におけるフローティングゲート電極への電子注入形態の説明図である。
【図4】本発明にかかる記憶素子におけるフローティングゲート電極からの電子排除形態の説明図である。
【図5】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図6】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図7】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図8】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図9】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図10】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図11】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図12】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図13】従来の記憶素子の製造工程説明用の断面模式図である。
【符号の説明】
A 記憶素子
1 半導体基板
2 素子分離酸化膜
3 ウェル
4 ゲート絶縁膜
5 コントロールゲート電極用導電層
5a 第1コントロールゲート電極
5b 第2コントロールゲート電極
6 第1レジスト
6’ 第1レジストマスク
7 第2レジストマスク
8 低濃度ソース拡散層
9 低濃度ドレイン拡散層
10 絶縁膜
11 フローティングゲート電極
12 サイドウォール
13 高濃度ソース拡散層
14 高濃度ドレイン拡散層
15 第3レジストマスク
Claims (12)
- コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子において、
前記コントロールゲート電極と前記フローティングゲート電極とを同一平面上に設けたことを特徴とする記憶素子。 - 前記コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、前記第1コントロールゲート電極と前記第2コントロールゲート電極との間に前記フローティングゲート電極を設けたことを特徴とする請求項1記載の記憶素子。
- 半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、
前記コントロールゲート電極と前記フローティングゲート電極とを同一平面上に設けた記憶素子を具備することを特徴する半導体装置。 - 前記コントロールゲート電極は、所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極で構成し、前記第1コントロールゲート電極と前記第2コントロールゲート電極との間に前記フローティングゲート電極を設けた記憶素子を具備することを特徴とする請求項3記載の半導体装置。
- コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、
半導体基板上に積層した導電層をパターンニングして前記コントロールゲート電極を形成し、このコントロールゲート電極に前記フローティングゲート電極を同一平面上において並設したことを特徴とする記憶素子の製造方法。 - 前記導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、前記第1コントロールゲート電極と前記第2コントロールゲート電極との間に前記フローティングゲート電極を形成することを特徴とする請求項5記載の記憶素子の製造方法。
- 前記フローティングゲート電極は、前記半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、前記フローティングゲート電極の形成にともなって前記第1コントロールゲート電極と前記第2コントロールゲート電極とにそれぞれサイドウォールを形成することを特徴とする請求項6記載の記憶素子の製造方法。
- 前記半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、前記フローティングゲート電極上部に第2のレジストマスクを形成し、前記サイドウォールを除去することを特徴とする請求項7記載の記憶素子の製造方法。
- 半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、
前記半導体基板上に積層した導電層をパターンニングして前記コントロールゲート電極を形成し、このコントロールゲート電極に前記フローティングゲート電極を同一平面上において並設した記憶素子を具備することを特徴とする半導体装置の製造方法。 - 前記導電層をパターンニングすることにより所定間隔を設けて並設した第1コントロールゲート電極と第2コントロールゲート電極と形成し、前記第1コントロールゲート電極と前記第2コントロールゲート電極との間に前記フローティングゲート電極を形成した記憶素子を具備することを特徴とする請求項9記載の半導体装置の製造方法。
- 前記フローティングゲート電極は、前記半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、前記フローティングゲート電極の形成にともなって前記第1コントロールゲート電極と前記第2コントロールゲート電極とにそれぞれサイドウォールを形成した記憶素子を具備することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第1のレジストマスクのパターンニング用マスクを用いて、前記フローティングゲート電極上部に第2のレジストマスクを形成し、前記サイドウォールを除去した記憶素子を具備することを特徴とする請求項11記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008305819A (ja) * | 2007-06-05 | 2008-12-18 | Sanken Electric Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
US7642593B2 (en) | 2006-01-26 | 2010-01-05 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
-
2002
- 2002-09-26 JP JP2002281060A patent/JP2004119694A/ja not_active Abandoned
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US7642593B2 (en) | 2006-01-26 | 2010-01-05 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
JP2008305819A (ja) * | 2007-06-05 | 2008-12-18 | Sanken Electric Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
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