JP2009026832A - エージングデバイス - Google Patents

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Abstract

【課題】高速書き込み／消去に適したエージングデバイスを提案する。
【解決手段】本発明の例に係わるエージングデバイスは、半導体基板１１と、第１素子領域ＡＡ１内に形成される第１及び第２拡散層１１Ａ，１１Ｂと、第１及び第２拡散層１１Ａ，１１Ｂ間のチャネル領域上に形成されるフローティングゲート１４と、フローティングゲート１４に対して横方向に一定間隔をおいて並んで形成されるコントロールゲート電極１６とを備える。フローティングゲート１４とコントロールゲート電極１６との結合容量は、フローティングゲート１４と半導体基板１１との結合容量よりも大きい。
【選択図】 図１

Description

本発明は、バッテリーの要らない電子タイマーとしてのエージングデバイスに関する。
近年、バッテリーの要らない電子タイマー、即ち、時間の経過と共に出力が変化する経時変化デバイス（以下、エージングデバイス）が、コンテンツ配信、クレジットカード、デジタル製品のレンタル、デジタルソフトのレンタルなどの分野で使用が検討され始めている。
エージングデバイスは、フローティングゲートを有し、フローティングゲート内の電荷の保持特性（寿命）により一定期間を計測する電子タイマーとして機能する（例えば、特許文献１，２参照）。
このようなエージングデバイスによれば、例えば、フローティングゲートに対する電荷注入量や、トンネル絶縁膜の厚さなどを変えることにより、その寿命を変化させることができる。
ところで、エージングデバイスには、スタックゲート型とシングルポリ型の２種類が存在する。
スタックゲート型の基本構造は、フラッシュメモリのメモリセルと同じであるため、フラッシュメモリを内蔵するＩＣにエージングデバイスを搭載する場合にはスタックゲート型を採用するのが好ましい。
しかし、エージングデバイスは、フラッシュメモリを内蔵しないＩＣにも採用される。このような場合には、シングルポリ型を採用するのが好ましい。
シングルポリ型については、先願（特願２００６−１３４号（出願日２００６年１月４日））に提案される。
ここに提案されるシングルポリ型の特徴は、エージングデバイス部（第１素子領域）とは別に書き込み／消去部（第２素子領域）が設けられる点にある。また、フローティングゲートは、エージングデバイス部と書き込み／消去部との双方に跨って配置される。
従って、フローティングゲートと第１素子領域との結合容量をフローティングゲートと第２素子領域との結合容量よりも大きくすれば、書き込み／消去部（第２素子領域）とフローティングゲートとの間における電荷の注入／放出が容易になる。
このようなシングルポリ型では、以下の全てのパターンを実現することが要求される。これにより、特許文献１に開示されるエージングデバイスに特有の４つの基本動作を実現できるからである。
［Ｎチャネル型の場合］
・ ノーマリオン： 初期設定時に、書き込み（フローティングゲートへの電子の注入）を行う。エージングデバイスは、書き込み状態（初期状態）でオフ、寿命経過後にオンになる。
・ ノーマリオフ： 初期設定時に、消去（フローティングゲートからの電子の放出）を行う。エージングデバイスは、消去状態（初期状態）でオン、寿命経過後にオフになる。
［Ｐチャネル型の場合］
・ ノーマリオン： 初期設定時に、消去（フローティングゲートからの正孔の放出）を行う。エージングデバイスは、書き込み状態（初期状態）でオフ、寿命経過後にオンになる。
・ ノーマリオフ： 初期設定時に、書き込み（フローティングゲートへの正孔の注入）を行う。エージングデバイスは、消去状態（初期状態）でオン、寿命経過後にオフになる。
ここで、Ｎチャネル型でノーマリオンを実現するには、書き込み時に、エージングデバイス部としての第１素子領域内のＮ型拡散層に正の高電圧を印加する。書き込み速度を向上させるには、さらに、書き込み／消去部としての第２素子領域内のＮ型拡散層に負の高電圧を印加したいが、同一の半導体基板に、正の高電圧と負の高電圧とを同時に印加するのは難しい。
また、Ｎチャネル型でノーマリオフを実現するには、消去時に、書き込み／消去部としての第２素子領域内のＮ型拡散層に正の高電圧を印加する。消去速度を向上させるには、さらに、エージングデバイス部としての第１素子領域内のＮ型拡散層に負の高電圧を印加したいが、同様の理由により、それを行うことは難しい。
さらに、Ｐチャネル型でノーマリオン又はノーマリオフを実現する場合にも、上述と同様のことが言える。
このように、従来のシングルポリ型エージングデバイスでは、初期設定時の書き込みを十分に高速化できない問題がある。
特開２００４−１７２４０４号公報 特開２００５−３１０８２４号公報
本発明は、高速書き込み／消去に適した構造を有するシングルポリ型エージングデバイスを提案する。
本発明の例に係わるエージングデバイスは、半導体基板と、半導体基板の表面領域に形成される素子分離絶縁層と、素子分離絶縁層により取り囲まれる第１素子領域と、第１素子領域内に形成される第１及び第２拡散層と、第１及び第２拡散層間のチャネル領域上に形成されるフローティングゲートと、フローティングゲートに対して横方向に一定間隔をおいて並んで形成されるコントロールゲート電極とを備え、フローティングゲートとコントロールゲート電極との結合容量は、フローティングゲートと半導体基板との結合容量よりも大きい。
本発明によれば、高速書き込み／消去に適した構造を有するシングルポリ型エージングデバイスを実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の特徴は、シングルポリ型エージングデバイス(SSAD: solid state aging device)において、フローティングゲートに対して横方向に一定間隔をおいてコントロールゲート電極を並べて配置し、かつ、フローティングゲートとコントロールゲート電極との結合容量を、フローティングゲートと半導体基板との結合容量よりも大きくしたことにある。
この場合、まず、第一に、書き込み／消去は、エージングデバイス部で行うため、先願のシングルポリ型のように、エージングデバイス部と書き込み／消去部とが分離されることはない。このため、デバイス構造が簡単になると共に、書き込み／消去の制御が容易になる。また、エージングデバイス全体としてのサイズも縮小される。
第二に、フローティングゲートとコントロールゲート電極との結合容量をフローティングゲートと半導体基板との結合容量よりも大きくしたことにより、コントロールゲート電極に書き込み電圧を与えたときに、半導体基板からフローティングゲートへの電荷の注入が効率的に行われる。
ここで、先願のシングルポリ型では、書き込み／消去部とエージングデバイス部とが異なるため、本発明とは逆に、エージングデバイス部でのフローティングゲートと半導体基板との結合容量は、大きく設定される。この点が、本発明と先願との大きな違いである。
第三に、本発明の構造によれば、書き込み／消去は、半導体基板とコントロールゲート電極との間に電圧を印加することにより行う。このため、コントロールゲート電極に正の高電圧（又は負の高電圧）を印加し、半導体基板に負の高電圧（又は正の高電圧）を印加して、さらに、書き込みを高速化することができる。
以上のように、本発明によれば、高速書き込み／消去に適した構造を有するシングルポリ型エージングデバイスを実現できる。
２． 実施の形態
(1) 第１実施の形態
A. 構造
図１は、第１実施の形態のエージングデバイスの平面図を示している。
図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図１のＩＶ−ＩＶ線に沿う断面図である。
半導体基板１１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層１２が形成される。第１及び第２素子領域（アクティブエリア）ＡＡ１，ＡＡ２は、素子分離絶縁層１２により取り囲まれ、例えば、第１方向に互いに隣接して配置される。第１素子領域ＡＡ１の第１方向の幅は、Ｗ１である。
第１素子領域ＡＡ１内には、拡散層１１Ａ，１１Ｂが形成される。拡散層１１Ａ，１１Ｂの導電型は、半導体基板１１の導電型と逆になる。例えば、半導体基板１１がＰ型の場合には、拡散層１１ａ，１１ｂは、Ｎ型になり、半導体基板１１がＮ型の場合には、拡散層１１ａ，１１ｂは、Ｐ型になる。
拡散層１１ａ，１１ｂの間のチャネル領域上には、一定間隔ｔ１をおいて、厚さｄのフローティングゲート１４が形成される。第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３は、物質により満たされるか、又は、空間になる。
第２素子領域ＡＡ２上には、コントロールゲート電極１６が形成される。第２素子領域ＡＡ２とコントロールゲート電極１６との間のエリア１５も、物質により満たされるか、又は、空間になる。
フローティングゲート１４は、第１素子領域ＡＡ１上、及び、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層１２上に配置される。
フローティングゲート１４の第１方向に直交する第２方向の幅は、第１素子領域ＡＡ１上においては、Ｌ１であり、コントロールゲート電極１６に隣接する部分においては、Ｌ２（＞Ｌ１）である。
フローティングゲート１４及びコントロールゲート電極１６は、一定間隔ｔ２をおいて隣接する。フローティングゲート１４とコントロールゲート電極１６との間のエリア１７は、物質により満たされるか、又は、空間になる。
ここで、第１素子領域ＡＡ１とフローティングゲート１４との結合容量Ｃ１は、ε1（Ｌ１×Ｗ１）／ｔ１になり、フローティングゲート１４とコントロールゲート電極１６との結合容量Ｃ２は、ε2（Ｌ２×ｄ）／ｔ２になる。
但し、ε1は、第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３内における物質又は空間の誘電率であり、ε2は、フローティングゲート１４とコントロールゲート電極１６との間のエリア１７内における物質又は空間の誘電率である。
本発明では、Ｃ１＜Ｃ２に設定される。
そして、拡散層１１Ａは、コンタクトプラグ１８を介して第１ビット線１９に接続される。また、拡散層１１Ｂは、コンタクトプラグ２０を介して第２ビット線２１に接続される。コントロールゲート電極１６は、コンタクトプラグ２２を介してワード線２３に接続される。
このようなシングルポリ型では、カップリング比Ｃ２／（Ｃ１＋Ｃ２）が非常に大きくなる。カップリング比が大きいほど、コントロールゲート電極１６に書き込み電圧を印加したときに、半導体基板１１とフローティングゲート１４との間にかかる電圧が大きくなるため、書き込み／消去効率が向上する。
B. 動作
図１乃至図４のエージングデバイスに対する書き込み（初期設定）は、フラッシュメモリにおける技術を利用する。例えば、コントロールゲート電極１６の電圧をチャネル領域の電圧よりも十分に高い値に設定することにより、ＦＮ(Fowler-Nordheim)トンネリングを利用して、電子をチャネル領域からフローティングゲート１４内に注入する。
ここで、エージングデバイスは、フローティングゲート１４内に蓄積された電荷量の経時変化、即ち、電荷リークによりチャネル領域の電圧が変化する現象を利用して一定期間を計測する。つまり、第１ビット線（ドレイン電極）１９と第２ビット線（ソース電極）２１との間に流れる電流（ドレイン電流Ｉｄ）の経時変化（エージング）を観測する。
尚、書き込みについては、フローティングゲート１４内に注入する電荷量をベリファイ(verify)技術により制御できる。
ベリファイ技術を利用することにより、フローティングゲート１４内に注入する電荷量を正確に制御できる。
C. その他
エージングデバイスのリーク特性の製造ばらつきについては、出荷前に、リーク特性を検査し、その結果に応じて、制御デバイスに対する書き込み（電荷の注入）方法の条件を決定することが可能である。
この方法を採用すると、同じラインで製造したエージングデバイスでも、制御デバイスのフローティングゲート内に注入する電荷量を変えることにより、異なる寿命を持つ複数のエージングデバイスを提供できるようになる。
従って、ユーザは、その目的に応じ、上述の条件を用いてエージングデバイスの寿命を設定できるようになると共に、製造ばらつきによる寿命誤差も抑制できる。
また、エージングデバイス搭載製品を購入したエンドユーザは、このような事情を知ることなく、製品提供者が設定した期間のみ、製品の使用が可能となる。つまり、エンドユーザが製品をネットワークに接続しようが、外部電源から切断しようが、この使用期間外で製品を使用することが不可能になる。
(2) 第２実施の形態
第２実施の形態は、第１実施の形態の変形例である。
第２実施の形態の特徴は、フローティングゲート及びコントロールゲート電極に関し、両者が対向する部分に凹凸を形成し、さらに、カップリング比を向上させたことにある。
図５は、第２実施の形態のエージングデバイスの平面図を示している。
図６は、図５のＶＩ−ＶＩ線に沿う断面図、図７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。第１及び第２素子領域（アクティブエリア）ＡＡ１，ＡＡ２は、素子分離絶縁層１２により取り囲まれ、例えば、第１方向に互いに隣接して配置される。
第１素子領域ＡＡ１内には、拡散層１１Ａ，１１Ｂが形成される。拡散層１１Ａ，１１Ｂの導電型は、半導体基板１１の導電型と逆になる。
拡散層１１ａ，１１ｂの間のチャネル領域上には、フローティングゲート１４が形成される。第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３は、物質により満たされるか、又は、空間になる。
第２素子領域ＡＡ２上には、コントロールゲート電極１６が形成される。第２素子領域ＡＡ２とコントロールゲート電極１６との間のエリア１５も、物質により満たされるか、又は、空間になる。
フローティングゲート１４は、第１素子領域ＡＡ１上、及び、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層１２上に配置される。
フローティングゲート１４の第１方向に直交する第２方向の幅は、第１素子領域ＡＡ１上においては、Ｌ１であり、コントロールゲート電極１６に隣接する部分においては、Ｌ２（＞Ｌ１）である。
フローティングゲート１４及びコントロールゲート電極１６は、互いに隣接する。また、フローティングゲート１４及びコントロールゲート電極１６が対向する部分には凹凸が形成される。
フローティングゲート１４とコントロールゲート電極１６との間のエリア１７は、物質により満たされるか、又は、空間になる。
ここで、フローティングゲート１４とコントロールゲート電極１６との結合容量Ｃ２（＝ε2（Ｌ２×ｄ）／ｔ２）は、第１実施の形態と同様に、第１素子領域ＡＡ１とフローティングゲート１４との結合容量Ｃ１（＝ε1（Ｌ１×Ｗ１）／ｔ１）よりも大きい。
但し、ε1は、第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３内における物質又は空間の誘電率であり、ε2は、フローティングゲート１４とコントロールゲート電極１６との間のエリア１７内における物質又は空間の誘電率である。
そして、拡散層１１Ａは、コンタクトプラグ１８を介して第１ビット線１９に接続される。また、拡散層１１Ｂは、コンタクトプラグ２０を介して第２ビット線２１に接続される。コントロールゲート電極１６は、コンタクトプラグ２２を介してワード線２３に接続される。
このようなシングルポリ型では、結合容量Ｃ２が第１実施の形態よりも大きくなるため、カップリング比Ｃ２／（Ｃ１＋Ｃ２）がさらに大きくなり、書き込み／消去効率の向上に貢献する。
(3) 第３実施の形態
第３実施の形態は、第２実施の形態の変形例である。
第３実施の形態の特徴は、フローティングゲートの第２方向の幅が一定であること、及び、フローティングゲート及びコントロールゲート電極に関し、両者が対向する部分に凹凸を形成したことにある。
図９は、第３実施の形態のエージングデバイスの平面図を示している。
図１０は、図９のＸ−Ｘ線に沿う断面図、図１１は、図９のＸＩ−ＸＩ線に沿う断面図、図１２は、図９のＸＩＩ−ＸＩＩ線に沿う断面図である。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。第１及び第２素子領域（アクティブエリア）ＡＡ１，ＡＡ２は、素子分離絶縁層１２により取り囲まれ、例えば、第１方向に互いに隣接して配置される。
第１素子領域ＡＡ１内には、拡散層１１Ａ，１１Ｂが形成される。拡散層１１Ａ，１１Ｂの導電型は、半導体基板１１の導電型と逆になる。
拡散層１１ａ，１１ｂの間のチャネル領域上には、フローティングゲート１４が形成される。第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３は、物質により満たされるか、又は、空間になる。
第２素子領域ＡＡ２上には、コントロールゲート電極１６が形成される。第２素子領域ＡＡ２とコントロールゲート電極１６との間のエリア１５も、物質により満たされるか、又は、空間になる。
フローティングゲート１４は、第１素子領域ＡＡ１上、及び、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層１２上に配置される。
フローティングゲート１４の第１方向に直交する第２方向の幅は、第１素子領域ＡＡ１上及びコントロールゲート電極１６に隣接する部分において、共に、Ｌ２である。
フローティングゲート１４及びコントロールゲート電極１６は、互いに隣接する。また、フローティングゲート１４及びコントロールゲート電極１６が対向する部分には凹凸が形成される。
フローティングゲート１４とコントロールゲート電極１６との間のエリア１７は、物質により満たされるか、又は、空間になる。
ここで、第３実施の形態においても、フローティングゲート１４とコントロールゲート電極１６との結合容量Ｃ２（＝ε2（Ｌ２×ｄ）／ｔ２）は、第１素子領域ＡＡ１とフローティングゲート１４との結合容量Ｃ１（＝ε1（Ｌ１×Ｗ１）／ｔ１）よりも大きい。
但し、ε1は、第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３内における物質又は空間の誘電率であり、ε2は、フローティングゲート１４とコントロールゲート電極１６との間のエリア１７内における物質又は空間の誘電率である。
そして、拡散層１１Ａは、コンタクトプラグ１８を介して第１ビット線１９に接続される。また、拡散層１１Ｂは、コンタクトプラグ２０を介して第２ビット線２１に接続される。コントロールゲート電極１６は、コンタクトプラグ２２を介してワード線２３に接続される。
このようなシングルポリ型においても、Ｃ１＜Ｃ２を実現できるため、カップリング比Ｃ２／（Ｃ１＋Ｃ２）が十分に大きくなり、書き込み／消去効率の向上に貢献する。
(4) 第４実施の形態
第４実施の形態は、第２実施の形態の変形例である。
第４実施の形態の特徴は、フローティングゲートの幅が、第１素子領域上で、Ｌ１、第１素子領域の第１方向の両端で、Ｌ２（＞Ｌ１）となっていることにある。
図１３は、第４実施の形態のエージングデバイスの平面図を示している。
図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図、図１５は、図１３のＸＶ−ＸＶ線に沿う断面図、図１６は、図１３のＸＶＩ−ＸＶＩ線に沿う断面図である。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。第１及び第２素子領域（アクティブエリア）ＡＡ１，ＡＡ２は、素子分離絶縁層１２により取り囲まれ、例えば、第１方向に互いに隣接して配置される。
第１素子領域ＡＡ１内には、拡散層１１Ａ，１１Ｂが形成される。拡散層１１Ａ，１１Ｂの導電型は、半導体基板１１の導電型と逆になる。
拡散層１１ａ，１１ｂの間のチャネル領域上には、フローティングゲート１４が形成される。第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３は、物質により満たされるか、又は、空間になる。
第２素子領域ＡＡ２上には、コントロールゲート電極１６が形成される。第２素子領域ＡＡ２とコントロールゲート電極１６との間のエリア１５も、物質により満たされるか、又は、空間になる。
フローティングゲート１４は、第１素子領域ＡＡ１上、及び、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層１２上に配置される。
フローティングゲート１４の第１方向に直交する第２方向の幅は、第１素子領域ＡＡ１上においては、Ｌ１であり、第１素子領域ＡＡ１の第１方向の両端及びコントロールゲート電極１６に隣接する部分においては、それぞれ、Ｌ２（＞Ｌ１）である。
フローティングゲート１４及びコントロールゲート電極１６は、互いに隣接する。また、フローティングゲート１４及びコントロールゲート電極１６が対向する部分には凹凸が形成される。
フローティングゲート１４とコントロールゲート電極１６との間のエリア１７は、物質により満たされるか、又は、空間になる。
そして、拡散層１１Ａは、コンタクトプラグ１８を介して第１ビット線１９に接続される。また、拡散層１１Ｂは、コンタクトプラグ２０を介して第２ビット線２１に接続される。コントロールゲート電極１６は、コンタクトプラグ２２を介してワード線２３に接続される。
このようなシングルポリ型では、第２実施の形態と同様に、書き込み／消去効率が向上する。
(5) 第５実施の形態
第５実施の形態は、第１実施の形態の変形例である。
第５実施の形態の特徴は、フローティングゲートとコントロールゲート電極との間に高誘電率材料(High-k材料)を形成し、さらに、カップリング比を向上させたことにある。
尚、高誘電率材料とは、酸化シリコン及び窒化シリコンの誘電率よりも高い誘電率を持つ材料のことをいうものとする。
図１７は、第５実施の形態のエージングデバイスの平面図を示している。
図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。
この実施の形態では、図３及び図４に相当する断面図は、図３及び図４と同じであるため、省略する。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。第１及び第２素子領域（アクティブエリア）ＡＡ１，ＡＡ２は、素子分離絶縁層１２により取り囲まれ、例えば、第１方向に互いに隣接して配置される。
第１素子領域ＡＡ１内には、拡散層１１Ａ，１１Ｂが形成される。拡散層１１Ａ，１１Ｂの導電型は、半導体基板１１の導電型と逆になる。
拡散層１１ａ，１１ｂの間のチャネル領域上には、フローティングゲート１４が形成される。第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３は、物質により満たされるか、又は、空間になる。
第２素子領域ＡＡ２上には、コントロールゲート電極１６が形成される。第２素子領域ＡＡ２とコントロールゲート電極１６との間のエリア１５も、物質により満たされるか、又は、空間になる。
フローティングゲート１４は、第１素子領域ＡＡ１上、及び、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層１２上に配置される。
フローティングゲート１４の第１方向に直交する第２方向の幅は、第１素子領域ＡＡ１上においては、Ｌ１であり、コントロールゲート電極１６に隣接する部分においては、Ｌ２（＞Ｌ１）である。
フローティングゲート１４及びコントロールゲート電極１６は、互いに隣接する。また、フローティングゲート１４とコントロールゲート電極１６との間のエリア１７Ａには、高誘電率材料(High-k材料)が満たされる。
高誘電率材料の誘電率は、第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３に満たされる物質又は空間の誘電率よりも高い。
そして、第１乃至第４実施の形態と同様に、拡散層１１Ａは、コンタクトプラグ１８を介して第１ビット線１９に接続される。また、拡散層１１Ｂは、コンタクトプラグ２０を介して第２ビット線２１に接続される。コントロールゲート電極１６は、コンタクトプラグ２２を介してワード線２３に接続される。
このようなシングルポリ型では、高誘電率材料によりカップリング比が大きくなるため、書き込み／消去効率が向上する。
(6) 第６実施の形態
第６実施の形態は、第５実施の形態の変形例である。
第６実施の形態の特徴は、フローティングゲートとコントロールゲート電極との間の高誘電率材料(High-k材料)を、酸化膜、窒化膜、又は、酸窒化膜で挟み込んで、絶縁膜の信頼性を向上させたことにある。
図１９は、第６実施の形態のエージングデバイスの平面図を示している。
図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。
この実施の形態では、図３及び図４に相当する断面図は、図３及び図４と同じであるため、省略する。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。第１及び第２素子領域（アクティブエリア）ＡＡ１，ＡＡ２は、素子分離絶縁層１２により取り囲まれ、例えば、第１方向に互いに隣接して配置される。
第１素子領域ＡＡ１内には、拡散層１１Ａ，１１Ｂが形成される。拡散層１１Ａ，１１Ｂの導電型は、半導体基板１１の導電型と逆になる。
拡散層１１ａ，１１ｂの間のチャネル領域上には、フローティングゲート１４が形成される。第１素子領域ＡＡ１とフローティングゲート１４との間のエリア１３は、物質により満たされるか、又は、空間になる。
第２素子領域ＡＡ２上には、コントロールゲート電極１６が形成される。第２素子領域ＡＡ２とコントロールゲート電極１６との間のエリア１５も、物質により満たされるか、又は、空間になる。
フローティングゲート１４は、第１素子領域ＡＡ１上、及び、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層１２上に配置される。
フローティングゲート１４の第１方向に直交する第２方向の幅は、第１素子領域ＡＡ１上においては、Ｌ１であり、コントロールゲート電極１６に隣接する部分においては、Ｌ２（＞Ｌ１）である。
フローティングゲート１４及びコントロールゲート電極１６は、互いに隣接する。また、フローティングゲート１４とコントロールゲート電極１６との間には、高誘電率材料(High-k材料)１７Ａ及び絶縁材料１７Ｂ，１７Ｃが満たされる。
絶縁材料１７Ｂ，１７Ｃは、高誘電率材料１７Ａとフローティングゲート１４との接合面、及び、高誘電率材料１７Ａとコントロールゲート電極１６との接合面の信頼性を確保する機能を有する。絶縁材料１７Ｂ，１７Ｃは、酸化膜、窒化膜、又は、酸窒化膜から構成される。
そして、第１乃至第５実施の形態と同様に、拡散層１１Ａは、コンタクトプラグ１８を介して第１ビット線１９に接続される。また、拡散層１１Ｂは、コンタクトプラグ２０を介して第２ビット線２１に接続される。コントロールゲート電極１６は、コンタクトプラグ２２を介してワード線２３に接続される。
このようなシングルポリ型でも、第５実施の形態と同様に、高誘電率材料によりカップリング比が大きくなるため、書き込み／消去効率が向上する。
(7) その他
第１乃至第６実施の形態では、半導体基板内に第１及び第２素子領域ＡＡ１，ＡＡ２を設けているが、いずれの実施の形態においても、第２素子領域ＡＡ２については、省略できる。
この場合、第２素子領域ＡＡ２は、素子分離絶縁層１２に置き換えられる。
例えば、第１実施の形態を例にとると、図２１及び図２２に示すように、第１素子領域ＡＡ１以外においては、フローティングゲート１４の直下に素子分離絶縁層１２が配置され、コントロールゲート電極１６の直下にも素子分離絶縁層１２が配置される。
３． 適用例
本発明のエージングデバイスは、様々な半導体集積回路に適用可能であるが、プロセス上の観点からすれば、シングルポリ型のメモリセルを有する不揮発性半導体メモリに有望である。
例えば、図２３に示すように、不揮発性半導体メモリと読取装置との間に本発明のエージングデバイスを接続し、データの読み出し／書き込みを本発明のエージングデバイスを介して行えば、データの読み出し／書き込みを許可する期間をエージングデバイスにより制御できる。
このようなシステムを構成すれば、１つのエージングデバイスで不揮発性半導体メモリ全体の寿命を制御できるため、ビット間の寿命のばらつきが発生することはないし、かつ、不揮発性半導体メモリの大容量化にも貢献できる。
４． むすび
本発明によれば、高速書き込み／消去に適したエージングデバイスを実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
第１実施の形態のエージングデバイスを示す平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 図１のＩＩＩ−ＩＩＩ線に沿う断面図。 図１のＩＶ−ＩＶ線に沿う断面図。 第２実施の形態のエージングデバイスを示す平面図。 図５のＶＩ−ＶＩ線に沿う断面図。 図５のＶＩＩ−ＶＩＩ線に沿う断面図。 図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 第３実施の形態のエージングデバイスを示す平面図。 図９のＸ−Ｘ線に沿う断面図。 図９のＸＩ−ＸＩ線に沿う断面図。 図９のＸＩＩ−ＸＩＩ線に沿う断面図。 第４実施の形態のエージングデバイスを示す平面図。 図１３のＸＩＶ−ＸＩＶ線に沿う断面図。 図１３のＸＶ−ＸＶ線に沿う断面図。 図１３のＸＶＩ−ＸＶＩ線に沿う断面図。 第５実施の形態のエージングデバイスを示す平面図。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。 第６実施の形態のエージングデバイスを示す平面図。 図１９のＸＸ−ＸＸ線に沿う断面図。 変形例としてのエージングデバイスを示す平面図。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。 適用例としてのシステムを示す図。
符号の説明
１１： 半導体基板、 １１Ａ，１１Ｂ： 拡散層、 １２： 素子分離絶縁層、 １３，１５，１７： 物質又は空間、 １４： フローティングゲート、 １６： コントロールゲート電極、 １８，２０，２２： コンタクトプラグ、 １９： 第１ビット線、 ２１： 第２ビット線、 ２３： ワード線。

Claims (10)

  1. 半導体基板と、前記半導体基板の表面領域に形成される素子分離絶縁層と、前記素子分離絶縁層により取り囲まれる第１素子領域と、前記第１素子領域内に形成される第１及び第２拡散層と、前記第１及び第２拡散層間のチャネル領域上に形成されるフローティングゲートと、前記フローティングゲートに対して横方向に一定間隔をおいて並んで形成されるコントロールゲート電極とを具備し、前記フローティングゲートと前記コントロールゲート電極との結合容量は、前記フローティングゲートと前記半導体基板との結合容量よりも大きいことを特徴とするエージングデバイス。
  2. 前記フローティングゲートは、前記第１素子領域を第１方向に跨って配置され、前記フローティングゲートの前記第１方向に直交する第２方向の幅は、前記第１素子領域上よりも前記コントロールゲート電極に隣接する部分において広いことを特徴とする請求項１に記載のエージングデバイス。
  3. 前記フローティングゲート及び前記コントロールゲート電極に関し、両者が対向する部分には凹凸が形成されていることを特徴とする請求項１又は２に記載のエージングデバイス。
  4. 前記フローティングゲートと前記コントロールゲート電極との間には、前記フローティングゲートと前記半導体基板との間の物質又は空間よりも高い誘電率を持つ物質又は空間が形成されることを特徴とする請求項１乃至３のいずれか１項に記載のエージングデバイス。
  5. 前記コントロールゲート電極は、前記素子分離絶縁層により取り囲まれる第２素子領域上に形成され、前記フローティングゲートは、前記第１及び第２素子領域間の素子分離絶縁層上にも形成されることを特徴とする請求項１乃至４のいずれか１項に記載のエージングデバイス。
  6. 前記フローティングゲートと前記コントロールゲート電極とが対向する部分の面積は、前記第１素子領域と前記フローティングゲートとが対向する部分の面積よりも大きいことを特徴とする請求項１乃至５のいずれか１項に記載のエージングデバイス。
  7. 前記フローティングゲートと前記コントロールゲート電極との間には、高誘電率材料が配置されることを特徴とする請求項１乃至６のいずれか１項に記載のエージングデバイス。
  8. 前記高誘電率材料は、酸化膜、窒化膜、又は、酸窒化膜により挟み込まれていることを特徴とする請求項７に記載のエージングデバイス。
  9. 前記第１拡散層は、不揮発性半導体メモリに接続され、前記第２拡散層は、読取装置に接続されること特徴とする請求項１乃至８のいずれか１項に記載のエージングデバイス。
  10. 前記不揮発性半導体メモリは、シングルポリ型のメモリセルから構成されることを特徴とする請求項９に記載のエージングデバイス。
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