JP4421364B2

JP4421364B2 - 半導体装置

Info

Publication number: JP4421364B2
Application number: JP2004121715A
Authority: JP
Inventors: 敦寛木下; 浩志渡辺; 一也松澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-04-16
Filing date: 2004-04-16
Publication date: 2010-02-24
Anticipated expiration: 2024-04-16
Also published as: JP2005310824A

Description

本発明は、浮遊ゲートに蓄積された電荷が直接トンネリングにより抜ける現象（エージング）を利用し、エージングデバイスとしての電荷保持期間に有効期限を設けた半導体装置に関する。

暗号やパスワードに有効期限を設けたセキュリティシステムは、従来から広く用いられてきた。例えば、衛星放送では、暗号キーに有効期限を設け、ある一定期間毎にユーザにパスワードの変更を義務付けてセキュリティを高めている。

一例として、データ保持寿命が任意に設定された不揮発性半導体メモリを、メモリカードや定期券等に使用して、一定期間データを保持すると共に一定期間経過後にデータを抹消することで、メモリカードや定期券等を使用できないようにする技術が報告されている（例えば、特許文献１参照）。

しかしながら、この不揮発性半導体メモリは、メモリを構成する不揮発性メモリセルの一つ一つのゲート絶縁膜における原子構成比を調整することで、データの保持寿命を決定している。従って、正確な保持寿命を再現することが困難であるという問題がある。さらに、有効期限を任意に決めたメモリ領域を複数形成するためには、異なる原子構成比からなるゲート絶縁膜を有するメモリを同一基板に作りこまなければならず、製法が煩雑になるという問題がある。

また、電源供給が遮断されても、その後に電源を再投入したときに、現在の時刻を算出して自動的に設定できる技術も報告されている（例えば、特許文献２参照）。この技術は、ＥＰＲＯＭ等の記憶素子のしきい値の変化を利用して経過時間を測るもので、電源遮断時から電源再投入時までの記憶素子のしきい値の変化から経過時間を計算し、電源遮断時の時刻に加えることにより現在の時刻を得ている。さらに、電荷蓄積素子が絶縁材を通じてその静電荷を失う放電率より経過時間を決定するタイムセルという技術も報告されている（例えば、特許文献３参照）。このタイムセルは、測定すべき特定の期間を選択するようにプログラムすることができる。

しかしながら、後者の２件は経過時間の計測のみを行うものであり、適切な有効期限を設定できるものではなかった。そのため、正確な動作寿命を保証することができ、寿命の改ざんを防ぐことのできる有効期限付き半導体装置の実現が望まれていた。

ところで、バッテリーの要らない電子タイマーを実現する手段として、不揮発性メモリセルを用いることが考えられる。浮遊ゲートと制御ゲートの２層ゲート構造のＥＥＰＲＯＭは、一般に１０年程度の電荷保持機能を有するが、基板と浮遊ゲートとの間のトンネル酸化膜を薄く形成することにより電荷保持期間を短くでき、これをエージングデバイスとして用いることにより電子タイマーを実現することが可能となる。

しかしながら、この種のＥＥＰＲＯＭでは、トンネル酸化膜の膜厚に製造ばらつきがあると寿命に大きなばらつきが出てしまう。例えば、トンネル酸化膜の膜厚６ｎｍを狙ったプロセスで、全ビットの膜厚を±５％の誤差内に収めたとしよう。このとき、エージングデバイスの寿命を決定するゲートリーク電流は−５％で２０倍大きく、＋５％で２０分の１と小さくなる。このようなリーク電流の大きな変動は、タイマー時間の大きなずれを招き、電子タイマーとして許容できるものではない。

また、ＥＥＰＲＯＭに限らず、他の電子デバイスを用いた場合も、ウェル，ＨＡＬＯ構造（チャネル端に高濃度分布を有する構造），ｐｎ接合やゲートポリシリコン等の不純物濃度，ゲート面積，ゲート端形状，ｐｎ接合及びショットキー接合等の接合面積など、セルの構造パラメータの製造ばらつきが寿命のばらつきを引き起こすことが、エージングデバイス製造上の問題点である。さらに、エージングデバイスのセルに不良が発生した場合、エージングデバイスを用いた半導体装置の信頼性を著しく損なう恐れがある。
特開平１０−１８９７８０号公報特開平９−１２７２７１号公報特開２００２−２４６８８７号公報

このように従来、時間の経過と共に出力の変化するエージングデバイスを用いてバッテリーの要らない電子タイマーを実現しようとすると、エージングデバイスの製造ばらつきがタイマー時間に影響を与えるため、正確な動作時間を設定することは困難であった。

本発明は、上記事情を考慮して成されたもので、その目的とするところは、不良ビットの混入や、エージングデバイスの構造パラメータ（トンネル絶縁膜厚，不純物濃度，接合面積，ゲート端形状等）の製造ばらつきが、エージングデバイスの寿命に与える影響を抑制することができ、電子タイマー時間の制御性を高めることのできる半導体装置を提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち本発明は、半導体基板上に複数個設けられ、各々が前記基板上にゲート絶縁膜を介して形成された浮遊ゲートを有するタイマーセルと、これらの各セルにそれぞれ直列に接続され、該セルと反対側の一端が共通接続されたスイッチ素子と、これらのスイッチ素子の共通接続部に接続され、前記セルに流れる電流を所定の参照値と比較するセンス回路とを備えた半導体装置であって、前記セルは、各々の初期電流値の分布がワイブル分布に従うように設計され、各々のセルを初期電流値の低い方から順位付けし、累積不良確率が６３．２１％に対応する寿命に最も近いセルを求め、該セルから所望の順位内のセルを選択し、それらより順位が電流値が高いセルと低いセルを非選択セルとして、非選択セルを前記スイッチ素子によって切断してなることを特徴とする。

本発明によれば、エージングデバイスとしての各セルの初期電流値の分布がワイブル分布に従うように設計、即ち浮遊ゲートからの注入電荷の抜けが直接トンネルモードとなるように設計し、各々のセルの初期電流値を低い方から並べたとき、全体の６３．２１％付近にあるセルのみを選択して使用することにより、不良ビットの混入やエージングデバイスの構造パラメータによる製造ばらつきによってエージングデバイスの寿命が変動するのを抑制することができ、寿命コントロールの精度を高めることができる。これにより、電子タイマー時間の制御性を高めることが可能となる。

以下、本発明の詳細を図示の実施形態によって説明する。

図１は、本発明の一実施形態に係わる電子タイマーを構成するタイマーセル（エージングデバイス）の基本構造を示す断面図である。

Ｓｉ等の半導体基板１０上にトンネル酸化膜（ゲート絶縁膜）１１を介して浮遊ゲート１２が形成され、その上に電極間絶縁膜１３を介して制御ゲート１４が形成されている。また、ゲート部の側面には側壁絶縁膜１５が形成され、ソース・ドレイン領域１６とチャネル領域との間には高濃度の不純物領域（ＨＡＬＯ領域）１７が形成されている。

このように、基本的には通常のフラッシュメモリセルと同じ構成であるが、基板１０と浮遊ゲート１２との間のトンネル酸化膜１１が、通常のフラッシュメモリセルよりも薄く形成され、例えば１〜５ｎｍに形成されている。なお、ゲート絶縁膜１１としては、酸化膜以外の絶縁膜を使用することも可能である。ここでは、酸化膜について説明するが、酸化膜の類似から容易に酸化膜以外の材料に適用できるのは勿論のことである。

図２及び図３は、エージングデバイスにおける輸送モードによる電気特性の違いを表す図である。図２（ａ）（ｂ）は、複数の輸送モードにより電荷抜けが起こる場合を示している。（ａ）はエージングデバイスに流れるドレイン電流の変化を印加電圧に対してプロットした電気特性であり、（ｂ）は寿命に対する累積確率をプロットしたワイブル分布（Weibull distribution）を表すものである。

図３（ａ）（ｂ）は、直接トンネリングが電荷抜けを支配しているモードを表しており、（ａ）が電気特性であり、（ｂ）がワイブル分布である。特に注目すべき点は、図３（ｂ）に示すように、直接トンネリング支配モードでは、累積確率と寿命との関係が直線となり、さらに複数の直線が１点で交わることである。

なおここで、寿命ｔがワイブル分布に従う場合、累積不良確率Ｆ（ｔ）は次のように表される。

Ｆ（ｔ）＝１−exp［−｛（ｔ−ｇ）／ｓ｝^m］
但し、ｇは位置パラメータ、ｓは尺度パラメータ、ｍは形状パラメータである。

ここで、ｇが０であるような場合に、上式はｔの期待値をτとして、
Ｆ（ｔ）＝１−exp｛−（ｔ／τ）^B｝
と表すことができ、素子寿命がこの分布で表せることを我々は確認している。但し、Ｂは定数である。

従って、ｔ＝τ、即ち期待値通りの寿命を持つ素子の場合は、
Ｆ（τ）＝１−exp（−１）＝１−１／ｅ≒０．６３２１
であるから，全体の６３．２１％に当たる寿命を持った素子が期待値どおりの寿命を持つ素子であることが分かる。

実用的には、寿命ばらつきは１０％程度が上限であるから、この範囲内に入る寿命を持った素子は、
ｔ＝０．９τ からｔ＝１．１τ
の範囲である。従って、上と同様にすると、
Ｆ（０．９τ）１−exp（−０．９^B）≒１−exp（−０．９）＝０．５９３４
Ｆ（０．９τ）１−exp（−１．１^B）≒１−exp（−１．１）＝０．６６７１
となる。但し、ここで、０．９も１．１も１に近い数であることから、０．９^B≒０．９，１．１^B≒１．１とした。

以上より、実用的な選別範囲は、５９．３４％〜６６．７１％となる。

図２及び図３が表しているように、直接トンネリング支配モードでは累積確率が６３．２１％になるところで寿命のばらつきを抑制できることが分かる。従って、エージングデバイスの寿命制御を効率良く行うには、直接トンネリング支配モードを利用すること、及び累積確率６３．２１％付近のエージングデバイスを用いることが必須である。

直接トンネリング以外の輸送モードとして、ストレス・インディースド・リーク電流（ＳＩＬＫ）やＦＮトンネルモードなどが考えられる。特に、ＳＩＬＫモードの原因は複雑な物理現象が絡んでおり、分割すると更に複雑なモードが内在している。このため、第一の目的として、まずＳＩＬＫモードを排除する必要がある。

そこで、図４に示すように、エージングデバイスを並列化することを提案する。即ち、並列して合算されたドレイン電流（Ｉ_D）を用いて寿命を制御する。ＳＩＬＫが発生したエージングデバイスでは、本来の寿命に対して寿命が著しく短くなるので、本来の寿命が近づくに連れ、合算されたドレイン電流に寄与しなくなる。このように、エージングデバイスを並列化することによってＳＩＬＫモードは自然に取り除かれる。なお、このとき用いるエージングデバイスとしてのタイマーセルは、浮遊ゲートからの電荷の抜けにより、ソース・ドレイン間がＯＮ状態からＯＦＦ状態に徐々に移行するものである。

次に、ＦＮトンネルモードを取り除く。図５は、トンネル酸化膜に加わる電界と酸化膜厚の条件によって浮遊ゲートからのトンネルモードが変化する様子を表している。酸化膜が厚く、電界が高くなるようなバイアス条件下でＦＮトンネリングが発生するので、図５の曲線より左下の条件を満たすような酸化膜厚と酸化膜電界の組み合わせでエージングデバイスを待機させれば良いことが判る。

具体的には、与えられたポテンシャル条件下で決定される酸化膜電界に応じて図５の曲線から求められる酸化膜厚より薄いトンネル酸化膜を有するメモリセルを用いることが望ましい。更に具体的に言えば、ここで言う酸化膜電界は、エージングデバイスが待機状態であるときにトンネル酸化膜に印加される電界である。

または、酸化膜厚に応じて図５の曲線から求められる酸化膜電界より低い電界をトンネル酸化膜に印加する半導体制御方法を用いることが望ましい。更に具体的に言えば、ここで言う酸化膜電界は、エージングデバイスが待機状態であるときにトンネル酸化膜に印加される電界である。即ち、上述した条件が満たされるよう書き込み時に浮遊ゲートに注入される電荷量を制御しなければならない。

ここで、直接トンネルモードとは、浮遊ゲート中の電子がトンネル酸化膜中を経由することなく直接チャネル領域にトンネルすることを指す。これに対し、トンネルした後もトンネル酸化膜中を移動することになるモードをＦＮトンネルモードという。これらを模式的に示したものが図６である。

直接トンネルモードとなる条件は、図７に示したような記号を用いて説明することができる。トンネル酸化膜中にかかる電界をＥ、その膜厚をＴとしたとき、トンネル後の電子がチャネル領域に直接入るためには、膜厚分の電圧降下（Ｅ×Ｔ）が浮遊ゲートとトンネル酸化膜のバンドオフセットφ_Bよりも小さければよい。即ち、
φ_B＞Ｅ×Ｔ
となる条件を満たせばよい。従って、この条件を満たすように、トンネル酸化膜の膜厚を設定する、又は書き込み時に浮遊ゲートに注入される電荷量を制御することにより、エージングデバイスの電荷抜けは、直接トンネルモードが支配的になる。

図８は、上記考えに基づくフローの一例を示す図である。まず、デバイスの仕様を決定する（ステップＳ１）。具体的には、エージングデバイスのターゲット寿命である。続いて、動作電圧を決定し（ステップＳ２）、それに応じて直接トンネルモードが支配的になるよう、酸化膜厚を決定する（ステップＳ３）。最後に、累積確率６３．２１％近傍のセルのみを選別する（ステップＳ４）。

図９は、上述した選別方法を実現するために必要な回路構成、即ち本実施形態の電子タイマーの構成を示す図である。左列に前記図１に示すようなタイマーセル３１が複数個配置され、各々のセル３１にはスイッチ素子としてのブレーカ３２がそれぞれ直列接続されている。但し、セル３１とブレーカ３２との間には、セル３１の寿命特性を検出してブレーカ３２を制御するためのトリミング回路３３が挿入されている。ブレーカ３２を介して得られる信号は合成されてセンス回路３４に入力される。センス回路３４には、この合計信号と共に参照信号が入力されており、これらの各信号を比較して大小関係を検出する。そして、その比較結果が出力されるものとなっている。

このような構成において、まずトリミング回路３３によりセルのトリミングを行う。トリミングでは、累積確率６３．２１％近傍のセル３１を抽出する。具体的には、図１０に示すように、まず各セル３１に所望の電荷を書き込む（ステップＳ１）。この電荷の書き込みは、通常の不揮発性メモリセルと同様に、セル３１の制御ゲートと基板間に所望の電圧を印加すればよい。次いで、書き込み直後の各セル３１のドレイン電流値をモニタする（ステップＳ２）。即ち、セル３１のソース・ドレイン間に所定電圧を印加し、ソース・ドレイン間に流れる電流を検出する。次いで、電流値が小さい順に各セル３１に順位付けする（ステップＳ３）。次いで、全体の６３．２１％の順位に当たるセル３１を中心とした、所望の範囲のセル３１だけを残し、他のセル３１を無効化する（ステップＳ４）。

なお、トリミング回路３３によるセル３１の選択は、複数個であってもよいし、１個であってもよい。例えば、１０００個のセルが存在するとして、そのうちの１％を選択するものとして、累積確率６３．２１％の近傍にある１０個のセルを選択し、残りの９９０個を無効化すればよい。また、セルの選択個数は累積確率６３．２１％近傍における幅を変えることによって任意に設定することができる。

トリミング回路３３が抽出しなかったセル３１（累積確率６３．２１％近傍にないと判定されたセル）は、ブレーカ３２で接続を遮断される。従って、ブレーカ３２で遮断されずに残ったセル３１の電気信号が合成され、センス回路３４で読み取られることになる。センス回路３４では、合成した電気信号と寿命を定義する参照信号とが参照され、エージングデバイスの寿命が切れたかどうか出力される。具体的には、合成した電気信号が参照信号よりも小さくなった時点で寿命が切れたと判定され、その判定情報が出力される。

図１１は、上述した参照信号と合算ドレイン電流による寿命制御の方法を示すものである。但し、図中の合算ドレイン電流は、上述した方法を用いて累積確率６３．２１％近傍のセルのみ合算して得られたものとする。この操作が意味するところは、製造による合算ドレイン電流のばらつきが既に十分な精度で抑えられているということである。従って、その上で参照信号を調節することにより、寿命をコントロールすることができる。図１１から分かるように、参照信号レベルをＩ₁にしたときと、Ｉ₂にしたときとで、寿命が違うのが判る。

このように本実施形態によれば、エージングデバイスとしてのタイマーセルからの電荷の放出が主に直接トンネルによって起こるゲート酸化膜厚を選択することによって、各々のセルの初期電流値の分布がワイブル分布となるように設計することができる。そして、累積確率が１−１／ｅ（≒６３．２１％）の近傍となるセルのみを選択することで、不良ビットの混入やエージングデバイスの構造パラメータによる製造ばらつきによってエージングデバイスの寿命が変動するのを抑制することができる。これにより、寿命コントロールの精度を高めることができ、電子タイマー時間の制御性を高めることが可能となる。

また、本装置は必ずしも常に電源を接続しておく必要はなく、寿命を検出したい時に一時的に電源を接続すればよいため、消費電力を極めて小さくすることができる。これは、浮遊ゲートからの電荷の放出は、セルに流れるドレイン電流に関係なく生じるため、電源を接続しない状態であってもエージングデバイスを動作させることができるためである。また、参照信号を調節することで簡易に寿命をコントロールできる利点もある。

なお、本発明は上述した実施形態に限定されるものではない。実施形態では、エージングデバイスとして２層ゲート構成の不揮発性メモリセルを用いたが、必ずしもこれに限らず、浮遊ゲートに電荷を注入できる構成であればよい。例えば、ホットエレクロンの注入により浮遊ゲートに電荷を蓄積できる構成とすれば、制御ゲートを省略することが可能である。また、ゲート絶縁膜は酸化膜に限らず、他の絶縁膜を用いてもよい。

また、実施形態では、タイマーセルに直列接続するスイッチ素子としてブレーカを用いたが、このブレーカは電気的に接続を遮断するものであってもよいし、ヒューズ等を切断するものであってもよい。さらに、スイッチ素子として、電気信号によりオン・オフ可能なトランジスタを用いてもよい。

また、本発明ではワイブル分布のピークである累積確率６３．２１％近傍の範囲を定める必要があるが、これは選択使用するセル数の個数等に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

本発明の一実施形態に係わる電子タイマーを構成するタイマーセル（エージングデバイス）の基本構造を示す断面図。複数の輸送モードにより電荷抜けが起こる場合の電気特性及びワイブル分布を示す図。直接トンネリングが電荷抜けを支配しているモードにおける電気特性及びワイブル分布を示す図。エージングデバイスを並列化した構成を示す図。直接トンネリングが支配する条件を示す図。直接トンネルモードとＦＮトンネルモードの様子を模式的に示す図。直接トンネルモードとなる条件を示す図。セルをワイブル分布となるように設定するためのフローを示す図。実施形態に係わる電子タイマーの構成を示す図。セルをトリミングするためのフローを示す図。参照信号による寿命制御の仕組みを示す図。

符号の説明

１０…半導体基板
１１…トンネル酸化膜（ゲート絶縁膜）
１２…浮遊ゲート
１３…電極間絶縁膜
１４…制御ゲート
１５…側壁絶縁膜
１６…ソース・ドレイン領域
１７…ＨＡＬＯ領域
３１…タイマーセル
３２…ブレーカ（スイッチ素子）
３３…トリミング回路
３４…センス回路

Claims

半導体基板上に複数個設けられ、各々が前記基板上にゲート絶縁膜を介して形成された浮遊ゲートを有するタイマーセルと、これらの各セルにそれぞれ直列に接続され、該セルと反対側の一端が共通接続されたスイッチ素子と、これらのスイッチ素子の共通接続部に接続され、前記セルに流れる電流を所定の参照値と比較するセンス回路とを備えた半導体装置であって、
前記セルは、各々の初期電流値の分布がワイブル分布に従うように設計され、各々のセルを初期電流値の低い方から順位付けし、累積不良確率が６３．２１％に対応する寿命に最も近いセルを求め、該セルから所望の順位内のセルを選択し、それらより順位が高いセルと低いセルを非選択セルとして、非選択セルを前記スイッチ素子によって切断してなることを特徴とする半導体装置。
前記選択されるセルは、前記累積不良確率が５９．３４％〜６６．７１％の範囲に対応する寿命のセルを含むことを特徴とする請求項１記載の半導体装置。
前記選択されるセルは複数個であり、前記センス回路は、選択されたセルに流れる電流の合計値を前記参照値と比較するものであることを特徴とする請求項１又は２に記載の半導体装置。
前記セルは、前記浮遊ゲート上に電極間絶縁膜を介して制御ゲートを有するものであることを特徴とする請求項１〜３の何れかに記載の半導体装置。
前記ゲート絶縁膜に印加される電界をＥ、前記ゲート絶縁膜の膜厚をＴ、前記浮遊ゲートとゲート絶縁膜のバンドオフセットをφB としたとき、
φB ＞Ｅ×Ｔ
となるように、前記ゲート絶縁膜の膜厚を設定したことを特徴とする請求項１〜４の何れかに記載の半導体装置。
前記ゲート絶縁膜に印加される電界をＥ、前記ゲート絶縁膜の膜厚をＴ、前記浮遊ゲートとゲート絶縁膜のバンドオフセットをφB としたとき、
φB ＞Ｅ×Ｔ
となるように、書き込み時に前記浮遊ゲートに注入する電荷量を制御することを特徴とする請求項１〜４の何れかに記載の半導体装置。