JP2006079801A - 電荷トラッピング不揮発性メモリにおける検出の方法および装置 - Google Patents
電荷トラッピング不揮発性メモリにおける検出の方法および装置 Download PDFInfo
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Abstract
【解決手段】前記電荷トラッピング構造の他の部分が、関係のないデータを保存するとき、前記読出し動作は、前記電荷トラッピング構造の異なる部分の間の結合を低下させる。前記メモリセルの検出ウィンドウが、本読出し動作によって大幅に改善される。
【選択図】図1A
Description
120 上部誘電体構造(酸化物構造)
130 電荷トラッピング構造
140 底部誘電体構造
150 ソース
160 ドレーン
170 基板
210 ゲート
220 上部誘電体構造
230 電荷トラッピング構造
233 ドレーン側
234 正孔
240 底部誘電体構造(トンネル誘電体)
250 ソース
260 ドレーン
270 基板
310 第1のビット
320 第2のビット
330、340 時間間隔
350 検出ウィンドウ
360、362、364、366 レベル
410、420 電荷トラッピング部
502 基板
505 ビット線
510 パストランジスタ
520 メモリセル
540 メモリセル
542 電荷トラッピング構造の部分
544 電荷トラッピング構造の部分
550 メモリセル
590 パストランジスタ
595 ビット線
602 基板
605 ビット線
610 パストランジスタ
620 メモリセル
640 メモリセル
642 電荷トラッピング構造の部分
644 電荷トラッピング構造の部分
650 メモリセル
690 パストランジスタ
695 ビット線
702 基板
705 ビット線
710 ゲート
720 ゲート
720 メモリセル
804 ビット線
810 パストランジスタ
820 メモリセル
902 基板
903 ビット線
910 パストランジスタ
920 メモリセル
1002 基板
1003 ビット線
1010 パストランジスタ
1020 メモリセル
1102 基板
1103 ビット線
1104 ビット線
1110 パストランジスタワード線
1120 メモリセルワード線
1140 ワード線
1143 電荷トラッピング構造部
1144 電荷トラッピング構造部
1150 メモリセルワード線
1190 パストランジスタワード線
1202 基板
1203 ビット線
1204 ビット線
1210 パストランジスタワード線
1220 メモリセルワード線
1240 ワード線
1243 電荷トラッピング構造部
1244 電荷トラッピング構造部
1250 メモリセルワード線
1290 パストランジスタワード線
1302 基板
1303 ビット線
1310 パストランジスタワード線
1320 メモリセルワード線
1340 ワード線
1343 電荷トラッピング構造部
1350 メモリセルワード線
1390 パストランジスタワード線
1402 基板
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1410 パストランジスタワード線
1420 メモリセルワード線
1440 ワード線
1443 電荷トラッピング構造部
1450 メモリセルワード線
1490 パストランジスタワード線
1500 メモリアレイ
1501 ロウデコーダ
1502 ワード線
1503 カラムデコーダ
1504 ビット線
1505 バス
1506 ブロック
1507 データバス
1508 バイアス配置供給電圧
1509 バイアス配置状態マシン
1511 データイン線
1515 データアウト線
1550 集積回路/ ソース
Claims (21)
- ゲートと、基板領域におけるソースおよびドレーン領域とを有し、上部誘電体と、ソースおよびドレーン領域に対応する部分を有する電荷トラッピング構造と、前記ゲートと前記基板領域との間の底部誘電体を含むメモリセルを動作させる方法であって、
前記電荷トラッピング構造の前記選択された部分の電荷蓄積状態を判定するために、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択し、
前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定するために、第1のバイアス配置を適用し、
前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間を流れる電流を測定し、前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定することを特徴とするメモリセルを動作させる方法。 - ソースおよびドレーン領域を有する基板領域と、
前記基板領域と結合された底部誘電体と、
前記ソースおよびドレーン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造と、
前記電荷トラッピング構造と結合された上部誘電体と、
前記上部誘電体と結合されたゲートと、
前記電荷蓄積状態を判定するために、第1のバイアス配置を適用し、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間を流れる電流を測定し、前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定するロジックを有することを特徴とする不揮発性メモリ。 - ソースおよびドレーン領域を有する基板領域を提供し、
前記基板領域と結合された底部誘電体を提供し、
前記ソースおよびドレーン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造を提供し、
前記電荷トラッピング構造と結合された上部誘電体を提供し、
前記上部誘電体と結合されたゲートを提供し、
前記電荷蓄積状態を判定するために、第1のバイアス配置を適用し、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間を流れる電流を測定し、前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定するロジックを提供することを特徴とする不揮発性メモリを製造する方法。 - 各カラムが、直列に配置され第1の端部および第2の端部を有する複数のメモリセルを含む、そのような複数のカラムを有するメモリアレイと、ここで各メモリセルは、
ソースおよびドレイン領域を有する基板領域と、
前記基板領域と結合された底部誘電体と、
前記ソースおよびドレイン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造と、
前記電荷トラッピング構造と結合された上部誘電体と、
前記上部誘電体と結合されたゲートとを有し、
前記直列に配置された複数のメモリセルの第1の端部と結合された第1のパストランジスタと、
前記直列に配置された複数のメモリセルの第2の端部と結合された第2のパストランジスタと、
前記第1のパストランジスタと結合された第1のビット線と、
前記第2のパストランジスタと結合された第2のビット線と、
前記複数のメモリセルの前記ゲートと結合された複数のワード線と、
前記複数のメモリセルと結合されたロジックであって、前記第1のパストランジスタおよび前記第2のパストランジスタの一方をオンにし、感度増幅器を前記複数のメモリセルの中のメモリセルの前記ソース領域または前記ドレイン領域と電気的に結合させ、それによって、前記ソース領域または前記ドレイン領域に対応する前記電荷トラッピング構造の部分を選択し、前記電荷蓄積状態を判定するために、第1のバイアス配置を適用し、前記基板領域と、前記ソース領域または前記ドレイン領域の一方との間を流れる電流を測定し、前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定するロジックを有することを特徴とする不揮発性メモリ集積回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記第1のバイアス配置が、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に電圧差を印加し、前記ソース領域または前記ドレーン領域のもう一方を浮かせることを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記第1のバイアス配置が、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に第1の電圧差を生じさせ、ならびに、前記基板領域と、前記ソースおよび前記ドレーン領域の一方との間に第2の電圧差を生じさせ、前記第1の電圧差および前記第2の電圧差が、前記判定のために十分なバンド間トンネル電流を生じさせ、前記第1の電圧差および前記第2の電圧差は、前記電荷蓄積状態を変化させないことを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記第1のバイアス配置が、少なくともおよそ5Vの第1の電圧差を、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に生じさせ、ならびに、およそ5V未満の第2の電圧差を、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に生じさせることを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記第1のバイアス配置が、少なくとも、前記ソース領域または前記ドレーン領域の一方を通るバンド間電流成分を誘発することを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記第1のバイアス配置が、前記基板領域を通って流れる電流と、前記ソース領域または前記ドレーン領域の一方を通って流れる電流を測定することを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記基板領域が、前記半導体基板におけるウェルであることを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、Fowler−Nordheimトンネリングを介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、チャネルホットエレクトロン注入電流を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、channel initiated二次電子注入電流を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、および
第3のバイアス配置を適用し、前記電荷トラッピング構造と前記基板領域との間の電子運動を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造と前記ゲートとの間の電子運動を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、および
第3のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整し、
前記第1のバイアス配置において、前記第2のバイアス配置および前記第3のバイアス配置の一方によって調整された前記電荷蓄積状態に対して、およそ100ナノアンペアの電流を測定し、前記第2のバイアス配置および前記第3のバイアス配置のもう一方によって調整された前記電荷蓄積状態に対して、およそ1ナノアンペアの電流を測定することを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記ロジックがさらに、
第2のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、および
第3のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整し、
前記第1のバイアス配置において、前記第2のバイアス配置および前記第3のバイアス配置の一方によって調整された前記電荷蓄積状態に対して測定される電流が、前記第2のバイアス配置および前記第3のバイアス配置のもう一方によって調整された前記電荷蓄積状態に対して測定される電流よりも、少なくともおよそ10倍大きいことを特徴とする方法、メモリ、または回路。 - 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記電荷トラッピング構造の各部分の前記電荷蓄積状態が、1ビットを保存することを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記電荷トラッピング構造の各部分の前記電荷蓄積状態が、複数のビットを保存することを特徴とする方法、メモリ、または回路。
- 請求項1、2、3、または4に記載の方法、メモリ、または回路において、前記第1のバイアス配置の間に生成される熱正孔が、前記電荷蓄積状態を妨害するためには不十分であることを特徴とする方法、メモリ、または回路。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049368A (ja) * | 2007-08-13 | 2009-03-05 | Micronics Internatl Co Ltd | 高速消去式電荷捕捉メモリーセル |
JP2011100533A (ja) * | 2009-11-05 | 2011-05-19 | Fs Semiconductor Corp Ltd | フラッシュepromの閾値電圧降下方法及びその構造 |
WO2023022453A1 (ko) * | 2021-08-18 | 2023-02-23 | 성균관대학교산학협력단 | 강유전체 트랜지스터의 스위칭 전하 측정 방법 및 장치 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7200045B2 (en) * | 2004-12-30 | 2007-04-03 | Macronix International Company, Ltd. | Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL) |
US7167398B1 (en) * | 2005-02-23 | 2007-01-23 | Spansion L.L.C. | System and method for erasing a memory cell |
EP1732081B1 (en) * | 2005-06-03 | 2010-03-10 | Imec | Method for operating a non-volatile charge-trapping memory device and method for determining programming/erase parameters |
EP1732080B1 (en) | 2005-06-03 | 2008-09-24 | Interuniversitair Microelektronica Centrum Vzw | Method for extracting the distribution of charge stored in a semiconductor device |
US8223553B2 (en) * | 2005-10-12 | 2012-07-17 | Macronix International Co., Ltd. | Systems and methods for programming a memory device |
US20070247924A1 (en) * | 2006-04-06 | 2007-10-25 | Wei Zheng | Methods for erasing memory devices and multi-level programming memory device |
WO2007135632A2 (en) | 2006-05-19 | 2007-11-29 | Nxp B.V. | Sonos memory device and method of operating a sonos memory device |
US7486567B2 (en) * | 2007-04-30 | 2009-02-03 | Macronix International Co., Ltd | Method for high speed programming of a charge trapping memory with an enhanced charge trapping site |
US7737488B2 (en) * | 2007-08-09 | 2010-06-15 | Macronix International Co., Ltd. | Blocking dielectric engineered charge trapping memory cell with high speed erase |
US7974127B2 (en) * | 2007-11-06 | 2011-07-05 | Macronix International Co., Ltd. | Operation methods for memory cell and array for reducing punch through leakage |
US7826262B2 (en) * | 2008-01-10 | 2010-11-02 | Macronix International Co., Ltd | Operation method of nitride-based flash memory and method of reducing coupling interference |
TWI396288B (zh) * | 2009-10-22 | 2013-05-11 | Acer Inc | 記憶體元件之操作方法 |
TWI442400B (zh) * | 2010-02-22 | 2014-06-21 | Acer Inc | 記憶體元件之操作方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02177477A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | Mos型半導体記憶装置の読出し・書込み方法 |
JPH09251790A (ja) * | 1996-03-18 | 1997-09-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH10261774A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JP2001512290A (ja) * | 1997-08-01 | 2001-08-21 | サイファン・セミコンダクターズ・リミテッド | 非対称形電荷捕獲を利用した2ビット非揮発性エレクトリカリー・イレーザブル・プログラマブル半導体メモリ・セル |
JP2003152115A (ja) * | 2001-11-16 | 2003-05-23 | Ememory Technology Inc | 嵌入式フラッシュメモリ構造及び操作方法 |
JP2003163292A (ja) * | 2001-08-13 | 2003-06-06 | Halo Lsi Inc | ツインnand素子構造、そのアレイ動作およびその製造方法 |
US6639836B1 (en) * | 2002-10-31 | 2003-10-28 | Powerchip Semiconductor Corp. | Method for reading flash memory with silicon-oxide/nitride/oxide-silicon (SONOS) structure |
US6731544B2 (en) * | 2001-05-14 | 2004-05-04 | Nexflash Technologies, Inc. | Method and apparatus for multiple byte or page mode programming of a flash memory array |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4939690A (en) | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
US4936690A (en) * | 1989-05-31 | 1990-06-26 | Rosemount Inc. | Thermocouple transmitter with cold junction compensation |
JP3004043B2 (ja) | 1990-10-23 | 2000-01-31 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
EP0488677A3 (en) | 1990-11-29 | 1992-08-26 | Kawasaki Steel Corporation | Semiconductor device of band-to-band tunneling type |
US5617357A (en) * | 1995-04-07 | 1997-04-01 | Advanced Micro Devices, Inc. | Flash EEPROM memory with improved discharge speed using substrate bias and method therefor |
JP2937805B2 (ja) * | 1995-05-19 | 1999-08-23 | モトローラ株式会社 | 2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム/消去/読出方法 |
US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
JP3241330B2 (ja) | 1998-10-08 | 2001-12-25 | 日本電気株式会社 | フラッシュメモリおよびその製造方法 |
JP3829161B2 (ja) * | 1999-10-14 | 2006-10-04 | スパンション インク | 多ビット情報を記録する不揮発性メモリ回路 |
US6160286A (en) | 1999-10-20 | 2000-12-12 | Worldwide Semiconductor Manufacturing Corporation | Method for operation of a flash memory using n+/p-well diode |
JP3913952B2 (ja) * | 1999-12-28 | 2007-05-09 | 株式会社東芝 | 半導体記憶装置 |
JP2001291385A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
US6240015B1 (en) * | 2000-04-07 | 2001-05-29 | Taiwan Semiconductor Manufacturing Corporation | Method for reading 2-bit ETOX cells using gate induced drain leakage current |
JP2002026154A (ja) * | 2000-07-11 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体メモリおよび半導体装置 |
US6288943B1 (en) * | 2000-07-12 | 2001-09-11 | Taiwan Semiconductor Manufacturing Corporation | Method for programming and reading 2-bit p-channel ETOX-cells with non-connecting HSG islands as floating gate |
US6441428B1 (en) * | 2001-03-19 | 2002-08-27 | Micron Technology, Inc. | One-sided floating-gate memory cell |
US6510082B1 (en) | 2001-10-23 | 2003-01-21 | Advanced Micro Devices, Inc. | Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold |
US6897522B2 (en) * | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
US6873004B1 (en) | 2002-02-04 | 2005-03-29 | Nexflash Technologies, Inc. | Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof |
JP3738838B2 (ja) * | 2002-02-13 | 2006-01-25 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
US6646914B1 (en) | 2002-03-12 | 2003-11-11 | Advanced Micro Devices, Inc. | Flash memory array architecture having staggered metal lines |
US6657894B2 (en) | 2002-03-29 | 2003-12-02 | Macronix International Co., Ltd, | Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells |
US6690601B2 (en) | 2002-03-29 | 2004-02-10 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same |
US6804151B2 (en) * | 2002-05-15 | 2004-10-12 | Fujitsu Limited | Nonvolatile semiconductor memory device of virtual-ground memory array with reliable data reading |
US6826080B2 (en) | 2002-05-24 | 2004-11-30 | Nexflash Technologies, Inc. | Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor |
EP1376676A3 (en) * | 2002-06-24 | 2008-08-20 | Interuniversitair Microelektronica Centrum Vzw | Multibit non-volatile memory device and method |
US6771543B2 (en) | 2002-08-22 | 2004-08-03 | Advanced Micro Devices, Inc. | Precharging scheme for reading a memory cell |
US6808986B2 (en) | 2002-08-30 | 2004-10-26 | Freescale Semiconductor, Inc. | Method of forming nanocrystals in a memory device |
WO2004097839A1 (ja) * | 2003-04-28 | 2004-11-11 | Fujitsu Limited | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法 |
-
2004
- 2004-10-26 US US10/973,593 patent/US7345920B2/en not_active Expired - Fee Related
- 2004-12-28 TW TW093140880A patent/TWI300568B/zh active
-
2005
- 2005-01-03 EP EP05000017A patent/EP1635357A1/en not_active Withdrawn
- 2005-06-16 JP JP2005176853A patent/JP4781730B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-28 US US12/020,793 patent/US7483307B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02177477A (ja) * | 1988-12-28 | 1990-07-10 | Oki Electric Ind Co Ltd | Mos型半導体記憶装置の読出し・書込み方法 |
JPH09251790A (ja) * | 1996-03-18 | 1997-09-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH10261774A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JP2001512290A (ja) * | 1997-08-01 | 2001-08-21 | サイファン・セミコンダクターズ・リミテッド | 非対称形電荷捕獲を利用した2ビット非揮発性エレクトリカリー・イレーザブル・プログラマブル半導体メモリ・セル |
US6731544B2 (en) * | 2001-05-14 | 2004-05-04 | Nexflash Technologies, Inc. | Method and apparatus for multiple byte or page mode programming of a flash memory array |
JP2003163292A (ja) * | 2001-08-13 | 2003-06-06 | Halo Lsi Inc | ツインnand素子構造、そのアレイ動作およびその製造方法 |
JP2003152115A (ja) * | 2001-11-16 | 2003-05-23 | Ememory Technology Inc | 嵌入式フラッシュメモリ構造及び操作方法 |
US6639836B1 (en) * | 2002-10-31 | 2003-10-28 | Powerchip Semiconductor Corp. | Method for reading flash memory with silicon-oxide/nitride/oxide-silicon (SONOS) structure |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049368A (ja) * | 2007-08-13 | 2009-03-05 | Micronics Internatl Co Ltd | 高速消去式電荷捕捉メモリーセル |
JP2011100533A (ja) * | 2009-11-05 | 2011-05-19 | Fs Semiconductor Corp Ltd | フラッシュepromの閾値電圧降下方法及びその構造 |
WO2023022453A1 (ko) * | 2021-08-18 | 2023-02-23 | 성균관대학교산학협력단 | 강유전체 트랜지스터의 스위칭 전하 측정 방법 및 장치 |
Also Published As
Publication number | Publication date |
---|---|
US7345920B2 (en) | 2008-03-18 |
US20060050553A1 (en) | 2006-03-09 |
EP1635357A1 (en) | 2006-03-15 |
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US20080137418A1 (en) | 2008-06-12 |
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