JP4068519B2 - 有効期限付き機能利用装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、有効期限付き機能利用装置に関する。
【0002】
【従来の技術】
暗号やパスワードに有効期限を設けたセキュリティシステムは従来から広く用いられてきた。例えば、衛星放送では、暗号キーに有効期限を設け、ある一定期間毎にユーザーにパスワードの変更を義務付けてセキュリティを高めている。
【0003】
例えば、データ保持寿命が任意に設定された不揮発性半導体メモリを、メモリカードや定期券等に使用して、一定期間データを保持するとともに一定期間経過後にデータを抹消することで、メモリカードや定期券等を使用できないようにする技術が報告されている(例えば、特許文献1参照。)。
【0004】
しかしながらこの不揮発性半導体メモリは、メモリを構成する不揮発性メモリの一つ一つのゲート絶縁膜における原子構成比を調整することで、データの保持寿命を決定している。したがって正確な保持寿命を再現することが困難であるという問題がある。また、有効期限を任意に決めたメモリ領域を複数形成するためには、異なる原子構成比からなるゲート絶縁膜を有するメモリを同一基板に作りこまなければならず、製法が煩雑になるという問題がある。また、不揮発性メモリにアクセスしてデータをリフレッシュすることで容易に保持時間を延ばすことができるという問題もある。
【0005】
また、電源供給が遮断されても、その後電源を再投入したときに、現在の時刻を算出して自動的に設定できる技術も報告されている(例えば、特許文献2参照。)。
【0006】
この技術は、EPROM素子等の記憶素子の閾値の変化を利用して経過時間を測るもので、電源遮断時から電源再投入時までの記憶素子の閾値の変化から経過時間を計算し、電源遮断時の時刻に加えることにより現在の時刻を得ている。
【0007】
また、電荷蓄積素子が絶縁材を通じてその静電荷を失う放電率より経過時間を決定するタイムセルという技術も報告されている。このタイムセルは測定すべき特定の期間を選択するようにプログラムすることができる(例えば、特許文献3参照。)。
【0008】
しかしながら、後者の2件は経過時間の計測のみを行なう目的で為されたものであり、暗号鍵に有効期限を設けるのには適していない。
【0009】
【特許文献1】
特開平10−189780号公報
【0010】
【特許文献2】
特開平9−127271号公報
【0011】
【特許文献3】
特開2002−246887号公報
【0012】
【発明が解決しようとする課題】
本発明は、このような問題を解決するためになされたもので、比較的簡単なプロセスで製造可能な有効期限付き機能利用装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明の有効期限付き機能利用装置の第1は、第1の機能ブロックと、第2の機能ブロックと、前記第1の機能ブロックと前記第2の機能ブロックとの間を接続し、これらが相互アクセスすることによって発生する所望の機能を利用可能とする信号線と、前記信号線に介在若しくは接続し、所定の時間経過後、前記第1の機能ブロック及び前記第2の機能ブロック間の前記相互アクセスを不能若しくは可能にし、電源から切断された状態で動作する半導体時限スイッチとを具備し、前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを備え、前記ソース領域及び前記ドレイン領域をスイッチの2つの接続端とすることを特徴とする。
【0014】
このとき、前記第1の機能ブロックは、エンコードされた暗号キーを格納するメモリであり、前記第2の機能ブロックは、前記暗号キーをデコードするデコーダーであり、前記所望の機能はデコードされた暗号キーであることが好ましい。
【0015】
また、前記信号線の途中に設けられ、前記第1の機能ブロックと前記半導体時限スイッチの一方の端子が接続される入出力端子と、前記半導体時限スイッチの他方の端子に接続された第3の機能ブロックとを更に具備することができる。
【0016】
上記の有効期限付き機能利用装置において、前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間のチャネル領域上に形成されたゲートとを備え、前記第1の機能ブロックは前記ソース領域及びドレイン領域の一方に接続され、前記第2の機能ブロックは前記ソース領域及びドレイン領域の他方に接続されている、即ち前記ソース領域及びドレイン領域をスイッチの接続端とすることが好ましい。
【0017】
また、前記半導体時限スイッチは、前記ゲートに予め電荷が供給されることによって前記ソース領域及びドレイン領域間が導通状態となり、前記電荷が前記ゲートから時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及びドレイン領域間が非導通状態となることが好ましい。
【0018】
あるいは、前記半導体時限スイッチは、前記ゲートに予め電荷が供給されることによって前記ソース領域及び前記ドレイン領域間が非導通状態となり、前記電荷が前記ゲートから時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及び前記ドレイン領域間が導通状態となるようにしてもよい。
【0019】
また、pn接合、pnp接合、n+ nn+ 接合、p+ pp+ 接合、npn接合、ショットキー接合及びシングルゲート型若しくは積層ゲート型MOSトランジスタのいずれかを介して前記ゲートに電荷を注入することが好ましい。
【0020】
また、前記半導体時限スイッチの前記ゲートは、pn接合、pnp接合、n+ nn+ 接合、p+ pp+ 接合、npn接合或いはショットキー接合が前記半導体層に対して垂直方向に積層されていることが好ましい。
【0021】
また、前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間のチャネル領域上に形成された浮遊ゲートと、前記浮遊ゲート近傍に形成されたコントロールゲートとを備え、前記第1の機能ブロックは、前記ソース領域及びドレイン領域の一方に接続され、前記第2の機能ブロックは前記ソース領域及びドレイン領域の他方に接続されていることが好ましい。
【0022】
また、前記時限スイッチは、前記浮遊ゲートに予め電荷が供給されることによって前記ソース領域及びドレイン領域間が導通または非導通状態となり、前記電荷が前記浮遊ゲートから時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及びドレイン領域間が非導通または導通状態となることが好ましい。
【0023】
また、前記ゲート電極は絶縁材に囲まれた浮遊ゲート電極であり、前記電荷が前記浮遊ゲート電極を囲む前記絶縁材を介して前記浮遊ゲート電極に注入される、若しくは浮遊ゲート電極からリークすることが好ましい。
【0024】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく種々工夫して用いることができる。
【0025】
(実施形態1)
本実施形態では、図1に示すように、第1の機能ブロック1として記憶領域(メモリ)1と、第2の機能ブロック2として第1の機能ブロック(記憶領域)1から情報を読み出すためのデコーダーと、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ(自動オフ型エージングデバイス)3が集積化された集積回路(LSI)4を示す。
【0026】
図1に示すように、メモリ1とデコーダー2の間にエージングデバイスが配置されている。この場合では、エージングデバイス3の一方がメモリ1と接続され、他方がデコーダー2と接続され、デコーダー2とメモリ1はアクセス可能となっている。
【0027】
エージングデバイス3は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ1とデコーダー2との接続が切れる。こうして、デコーダー2がメモリ1にアクセスすることができなくなりLSI4の機能が不全になる。例えばメモリ1に暗号を解読するための復号鍵が記憶されている場合、デコーダー2はメモリ1に記憶された復号鍵を読み取ることができなくなり、暗号の有効期限化が実現する。
【0028】
(実施形態2)
本実施形態では、図2に示すように、第1の機能ブロックとして演算領域(MPU)1と、第2の機能ブロックとしてデコーダー2と、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ(エージングデバイス)3が集積化された集積回路(LSI)4を示す。
【0029】
図2に示すように、MPU1とデコーダー2の間にエージングデバイス3が配置されている。この場合では、エージングデバイス3の一方がMPU1と接続され、他方がデコーダー2と接続され、MPU1とデコーダー2はアクセス可能となっている。
【0030】
エージングデバイス3は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、MPU1とデコーダー2との接続が切れる。こうして、MPU1とデコーダー2はアクセスすることができなくなりLSI4の機能が不全になる。例えばMPU1が解読した暗号情報をデコーダー2が読み取ることができなくなり、暗号の有効期限化が実現する。
【0031】
(実施形態3)
本実施形態では、図3に示すように、第1の機能ブロックとして演算領域(MPU)1と、第2の機能ブロックとして記憶領域(メモリ)2と、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ(エージングデバイス)3が集積化された集積回路(LSI)4を示す。
【0032】
図3に示すように、MPU1とメモリ2の間にエージングデバイス3が配置されている。この場合では、エージングデバイス3の一方がMPU1と接続され、他方がメモリ2と接続され、MPU1とメモリ2はアクセス可能となっている。
【0033】
エージングデバイス3は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、MPU1とメモリ2との接続が切れる。こうして、MPU1とメモリ2はアクセスすることができなくなりLSI4の機能が不全になる。例えばメモリ2に記憶された復号鍵をMPU1が読み取ることができなくなり、暗号を解読できなくなる。こうして暗号の有効期限化が実現する。
【0034】
(実施形態4)
本実施形態では、図4に示すように、第1の機能ブロックとして記憶領域(メモリ)1a及び演算領域(MPU)1bと、第2の機能ブロックとしてデコーダー2と、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ(エージングデバイス)3が集積化された集積回路(LSI)4を示す。
【0035】
図4に示すように、メモリ1a及びMPU1bとデコーダー2の間にエージングデバイス3が配置されている。この場合では、エージングデバイス3の一方がメモリ1a及びMPU1bと接続され、他方がデコーダー2と接続され、メモリ1a及びMPU1bとデコーダー2はアクセス可能となっている。
【0036】
エージングデバイス3は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ1a及びMPU1bとデコーダー2との接続が切れる。こうして、メモリ1a及びMPU1bとデコーダー2はアクセスすることができなくなりLSI4の機能が不全になる。例えばメモリ2に記憶された復号鍵をデコーダー2が読み取ることができなくなり、又は、メモリ1aに記憶された復号鍵を使ってMPU1bが解読した暗号文をデコーダー2が読み取ることができなくなり、暗号の有効期限化が実現する。
【0037】
(実施形態5)
本実施形態では、図5に示すように、第1の機能ブロックとして記憶領域(メモリ)1a、演算領域(MPU)1b及びデコーダー1cと、第2の機能ブロックとして電源2と、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような半導体時限スイッチ(エージングデバイス)3が集積化された集積回路(LSI)4を示す。
【0038】
図5に示すように、メモリ1a、MPU1b及びデコーダー1cと電源2の間にエージングデバイス3が配置されている。この場合では、エージングデバイス3の一方がメモリ1a、MPU1b及びデコーダー1cと接続され、他方が電源2と接続され、メモリ1a、MPU1b及びデコーダー1cは、電源2から電力を供給されている。
【0039】
エージングデバイス3は、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ1a、MPU1b及びデコーダー1cと電源2との接続が切れる。こうして、メモリ1a、MPU1b及びデコーダー1cは、電源2から電力を供給されなくなり、LSI4の機能が不全になる。
【0040】
(実施形態6)
本実施形態では、図6に示すように、第1の機能ブロックとして記憶領域(メモリ)1a及び演算領域(MPU)1bと、第2の機能ブロックとして電源2と、これらの間に信号線7を介して接続され、所定の時間(寿命)が経過した後にスイッチがオフするような第1の半導体時限スイッチ(エージングデバイス)3aと、第1の機能ブロックとしてデコーダー1cと、第2の機能ブロックとして電源2と、これらの間に接続され、所定の時間が経過した後にスイッチがオフするような第2の半導体時限スイッチ(エージングデバイス)3bが集積化された集積回路(LSI)4を示す。エージングデバイス3aと3bの寿命が異なれば、LSI4の機能は段階的に失われる。
【0041】
図6に示すように、メモリ1a及びMPU1bと電源2の間に第1のエージングデバイス3aが配置されている。この場合では、第1のエージングデバイス3aの一方がメモリ1a及びMPU1bと接続され、他方が電源2と接続され、メモリ1a及びMPU1bは、電源2から電力を供給されている。また、デコーダー1cと電源2の間に第2のエージングデバイス3bが配置されている。この場合では、第2のエージングデバイス3bの一方がデコーダー1cと接続され、他方が電源2と接続され、デコーダー1cは、電源2から電力を供給されている。
【0042】
第1のエージングデバイス3a及び第2のエージングデバイス3bは、予め設定された所定の時間が経過するとスイッチがオフ状態になり、メモリ1a及びMPU1bと電源2との接続が切れる。また、デコーダー1cと電源2との接続が切れる。こうして、メモリ1a、MPU1b及びデコーダー1cは、電源2から電力を供給されなくなり、LSI4の機能が不全になる。
【0043】
(実施形態7)
本実施形態では、図7に示すように、第1の機能ブロックとして記憶領域(メモリ)1aと、第2の機能ブロックとして電源2と、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような第1の半導体時限スイッチ(エージングデバイス)3aと、第1の機能ブロックとしてデコーダー1cと、第2の機能ブロックとして電源2と、これらの間に信号線7を介して接続され、所定の時間が経過した後にスイッチがオフするような第2の半導体時限スイッチ(エージングデバイス)3bが集積化された集積回路(LSI)4を示す。更にLSI4上には、演算領域(MPU)1bが第3のエージングデバイス3cを介してメモリ1aと接続されている。
【0044】
図7に示すように、メモリ1aと電源2の間に第1のエージングデバイス3aが配置されている。この場合では、第1のエージングデバイス3aの一方がメモリ1aと接続され、他方が電源2と接続され、メモリ1aは、電源2から電力を供給されている。また、MPU1bは第3のエージングデバイス3c、メモリ1a及び第1のエージングデバイス3aを介して電源2と接続され、電源2から電力を供給されている。また、デコーダー1cと電源2の間に第2のエージングデバイス3bが配置されている。この場合では、第2のエージングデバイス3bの一方がデコーダー1cと接続され、他方が電源2と接続され、デコーダー1cは、電源2から電力を供給されている。
【0045】
第1のエージングデバイス3a、第2のエージングデバイス3b及び第3のエージングデバイス3cは、予め設定された所定の時間(寿命)が経過するとスイッチがオフ状態になり、メモリ1a及びMPU1bとの接続が切れる。また、これらと電源2との接続が切れる。さらに、デコーダー1cと電源2との接続が切れる。こうして、メモリ1a、MPU1b及びデコーダー1cは、電源2から電力を供給されなくなり、また、MPU1bとメモリ1aとがアクセス不能となり、LSI4の機能が不全になる。
【0046】
上記では、複数の機能ブロック間にエージングデバイスが接続され、所定の期間(寿命)が経過後、機能ブロック間の相互アクセスを実質的に不能とする自動オフ型(ノーマリオフ型)エージングデバイスを用いた。これとは逆に、所定の期間(寿命)経過後に機能ブロック間の相互アクセスを実質的に可能にする自動オン型(ノーマリオン型)エージングデバイスを実施形態1〜7に用いることも可能である。その場合、所定の時間(寿命)が経過する前には機能不全であったLSI4が、所定の時間(寿命)経過後に機能を回復することになる。
【0047】
以上で、第1の機能ブロック1と第2の機能ブロック2の間に、エージングデバイスで実現する半導体時限スイッチが介在する場合(架橋型)について述べたことになる。以下、実施形態8〜13では、第1の機能ブロック1と第2の機能ブロック2の間の信号線7に、エージングデバイスで実現する半導体時限スイッチが接続する(クランプ型)について説明する。説明の重複を避けるため、実施形態8〜13では、自動オン型(ノーマリオン型)エージングデバイスを用いるが、これを自動オフ型に置き換えることもできる。
【0048】
即ち、実施形態8乃至13では、入出力端子に接続される第1の機能ブロックと情報または機能を格納した内部回路である第2の機能ブロックが信号線で接続されており、信号線とアースまたは他の信号線または電源線、あるいは他の内部回路(第3の機能ブロック)の間に、所定の時間が経過すると電気的に導通状態となる自動オン型(ノーマリオン型)エージングデバイスが接続されている。
【0049】
なお、実施形態8乃至13における入出力端子5には、実施形態1乃至7の機能ブロック1を繋ぐことができ、内部回路6は機能ブロック2と等価である。入出力端子5には、複数の第1のブロックが接続でき、第2の機能ブロックとして、複数の内部回路を備えることができる。
【0050】
(実施形態8)
本実施形態では、図8に示すように、第1の機能ブロック1と第2の機能ブロック2が信号線7で接続されており、信号線7と接地(GND)(他の信号線または電源線であってもよい)との間に、所定の時間が経過すると電気的に導通状態となる自動オン型経時変化(エージング)デバイス3Xが接続されている。
【0051】
本構成によれば、所定の時間が経過すると、信号線7の電位がGND(他の信号線または電源線)の電位にクランプされて、第1の機能ブロック1と第2の機能ブロック2との間で信号が伝播されなくなる。この機能により、第2の機能ブロック2に格納されている情報または機能に有効期限を設けることが可能となる。
【0052】
本実施形態においては、自動オン型エージングデバイス3Xに代えて、自動オフ型エージングデバイスを使用することもできる。
【0053】
(実施形態9)
本実施形態は、図9に示すように、第1の機能ブロック1[I/O端子5]は第2の機能ブロック2(第1の内部回路)と導通状態にあるが、所定の時間が経過すると、自動オン型エージングデバイス3Xがオンして、入出力端子5(以後I/O端子5と称する)は第3の機能ブロック35(第2の内部回路)とも電気的に導通状態になる。第1の機能ブロック1はI/O端子5に接続されている。これにより、第2の機能ブロック2(第1の内部回路)とI/O端子5の間の信号に擾乱を加えて、所定時間経過後は、第2の機能ブロック2(第1の内部回路)に格納されている情報または機能を利用不能にする。
【0054】
あるいは、所定時間経過後は第2の機能ブロック2(第1の内部回路)の信号に第3の機能ブロック35(第2の内部回路)の信号を加えて出力しても良い。または、所定時間経過後は第2の機能ブロック2(第1の内部回路)と第3の機能ブロック35(第2の内部回路)に、第1の機能ブロック1よりI/O端子5を経由して同一の信号を入力するようにしても良い。
【0055】
本実施例においては、自動オン型エージングデバイス3Xに代えて、自動オフ型エージングデバイスを使用することもできる。
【0056】
(実施形態10)
本実施形態は、図10に示すように、第1の機能ブロック1が接続されるI/O端子5と第2の機能ブロック(第1の内部回路)2の間に通常のオフ型スイッチ8が接続され、I/O端子5と第3の機能ブロック(第2の内部回路)35の間に通常のオン型スイッチ9が接続され、オフ型通常スイッチ8とオン型通常スイッチ9には、自動オン型経時変化回路ブロック10が接続され、所定時間経過後、自動オン型経時変化回路ブロック10からの出力によって、オフ型スイッチ8はオン状態からオフ状態になり、オン型スイッチ9はオフ状態からオン状態になる。
【0057】
なお、経時変化ブロック10は、基本的にはエージングデバイス3Xと同じであるが、エージングデバイスに動作安定のために若干の回路素子を付加したもので、詳しくは実施形態36で説明する。
【0058】
この回路構成により、所定時間経過後は、I/O端子5と第3の機能ブロック(第2の内部回路)35との間で信号が伝播するようになる。すなわち、I/O端子5から見た内部回路の情報または機能を、所定時間経過後に自動的に切り替えることが可能となる。各機能ブロック(内部回路)2,3は、回路の一部を共有しても良い。
【0059】
本実施例においては、オフ型スイッチ8をオン型スイッチに、オン型スイッチ9をオフ型スイッチに、自動オン型経時変化ブロック10を自動オフ型経時変化ブロックに置き換えることが可能である。即ち、スイッチのオンからオフ、オフからオンの極性を変換することができる。
【0060】
(実施形態11)
本実施形態は、図11に示すように、第2の機能ブロック2に対応するN個(Nは自然数)の内部回路とN−1個の経時変化回路ブロックとN−1個のオフ型スイッチとN−1個のオン型スイッチから成り、第nのオフ型スイッチ8nは第nの内部回路6nに接続され、第nのオン型スイッチ9nは第nのオフ型スイッチ8nと第n+1のオフ型スイッチ8(n+1)の間に接続され、第nの経時変化回路ブロック10nの出力線は、第nのオフ型スイッチ8nと第nのオン型スイッチ9nに接続されている。経時変化回路ブロック10nは、第1、第2、第3の順に作動して、対応するオフ型スイッチをオンからオフに、対応するオン型スイッチをオフからオンにする。
【0061】
この回路構成により、第1の機能ブロック1が接続されるI/O端子5から利用できる内部回路の情報または機能を段階的に変化させることが可能となる。各内部回路6nは、回路の一部を共有しても良い。
【0062】
本実施形態においては、オフ型スイッチ8nをオン型スイッチに、オン型スイッチ9nをオフ型スイッチに、自動オン型経時変化ブロック10nを自動オフ型経時変化ブロックに置き換えることが可能である。即ち、スイッチのオンからオフ、オフからオンの極性を変換することができる。
【0063】
(実施形態12)
本実施形態は、図12に示すように、第1の機能ブロック1が接続されるI/O端子5と第2の機能ブロック(第1の内部回路)2の間に自動オフ型経時変化回路ブロック36が接続され、I/O端子5と第3の機能ブロック(第2の内部回路)35の間に自動オン型経時変化回路ブロック10が接続されている。所定時間経過後、自動オフ型経時変化回路ブロック36はオンからオフ状態になり、自動オン型経時変化回路ブロック10はオフからオン状態になる。
【0064】
この回路構成により、所定時間経過後は、I/O端子5と第3の機能ブロック(第2の内部回路)35との間で信号が伝播するようになる。すなわち、I/O端子5から見た内部回路の情報または機能を、所定時間経過後に自動的に切り替えることが可能となる。
【0065】
第10の実施形態(図10)に示した回路構成の場合、所定時間が経過すると第2の機能ブロック(第1の内部回路)2と第3の機能ブロック(第2の内部回路)35が同時に切り替わる。本実施形態の場合は、自動オン型経時変化ブロック10の寿命を自動オフ型経時変化ブロック36の寿命より長くすることによって、第2の機能ブロック(第1の内部回路)2が使用不可になった後、所定時間経過後に第3の機能ブロック(第2の内部回路)35の情報または機能を利用するようにすることができる。各内部回路は、回路の一部を共有しても良い。
【0066】
本実施形態においても、自動オフ型経時変化回路ブロック36と自動オン型経時変化回路ブロック10のスイッチの極性を逆にしてもよい。
【0067】
(実施形態13)
本実施形態は、図13に示すように、第2の機能ブロック2に相当するN個(Nは自然数)の内部回路とN−1個の自動オフ型経時変化回路ブロックとN−1個の自動オン型経時変化回路ブロックから成り、第nの自動オフ型経時変化回路ブロック36nは第nの内部回路に接続され、第nの自動オン型経時変化回路ブロックは第nの自動オフ型経時変化回路ブロックと第n+1の自動オフ型経時変化回路ブロックの間に接続されている。
【0068】
自動オフ型経時変化回路ブロック36nと自動オン型経時変化回路ブロック10nは、第1、第2、第3の順に状態変化(作動)する。この回路構成により、I/O端子5から利用できる内部回路の情報または機能を、所定時間をおいて段階的に変化させることが可能となる。各内部回路は、回路の一部を共有しても良い。
【0069】
次に、実施形態1乃至実施形態7に示した自動オフ型エージングデバイス3の具体的な構造及びその動作方法について、自動オフ型を例にとって、実施形態14乃至24で説明する。
【0070】
(実施形態14)
図14は、実施形態14に係るエージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。このようなpMOSFETのゲート電極13にpn接合16のn層を接続し、p層を外部端子に接続してエージングデバイスが形成されている。
【0071】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0072】
このようなエージングデバイスに、図15に示すように、pn接合16のp層に電圧V1<0を印加する。
【0073】
そうすると、図16に示すようにp型領域からn型領域にバンド間トンネリング(BBT)や雪崩降伏現象によって、電子が流れる。こうすることによってゲート電極13に電子を注入する。電子を注入後、pn接合16のp層に印加されていた電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0074】
こうすることで、図17に示すように、電圧V1が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスのソース領域14及びドレイン領域15間が導通状態(オン)となる。
【0075】
次に、図18に示すように、ゲート電極13には余分な電子が蓄積しているため、拡散電流によって電子はpn接合16のn層からp層に向かって逃げ出し、時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような蓄積電子の漏出は、ゲート絶縁膜12の厚さが十分薄ければ、ゲート電極13とチャネルの間、あるいは、ゲート電極13とソース領域14やドレイン領域15の拡散層との間の直接トンネリング(直接トンネルゲートリーク)でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0076】
エージングデバイスの有効期限(寿命)、すなわちエージングデバイスがオンからオフ状態となる時間は、ゲート電極13に蓄積する電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電子の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【0077】
図19は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図19のように、ゲート絶縁膜12上にpn接合32を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。
【0078】
(実施形態15)
図20は、実施形態15に係るエージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13にpn接合16のp層を接続し、n層を外部端子に接続してエージングデバイスが形成されている。
【0079】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0080】
このようなエージングデバイスに、図21に示すように、pn接合16のn層に電圧V1>0を印加する。
【0081】
そうすると、図22に示すようにn型領域からp型領域にバンド間トンネリング(BBT)や雪崩降伏現象によって、正孔が流れる。こうすることによってゲート電極13に正孔を注入する。正孔を注入後、pn接合16のn層に印加されていた電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0082】
こうすることで、図23に示すように、電圧V1が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通(オン)状態となる。
【0083】
次に、図24に示すように、ゲート電極13には余分な正孔が蓄積しているため、拡散電流によって正孔はpn接合16のp層からn層に向かって逃げ出し、時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような蓄積正孔の漏出は、ゲート絶縁膜12の厚さが十分薄ければ、ゲート電極13とチャネルの間、あるいは、ゲート電極13とソース領域14やドレイン領域15の拡散層との間の直接トンネリング(直接トンネルゲートリーク)でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0084】
エージングデバイスの有効期限(寿命)、すなわちエージングデバイスがオフ状態となる時間は、ゲート電極13に蓄積する正電荷の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、正孔の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【0085】
図25は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図25のように、ゲート絶縁膜12上にpn接合33を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。
【0086】
(実施形態16)
図26は、実施形態16に係るエージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13にpnp接合17の一方のp層を接続し、もう一方のp層を外部端子に接続し、n層を外部端子に接続してエージングデバイスが形成されている。
【0087】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0088】
このようなエージングデバイスに、pnp接合17のもう一方のp層に電圧V1>0を印加し、n層に電圧V2<0を印加する。その結果右側のp型領域からn型領域を介して左側のp型領域に正孔が流れ、ゲート電極13に正孔が注入される。正孔を注入後、pnp接合17のp層及びn層に印加されていた電圧V1及びV2を切る、あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【0089】
こうすることにより、図27に示すように、電圧V1及びV2が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態となる。
【0090】
次に、ゲート電極13には余分な正孔が蓄積しているため、拡散電流によって正孔はpnp接合17の一方のゲート側のp層からn層を介しもう一方のp層に向かって逃げ出し、時間の経過と供にチャネルに掛かる電界が弱くなる。
【0091】
また、このような蓄積正孔の漏出は、実施形態14及び15に、直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限(寿命)は、実施形態15と同様にして調節することができる。
【0092】
本実施形態のエージングデバイスも、実施形態14あるいは15と同様に、ゲート電極13上にpnp接合17を縦型に形成すれば、エージングデバイスを安価に実現できる。
【0093】
(実施形態17)
図28は、実施形態17に係るエージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13にn+ nn+ 接合18の一方のn+ 層を接続し、もう一方のn+ 層を外部端子に接続し、n層を外部端子に接続してエージングデバイスが形成されている。
【0094】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0095】
このようなエージングデバイスに、n+ nn+ 接合18のもう一方のn+ 層に電圧V1>0を印加し、n層に電圧V2>0を印加する。
【0096】
そうすると、図28に示すように、ゲート電極13から、n+ nn+ 接合18を介して、電子が抜き出される。こうすることによってゲート電極13を正に帯電させる。この後、n+ nn+ 接合18のn+ 層及びn層に印加されていた電圧V1及びV2を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0097】
こうすることで、電圧V1及びV2が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通(オン)状態となる。
【0098】
次に、ゲート電極13に不足した電子が、拡散電流によってn+ nn+ 接合18を介してゲート電極13に蓄積する。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような電子の注入は、ゲート絶縁膜12の厚さが十分薄ければ、ゲート電極13とチャネルの間、あるいは、ゲート電極13とソース領域14やドレイン領域15の拡散層との間の直接トンネリング(直接トンネルゲートリーク)でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0099】
エージングデバイスの有効期限(寿命)は、すなわちエージングデバイスがオフ状態となる時間は、ゲート電極13から抜き取る電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電気の抜き取り時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【0100】
本実施形態のエージングデバイスも、実施形態14あるいは15と同様に、ゲート電極13上にn+ nn+ 接合18を縦型に形成すれば、エージングデバイスを安価に実現できる。
【0101】
(実施形態18)
図29は、エージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13にp+ pp+ 接合19の一方のp+ 層を接続し、もう一方のp+ 層を外部端子に接続し、p層を外部端子に接続してエージングデバイスが形成されている。
【0102】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0103】
このようなエージングデバイスに、p+ pp+ 接合19のもう一方のp+ 層に電圧V1>0を印加し、p層に電圧V2<0を印加する。
【0104】
こうして、ゲート電極13に、p+ pp+ 接合19を介して、正孔を注入し、ゲート電極13を正に帯電させる。この後、p+ pp+ 接合19のp+ 層及びp層に印加されていた電圧V1及びV2を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0105】
こうすることで、電圧V1及びV2が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0106】
次に、図30に示すように、拡散電流によってゲート電極13の正孔が、p+ pp+ 接合19を介して抜き出される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【0107】
また、このような正孔の抜き出しは、実施形態14及び15と同様に、直接トンネリングでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限(寿命)は、実施形態14及び15と同様にして調節することができる。
【0108】
本実施形態のエージングデバイスも、実施形態14あるいは15と同様に、ゲート電極13上にp+ pp+ 接合19を縦型に形成すれば、エージングデバイスを安価に実現できる。
【0109】
(実施形態19)
図31は、エージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13にnpn接合20の一方のn層を接続し、もう一方のn層を外部端子に接続し、p層を外部端子に接続してエージングデバイスが形成されている。
【0110】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0111】
このようなエージングデバイスに、npn接合20のもう一方のn層に電圧V1>0を印加し、p層に電圧V2>0を印加する。
【0112】
そうすると、図31に示すように、ゲート電極13から、npn接合20を介して、電子が抜き取られる。こうすることによってゲート電極13を正に帯電させる。この後、npn接合20のn層及びp層に印加されていた電圧V1及びV2を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【0113】
こうすることで、電圧V1及びV2が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0114】
次に、図32に示すように、ゲート電極13に不足した電子が、拡散電流によってnpn接合20を介して、ゲート電極13に流入する。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【0115】
また、このような電子の注入は、実施形態17と同様に直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限(寿命)は、実施形態17と同様にして調節することができる。
【0116】
本実施形態のエージングデバイスも、実施形態14あるいは15と同様に、ゲート電極13上にnpn接合20を縦型に形成すれば、エージングデバイスを安価に実現できる。
【0117】
(実施形態20)
図33は、実施形態20に係るエージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13に、メタル/n型シリコンのショットキー接合21のn型シリコンを接続し、メタル層を外部端子に接続してエージングデバイスが形成されている。
【0118】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0119】
このようなエージングデバイスに対して、ショットキー接合21のメタル層に電圧V1>0を印加する。
【0120】
そうすると、ゲート電極13から、ショットキー接合21を介して、電子が抜き取られる。こうすることによってゲート電極13を正に帯電させる。この後、ショットキー接合21のメタル層に印加されていた電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【0121】
こうすることで、電圧V1が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0122】
次に、電子のショットキートンネリングによって、ショットキー接合21を介して、ゲート電極13に不足した電子が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【0123】
また、このような電子の注入は、実施形態17と同様に、直接トンネルゲートリークでも発生し得る。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限(寿命)は、実施形態17と同様にして調節することができる。
【0124】
図34は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図34のように、ゲート絶縁膜12上にショットキ接合34を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。また、電荷のリークとしてショットキートンネリングを用いているため、寿命の温度依存性を抑えることが出来る。
【0125】
(実施形態21)
図35は、実施形態21に係るエージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。このようなpMOSFETのゲート電極13に、メタル/p型シリコンのショットキー接合22のp型シリコンを接続し、メタル層を外部端子に接続してエージングデバイスが形成されている。
【0126】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0127】
このようなエージングデバイスに対して、ショットキー接合22のメタル層に電圧V1<0を印加する。
【0128】
そうすると、正孔が、ショットキー接合22を介してゲート電極13から抜き出される。こうすることによってゲート電極13を負に帯電させる。この後、ショットキー接合22のメタル層に印加されていた電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【0129】
こうすることで、電圧V1が0ボルトでも、チャネルが開いた状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0130】
次に、正孔のショットキートンネリングによって、ショットキー接合22を介して、ゲート電極13に不足した正孔が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【0131】
また、このような正孔の注入(電子の抜け)は、実施形態14と同様に、直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。エージングデバイスの有効期限(寿命)は、実施形態14と同様に調節することができる。
【0132】
図36は、本実施形態のエージングデバイスを安価に実現するための積層構造を示す。図36のように、ゲート12上にショットキー接合35を縦型に形成することにより、本実施形態のエージングデバイスを安価に製作することができる。また、電荷のリークとしてショットキー接合を用いるため、寿命の温度依存性を抑えることが出来る。
【0133】
(実施形態23)
図37は、実施形態23に係るエージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13に、nMOSFET23のn+ ソース領域を接続し、ゲート及びn+ ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【0134】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0135】
このようなエージングデバイスに対して、nMOSFET23のゲートに電圧V2>0を印加し、n+ ドレイン領域に電圧V1>0を印加する。
【0136】
そうすると、電子が、nMOSFET23を通ってゲート電極13から抜ける。こうすることによってゲート電極13を正に帯電させる。この後、nMOSFET23のゲート電圧V2を切ってからドレイン電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0137】
こうすることで、電圧V1及び電圧V2が0ボルトでも、ソース領域14及びドレイン領域15間が導通状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0138】
次に、ゲート電極13に、リーク電流によってnMOSFET23を介して電子が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。
【0139】
また、このような電子の注入は、ゲート絶縁膜12の厚さが十分薄ければ、ゲート電極13とチャネルの間及びゲート電極13とソース領域14やドレイン領域15の拡散層との間の直接トンネリング(直接トンネルゲートリーク)でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0140】
エージングデバイスの有効期限(寿命)は、実施形態17と同様に調節することができる。また、nMOSFETのゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚、エクステンション領域等を調節することによっても、所定の範囲に収めることが出来る。
【0141】
(実施形態23)
図38は、実施形態23に係るエージングデバイスの断面図である。このエージングデバイスは、p型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにn+ ソース領域14及びn+ ドレイン領域15が形成されている。ゲート電極13に、pMOSFET24のp+ ソース領域を接続し、ゲート及びp+ ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【0142】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0143】
このようなエージングデバイスに対して、pMOSFET24のゲートに電圧V2<0を印加し、n+ ドレイン領域に電圧V1>0を印加する。
【0144】
そうすると、正孔が、pMOSFET24を通ってゲート電極13に注入される。こうすることによってゲート電極13を正に帯電させる。この後、pMOSFET23のゲート電圧V2を切ってからドレイン電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0145】
こうすることで、電圧V1及び電圧V2が0ボルトでも、ソース領域14及びドレイン領域15間が導通状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0146】
次に、ゲート電極13に、リーク電流によってpMOSFET24を介して正孔がリークする。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような正孔のリークは、ゲート絶縁膜12の厚さが十分薄ければ、ゲート電極13とチャネルの間及びゲート電極13とソース領域14やドレイン領域15の拡散層との間での正孔の直接トンネリング(直接トンネルゲートリーク)でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0147】
エージングデバイスの有効期限(寿命)は、実施形態15と同様に調節することができる。pMOSFET24のゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚、エクステンション領域等を調節することによっても、所定の範囲に収めることが出来る。
【0148】
(実施形態24)
図39は、エージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。このようなpMOSFETのゲート電極13に、nMOSFET25のn+ ソース領域を接続し、ゲート及びn+ ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【0149】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0150】
このようなエージングデバイスに対して、nMOSFET25のゲートに電圧V2>0を印加し、n+ ソース領域に電圧V1<0を印加する。
【0151】
そうすると、電子が、nMOSFET25を通ってゲート電極13に注入される。こうすることによってゲート電極13を負に帯電させる。この後、nMOSFET25のゲート電圧V2を切ってからドレイン電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0152】
こうすることで、電圧V1及び電圧V2が0ボルトでも、ソース領域14及びドレイン領域15間が導通状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0153】
次に、ゲート電極13から、リーク電流によってnMOSFET25を介して電子が抜ける。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような電子の抜けは、実施形態14と同様に、直接トンネルゲートリークでも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0154】
エージングデバイスの有効期限(寿命)は、実施形態14と同様に調節できる。また、nMOSFET25のゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚等を調節することによっても、所定の範囲に収めることが出来る。
【0155】
(実施形態25)
図40は、エージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にゲート電極13が形成されている。ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。ゲート電極13に、pMOSFET26のp+ ソース領域を接続し、ゲート及びp+ ドレイン領域を外部端子に接続してエージングデバイスが形成されている。
【0156】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0157】
このようなエージングデバイスに対して、pMOSFET26のゲートに電圧V2<0を印加し、n+ ドレイン領域に電圧V1<0を印加する。
【0158】
そうすると、正孔が、ゲート電極13からpMOSFET26を通って抜け出す。こうすることによってゲート電極13を負に帯電させる。この後、pMOSFET26のゲート電圧V2を切ってからドレイン電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0159】
こうすることで、電圧V1及び電圧V2が0ボルトでも、ソース領域14及びドレイン領域15間が導通状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0160】
次に、ゲート電極13に、リーク電流によってpMOSFET26を介して正孔が注入される。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。また、このような正孔の注入は、ゲート絶縁膜12の厚さが十分薄ければ、ゲート電極13とチャネルの間及びゲート電極13とソース領域14やドレイン領域15の拡散層との間での正孔の直接トンネリング(直接トンネルゲートリーク)でも発生しうる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0161】
エージングデバイスの有効期限(寿命)は、すなわちエージングデバイスがオフ状態となる時間は、ゲート電極13から抜き取る正孔の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、正孔の抜き取り時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【0162】
pMOSFET26のゲート幅、ゲート長、拡散層濃度、チャネル濃度、絶縁膜厚、エクステンション領域等を調節することによっても、所定の範囲に収めることが出来る。
【0163】
(実施形態26)
図41は、エージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にフローティングゲート27が形成されている。フローティングゲート27上には、絶縁膜28が形成され、この上にコントロールゲート29が形成されている。ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。コントロールゲート29は、外部端子に接続してエージングデバイスが形成されている。
【0164】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0165】
図42は、このようなエージングデバイスのフローティングゲート27に電子を注入する方法を説明する図である。
【0166】
先ず、コントロールゲート29に正の電圧V1>0を印加して、FNトンネリングによってn型半導体基板11からフローティングゲート27に電子を注入する。
【0167】
図43は、フローティングゲート27に電子を注入する別の方法を示す図である。
【0168】
コントロールゲート29に負の電圧V1<0を印加して、FNトンネリングによってコントロールゲート29からフローティングゲート27に電子を注入する。
【0169】
このように、コントロールゲート29に印加する電圧V1がFNトンネリングを生じさせるほど十分高ければ正負極性によらずコントロールゲート27に電子を注入することが出来る。
【0170】
また、コントロールゲート27と半導体基板11間のゲート絶縁膜12の厚さが十分薄ければ、あるいは、コントロールゲート29とフローティングゲート27間の絶縁膜28の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。
【0171】
この後、コントロールゲート29の電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、パッケージングする。
【0172】
こうすることで、電圧V1が0ボルトでも、ソース領域14及びドレイン領域15間が導通状態となる。こうしてエージングデバイスが導通状態(オン)となる。
【0173】
次に、図44及び図45に示すように、フローティングゲート27から、直接トンネリングによるリーク電流によって電子が半導体基板11、ソース領域14、ドレイン領域15及びコントロールゲート29に抜け出る。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。こうしてチャネルが反転しなくなったとき、ソース領域14及びドレイン領域15の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
【0174】
フローティングゲート27と半導体基板11の間のゲート絶縁膜12がフローティングゲート27とコントロールゲート29の間の絶縁膜28より薄ければ、図44に示す電子の放出が顕著になる。一方フローティングゲート27とコントロールゲート29の間の絶縁膜28がフローティングゲート27と半導体基板11の間のゲート絶縁膜12より薄ければ、図45に示す電子の放出が顕著になる。絶縁膜28とゲート絶縁膜12が同じ程度に薄ければ電子の放出は両方のリーク電流の和になる。
【0175】
エージングデバイスの有効期限(寿命)は、すなわちエージングデバイスがオフ状態となる時間は、フローティングゲート27に蓄積する電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電子の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【0176】
また、n型半導体基板を用いる代わりにp型半導体基板、p型拡散層のソース及びドレインの代わりにn型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷(電子のFNトンネル放出で実現)になり、放出されるのも正電荷(電子の直接トンネル注入で実現)になるだけで、動作原理も構造も同様である。
【0177】
(実施形態27)
図46(a)は、実施形態27に係るエージングデバイスの斜視図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にフローティングゲート27が形成されている。フローティングゲート27に隣接するように、n型半導体基板11上にコントロールゲート29が形成されている。
【0178】
フローティングゲート27とコントロールゲート29間には絶縁膜が形成されているが図46(a)には示していない。
【0179】
ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。コントロールゲート29は、外部端子に接続してエージングデバイスが形成されている。
【0180】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0181】
図46(b)は、このようなエージングデバイスを上面から見た図である。
【0182】
図46(b)に示すように、フローティングゲート27の短辺に対向する位置にコントロールゲート29が形成され、その間には図46(a)で省略した絶縁膜28が形成されている。また、コントロールゲート29は、拡散層であるソース領域14及びドレイン領域15から空間的に隔離された位置に配置する。こうすることによって、コントロールゲート29が拡散層に与える影響を小さくすることが出来る。
【0183】
また、ゲート幅(短辺)の異なるデバイスを同一基板上に作りこむことでエージングデバイスがオフする状態になる時間を異ならせることができる。
【0184】
図47は、このようなエージングデバイスのフローティングゲート27に電子を注入する方法を説明する図である。
【0185】
先ず、コントロールゲート29に負の電圧V1<0を印加し、FNトンネリングによりコントロールゲート29からフローティングゲート27に電子を注入する。
【0186】
コントロールゲート29とフローティングゲート27間の絶縁膜28の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。こうすることでソース領域14及びドレイン領域15が導通状態となる。
【0187】
図48は、このようなエージングデバイスのフローティングゲート27からコントロールゲート29に電子が直接トンネリングで放出している図である。
【0188】
直接トンネル電流は対向部分の面積に比例するので、フローティングゲート27とコントロールゲート29が向き合う面積を調節することによって、寿命を所定の範囲に収めることが出来る。
【0189】
また、n型半導体基板を用いる代わりにp型半導体基板、p型拡散層のソース及びドレインの代わりにn型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷(電子のFNトンネル放出で実現)になり、放出されるのも正電荷(電子の直接トンネル注入で実現)になるだけで、動作原理も構造も同様である。
【0190】
(実施形態28)
図49は、実施形態28に係るエージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にフローティングゲート27が形成されている。フローティングゲート23上には、絶縁膜28が形成され、この上にコントロールゲート29が形成されている。ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。コントロールゲート29は、外部端子に接続してエージングデバイスが形成されている。
【0191】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0192】
このエージングデバイスは、ゲート絶縁膜12がその端部30において、他の部分よりも薄くなっている。そしてフローティングゲート27は、ソース領域14上に張り出している。
【0193】
図50は、このようなエージングデバイスのフローティングゲート27に電子を注入する方法を説明する図である。図50に示すように、コントロールゲート29に正の電圧V1>0を印加して、FNトンネリングにより半導体基板11からフローティングゲート27に電子を注入する。
【0194】
半導体基板11とフローティングゲート27間のゲート絶縁膜12の厚さが十分薄ければ、直接トンネリングにより電子を注入することも可能である。
【0195】
図51は、このようなエージングデバイスのフローティングゲート27に電子を注入する別の方法を説明する図である。
【0196】
図51に示すように、コントロールゲート29に負の電圧V1<0を印加して、FNトンネリングによりコントロールゲート29からフローティングゲート27に電子を注入する。
【0197】
コントロールゲート29とフローティングゲート27間のゲート絶縁膜1228が十分薄ければ、直接トンネリングにより電子を注入することも可能である。
【0198】
フローティングゲート27に電子を注入後、コントロールゲート29に印加してあった電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【0199】
こうすることでソース領域14及びドレイン領域15を導通状態にする。すなわちコントロールゲート29の電圧が0ボルトにおいても、オン状態となる。
【0200】
図52に示すように、フローティングゲート27に余分に蓄積した電子は、ゲート絶縁膜12の薄くなった端部30を通して、直接トンネルゲートリークによってソース領域14へ放出される。こうして、時間の経過と供にチャネルに掛かる電界が弱くなり、チャネルが反転しなくなったとき、ソース領域14及びドレイン領域15間に電流が流れなくなる。こうして第1の機能ブロック1と第2の機能ブロック2がアクセス不能となり、オフ状態となる。
【0201】
エージングデバイスの有効期限(寿命)は、ゲートに注入する負電荷量に比例し、直接トンネルゲートリークに反比例するので、注入時間、フローティングゲート27の体積、フローティングゲート27がソース領域14上に出っ張っている端部30のゲート絶縁膜12の厚さ、フローティングゲート27がソース領域14上に出っ張っている端部30の重なり面積等を調節することによって、所定の範囲に収めることが出来る。
【0202】
また、n型半導体基板を用いる代わりにp型半導体基板、p型拡散層のソース及びドレインの代わりにn型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷(電子のFNトンネル放出で実現)になり、放出されるのも正電荷(電子の直接トンネル注入で実現)になるだけで、動作原理も構造も同様である。また、端部30をドレイン15側に作っても同様である。
【0203】
(実施形態29)
図53は、実施形態29に係るエージングデバイスの断面図である。このエージングデバイスは、n型半導体基板11上に、ゲート絶縁膜12が形成され、この上にフローティングゲート27が形成されている。フローティングゲート27上には、絶縁膜28が形成され、この上にコントロールゲート29が形成されている。コントロールゲート29及びフローティングゲート27の側面には、側面ゲート31が形成されている。側面ゲート31とコントロールゲート29及びフローティングゲート27間には、絶縁膜が形成されているが図示していない。
【0204】
ゲート絶縁膜12を挟むようにp+ ソース領域14及びp+ ドレイン領域15が形成されている。コントロールゲート29は、外部端子に接続してエージングデバイスが形成されている。
【0205】
エージングデバイスのソース領域14は第1の機能ブロック1が接続され、ドレイン領域15は第2の機能ブロック2が接続されている。
【0206】
このエージングデバイスでは、ゲート絶縁膜12が側壁ゲート31側の端部30において、他の部分よりも厚くなっている。
【0207】
図54は、フローティングゲート27に半導体基板11から電子を注入する方法を説明する図である。図54に示すように、コントロールゲート29に正の電圧V1>0を印加して、FNトンネリングにより半導体基板11からフローティングゲート27に電子を注入する。
【0208】
半導体基板11とフローティングゲート27間のゲート絶縁膜12の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。
【0209】
図55は、フローティングゲート27に電子を注入する別の方法を説明する図である。図51に示すように、コントロールゲート29に負の電圧V1<0を印加して、FNトンネリングによりコントロールゲート29からフローティングゲート27に電子を注入する。
【0210】
コントロールゲート29とフローティングゲート27間の絶縁膜28が十分薄ければ、直接トンネリングによる電子の注入も可能である。
【0211】
フローティングゲート27に電子を注入後、コントロールゲート29に印加してあった電圧V1を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップをパッケージングする。
【0212】
こうすることでソース領域14及びドレイン領域15を導通状態にする。すなわちコントロールゲート29の電圧が0ボルトにおいても、オン状態となる。
【0213】
図56に示すように、フローティングゲート27に余分に蓄積した電子は、直接トンネリングによって半導体基板11、コントロールゲート29及び側面ゲート31に放出される。側面ゲート31の電位はフローティングでも一定電位でも構わない。
【0214】
こうして、時間の経過と供にチャネルに掛かる電界が弱くなり、チャネルが反転しなくなったとき、ソース領域14及びドレイン領域15間に電流が流れなくなってオフ状態となる。
【0215】
エージングデバイスの有効期限(寿命)は、フローティングゲート27に蓄積する負電荷量に比例し、直接トンネル電流に反比例するので、電子の注入時間、フローティングゲート27の体積、ゲート面積、フローティングゲート27と側面ゲート31の向き合う面積、半導体基板11とフローティングゲート27間のゲート絶縁膜12の厚さ、フローティングゲート27とコントロールゲート29間の絶縁膜28の厚さ、フローティングゲート27と側面ゲート31間の絶縁膜(図示せず)の厚さ、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
【0216】
また、n型半導体基板を用いる代わりにp型半導体基板、p型拡散層のソース及びドレインの代わりにn型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷(電子のFNトンネル放出で実現)になり、放出されるのも正電荷(電子の直接トンネル注入で実現)になるだけで、動作原理も構造も同様である。また、側面ゲート31及び端部30は、ソース領域14側に形成してもよい。
【0217】
これまでの実施形態で説明した二重ゲート構造のエージングデバイスを製造するには、最低2回の製膜プロセスが必要で高価になりやすい。そこで、集積度は落ちるがポリシリコンゲート電極を1つだけ用いたシングルゲート構造で、長寿命かつ安価なエージングデバイスを実現する方法を実施形態30乃至34で説明する。
【0218】
(実施形態30)
図57(a)は、実施形態30に係るエージングデバイスの上面図、図57(b)は図57(a)のA−A′線に沿った断面図、図57(c)は図57(a)のB−B′線に沿った断面図である。
【0219】
本実施形態では、制御ゲート45が半導体基板基板41内に作り込まれており、制御ゲート45とソース(42)・チャネル(46)・ドレイン(43)領域(以後、SGD領域と称する)との間をLOCOS(LOCal Oxidation of Silicon)による素子分離絶縁領域47により、電気的に分離している(図57(c))。
【0220】
SGD領域の断面は、図57(b)に示すように、通常のMOS構造を有しており、ソース領域42とドレイン領域43の間で、(浮遊)ゲート電極44の下にはチャネル領域46が形成される。
【0221】
浮遊ゲート電極44はポリシリコンで形成されており、図57(c)に示すように、制御ゲート45とSGD領域のチャネル領域46を橋絡する如く、ゲート絶縁膜48,49と素子分離領域47を介して半導体基板41上に形成されている。素子分離領域47の両側のゲート絶縁膜(トンネル酸化膜)48,49の膜厚は同一にすることができる。
【0222】
図58は、本実施形態のエージングデバイスの動作原理を説明する図で、ノーマリオフ型(自動オフ型)の例を示す。図58(a)は、図57(c)に対応する図で、n型基板41にp+ 型拡散層のソース・ドレイン層42,43及びp+ 拡散層による制御ゲート45が形成されている。制御ゲート45に負の高電圧を印加すると正孔トンネリングによりn+ 型ポリシリコンによる浮遊ゲート44に電子が注入される。
【0223】
この電子はSGD領域上の(浮遊)ゲート44に拡散し、図58(b)に示すように、MOSFETのチャネル領域46に正孔が引き寄せられてチャネルが形成され、MOSFETは導通する。浮遊ゲート44に注入された電子は、直接トンネリングにより、ゲート絶縁膜48を突き抜けてチャネル領域46にリークする。そして所定期間経過後にMOSFETはオフとなる。
【0224】
図58(c)はMOSFETのドレイン電流ID の経時変化を示す。所定時間経過後にオフとなるのが、ノーマリオフ型の特徴である。
【0225】
図59(a)〜図59(c)は、本実施形態の他のエージングデバイスの動作原理を説明する図で、ノーマリオン型(自動オン型)の例を示す。図59(a)は、図57(c)に対応する図で、n型基板41にn+ 型拡散層のソース・ドレイン層42,43及びp+ 拡散層による制御ゲート45が形成されている。制御ゲート45に負の高電圧を印加すると正孔トンネリングによりn+ 型ポリシリコンによる浮遊ゲート44に電子が注入される。
【0226】
この電子はSGD領域上の(浮遊)ゲート44に拡散し、図59(b)に示すように、MOSFETのチャネル領域46に正孔が引き寄せられてMOSFETは非導通(オフ)となる。浮遊ゲート44に注入された電子は、直接トンネリングにより、ゲート絶縁膜48を突き抜けてチャネル領域46にリークする。そして所定期間経過後にMOSFETはオンとなる。
【0227】
図59(c)はMOSFETのドレイン電流ID の経時変化を示す。所定時間経過後にオンとなるのが、ノーマリオン型の特徴である。
【0228】
図60は、本実施形態のさらに他のエージングデバイスの動作原理を説明する図で、ノーマリオン型の例を示す。図60(a)は、図57(c)に対応する図で、p型基板41にp+ 型拡散層のソース・ドレイン層42,43及びn+ 拡散層による制御ゲート45が形成されている。制御ゲート45に正の高電圧を印加すると正孔トンネリングによりp+ 型ポリシリコンによる浮遊ゲート44に正孔が注入される。
【0229】
図60は、本実施形態のさらに他のエージングデバイスの動作原理を説明する図で、ノーマリオン型の例を示す。図60(a)は、図57(c)に対応する図で、p型基板41にp+ 型拡散層のソース・ドレイン層42,43及びn+ 拡散層による制御ゲート45が形成されている。制御ゲート45に正の高電圧を印加すると正孔トンネリングによりp+ 型ポリシリコンによる浮遊ゲート44に正孔が注入される。
【0230】
この正孔はSGD領域上の(浮遊)ゲート44に拡散し、図60(b)に示すように、MOSFETのチャネル領域46に電子が引き寄せられてMOSFETは非導通(オフ)となる。浮遊ゲート44に注入された正孔は、直接トンネリングにより、ゲート絶縁膜48を突き抜けてチャネル領域46にリークする。そして所定期間経過後にMOSFETはオンとなる。
【0231】
図60(c)はMOSFETのドレイン電流ID の経時変化を示す。所定時間経過後にオンとなるのが、ノーマリオン型の特徴である。
【0232】
図61は、本実施形態のさらに他のエージングデバイスの動作原理を説明する図で、ノーマリオフ型の例を示す。図61(a)は、図57(c)に対応する図で、p型基板41にn+ 型拡散層のソース・ドレイン層42,43及びn+ 拡散層による制御ゲート45が形成されている。制御ゲート45に正の高電圧を印加すると正孔トンネリングによりp+ 型ポリシリコンによる浮遊ゲート44に正孔が注入される。
【0233】
この正孔はSGD領域上の(浮遊)ゲート44に拡散し、図61(b)に示すように、MOSFETのチャネル領域46に電子が引き寄せられてMOSFETは導通(オン)する。浮遊ゲート44に注入された正孔は、直接トンネリングにより、ゲート絶縁膜48を突き抜けてチャネル領域46にリークする。そして所定期間経過後にMOSFETはオフとなる。
【0234】
図61(c)はMOSFETのドレイン電流ID の経時変化を示す。所定時間経過後にオフとなるのが、ノーマリオフ型の特徴である。
【0235】
(実施形態31)
図62(a)は、実施形態31に係るエージングデバイスの上面図、図62(b)は図62(a)のB−B′線に沿った断面図である。A−A´線に沿った断面図は、図57(b)と同じなので省略する。
【0236】
本実施形態は、実施形態30の変形例で、素子分離領域47をSTI(Shallow Trench Isolation)で形成した例である。その他は実施形態30と同じなので、詳しい説明は省略する。
【0237】
(実施形態32)
図63(a)は、実施形態32に係るエージングデバイスの上面図、図63(b)は図63(a)のB−B′線に沿った断面図である。A−A´線に沿った断面図は、図57(b)と同じなので省略する。
【0238】
本実施形態は、実施形態30の変形例であり、浮遊ゲート電極441 、442 が制御ゲート45の上とSGD領域のチャネル領域46上に夫々ポリシリコンで形成されており、2つの浮遊ゲート電極441 、442 はメタル配線50で接続されている。このような構成でも、制御ゲート45から注入された電子あるいは正孔は浮遊ゲート441 、からメタル配線50を介して浮遊ゲート442 に拡散するので、実施形態30と同様な動作をすることができる。
【0239】
(実施形態33)
図64(a)は、実施形態33に係るエージングデバイスの上面図、図64(b)は図64(a)のB−B′線に沿った断面図である。A−A´線に沿った断面図は、図57(b)と同じなので省略する。
【0240】
本実施形態は、実施形態32のLOCOSによる素子分離領域47をSTIに代えたものである。このような構成でも実施形態30と同様な動作をさせることができる。
【0241】
(実施形態34)
図65(a)は、実施形態34に係るエージングデバイスの上面図、図65(b)は図65(a)のC−C′線に沿った断面図である。本実施形態では、制御ゲート45とソース・ドレイン拡散層42,43との間をLOCOSまたはSTIによる(図65ではSTI)素子分離絶縁領域47により、電気的に分離している。また、制御ゲート45とソース・ドレイン拡散層42,43の上には夫々ポリシリコンによる浮遊ゲート電極441 、442 が形成されており、この2つの浮遊ゲート電極441 、442 はメタル配線50で接続されている。
【0242】
実施形態33と異なる点は、制御ゲート45をMOSFETのチャネル46の方向に配置していることである。このように、メタル配線50を用いれば、電気的に分離された制御ゲート45とソース・ドレイン42,43のレイアウトは自由に決めることができる。
【0243】
また、素子分離絶縁領域47の両側のゲート絶縁膜(トンネル酸化膜)48,49の膜厚は同一にすることができる。動作原理は実施形態30と同じである。
【0244】
次に実施形態8〜13に適用されるエージングデバイス(経時変化デバイス)或いは経時変化ブロックについて説明する。
【0245】
(実施形態35)
本実施形態は、図66に示すように、of grounded gate MOSFET(以下、GGMOSと称す)を用いた実施形態8の具体的な回路構成例である。エージングデバイス43Xを構成するMOSFET61はノーマリオン型となるように、ゲート絶縁膜または基板側不純物濃度またはゲート材料の仕事関数を調整してある。電荷蓄積ゲート62には、先に述べた実施形態と同様に、経時変化開始時において過剰電子が蓄積されており、この過剰電子によって、MOSFET61はオフ状態にある。
【0246】
なお、過剰電子の注入方法としては、先に述べたpn接合、pnp接合、n+ nn+ 接合、p+ pp+ 接合、npn接合、ショットキー接合、のいずれかを介して前記ゲートに注入する方法が適用可能である。また、浮遊ゲートを用いる場合、浮遊ゲートを取り囲む絶縁材の一部からFNトンネリングを用いて電子を注入することができる。
【0247】
電荷蓄積ゲート62にはpnダイオード63が接続されている。所定時間が経過するとn型の電荷蓄積ゲート62に接続されたpn接合63の拡散電流によって、過剰電子がアース(GND)に放電される。これにより、MOSFET61がオン状態に移行するので、信号線の電位がアース電位にクランプされて、信号線と内部回路の間で信号が伝播されなくなる。この場合アース電位に代えて、他の信号線または電源線の電位に接続するようにしてもよい。
【0248】
図67にGGMOSを用いた本実施形態のエージングデバイスの構造のチャネル長方向の断面図を示す。個々のエージングデバイスはSTIによる素子分離絶縁領域66で他の領域と電気的に分離されている。信号線7は、ドレイン領域64に接続されている。
【0249】
電荷蓄積用ゲート62に電子を注入するには、例えば信号線7に書き込み用の高電圧を印加して、ドレイン64のn+ 領域とp−well68の接合で衝突イオンを発生させる。この際に生成する2次電子を電荷蓄積用ゲート62に注入する。
【0250】
電子が電荷蓄積用ゲート62に注入されると、エージングデバイス3Xはオフ状態になる。この状態では、I/O端子5と内部回路6の間で信号が伝播される。電荷蓄積ゲート62中の電子が放電されると、信号線7の電位がアース(GND)(または他の信号線または電源線)の電位にクランプされて、信号線7と内部回路6の間で信号が伝播されなくなる。
【0251】
図68(a),(b)に、GGMOSを用いた本実施形態のエージングデバイスの上面図とチャネル幅方向の断面図を示す。ゲート電極62を形成するn+領域のアース(GND)(または他の信号線または電源線)に接続される側にp+領域67を設けることで、容易に本発明の機能を実現するエージングデバイスを作成することが出来る。また、図68(b)に見られるように、pn接合の位置とSTI端をずらしておくことも必要である。
【0252】
図69(a),(b)にGGMOSを用いた本実施形態の変形例に係るエージングデバイスの上面図とチャネル幅方向の断面図を示す。電荷蓄積用ゲート62とp+ 領域67がpn接合を形成する部分の面積を変えることによって、過剰電子の放電時間を調整している。
【0253】
本実施形態では、pn接合(63)を利用して過剰電子を放電したが、pn接合の替りに絶縁体を用いたトンネル接合を形成し、トンネル電流によって過剰電子を放電しても良い。また、ショットキー接合を用いてもよい。
【0254】
また、本実施形態では、nMOSFETを用いて自動オン型のエージングデバイス3Xを記述したが、pMOSFETを用いても良い。この場合、電荷蓄積用ゲート62には過剰正孔が書き込まれる。
【0255】
(実施形態36)
本実施形態では、図70に示すように、第10の実施形態(図10)の具体的な回路構成を示す。オフ型スイッチ8はnMOSFETで構成され、オン型スイッチ9はpMOSFETで構成され、それぞれのゲートに、経時変化回路ブロック10の出力線が接続されている。
【0256】
経時変化回路ブロック10は、VddとVss間に直列に接続された負荷抵抗68と自動オン型エージングデバイス3Xで構成されている。すなわち、電荷蓄積ゲートに過剰電子が存在する期間は、自動オン型エージングデバイス3Xはオフ状態にあるため、経時変化回路ブロック10からは、ハイの電圧(図中では、Vddと記載)が出力される。この状態ではnMOSFET8はオン状態、pMOSFET9はオフ状態にあるため、I/O端子5と第1の内部回路61 の間で、信号が伝播する。
【0257】
時間が経過するとともに自動オン型エージングデバイス3Xがオン状態に移行して、経時変化回路ブロック10の出力がロウの電圧(図中では、Vssと記載)が出力される。この状態ではnMOSFET8はオフ状態、pMOSFET9はオン状態にあるため、I/O端子5と第2の内部回路62 の間で信号が伝播する。
【0258】
図71に本実施形態の変形例を示す。図70に示した経時変化回路ブロック10の構成の場合、負荷抵抗68と自動オン型エージングデバイス3Xのチャネル抵抗との抵抗分配によって、出力電圧が決まるため、必ずしもVddまたはVssの電圧レベルになるわけではない。
【0259】
そこで、図71に示すように、自動オン型エージングデバイス3Xの出力に偶数段のインバータ69、70を接続することにより、経時変化回路ブロック10の出力をVddまたはVssに安定化する。
【0260】
なお、実施形態12で示した自動オフ型経時変化ブロック36には、自動オフ型エージングデバイスが使用されるが、この自動オフ型エージングデバイスは、例えば、図67〜69のデバイスを変形することで実現できる。すなわち、ノーマリオフ型のMOSFETの電荷蓄積ゲートに、チャネルを反転させる過剰キャリアを注入し、時間の経過とともに過剰キャリアを放出させることで実現する。また、実施形態14乃至29の自動オフ型エージングデバイス3を使用することもできる。
【0261】
次に、上記実施形態に示したエージングデバイスが導通状態から非導通状態となる時間(寿命)を計算する方法を示す。
【0262】
先ず、電荷を保持するゲート電極(フローティングゲートを含む)の面積をS、そのゲート電極下のゲート絶縁膜の厚さをTox、誘電率をεoxとする。そしてこのゲート絶縁膜のしきい電圧をVthとし、このゲートからの漏れ電流をIagとすると、エージングデバイスの寿命を以下の数式で計算できる。
【0263】
【数1】
ただし、
【数2】
であり、Qs は、ゲート電極に注入された電荷によるゲート電極下の表面電荷密度、εSiはシリコンの誘電率、qは素電荷、NB は基板濃度である。Iagは、実施形態によって表式が異なる。実施形態8及び実施形態9のPN接合をゲート電極に接続した例では、
【数3】
の式が成り立つ。ここで、Aは接合面積、Δ(t)はエージングポテンシャル、tは時間、ni は真性キャリア濃度、τo は空乏層内でのキャリアの寿命、WD は接合周りの空乏層幅、kB はボルツマン定数、Tは絶対温度、De は電子の拡散係数、Le は電子の拡散長、npoはp型シリコン内での電子濃度、Dh は正孔の拡散係数、Lh は正孔の拡散長、pnoはn型シリコン内での正孔濃度である。
【0264】
実施形態16から実施形態19に対応するIagは次の式で与えられる。
【0265】
【数4】
【0266】
ただし、VB はベース電圧である。
【0267】
実施形態20及び実施形態21のショットキー接合を用いた場合は、
【数5】
となる。ただし、Rはリチャードソン定数、φB はショットキーバリアの高さである。
【0268】
実施形態22から実施形態25に対応するIagは次の式で与えられる。
【0269】
【数6】
【0270】
ただし、WG は電荷を保持させるゲートに接続するMOSFETのゲート幅、LG は電荷を保持させるゲートに接続するMOSFETのゲート長、μn は電荷を保持させるゲートに接続するMOSFETのモビリティ、Coxは電荷を保持させるゲートに接続するMOSFETのゲート容量、VG は荷を保持させるゲートに接続するMOSFETのゲートに印加する電圧である。
【0271】
実施形態26から実施形態29に対応するIagは次の式である。
【0272】
【数7】
【0273】
ただし、mDEは状態密度有効質量、EC1 は浮遊ゲートの伝導帯端、EC2 は基板表面の伝導帯端、f1 は浮遊ゲートでの電子の占有確率、f2 は基板表面での電子の占有確率、D(E)は、エネルギーEの電子が浮遊ゲートと制御ゲートの間をトンネルする確立である。また、計算方法は、特開2002−76338に開示している。
【0274】
以上で本発明のIagの表式をすべて記述した。続いて、一例としてPN接合を用いたIagによる寿命(τag)の計算結果を示しておく。この計算によって、エージングデバイスの構造を決める様々なパラメータに応じてτagがどのように変化するのかが明らかになり、製造上の条件やシステムの性能、あるいは、ユーザーの要望などに応じて最適なデバイス構造を決定することができる。尚、他のIagを用いた計算はここで説明する例とほぼ同様に行えるので詳しい説明は省略する。
【0275】
図72はしきい電圧依存性を表したものである。横軸は、しきい値を示し、縦軸は寿命を示す。
【0276】
このように、しきい電圧を上げると寿命が短くなるのが判る。半導体基板やポリシリコンの不純物濃度を用いて、数週間から数ヶ月の間で寿命を調節するのに適していることを示している。
【0277】
図73は、ゲート絶縁膜の膜厚依存性を示している。横軸はゲート絶縁膜の厚さを示し、縦軸は寿命を示す。
【0278】
このように、ゲート絶縁膜を厚くするとしきい値が高くなり、結果として寿命が短くなる。10nm以上で膜厚依存性が弱いため、数ヶ月単位で寿命の調整を行う際有利である。
【0279】
図74は、PN接合の接合面積に対する依存性を表したものである。横軸はPN接合の接合面積を示し、縦軸は寿命を示す。
【0280】
このように、接合面積を大きくするとリーク電流が増大し、寿命が縮まるのが判る。ゲート面積にもよるが、大体数ヶ月から数年の寿命調整に適当である。
【0281】
図75は、PN接合の不純物濃度依存性を示している。横軸は接合のアクセプター濃度を対数で示し、縦軸は寿命を示す。
【0282】
このように、ドナーもアクセプターも高濃度になるほど寿命は長くなる傾向がある。寿命の調整には、図中で傾きが比較的低い領域を用いるのが有利である。たとえば、ドナー濃度が1×1016cm-3なら、アクセプター濃度1×1017cm-3以上のところでばらつきの少ない寿命が設計できる。
【0283】
また、寿命は、図74にも見られるとおり、接合面積に比例して短くなる。この性質とともに併用すれば小さな誤差の範囲で自由に寿命を調節することが可能となる。
【0284】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【0285】
【発明の効果】
本発明によれば、所定の時間経過した後に、2つの機能ブロック間の信号線に介在、若しくは接続された半導体時限スイッチにより、2つの機能ブロックを切断若しくは接続でき、2つの機能を併せることにより得られる所望の機能に有効期限を設けることができる。また、所定時間経過後、I/O端子から利用できる内部回路の情報または機能を切り替えることが出来る。
【0286】
半導体時限スイッチの寿命は、MOS構造への電荷の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調整することによって、正確な動作寿命を設定することができる。またデバイスの構造パラメータで決定した寿命は設計及び初期の電荷注入時においてのみ設定可能なので、寿命の改ざんを防ぐことのできる有効期限付き機能利用装置を提供することができる。
【0287】
もし上記のような寿命制御技術が安価に提供できれば、マイクロチップのような無線ICタグ(RFID)に搭載することが可能となる。固体エージングデバイスによって有効期限化された暗号鍵を搭載したRFIDの応用例は無数にある。
【0288】
第1の例は、輸送システムに応用するものである。コンテナ中のパッケージを一つ一つチェックすることは限界があり、テロを目的とした大量破壊兵器の原料や違法薬物などが一般の輸送システムに紛れ込む危険性がある。そこで、輸送システムの安全性を確保するため、全ての輸送用パッケージにRFIDを添付することを義務付ける動きがある。
【0289】
しかしながら、正規に使用されたパッケージのRFIDを使用後に剥ぎ取り、タンパリングした後内部情報を不正に更新し、再利用することは技術的にそれほど難しくなく、使用後RFIDの回収を義務化する必要がある。僅かなRFIDがこの回収作業から漏れても、それがテロリストの手に渡れば大きな社会不安の種となる。また、回収そのものに余分なコストが必要となる。そこで、タグに記録する暗号鍵を固体エージングデバイスで有効期限化しておけば回収する手間が省け、安全性を損なうことなくコストダウンが実現できる。
【0290】
第2の例は、消費期限のある商品への応用である。生鮮食品のパッケージにRFIDを添付してトレーサビリティを確保しようという動きがあるが、タグを改ざんしたり、張り替えたり、パッケージそのものを取り替えたりすればその効果は半減する。そこで、公的機関が一元管理して配布する暗号鍵を、固体エージングデバイスによって有効期限化することが必要となる。消費期限内に流通しなければRFIDに搭載した暗号鍵が読み取れなくなり、消費者は、携帯電話等に埋め込まれたセンサーによって、商品が消費期限内か否かを知ることが出来る。
【0291】
第3の例は、ブランド価値維持に応用するものである。消費期限切れした口紅や香水などを安売りする店があり、メーカーはブランド商品の価格を下げなければ売上げを維持できないという状況が生まれている。消費者は、このような商品に消費期限があることをあまり意識していないのである。第2の例と同様に、固体エージングデバイスによってRFIDに搭載した暗号鍵を有効期限化しておけば、そのRFIDを添付したブランド化粧品を買うため手に取ったとき、携帯電話に消費期限切れであることを自動的に通知することが可能となる。これによって、消費者に、このような商品にも消費期限があることを訴えることが出来る。
【0292】
第4の例は、固体エージングデバイスにより有効期限化されたRFIDを挟み込んだシールである。このシールを用いれば、高価なICカードなどなくとも、このシールを貼り付けるだけで、会員証や入場券等に有効期限を設けることが出来る。この場合、一般の消費者(個人商店、学校、職場、家庭、友達、サークル等)が手軽に有効期限付き認証を発行できるようになる。また、投票用紙や公文書に応用する例も出てくるだろう。このように、固体エージングデバイスとRFIDを組み合わせることで無数の応用例が出てくる。
【0293】
固体エージングデバイスの応用例は、二つに大別できる。一つは、バッテリレス電子タイマであり、システムLSIへの搭載が有望である。もう一つは、有効期限付き暗号鍵であり、RFIDへの搭載が有望である。
【図面の簡単な説明】
【図1】本発明の実施形態1に係る有効期限付き利用装置の概念図。
【図2】本発明の実施形態2に係る有効期限付き利用装置の概念図。
【図3】本発明の実施形態3に係る有効期限付き利用装置の概念図。
【図4】本発明の実施形態4に係る有効期限付き利用装置の概念図。
【図5】本発明の実施形態5に係る有効期限付き利用装置の概念図。
【図6】本発明の実施形態6に係る有効期限付き利用装置の概念図。
【図7】本発明の実施形態7に係る有効期限付き利用装置の概念図。
【図8】本発明の実施形態8に係る有効期限付き利用装置の概念図。
【図9】本発明の実施形態9に係る有効期限付き利用装置の概念図。
【図10】本発明の実施形態10に係る有効期限付き利用装置の概念図。
【図11】本発明の実施形態11に係る有効期限付き利用装置の概念図。
【図12】本発明の実施形態12に係る有効期限付き利用装置の概念図。
【図13】本発明の実施形態13に係る有効期限付き利用装置の概念図。
【図14】本発明の実施形態14に係るエージングデバイスの摸式的な断面図及び結線図。
【図15】本発明の実施形態14に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図16】本発明の実施形態14に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図17】本発明の実施形態14に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図18】本発明の実施形態14に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図19】本発明の実施形態14に係るエージングデバイスの具体的な構成例を示す断面図及び結線図。
【図20】本発明の実施形態15に係るエージングデバイスの摸式的な断面図及び結線図。
【図21】本発明の実施形態15に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図22】本発明の実施形態15に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図23】本発明の実施形態15に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図24】本発明の実施形態15に係るエージングデバイスの動作原理を説明するエネルギーバンド図。
【図25】本発明の実施形態15に係るエージングデバイスの具体的な構成例を示す断面図及び結線図。
【図26】本発明の実施形態16に係るエージングデバイスの摸式的な断面図及び結線図。
【図27】本発明の実施形態16に係るエージングデバイスの動作原理を説明する摸式的な断面図及び結線図。
【図28】本発明の実施形態17に係るエージングデバイスの摸式的な断面図及び結線図。
【図29】本発明の実施形態18に係るエージングデバイスの摸式的な断面図及び結線図。
【図30】本発明の実施形態18に係るエージングデバイスの摸式的な断面図及び結線図。
【図31】本発明の実施形態19に係るエージングデバイスの摸式的な断面図及び結線図。
【図32】本発明の実施形態19に係るエージングデバイスの摸式的な断面図及び結線図。
【図33】本発明の実施形態20に係るエージングデバイスの摸式的な断面図及び結線図。
【図34】本発明の実施形態20に係るエージングデバイスの具体的構成例を示す摸式的な断面図及び結線図。
【図35】本発明の実施形態21に係るエージングデバイスの摸式的な断面図及び結線図。
【図36】本発明の実施形態21に係るエージングデバイスの具体的構成例を示す摸式的な断面図及び結線図。
【図37】本発明の実施形態22に係るエージングデバイスの摸式的な断面図及び結線図。
【図38】本発明の実施形態23に係るエージングデバイスの摸式的な断面図及び結線図。
【図39】本発明の実施形態24に係るエージングデバイスの摸式的な断面図及び結線図。
【図40】本発明の実施形態25に係るエージングデバイスの摸式的な断面図及び結線図。
【図41】本発明の実施形態26に係るエージングデバイスの摸式的な断面図及び結線図。
【図42】本発明の実施形態26に係るエージングデバイスの電荷注入方法を示す摸式的な断面図及び結線図。
【図43】本発明の実施形態26に係るエージングデバイスの他の電荷注入方法を示す摸式的な断面図及び結線図。
【図44】本発明の実施形態26に係るエージングデバイスの動作方法を示す摸式的な断面図及び結線図。
【図45】本発明の実施形態26に係るエージングデバイスの他の動作方法を示す摸式的な断面図及び結線図。
【図46】本発明の実施形態27に係るエージングデバイスの摸式的な斜視図及び平面図。
【図47】本発明の実施形態27に係るエージングデバイスの電荷注入方法を示す摸式的な平面図。
【図48】本発明の実施形態27に係るエージングデバイスの動作方法を示す摸式的な平面図。
【図49】本発明の実施形態28に係るエージングデバイスの摸式的な断面図及び結線図。
【図50】本発明の実施形態28に係るエージングデバイスの電荷注入方法を示す摸式的な断面図。
【図51】本発明の実施形態28に係るエージングデバイスの他の電荷注入方法を示す摸式的な断面図。
【図52】本発明の実施形態28に係るエージングデバイスの動作方法を示す摸式的な断面図。
【図53】本発明の実施形態29に係るエージングデバイスの摸式的な断面図及び結線図。
【図54】本発明の実施形態29に係るエージングデバイスの電荷注入方法を示す摸式的な断面図。
【図55】本発明の実施形態29に係るエージングデバイスの他の電荷注入方法を示す摸式的な断面図。
【図56】本発明の実施形態29に係るエージングデバイスの動作方法を示す摸式的な断面図。
【図57】本発明の実施形態30に係るエージングデバイスの摸式的な平面図及び断面図。
【図58】本発明の実施形態30に係るエージングデバイスの電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図59】本発明の実施形態30に係るエージングデバイスの他の電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図60】本発明の実施形態30に係るエージングデバイスのさらに他の電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図61】本発明の実施形態30に係るエージングデバイスのさらに他の電荷注入方法及び動作方法を示す摸式的な断面図及び寿命特性を示すグラフ。
【図62】本発明の実施形態31に係るエージングデバイスの摸式的な平面図及び断面図。
【図63】本発明の実施形態32に係るエージングデバイスの摸式的な平面図及び断面図。
【図64】本発明の実施形態33に係るエージングデバイスの摸式的な平面図及び断面図。
【図65】本発明の実施形態34に係るエージングデバイスの摸式的な平面図及び断面図。
【図66】本発明の実施形態35に係るエージングデバイスの回路図。
【図67】本発明の実施形態35に係るエージングデバイスの模式的な断面図及び結線図。
【図68】本発明の実施形態35に係るエージングデバイスの平面図及び断面図。
【図69】本発明の実施形態35の変形例に係るエージングデバイスの平面図及び断面図。
【図70】本発明の実施形態36に係るエージングデバイスの回路図。
【図71】本発明の実施形態36の変形例に係るエージングデバイスの回路図。
【図72】寿命のしきい電圧依存性を示したグラフ。
【図73】寿命のゲート絶縁膜の厚さ依存性を表したグラフ。
【図74】寿命の接合面積依存性を表したグラフ。
【図75】寿命の不純物濃度依存性を表したグラフ。
【符号の説明】
1…第1の機能ブロック
2…第2の機能ブロック
3…自動オフ型エージングデバイス
3X…自動オン型エージングデバイス
4…LSI
5…I/O端子
6…内部回路
7…信号線
8…オフ型スイッチ
9…オン型スイッチ
10…自動オン型経時変化回路ブロック
11…半導体基板
12…ゲート絶縁膜
13…ゲート電極
14…ソース領域
15…ドレイン領域
16…pn接合
17…pnp接合
18…n+ nn+ 接合
19…p+ pp+ 接合
20…npn接合
21…ショットキー接合
22…ショットキー接合
23…nMOSFET
24…pMOSFET
25…nMOSFET
26…pMOSFET
27…フローティングゲート
28…絶縁膜
29…コントロールゲート
30…端部
31…側面ゲート
32…ゲート中に形成されたpn接合
33…ゲート中に形成されたpn接合
34…ゲート中に形成されたショットキー接合
35…ゲート中に形成されたショットキー接合
36…自動オフ型経時変化回路ブロック
41…半導体基板
42、65…ソース領域
43、64…ドレイン領域
44…浮遊ゲート電極
45…制御ゲート電極
46…チャネル領域
47、66…素子分離領域
48,49…ゲート絶縁膜
50…メタル配線
61…MOSFET
62…電荷蓄積ゲート
63…ダイオード
67…p+ 領域
68…p−well
Claims (10)
- 第1の機能ブロックと、
第2の機能ブロックと、
前記第1の機能ブロックと前記第2の機能ブロックとの間を接続し、これらが相互アクセスすることによって発生する所望の機能を利用可能とする信号線と、
前記信号線に介在若しくは接続し、所定の時間経過後、前記第1の機能ブロック及び前記第2の機能ブロック間の前記相互アクセスを不能若しくは可能にし、電源が切断された状態で動作する半導体時限スイッチと、
を具備し、前記半導体時限スイッチは、半導体層内に離間して形成されたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを備え、前記ソース領域及び前記ドレイン領域をスイッチの2つの接続端とすることを特徴とする有効期限付き機能利用装置。 - 前記第2の機能ブロックは、情報または機能を格納した第1の内部回路であることを特徴とする請求項1記載の有効期限付き機能利用装置。
- 前記第2の機能ブロックは、前記第1の内部回路に加え、N−1個の他の内部回路を更に具備し、
スイッチの特性に関し、オンからオフの第1のスイッチ動作と、オフからオンの第2のスイッチ動作のいずれかを第1極性、他のスイッチ動作を第2極性と定義したとき、前記半導体時限スイッチはN−1個の第1極性型時限スイッチとN−1個の第2極性型通常スイッチとN−1個の第1極性型通常スイッチから成り、
第1の第2極性型通常スイッチは前記第1の内部回路と前記第1の機能ブロックの間に接続され、
第1の第1極性型通常スイッチの一方の端子は前記第1の機能ブロックに接続され、
第1の第1極性型時限スイッチは、前記第1の第2極性型通常スイッチと前記第1の第1極性型通常スイッチを同時に駆動し、
第n(但しn=2〜N−1の整数)の第2極性型通常スイッチの一方の端子は第nの内部回路に接続され、
前記第nの第2極性型通常スイッチの他方の端子は、第n−1の第1極性型通常スイッチの他方の端子と第nの第1極性型通常スイッチの一方の端子に接続され、
第nの第1極性型時限スイッチは、前記第nの第2極性型通常スイッチと前記第nの第1極性型通常スイッチを同時に駆動し、
第N−1の第1極性型通常スイッチの他方の端子は、第Nの内部回路に接続され、
前記第1極性型時限スイッチは、第1より第N−1まで番号順に作動することを特徴とする請求項2記載の有効期限付き機能利用装置。 - 前記第2の機能ブロックは、前記第1の内部回路に加え、N−1個の他の内部回路を更に具備し、
前記半導体時限スイッチは、N個の自動オフ型時限スイッチとN−1個の自動オン型時限スイッチから成り、
第1の自動オフ型時限スイッチは前記第1の内部回路と前記第1の機能ブロックに接続され、
第1の自動オン型時限スイッチは前記第1の自動オフ型自動スイッチと第2の自動オフ型時限スイッチの間に接続され、
第n(n=2〜N−1の整数)の自動オフ型時限スイッチは第nの内部回路に接続され、
第nの自動オン型時限スイッチは前記第nの自動オフ型自動スイッチと第n+1の自動オフ型時限スイッチの間に接続され、
前記自動オフ型時限スイッチは第1より第Nまで番号順に作動し、前記自動オン型時限スイッチは、第1より第N−1まで、前記自動オフ型時限スイッチの序数に同期して番号順に作動することを特徴とする請求項2記載の有効期限付き機能利用回路。 - 前記信号線の途中に設けられ、前記第1の機能ブロックと前記半導体時限スイッチの一方の端子が接続される入出力端子と、
前記半導体時限スイッチの他方の端子に接続された第3の機能ブロックと、
を更に具備することを特徴とする請求項1記載の有効期限付き機能利用装置。 - 前記半導体時限スイッチは、スイッチの特性に関し、オンからオフ、オフからオンのいずれかを第1極性、他を第2極性と定義した時、前記入出力端子と前記第2の機能ブロックとの間に接続される第2極性型通常スイッチと、前記入出力端子と前記第3の機能ブロックとの間に接続される第1極性型通常スイッチと、前記第2極性型通常スイッチと前記第1極性型通常スイッチを同時に駆動する第1極性型時限スイッチとを具備することを特徴とする請求項5記載の有効期限付き機能利用装置。
- 前記半導体時限スイッチは、スイッチの特性に関し、オンからオフ、オフからオンのいずれかを第1極性、他を第2極性と定義した時、前記入出力端子と前記第2の機能ブロックとの間に接続される第2極性型通常スイッチと、前記入出力端子と前記第3の機能ブロックとの間に接続される第1極性型時限スイッチとを具備することを特徴とする請求項5記載の有効期限付き機能利用装置。
- 前記半導体時限スイッチは、前記ゲート電極に予め電荷が供給されることによって前記ソース領域及びドレイン領域間が導通または非導通状態となり、前記電荷が前記ゲート電極から時間の経過とともに抜け、前記所定の時間経過後に前記ソース領域及び前記ドレイン領域間が非導通または導通状態となることを特徴とする請求項1に記載の有効期限付き機能利用装置。
- 前記電荷が、pn接合、pnp接合、n+ nn+ 接合、p+ pp+ 接合、npn接合、ショットキー接合から選ばれた1つを介して前記ゲート電極に注入される、若しくはゲート電極からリークすることを特徴とする請求項8に記載の有効期限付き機能利用装置。
- 前記ゲート電極は絶縁材に囲まれた浮遊ゲート電極であり、前記電荷が前記浮遊ゲート電極を囲む前記絶縁材を介して前記浮遊ゲート電極に注入される、若しくは前記浮遊ゲート電極からリークすることを特徴とする請求項8に記載の有効期限付き機能利用装置。
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