CN1801393B - 半导体集成电路 - Google Patents

Abstract

本发明提供一种半导体集成电路，具有由时效器件多个地并联而成时效电路和将所述时效电路的输出信号与参考信号进行比较以检测该时效电路的寿命的读出电路，所述时效器件具备非易失性存储器单元，所述非易失性存储器单元具有包括浮栅和控制栅的2层栅结构，其中，通过调整存储在所述存储器中的参考信号的电平，所述多个时效器件中寿命长的时效器件(除去最长寿命的器件)决定全体的寿命，据此能够控制时效器件的寿命的制造偏移，并且能够消除不良位的影响。

Description

半导体集成电路

本发明是申请日为2003年7月8日、申请号为03145379.1、发明名称为“带有效期限的功能利用装置和半导体集成电路”的发明专利申请的分案申请。

技术领域

本发明涉及半导体集成电路。特别是涉及由输出与时间一起变化的经时变化器件(时效器件)构成的半导体集成电路。另外，涉及控制所述时效器件的寿命的电路技术。在切断了电池的状态或脱线状态下，能正确工作的可集成的电子定时器。

背景技术

从以前就开始广泛使用对密码和口令设置了有效期限的安全系统。例如，在卫星广播中，对密钥设置有效期限，使用户有义务每隔一定期间就变更口令，提高了安全性。

例如，报告了对存储卡和定期票等使用任意设定了数据保持寿命的非易失性半导体存储器，通过在一定期间中保持数据、并在经过一定期间后删除数据，从而使存储卡和定期票无法使用的技术(例如，参照特开平10-189780号公报)。

可是，这样的非易失性半导体存储器通过调整构成存储器的非易失性存储器的一个一个栅绝缘膜的原子构成比来决定数据的保持寿命。因此，存在很难再现正确的保持寿命的问题。另外，为了形成多个任意决定有效期限的存储区域，必须在同一衬底上制造具有由不同原子构成比构成的栅绝缘膜的存储器，存在制造方法变得烦杂的问题。并且，通过访问非易失性存储器、更新数据，存在能容易延长保持时间的问题。

此外，也报告了即使切断电源供给，此后再接通了电源时能计算出并自动设定当前时刻的技术(例如，参照特开平9-127271号公报)。

该技术利用EPROM元件等存储元件的阈值变化，测量经过时间，因此通过根据从切断电源时到再接通电源时的存储元件的阈值变化计算经过时间，加上切断电源时的时刻，取得当前时刻。

另外，也报告了根据电荷存储元件通过绝缘材料而失去它的静电荷的放电率，决定经过时间的时间单元的技术。该时间单元能编程为选择应该测定的特定期间(例如，参照特开2000-246887号公报)。

后面的两个是为了计量经过时间而提出的，但是阈值的时间变化、放电率的时间变化都利用来自浮栅的泄漏电流，可以说本质上是同等的，是经时变化器件(时效器件)。

可是，作为实现不需要电池的电子定时器的一个方法，可以考虑使用非易失性存储单元。浮栅和控制栅为2层构造的EEPROM一般具有10年左右的电荷保持功能，但是通过把衬底和浮栅之间的隧道氧化膜做得薄到7nm以下，能缩短电荷保持期间(寿命)，通过巧妙控制它，能实现无电池电子定时器(BLET)。

可是，在这种EEPROM中，如果在隧道氧化膜的膜厚中存在制造偏移，就会在寿命上产生大的偏移。例如，在以隧道氧化膜的膜厚6nm为目标的工艺中，所有位的膜厚的误差要收敛在±5％内。这时，如图119所示，决定时效器件的寿命的栅漏电流在膜厚变化-5％时增大20倍，在膜厚变化+5％时减小到1/20。泄漏电流这样大的变动引起使用寿命的大偏移，作为电子定时器是不能允许的。

另外，当在时效器件的单元中产生了不良时，有可能显著损害使用了时效器件的半导体集成电路的可靠性。

这样，如果使用输出与时间的经过一起变化的时效器件，要实现无电池电子定时器，则因为时效器件的制造偏移对使用寿命产生影响，所以很难设定正确的工作时间。

因此，希望实现能抑制不良位的混入和时效器件的构造参数(隧道绝缘膜厚、杂质浓度、结面积、栅端形状等)的制造偏移对时效器件寿命的影响，能对存储信息设置有效期限，能提高对电子定时器时间的控制性的半导体集成电路。

发明内容

本发明的第一方面的半导体集成电路包括：

把在切断了电源的状态下产生经时变化，在读出时读出的输出信号与时间一起变化的多个经时变化器件(181、301、351、411)并联而成的经时变化电路(181c、301c、351c、411c)；

将所述经时变化电路的所述输出信号与参考信号(I₀)进行比较的读出电路(355、412)。

本发明的第二方面的半导体集成电路包括：

在切断了电源的状态下产生经时变化，在读出时读出的输出信号与时间一起变化的多个经时变化器件；

与所述多个经时变化器件对应设置的多个运算电路，所述多个运算电路分别至少具有3个端子，所述多个经时变化器件的所述输出信号输入到第一端子；

分别电连接到所述多个运算电路的第二端子、存储了给定的一个或一个以上信号电平的多个第一存储区域；

根据比较所述多个经时变化器件的所述输出信号和所述给定信号电平而运算得到的所述多个运算电路的运算结果，切断所述多个运算电路的输出的多个断路器；

与所述多个运算电路的第三端子电连接，合计所述第三端子上出现的输出信号的加法电路；

存储给定的参考信号的第二存储区域；

比较所述加法电路的输出信号和所述第二存储区域中存储的所述参考信号的读出电路。

本发明的第三方面的带有效期限的功能利用装置包括：

第一功能块(1)；

第二功能块(2)；

连接所述第一功能块和所述第二功能块之间，并且能利用通过它们相互访问而产生的所需功能的信号线(7)；

连接在或存在于所述信号线(7)上，在经过第一给定时间后，使所述第一功能块(1)和所述第二功能块(2)之间实质上不可能进行所述相互访问或实质上可能进行所述相互访问的半导体时限开关(3、3X)。

附图说明

下面简要说明附图。

图1是本发明实施例1的带有效期限的功能利用装置的概念图。

图2是实施例2的带有效期限的功能利用装置的概念图。

图3是实施例3的带有效期限的功能利用装置的概念图。

图4是实施例4的带有效期限的功能利用装置的概念图。

图5是实施例5的带有效期限的功能利用装置的概念图。

图6是实施例6的带有效期限的功能利用装置的概念图。

图7是实施例7的带有效期限的功能利用装置的概念图。

图8是实施例8的带有效期限的功能利用装置的概念图。

图9是实施例9的带有效期限的功能利用装置的概念图。

图10是实施例10的带有效期限的功能利用装置的概念图。

图11是实施例11的带有效期限的功能利用装置的概念图。

图12是实施例12的带有效期限的功能利用装置的概念图。

图13是实施例13的带有效期限的功能利用装置的概念图。

图14是实施例14的时效器件的模式剖视图和连接图。

图15是说明实施例14的时效器件的工作原理的模式剖视图和连接图。

图16是说明实施例14的时效器件的工作原理的能带图。

图17是说明实施例14的时效器件的工作原理的模式剖视图和连接图。

图18是说明实施例14的时效器件的工作原理的能带图。

图19是表示实施例14的时效器件的具体构成例的剖视图和连接图。

图20是实施例15的时效器件的模式剖视图和连接图。

图21是说明实施例15的时效器件的工作原理的模式剖视图和连接图。

图22是说明实施例15的时效器件的工作原理的能带图。

图23是说明实施例15的时效器件的工作原理的模式剖视图和连接图。

图24是说明实施例15的时效器件的工作原理的能带图。

图25是表示实施例15的时效器件的具体构成例的剖视图和连接图。

图26是实施例16的时效器件的模式剖视图和连接图。

图27是说明实施例16的时效器件的工作原理的模式剖视图和连接图。

图28是实施例17的时效器件的模式剖视图和连接图。

图29是实施例18的时效器件的模式剖视图和连接图。

图30是实施例18的时效器件的模式剖视图和连接图。

图31是实施例19的时效器件的模式剖视图和连接图。

图32是实施例19的时效器件的模式剖视图和连接图。

图33是实施例20的时效器件的模式剖视图和连接图。

图34是表示实施例20的时效器件的具体构成例的剖视图和连接图。

图35是实施例21的时效器件的模式剖视图和连接图。

图36是表示实施例21的时效器件的具体构成例的剖视图和连接图。

图37是实施例22的时效器件的模式剖视图和连接图。

图38是实施例23的时效器件的模式剖视图和连接图。

图39是实施例24的时效器件的模式剖视图和连接图。

图40是实施例25的时效器件的模式剖视图和连接图。

图41是实施例26的时效器件的模式剖视图和连接图。

图42是表示实施例26的时效器件的电荷注入方法的模式剖视图和连接图。

图43是表示实施例26的时效器件的其他电荷注入方法的模式剖视图和连接图。

图44是表示实施例26的时效器件的工作方法的模式剖视图和连接图。

图45是表示实施例26的时效器件的其他工作方法的模式剖视图和连接图。

图46A和46B是表示实施例27的时效器件的模式透视图和平面图。

图47是表示实施例27的时效器件的电荷注入方法的模式平面图。

图48是表示实施例27的时效器件的工作方法的模式平面图。

图49是实施例28的时效器件的模式剖视图和连接图。

图50是表示实施例28的时效器件的电荷注入方法的模式剖视图。

图51是表示实施例28的时效器件的其他电荷注入方法的模式剖视图。

图52是表示实施例28的时效器件的工作方法的模式剖视图。

图53是实施例29的时效器件的模式剖视图和连接图。

图54是表示实施例29的时效器件的电荷注入方法的模式剖视图。

图55是表示实施例29的时效器件的其他电荷注入方法的模式剖视图。

图56是表示实施例29的时效器件的工作方法的模式剖视图。

图57A是实施例30的时效器件的模式平面图。

图57B是沿着图57A中的57B-57B线的剖视图。

图57C是沿着图57A中的57C-57C线的剖视图。

图58A是用于说明实施例30的时效器件的电荷注入方法的模式剖视图。

图58B是用于说明图58A所示的时效器件的工作原理的模式剖视图。

图58C是表示图58A所示的时效器件的寿命特性的曲线图。

图59A是用于说明实施例30的其他时效器件的电荷注入方法的模式剖视图。

图59B是用于说明图59A所示的时效器件的工作原理的模式剖视图。

图59C是表示图59A所示的时效器件的寿命特性的曲线图。

图60A是用于说明实施例30的又一其他时效器件的电荷注入方法的模式剖视图。

图60B是用于说明图60A所示的时效器件的工作原理的模式剖视图。

图60C是表示图60A所示的时效器件的寿命特性的曲线图。

图61A是用于说明实施例30的又一其他时效器件的电荷注入方法的模式剖视图。

图61B是用于说明图61A所示的时效器件的工作原理的模式剖视图。

图61C是表示图60A所示的时效器件的寿命特性的曲线图。

图62A是实施例31的时效器件的模式平面图。

图62B是沿着图62A的62B-62B线的剖视图。

图63A是实施例32的时效器件的模式平面图。

图63B是沿着图63A的63B-63B线的剖视图。

图64A是实施例33的时效器件的模式平面图。

图64B是沿着图63A的64B-64B线的剖视图。

图65A是实施例34的时效器件的模式平面图。

图65B是沿着图65A的65B-65B线的剖视图。

图66是实施例35的时效器件的电路图。

图67是实施例35的时效器件的模式剖视图和连接图。

图68A是实施例35的时效器件的平面图。

图68B是沿着图68A的68B-68B线的剖视图。

图69A是实施例35的变形例的时效器件的平面图。

图69B是沿着图69A的69B-69B线的剖视图。

图70是实施例36的时效器件的电路图。

图71是实施例36的变形例的时效器件的电路图。

图72是表示寿命的阈值的曲线图。

图73是表示寿命的栅绝缘膜的厚度依赖性的曲线图。

图74是表示寿命的结面积依赖性的曲线图。

图75是表示寿命的杂质浓度依赖性的曲线图。

图76是表示时效器件的基本结构的图。

图77是表示实现时效器件的基本结构的第一具体例的图。

图78A～78F是用于说明图77的结构具有作为时效器件的功能的模式图。

图79是表示图77的时效器件的输出信号的经时变化的图。

图80是表示满足时效器件基本结构的第二具体例的图。

图81是表示满足时效器件基本结构的第三具体例的图。

图82是表示膜厚偏移的位数密度的图。

图83是实施例37的经时变化电路的模式图，表示并联时效器件的结构。

图84是表示漏极电流和寿命的关系的图。

图85是表示决定全体寿命的步骤的程序流程图。

图86是表示分散配置了并联的时效器件的例子的图。

图87是表示杂质浓度对栅漏电流产生影响的图。

图88A和88B是表示串联了时效器件时，不良位支配寿命的图。

图89是表示斯特林公式成立的N值的图。

图90是总结实现“忘记”和“想起”的方法的表。

图91A-91D是表示各种时效器件的输出信号的图。

图92是实施例38的经时变化电路的模式剖视图，表示为了只在给定时间变为导通状态，而串联了常通型时效器件和常断型时效器件的经时变化电路的单元截面。

图93是实施例38的其他经时变化电路的模式平面图，表示从上面观察的、为了只在给定时间变为导通状态，而分别并联了多个常通型时效器件和多个常断型时效器件，并且把它们串联起来的经时变化电路的图。

图94是实施例38的又一其他经时变化电路的模式平面图，是从上面观察的、只在给定时间变为断开状态的经时变化电路的图。

图95是表示实施例39的时效器件的电子定时器结构的模式图。

图96是表示时效器件的实现方法的图。

图97A是实施例37的变形例的模式图，是表示并联多个时效器件的串联连接的例子的图。

图97B是说明图97A的结构能改善隧道薄膜偏移的影响的图。

图98A和98B是表示芯片间制造误差引起的每个位对于漏极电流的频数分布和合计具有这样分布的位的漏极电流的时间变化的图。

图99A和99B是比较表示实施例40的微调概念的图。

图100A和100B是比较表示微调前后的合计漏极电流的时间变化的图。

图101是表示在并联时效电路中安装了微调电路的电路结构的图。

图102是表示在并联时效电路中安装了微调电路的电路结构的其他例子图。

图103是图102的电路的改良，是表示配置为能访问存储微调结果的存储器的例子的图。

图104A和104B是表示使用双极晶体管作为微调用晶体管的例子的图。

图105是图102的电路的改良，是表示具有按照微调结果而切断的熔丝(电阻)的例子的图。

图106是图102的电路的改良，是表示具有按照微调结果而切断的熔丝(电阻)的其他例子的图。

图107是图102的电路的改良，是表示具有按照微调结果而切断的熔丝(电阻)的又一其他例子的图。

图108是表示在两个地方设置了用于微调的熔丝(电阻)的例子的图。

图109是表示把时效器件的扩散层和微调用晶体管的扩散层共有化的例子的图。

图110A和图110B是表示忽略薄膜边缘的微调概念的图。

图111A和图111B是比较表示微调前后的合计漏极电流的时间变化的图。

图112是表示省略了薄膜边缘的微调电路的安装例的图。

图113是表示省略了薄膜边缘的微调电路的其他安装例的图。

图114是用于说明参考信号的利用方法的电路结构的图。

图115是表示使用了闪存的调谐方法的图。

图116是表示使用了并联微细线的调谐方法的图。

图117是表示使用了扩散层的调谐方法的图。

图118是表示使用了选通箝位的调谐方法的图。

图119是表示隧道绝缘膜厚度的偏移对栅漏电流造成的影响的图。

具体实施方式

下面，参照附图，详细说明本发明实施例。须指出的是，本发明并不局限于以下的实施例，能进行各种改变而使用。

(实施例1)

在本实施例中，如图1所示，表示了把作为第一功能块的存储区域(存储器)、作为第二功能块的用于从第一功能块(存储区域)1读出信息的解码器2、通过信号线7连接在它们之间并且经过了给定时间后断开开关的半导体时限开关(自动断开型时效器件)3集成在一起的集成电路(LSI)4。

如图1所示，在存储器1和解码器2之间配置有时效器件。这时，时效器件3的一边与存储器1连接，另一边与解码器2连接，能访问解码器2和存储器1。

时效器件3一经过预先设定的给定时间，开关就变为断开状态，切断存储器1和解码器2的连接。这样，解码器2变得无法访问存储器1，LSI4的功能变得不完全。例如，当在存储器1中存储着用于解读密码的解码键时，解码器2变得无法读取存储器1中存储的解码键，实现密码的有效期限化。

(实施例2)

在本实施例中，如图2所示，表示集成了作为第一功能块的运算区域(MPU)1、作为第二功能块的解码器2、通过信号线7连接在它们之间并且经过了给定时间后断开开关的半导体时限开关(时效器件)3的集成电路(LSI)4。

如图2所示，在MPU1和解码器2之间配置有时效器件3。这时，时效器件3的一边与MPU1连接，另一边与解码器2连接，能访问MPU1和解码器2。

时效器件3一经过预先设定的给定时间，开关就变为断开状态，切断MPU1和解码器2的连接。这样，变得无法访问MPU1和解码器2，LSI4的功能变得不完全。例如，解码器2变得无法读取MPU1解读的密码信息，实现密码的有效期限化。

(实施例3)

在本实施例中，如图3所示，表示集成了作为第一功能块的运算区域(MPU)1、作为第二功能块的存储区域(存储器2)、通过信号线7连接在它们之间并且经过了给定时间后断开开关的半导体时限开关(时效器件)3的集成电路(LSI)4。

如图3所示，在MPU1和存储器2之间配置有时效器件3。这时，时效器件3的一边与MPU1连接，另一边与存储器2连接，能访问MPU1和存储器2。

时效器件3一经过预先设定的给定时间，开关就变为断开状态，切断MPU1和存储器2的连接。这样，变得无法访问MPU1和存储器2，LSI4的功能变得不完全。例如，MPU1变得无法读取存储在存储器2中的解码键。这样，实现密码的有效期限化。

(实施例4)

在本实施例中，如图4所示，表示集成了作为第一功能块的存储区域(存储器)1a和运算区域(MPU)1b、作为第二功能块的解码器2、通过信号线7连接在它们之间并且经过了给定时间后断开开关的半导体时限开关(时效器件)3的集成电路(LSI)4。

如图4所示，在存储器1a以及MPU1b和解码器2之间配置着时效器件3。这时，时效器件3的一边与存储器1a以及MPU1b连接，另一边与解码器2连接，能访问存储器1a以及MPU1b和解码器2。

时效器件3一经过预先设定的给定时间，开关就变为断开状态，切断存储器1a以及MPU1b和解码器2的连接。这样，变得无法访问存储器1a以及MPU1b和解码器2，LSI4的功能变得不完全。例如变得无法读取存储器2中存储的解码键，或解码器2变得无法读取使用存储器1a中存储的解码键解读的密码文字，实现密码的有效期限化。

(实施例5)

在本实施例中，如图5所示，表示集成了作为第一功能块的存储区域(存储器)1a、运算区域(MPU)1b以及解码器1c、作为第二功能块的电源2、通过信号线7连接在它们之间并且经过了给定时间后断开开关的半导体时限开关(时效器件)3的集成电路(LSI)4。

如图5所示，存储器1a、MPU1b以及解码器1c和电源2之间配置着时效器件3。这时，时效器件3的一边与存储器1a、MPU1b以及解码器1c连接，另一边与电源2连接，从电源2向存储器1a、MPU1b以及解码器1c供给电力。

时效器件3一经过预先设定的给定时间，开关就变为断开状态，切断存储器1a、MPU1b以及解码器1c和解码器2的连接。这样，不从电源2向存储器1a、MPU1b以及解码器1c供给电力，LSI4的功能变得不完全。

在本实施例中，时效器件3和电源2连接，但是强调了没理由把使用图76在后面描述的经时变化的功能区域111与电源连接。因此，时效器件的经时变化特性不受电源2影响。这与(实施例6)以及(实施例7)同样。

(实施例6)

在本实施例中，如图6所示，表示集成了作为第一功能块的存储区域(存储器)1a和运算区域(MPU)1b、作为第二功能块的电源2、通过信号线7连接在它们之间并且经过了给定时间(寿命)后断开开关的第一半导体时限开关(时效器件)3a、作为第一功能块的解码器1c、作为第二功能块的电源2、连接在它们之间并且经过了给定时间后开关断开的第二半导体时限开关(时效器件)3b的集成电路(LSI)4。如果时效器件3a和3b的寿命不同，就分阶段失去LSI4的功能。

如图6所示，在存储器1a以及MPU1b和电源2之间配置有第一时效器件3a。这时，第一时效器件3a的一方与存储器1a以及MPU1b连接，另一方与电源2连接，从电源2向存储器1a以及MPU1b供给电力。另外，在解码器1c和电源2之间配置着第二时效器件3b。这时，第二时效器件3b的一方与解码器1c连接，另一方与电源2连接，从电源2向解码器1c供给电力。

第一时效器件3a和第二时效器件3b一经过预先设定的给定时间，开关就变为断开状态，切断存储器1a以及MPU1b与电源2的连接。另外，切断解码器1c和电源2的连接。这样，不能从电源2存储器1a、MPU1b以及解码器1c供给电力，LSI4的功能变得不完全。

(实施例7)

在本实施例中，如图7所示，表示集成了作为第一功能块的存储区域(存储器)1a、作为第二功能块的电源2、通过信号线7连接在它们之间并且经过了给定时间(寿命)后断开开关的第一半导体时限开关(时效器件)3a、作为第一功能块的解码器1c、作为第二功能块的电源2、通过信号线7连接在它们之间并且经过了给定时间后开关断开的第二半导体时限开关(时效器件)3b的集成电路(LSI)4。在LSI4上，运算区域(MPU)1b通过第三时效器件3c与存储器1a连接。

如图7所示，在存储器1a和电源2之间配置有第一时效器件3a。这时，第一时效器件3a的一方与存储器1a连接，另一方与电源2连接，从电源2向存储器1a供给电力。另外，MPU1b通过第三时效器件3c以及第一时效器件3a与电源2连接，被从电源2供给电力。另外，在解码器1c和电源2之间配置有第二时效器件3b。这时，第二时效器件3b的一方与解码器1c连接，另一方与电源2连接，从电源2向解码器1c供给电力。

第一时效器件3a、第二时效器件3b和第三时效器件3c一经过预先设定的给定时间(寿命)，开关就变为断开状态，切断它们与存储器1a以及MPU1b的连接。另外，切断它们和电源2的连接。还切断解码器1c和电源2的连接。这样，从电源2不向存储器1a、MPU1b以及解码器1c供给电力，另外，不能访问MPU1b和存储器1a，LSI4的功能变得不完全。如果时效器件3a、3b、3c的寿命不同，就分阶段失去LSI4的功能。

在所述实施例1～7中，在多个功能块间连接着时效器件，使用了经过给定期间(寿命)后自动断开功能块间的自动断开型(常断型)时效器件。与此相反，也能在实施例1～7中使用在经过给定期间(寿命)后自动导通的自动导通型(常通型)时效器件。[在实施例8～实施例13中，将说明这样的实施例。]

这时，在经过给定期间(寿命)前，功能不完全的LSI4在经过给定时间(寿命)后，恢复功能。另外，如后面在(实施例38)中所述的那样，也能实现只在给定期间(例如从τA到τB)中变为导通的时效器件。这时，功能区域1和功能区域2之间的访问状态只在τA和τB之间的期间变为导通，能设定LSI4的功能变为有效的期间。另外，也能实现只在给定期间(例如从τA到τB)中变为断开的时效器件。这时，功能区域1和功能区域2之间的访问状态只在τA和τB之间的期间变为断开，能设定LSI4的功能变为无效的期间。

这样，如果一般来讲，通过使功能区域1和功能区域2之间的访问状态与时间一起变化，能使LSI4的功能与时间一起变化。

另外，上述的访问状态可以是用连接功能区域1和功能区域2之间的信号线交换的信号的强度。这时，意味着在功能区域1和功能区域2之间交换的信号的强度与时间的经过一起变化。例如，当功能区域1为发信装置，功能区域2为信号读出部分时，用信号读出部分读出的信号通过时效器件而与时间一起变化。

这样，在基于本发明的时效器件中，能使所述第一功能块和所述第二功能块间的访问状态与时间的经过一起变化。该经时变化能按照用户的要求而可变，也能从导通(ON)状态到不导通(OFF)状态或从断开状态到导通状态按二进制工作。从这样的观点出发，特别是能把本发明的时效器件看作经时变化器件(后面将详细描述)。另外，特别是为了寿命控制，能把并联多个所述经时变化器件的经时变化电路(后面将详细描述)作为时限开关使用。

以上，描述了在功能块1和功能块2之间存在用时效器件实现的半导体时限开关时(架桥型)的情形。下面，在实施例8～13中，说明在功能块1和功能块2之间的信号线上连接用时效器件实现半导体时限开关(箝位型)的情形。为了避免说明的重复，在实施例8～13中，使用自动导通(常通)型时效器件，但是也能把它置换为自动断开型。

即在实施例8～13中，连接在输入输出端子上的第一功能块与存储了信息或功能的内部电路的第二功能块由信号线连接，在信号线与地线或其他信号线或电源线、或其他内部电路(第三功能块)之间，连接着一经过给定时间就变为电导通状态的自动导通型(常断开型)时效器件。

须指出的是，在实施例8～13的输入输出端子5上能连接实施例1～7的功能块1，内部电路6与功能块2等价。在输入输出端子5上能连接多个第一功能块，作为第二功能块能具有多个内部电路。

(实施例8)

在本实施例中，如图8所示，用信号线7连接着第一功能块1和第二功能块2，在信号线7和接地(GND)(也可以是其他信号线或电源线)之间，连接着一经过给定时间就变为电导通状态的自动导通型时效器件3X。

根据本结构，一经过给定时间，信号线7的电位就被箝位在GND(其他信号线或电源线)的电位，在第一功能块1和第二功能块2之间不传播信号。根据该功能，能对第二功能块2中存储的信息或功能设置有效期限。

在本实施例中，代替自动导通型时效器件3X，能使用自动断开型时效器件。

(实施例9)

本实施例如图9所示，第一功能块1(或I/O端子5)与第二功能块2(第一内部电路)处于导通状态，但是，一经过给定时间，自动导通型时效器件3X就导通，输入输出端子5(以后称作I/O端子5)与第三功能块35(第二内部电路)变为电导通状态。第一功能块1连接在I/O端子5上。据此，在第二功能块2(第一内部电路)和I/O端子5之间的信号中加上干扰，在经过给定时间后，第二功能块2(第一内部电路)中存储的信息或功能变为不能利用。

或者，可以在经过给定时间后，向第二功能块2(第一内部电路)的信号中外加第三功能块(第二内部电路)35的信号后输出。或者，也可以在经过给定时间后，从第一功能块1经由I/O端子5向第二功能块2(第一内部电路)和第三功能块(第二内部电路)35输入同一信号。

在本实施例中，代替自动导通型时效器件3X，也能使用自动断开型时效器件。

(实施例10)

本实施例如图10所示，在连接了第一功能块1的I/O端子5和第二功能块(第一内部电路)2之间连接断开型开关8，在I/O端子5和第三功能块(第二内部电路)35之间连接了导通型开关9，在断开型开关8和导通型开关9上连接了经时变化电路块10，经过给定时间后，根据来自自动导通型经时变化电路块10的输出，断开型开关8从导通状态变为断开状态，导通型开关9从断开状态变为导通状态。

须指出的是，经时变化块10基本上与时效器件3X相同，但是为了工作稳定，在时效器件中外加了若干电路元件，细节将在实施例36中描述。

根据该电路结构，经过给定时间后，信号在I/O端子5和第三功能块(第二内部电路)35之间传播。即在经过给定时间后，能自动切换从I/O端子5看到的内部电路的信息或功能。各功能块(内部电路)2、3可以共有电路的一部分。

在本实施例中，能把断开型开关8置换为导通型开关，把导通型开关9置换为断开型开关，把自动导通型经时变化块10置换为自动断开型经时变化块。即能变换从开关导通到断开、从断开到导通的极性。

(实施例11)

如图11所示，本实施例由与第二功能块2对应的N个(N是自然数)的内部电路、N-1个经时变化电路块、N-1个断开型开关和N-1个导通型开关构成，第n(可是，n是1≤n≤N的自然数)个断开型开关8_n连接在第n个内部电路6_n上，第n个导通型开关9_n连接在第n个断开型开关8_n和第n+1个断开型开关8_(n+1)之间，第n个经时变化电路块10_n的输出线连接在第n个断开型开关8_n和第n个导通型开关9_n上。经时变化电路块10_n按第一、第二、第三的顺序工作，使对应的断开型开关从导通到断开，使对应的导通型开关从断开到导通。

根据该电路结构，能使从连接了第一功能块1的I/O端子5能利用的内部电路的信息或功能按阶段变化。各内部电路6_n可以共有电路的一部分。

在本实施例中，能把断开型开关8_n置换为导通型开关，把导通型开关9_n置换为断开型开关，把自动导通型经时变化块10_n置换为自动断开型经时变化块。即能变换从开关导通到断开、从断开到导通的极性。

(实施例12)

本实施例如图12所示，在连接了第一功能块的I/O端子5和第二功能块(第一内部电路)2之间连接自动断开型经时变化电路块36，在I/O端子5和第三功能块(第二内部电路)35之间连接着自动导通型经时变化块10。经过给定时间后，自动断开型经时变化电路块36从导通变为断开状态，自动导通型经时变化块10从断开变为导通状态。

根据该电路结构，经过给定时间后，信号在I/O端子5和第三功能块(第二内部电路)35之间传播。即在经过给定时间后，能自动切换从I/O端子5一侧观察到的内部电路的信息或功能。

当为实施例10(图10)所示的电路结构时，一经过给定时间，则第二功能块(第一内部电路)2和第三功能块(第二内部电路)35同时切换。当本实施例时，通过使自动导通型经时变化块10的寿命比自动断开型经时变化块36的寿命长，在第二功能块(第一内部电路)2变为不能使用后，经过给定时间后，能利用第三功能块(第二内部电路)35的信息或功能。各内部电路可以共有电路的一部分。

在本实施例中，也可以使自动断开型经时变化电路块36和自动导通型经时变化电路块10的开关的极性相反。

(实施例13)

本实施例如图13所示，由相当于第二功能块2的N个(N是自然数)内部电路、N-1个自动断开型经时变化电路块和N-1个自动导通型经时变化电路块构成，第n(可是，n是1≤n≤N的自然数)自动断开型经时变化电路块36_n连接在第n个内部电路上，第n个自动导通型经时变化电路块连接在第n个自动断开型经时变化电路块和第n+1个自动断开型经时变化电路块之间。

自动断开型经时变化电路块36_n和自动导通型经时变化电路块10_n按第一、第二、第三的顺序改变状态(工作)。根据该电路结构，能使从I/O端子5能利用的内部电路的信息或功能隔开给定时间按阶段变化。各内部电路可以共有电路的一部分。

下面，关于时效器件的具体构造和它的工作方法，在实施例14～24中以自动断开型为例进行说明。

(实施例14)

图14是实施例14的时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。在这样的pMOSFET的栅电极13上连接pn结16的n层，把p层连接外部端子，形成时效器件。

在时效器件的源区14连接着第一功能块1，在漏区15连接着第二功能块2。

在这样的时效器件上，如图15所示，在pn结16的p层上外加电压V1＜0。

这样，如图16所示，由于带间隧道效应(BBT)和pn结的雪崩击穿现象，电子从p型区域流向n型区域。据此，电子注入栅电极13中。注入电子后，断开外加在pn结16的p层上的电压V1。或者在物理上剥离端子后，进行封装。

通过这样，如图17所示，即使电压V1是0伏，沟道也变为打开的状态。这样，时效器件的源区14和漏区15间变为导通状态(ON)。

接着如图18所示，因为在栅电极13中存储了多余的电子，所以通过扩散电流，电子从pn结16的n层向p层逃出，随着时间的经过，作用在沟道上的电场减弱。另外，如果栅绝缘膜12的厚度充分薄，则通过栅电极13和沟道之间、或者栅电极13和源区14或漏区15的扩散层之间的直接隧道效应(直接隧道栅漏)也会发生这样的存储电子的漏出。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

时效器件的有效期间(寿命)即时效器件从导通状态变为断开状态的时间与栅电极13中存储的电子的量成比例，与扩散电流以及直接隧道栅漏成反比，所以通过调节电子的注入时间、栅极体积、结面积、结部的杂质浓度、绝缘膜厚、沟道面积、扩展区等，能把该有效期间收敛在给定的范围中。

图19表示用于廉价地实现本实施例的时效器件的层叠构造。如图19所示，通过在栅绝缘膜12上纵向形成pn结32，能廉价地制造本实施例的时效器件。

(实施例15)

图20是实施例15的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接pn结16的p层，其n层连接到外部端子，形成时效器件。

在时效器件的源区14连接着第一功能块1，漏区15与第二功能块2连接。

在这样的时效器件上，如图21所示，在pn结16的n层上外加电压V1＜0。

这样，如图22所示，由于带间隧道效应(band-to-bandtunneling)(BBT)和雪崩击穿现象，空穴从n型区域流向p型区域。据此，空穴注入栅电极13中。注入空穴后，断开外加在pn结16的n层上的电压V1。或者在物理上剥离端子后，进行封装。

通过这样，如图23所示，即使电压V1是0伏，也变为沟道打开的状态。这样，时效器件变为导通状态。

接着如图24所示，因为在栅电极13中存储了多余的空穴，所以通过扩散电流，空穴从pn结16的p层向n层逃出，随着时间的经过，作用在沟道上的电场减弱。另外，如果栅绝缘膜12的厚度充分薄，则通过栅电极13和沟道之间、或者栅电极13和源区14或漏区15的扩散层之间的直接隧道效应(直接隧道栅漏)也会发生这样的存储空穴的漏出。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

时效器件的有效期间(寿命)即时效器件从导通变为断开状态的时间与栅电极13中存储的正电荷的量成比例，与扩散电流以及直接隧道栅漏成反比，所以通过调节空穴的注入时间、栅极体积、结面积、结的浓度、绝缘膜厚、沟道面积、扩展区等，能收敛在给定范围中。

图25表示用于廉价地实现本实施例的时效器件的层叠构造。如图25所示，通过在栅绝缘膜12上纵向形成pn结33，能廉价地制造本实施例的时效器件。

(实施例16)

图26是实施例16的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接pnp结17的一端的p层，把另一端的p层连接在外部端子上，把n层连接在外部端子上，形成时效器件。

在时效器件的源区14连接着第一功能块1，漏区15与第二功能块2连接。

在这样的时效器件中，在pnp结17的另一端的p层上外加电压V1＞0，在n层上外加电压V2＜0。结果如图26所示，空穴从右侧的p型区域通过n型区域流到左侧的p型区域，空穴被注入栅电极13中。注入空穴后，断开外加在pnp结17的p层和n层上的电压V1和V2或者在物理上剥离端子后，进行封装。

据此，如图27所示，即使电压V1和V2是0伏，也变为沟道打开的状态。这样，时效器件变为导通状态。

接着，因为在栅电极13中存储了多余的空穴，所以通过扩散电流，电子从pnp结17的栅极一侧的p层通过n层向一方的p层逃出，随着时间的经过，作用在沟道上的电场减弱。

另外，与实施例14以及15同样，也能由于直接隧道栅漏而发生这样的存储空穴的漏出。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。能与实施例15同样调节时效器件的有效期间(寿命)。

本实施例的时效器件也与实施例14或15同样，如果在栅电极13上纵向形成pnp结17，就能廉价地制造实施例的时效器件。

(实施例17)

图28是实施例17的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接n⁺n n⁺结18的一方的n⁺层，另一方的n⁺层连接在外部端子上，把n层连接在外部端子上，形成时效器件。

在时效器件的源区14连接着第一功能块1，漏区15与第二功能块2连接。

在这样的时效器件中，在n⁺n n⁺结18的另一方的n⁺层上外加电压V1＞0，在n层上外加V2＞0。

这样，如图28所示，从栅电极13通过n⁺n n⁺结18抽出电子。据此，使栅电极13带正电。然后，断开外加在n⁺n n⁺结18的n⁺层和n层上的电压V1和V2。或者，在物理上剥离端子后，进行封装。

通过这样，即使电压V1和V2是0伏，也变为沟道打开的状态。这样，时效器件变为导通(on)状态。

接着，栅电极13中不足的电子由于扩散电流，通过n⁺n n⁺结18而流到栅电极13中。这样，随着时间的经过，作用在沟道上的电场减弱。另外，如果栅绝缘膜12的厚度充分薄，则通过栅电极13和沟道之间、或者栅电极13和源区14或漏区15的扩散层之间的直接隧道效应(直接隧道栅漏)也会发生这样的电子注入。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

时效器件的有效期间(寿命)即时效器件从导通变为断开状态的时间与从栅电极13抽出的电子的量成比例，与扩散电流以及直接隧道栅漏成反比，所以通过调节电抽取时间、栅极体积、结面积、结部的杂质浓度、绝缘膜厚、沟道面积、扩展区等，能把有效期间收敛在给定的范围中。

本实施例的时效器件也与实施例14或15同样，如果在栅电极13上纵向形成n⁺n n⁺结18，就能廉价地制造实施例的时效器件。

(实施例18)

图29是实施例18的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接p⁺P p⁺结19的一方的p⁺层，另一方的p⁺层连接在外部端子上，把p层连接在外部端子上，形成时效器件。

在时效器件的源区14连接着第一功能块1，漏区15与第二功能块2连接。

在这样的时效器件中，在p⁺p p⁺结19的另一方的p⁺层上外加电压V1＞0，在p层上外加V2＜0。

这样，空穴通过p⁺p p⁺结19注入栅电极13中，使栅电极13带正电。然后，断开外加在p⁺p p⁺结19的p⁺层和p层上的电压。或者，在物理上剥离端子后，进行封装。

通过这样，即使电V1和V2是0伏，也变为沟道打开的状态。这样，时效器件变为导通(on)状态。

接着如图30所示，通过扩散电流，经p⁺p p⁺结19抽出栅电极13的空穴。这样，随着时间的经过，作用在沟道上的电场减弱。

另外，在实施例14和15中，即使靠直接隧道效应也能发生这样的空穴的抽出。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。能与实施例15同样调节时效器件的有效期间(寿命)。

本实施例的时效器件也与实施例14或15同样，如果在栅电极13上纵向形成p⁺p p⁺结19，就能廉价地制造实施例的时效器件。

(实施例19)

图31是实施例19的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接npn结20的一方的n层，把另一方的n层连接在外部端子上，把p层连接在外部端子上，形成时效器件。

在时效器件的源区14连接着第一功能块1，漏区15与第二功能块2连接。

在这样的时效器件中，在npn结20的另一方的n层上外加电压V1＞0，在p层上外加电压V2＞0。

如果这样，则如图31所示，从栅电极13通过npn结20抽出了电子。据此，使栅电极13带正电。然后，断开外加在npn结20的n层和p层上的电压V1和V2。或者在物理上剥取端子后，进行封装。

通过这样，即使电压V1和V2是0伏，也变为沟道打开的状态。这样，时效器件变为导通(on)状态。

接着，如图32所示，栅电极13中不足的电子通过扩散电流、经npn结20流入栅电极13。这样，随着时间的经过，作用在沟道上的电场减弱。

另外，即使与实施例17同样地靠直接隧道栅漏，也能发生这样的电子注入。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。能与实施例17同样调节时效器件的有效期间(寿命)。

本实施例的时效器件也与实施例14或15同样，如果在栅电极13上纵向形成npn结20，就能廉价地制造实施例的时效器件。

(实施例20)

图33是实施例20的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接金属/n型硅的肖特基结21的n型硅，把金属层连接在外部端子上，形成时效器件。

在时效器件的源区14连接着第一功能块1，漏区15与第二功能块2连接。

对于这样的时效器件，在肖特基结21的金属层上外加电压V1＞0。

如果这样，就从栅电极13通过肖特基结21抽出电子。据此，使栅电极13带正电。然后，断开外加在肖特基结21上的电压V1。或者，在物理上剥离端子后，进行封装。

通过这样，即使电压V1是0伏，也变为沟道打开的状态。这样，时效器件变为导通(on)状态。

接着，由于电子肖特基隧道效应，不足的电子通过肖特基结21注入栅电极13中。这样，随着时间的经过，作用在沟道上的电场减弱。

另外，与实施例17同样，即使靠直接隧道栅漏也能发生这样的电子注入。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。能与实施例17同样调节时效器件的有效期间(寿命)。

图34表示用于廉价地实现本实施例的时效器件的层叠构造。如图34所示，通过在栅绝缘膜12上纵向形成肖特基结34，就能廉价地制造实施例的时效器件。

(实施例21)

图35是实施例21的时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。在这样的pMOSFET的栅电极13上连接金属/p型硅的肖特基结22的p型硅，把金属层连接在外部端子上，形成时效器件。

在时效器件的源区14连接着第一功能块1，在漏区15连接着第二功能块2。

对于这样的时效器件，在肖特基结22的金属层上外加电压V1＜0。

如果这样，就从栅电极13通过肖特基结22抽出空穴。据此，使栅电极13带负电。然后，断开外加在肖特基结22上的电压V1。或者，在物理上剥离端子后，把时效芯片封装。

通过这样，即使电压V1是0伏，也变为沟道打开的状态。这样，时效器件变为导通(on)状态。

接着，由于空穴的肖特基隧道效应，不足的空穴通过肖特基结22注入栅电极13中。这样，随着时间的经过，作用在沟道上的电场减弱。

另外，与实施例14同样，即使靠直接隧道栅漏也能发生这样的空穴注入(电子的抽取)。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。能与实施例14同样调节时效器件的有效期间(寿命)。

图36表示用于廉价地实现本实施例的时效器件的层叠构造。如图36所示，通过在栅极12上纵向形成肖特基结35，就能廉价地制造实施例的时效器件。

(实施例22)

图37是实施例22的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接nMOSFET23的n⁺源区，把栅极和n⁺漏区连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

对于这样的时效器件，在nMOSFET23的栅极上外加电压V2＞0，在n⁺漏区上外加电压V1＞0。

如果这样，则通过nMOSFET23从栅电极13抽出电子。据此，使栅电极13带正电。然后，断开nMOSFET23的栅电压V2后，断开漏电压V1。或者，在物理上剥离端子后，进行封装。

通过这样，即使电压V1和V2是0伏，源区14和漏区15间也变为导通状态。这样，时效器件变为导通(on)状态。

接着，电子通过泄漏电流，经nMOSFET23注入栅电极13中。这样，随着时间的经过，作用在沟道上的电场减弱。如果栅绝缘膜12的厚度充分薄，则通过栅电极13和沟道之间、以及栅电极13和源区14或漏区15的扩散层之间的直接隧道效应(直接隧道栅漏)也会发生这样的电子注入。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

与实施例17同样能调节时效器件的有效期间(寿命)。另外，通过调节nMOSFET的栅极宽度、栅极长度、扩散层浓度、沟道浓度、绝缘膜厚、扩展区等，能把有效期间收敛在给定的范围中。

(实施例23)

图38是实施例23的时效器件的剖视图。该时效器件在p型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了n⁺源区14和n⁺漏区15。在栅电极13上连接pMOSFET24的p⁺源区，把栅极和p⁺漏区连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

对于这样的时效器件，在pMOSFET24的栅极上外加电压V2＜0，在n⁺漏区上外加电压V1＞0。

如果这样，空穴就通过pMOSFET24注入栅电极13中。据此，使栅电极13带正电。然后，断开pMOSFET24的栅电压V2后，断开漏电压V1。或者，在物理上剥离端子后，进行封装。

通过这样，即使电压V1和V2是0伏，源区14和漏区15间也变为导通状态。这样，时效器件变为导通(on)状态。

接着，空穴通过泄漏电流、经pMOSFET24泄漏。这样，随着时间的经过，作用在沟道上的电场减弱。如果栅绝缘膜12的厚度充分薄，则通过栅电极13和沟道之间、以及栅电极13和源区14或漏区15的扩散层之间的空穴隧道效应(直接隧道栅漏)也会发生这样的空穴泄漏。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

与实施例15同样能调节时效器件的有效期间(寿命)。另外，通过调节pMOSFET24的栅极宽度、栅极长度、扩散层浓度、沟道浓度、绝缘膜厚、扩展区等，能把有效期间收敛在给定的范围中。

(实施例24)

图39是时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。在这样的pMOSFET的栅电极13上连接nMOSFET25的n⁺源区，把栅极和n⁺漏区连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

对于这样的时效器件，在nMOSFET25的栅极上外加电压V2＞0，在n⁺漏区上外加电压V1＜0。

如果这样，电子就通过nMOSFET25注入栅电极13中。据此，使栅电极13带副点。然后，断开nMOSFET25的栅电压V2后，断开漏电  V1。或者，在物理上剥离端子后，进行封装。

通过这样，即使电压V1和V2是0伏，源区14和漏区15间也变为导通状态。这样，时效器件变为导通(on)状态。

接着，由于泄漏电流，从栅电极13通过nMOSFET25抽出电子。这样，随着时间的经过，作用在沟道上的电场减弱。与实施例14同样，由于直接隧道栅漏，也能发生这样的电子抽出。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

与实施例14同样能调节时效器件的有效期间(寿命)。另外，通过调节nMOSFET25的栅极宽度、栅极长度、扩散层浓度、沟道浓度、绝缘膜厚、扩展区等，能把有效期间收敛在给定的范围中。

(实施例25)

图40是实施例25的时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了栅电极13。夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。在栅电极13上连接pMOSFET26的p⁺源区，把栅极和p⁺漏区连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

对于这样的时效器件，在pMOSFET26的栅极上外加电压V2＜0，在p⁺漏区上外加电压V1＞0。

如果这样，从栅电极13通过pMOSFET26抽出空穴。据此，使栅电极13带负电。然后，断开pMOSFET26的栅电压V2后，断开漏电压V1。或者，在物理上剥离端子后，进行封装。

通过这样，即使电压V1和V2是0伏，源区14和漏区15间也变为导通状态。这样，时效器件变为导通(on)状态。

接着，空穴通过泄漏电流、经pMOSFET26注入栅电极13中。这样，随着时间的经过，作用在沟道上的电场减弱。如果栅绝缘膜12的厚度充分薄，则通过栅电极13和沟道之间、以及栅电极13和源区14或漏区15的扩散层之间的空穴直接隧道效应(直接隧道栅漏)也会发生这样的空穴注入。这样，在沟道变得不反向时，在源区14或漏区15之间电流不流过。即时效器件变为断开状态。

时效器件的有效期间(寿命)即时效器件从导通导变为断开状态的时间与从栅电极13抽取空穴的量成比例，与扩散电流以及直接隧道栅漏成反比，所以通过调节空穴的抽取时间、栅极体积、结面积、结部的杂质浓度、绝缘膜厚、沟道面积、扩展区等，能把有效期间收敛在给定范围中。

另外，通过调节pMOSFET26的栅极宽度、栅极长度、扩散层浓度、沟道浓度、绝缘膜厚、扩展区等，也能把有效期间收敛在给定范围中。

(实施例26)

图41是实施例26的时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了浮栅27。在浮栅27上形成绝缘膜28，在其上形成控制栅29。夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。控制栅29连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

图42是说明电子注入这样的时效器件的浮栅27中的方法的图。

首先，在控制栅29上外加正电压V1＞0，通过FN隧道效应，把电子从n型半导体衬底11注入浮栅27中。

图43是表示把电子注入浮栅27中的其它方法的图。

在控制栅29上外加负电压V1＜0，通过FN隧道效应，把电子从控制栅29注入浮栅27中。

这样，如果外加在控制栅29上的电压V1高到使得产生FN隧道效应，就能与正负极性无关地向控制栅27注入电子。

另外，如果控制栅27和半导体衬底11间的栅绝缘膜12的厚度充分薄，或者控制栅29和浮栅27间的绝缘膜28的厚度充分薄，则基于直接隧道效应的电子注入也是可能的。

然后，断开控制栅29的电压V1。或者，在物理上剥离端子后，封装时效器件。

通过这样，即使电压V1是0伏，源区14和漏区15间也变为导通状态。这样，时效器件变为导通(on)状态。

接着，如图44和图45所示，由于基于直接隧道效应的泄漏电流，电子从浮栅27抽出到半导体衬底11、源区14、漏区15和控制栅29。这样，随着时间的经过，作用在沟道上的电场减弱。这样，在沟道变得不反向时，在源区14或漏区15之间不流过电流。即时效器件变为断开状态。

如果使控制栅27和半导体衬底11间的栅绝缘膜12比浮栅27和控制栅29间的绝缘膜28薄，则图44所示的电子发射变得显著。而如果使浮栅27和控制栅29间的绝缘膜28比控制栅27和半导体衬底11间的栅绝缘膜12薄，则图45所示的电子发射变得显著。如果绝缘膜28和栅绝缘膜12薄到相同程度，则电子发射变为双方的泄漏电流的和。

时效器件的有效期间(寿命)，即时效器件从导通导变为断开状态的时间，与浮栅27中存储的电子的量成比例，与漏电流成反比，所以通过调节电子的注入时间、栅极体积、栅极面积、杂质浓度、绝缘膜厚、沟道面积、扩展区等，能把有效期间收敛在给定范围中。

另外，使用p型半导体衬底代替n型半导体衬底，同样能实现由n型扩散层的源极和漏极构成的时效器件来代替p型扩散层的源极和漏极。这时，最初注入浮栅中的是正电荷(用电子的FN隧道发射实现)，发射的变为只有正电荷(用电子的直接隧道注入实现)，工作原理和构造也同样。

(实施例27)

图46A是实施例27的时效器件的模式透视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了浮栅27。与浮栅27相邻在n型半导体衬底11上形成控制栅29。

在浮栅27和控制栅29之间形成了绝缘膜，但是在图46A中未表示。

夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。控制栅29连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

图46B是从上面观察这样的时效器件的图。

如图46B所示，在与浮栅27的短边相对的位置形成控制栅29，在其间形成了在图46A中省略了的绝缘膜28。另外，控制栅29配置在从扩散层的源区14和漏区15在空间上隔开的位置上。据此，能减小控制栅29对扩散层带来的影响。

另外，通过在同一衬底上制作栅极宽度(短边)不同的器件，能使时效器件变为断开状态的时间不同。

图47是说明向这样的时效器件的浮栅27注入电子的方法的图。

首先，在控制栅29上外加负电压V1＜0，通过FN隧道效应，电子从控制栅29注入浮栅27中。

如果控制栅29和浮栅27间的绝缘膜28的厚度足够薄，则基于直接隧道效应的电子注入也是可能的。通过这样，源区14和漏区15变为导通状态。

图48是由于直接隧道效应，电子从这样的时效器件的浮栅27发射到控制栅29的图。

因为直接隧道电流与相对部分的面积成比例，所以通过调节浮栅27和控制栅29相对的面积，就能使寿命收敛在给定范围中。

另外，使用p型半导体衬底代替n型半导体衬底，同样能实现由n型扩散层的源极和漏极构成的时效器件来代替p型扩散层的源极和漏极。这时，最初注入浮栅中的是正电荷(用电子的FN隧道发射实现)，发射的变为只有正电荷(用电子的直接隧道注入实现)，工作原理和构造也同样。

(实施例28)

图49是实施例28的时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了浮栅27。在浮栅27上形成绝缘膜28，在其上形成控制栅29。夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。控制栅29连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

该时效器件中，栅绝缘膜12在其端部30变得比其他部分薄。而且，浮栅27向源区14上伸出。

图50是说明电子注入这样的时效器件的浮栅27中的方法的图。如图50所示，在控制栅29上外加正电压V1＞0，通过FN隧道效应，电子从半导体衬底11注入浮栅27中。

如果半导体衬底11和浮栅27间的栅绝缘膜12的厚度足够薄，则基于直接隧道效应的电子注入也是可能的。

图51是说明把电子注入这样的时效器件的浮栅27中的其它方法的图。

如图51所示，在控制栅29上外加负电压V1＜0，通过FN隧道效应，电子从控制栅29注入浮栅27中。

如果控制栅29和浮栅27间的栅绝缘膜28足够薄，就能通过直接隧道效应注入电子。

向浮栅27注入电子后，断开外加在控制栅29上的电压V1。或者，在物理上剥离端子后，进行封装。

通过这样，源区14和漏区15变为导通状态。即使控制栅29上的电压是0伏，也变为导通状态。

如图52所示，浮栅27上存储的多余的电子通过直接隧道效应经栅绝缘膜12的变薄的端部30向源区14发射。这样，随着时间的经过，作用在沟道上的电场减弱，在沟道变得不反向时，在源区14或漏区15之间电流不流过。这样，第一功能块1和第二功能块2变为不能访问，变为断开状态。

因为时效器件的有效期间(寿命)与注入栅极中的负电荷量成比例，与直接隧道栅漏成反比，所以通过调节注入时间、浮栅27的体积、浮栅27向源区14上伸出的端部30的栅绝缘膜12的厚度、浮栅27向源区14上伸出的端部30的重叠面积，能把有效期间收敛在给定的范围中。

另外，使用p型半导体衬底代替n型半导体衬底，同样能实现由n型扩散层的源极和漏极构成的时效器件来代替p型扩散层的源极和漏极。这时，最初注入浮栅中的是正电荷(用电子的FN隧道发射实现)，发射的变为只有正电荷(用电子的直接隧道注入实现)，工作原理和构造也同样。另外，在漏极15一侧制造端部30也是同样的。

(实施例29)

图53是实施例29的时效器件的剖视图。该时效器件在n型半导体衬底11上形成栅绝缘膜12，在其上形成了浮栅27。在浮栅27上形成绝缘膜28，在其上形成控制栅29。在控制栅29和浮栅27的侧面形成侧面栅极31。在侧面栅极31和控制栅29以及浮栅27之间形成绝缘膜，但是并未图示。

夹着栅绝缘膜12形成了p⁺源区14和p⁺漏区15。控制栅29连接在外部端子上，形成时效器件。

在时效器件的源区14上连接着第一功能块1，在漏区15上连接着第二功能块2。

在该时效器件中，栅绝缘膜12在侧壁栅极31一侧的端部30变得比其他部分厚。

图54是说明电子从半导体衬底11注入浮栅27中的方法的图。如图54所示，在控制栅29上外加正电压V1＞0，通过FN隧道效应，电子从半导体衬底11注入浮栅27中。

如果半导体衬底11和浮栅27间的栅绝缘膜12的厚度足够薄，则基于直接隧道效应的电子注入也是可能的。

图55是说明把电子注入浮栅27中的其它方法的图。如图55所示，在控制栅29上外加负电压V1＜0，通过FN隧道效应，电子从控制栅29注入浮栅27中。

如果控制栅29和浮栅27间的绝缘膜28足够薄，就能通过直接隧道效应注入电子。

向浮栅27注入电子后，断开外加在控制栅29上的电压V1。或者，在物理上剥离端子后，进行封装。

通过这样，源区14和漏区15变为导通状态。即使控制栅29的电压是0伏，也变为导通状态。

如图56所示，浮栅27上存储的多余的电子由于直接隧道效应而向控制栅29以及侧面栅极31发射。侧面栅极31的电位可以是浮栅电位，也可以是一定的电位。

这样，随着时间的经过，作用在沟道上的电场减弱，在沟道变得不反向时，在源区14或漏区15之间没有电流流过，变为断开状态。

因为时效器件的有效期间(寿命)与存储在浮栅27中的负电荷量成比例，与直接隧道电流成反比，所以通过调节电子的注入时间、浮栅27的体积、栅极面积、浮栅27和侧面栅极31相对着的那部分的面积、半导体衬底11和浮栅27间的栅绝缘膜12的厚度、浮栅27和控制栅29间的绝缘膜28的厚度、浮栅27和侧面栅极31间的绝缘膜(未图示)的厚度、扩展区等，能把有效期间收敛在给定范围中。

另外，使用p型半导体衬底代替n型半导体衬底，也同样能实现由n型扩散层的源极和漏极构成的时效器件来代替p型扩散层的源极和漏极。这时，最初注入浮栅中的是正电荷(用电子的FN隧道发射实现)，发射的变为只有正电荷(用电子的直接隧道注入实现)，工作原理和构造也同样。另外，侧面栅极31和端部30也可以形成在源区14一侧。

在制造此前的实施例中说明的二重栅极构造的时效器件时，最少需要2次制膜工艺，容易提高成本。因此，在实施例30～34中说明集成度虽然下降，但是通过只使用一个多晶硅栅电极的单栅极构造，实现长寿命并且廉价的时效器件的方法。

(实施例30)

图57A是实施例30的时效器件的俯视图，图57B是沿着图57A中的57B-57B线的剖视图，图57C是沿着图57A中的57C-57C线的剖视图。

在本实施例中，控制栅45埋置在半导体衬底41内，控制栅45和源极42、沟道46、漏极43区域(以后称作SGD区域)之间通过基于LOCOS(硅的局部氧化)的元件分离区域47电分离(图57C)。

如图57B所示，SGD区域的截面具有通常的MOS构造，在源区42和漏区43之间，在(浮)栅电极44之下形成沟道区46。

浮栅电极44由多晶硅形成，如图57C所示，象跨接控制栅45和SGD区域的沟道区域46那样，隔着栅绝缘膜48、49和元件分离区域47形成在半导体衬底41上。元件分离区域47的两侧的栅绝缘膜(隧道氧化膜)48、49的膜厚可以是相同的。

图58A-58C是说明本实施例的时效器件的工作原理的图，表示常断型(自动断开型)的例子。图58A是与图57C对应的图，在n型衬底41上形成p⁺型扩散层的源漏层42、43和基于p⁺扩散层的控制栅45。如果在控制栅45上外加负的高电压，则通过空穴隧道效应，电子被注入基于n⁺型多晶硅的浮栅44中。

电子扩散到SGD区域的(浮)栅极44上，如图58B所示，空穴被吸引到MOSFET的沟道区域46，形成沟道，MOSFET导通。注入浮栅44中的电子与实施例14同样地由于直接隧道效应，穿过栅绝缘膜48，泄漏到沟道区域46中。然后，经过给定期间后，MOSFET变为断开。

图58C表示MOSFET的漏极电流I_D的经时变化。经过给定期间后变为断开，是常断型的特征。

图59A-59C是说明本实施例的其他时效器件的工作原理的图，表示常通型(自动导通型)的例子。图59A是与图57C对应的图，在n型衬底41上形成n⁺型扩散层的源漏层42、43和基于p⁺扩散层的控制栅45。如果在控制栅45上外加负的高电压，则通过空穴隧道效应，电子被注入基于n⁺型多晶硅的浮栅44中。

该电子扩散到SGD区域上的(浮)栅极44上，如图59B所示，空穴被吸引到MOSFET的沟道区域46，MOSFET变为不导通(断开)。注入浮栅44中的电子与实施例14同样地由于直接隧道效应，穿过栅绝缘膜48，泄漏到沟道区域46中。然后，经过给定期间后，MOSFET变为导通。

图59C表示MOSFET的漏极电流I_D的经时变化。经过给定期间后变为导通，是常通型的特征。

图60A-60C是说明本实施例的又一其他时效器件的工作原理的图，表示常通型的例子。图60A是与图57C对应的图，在p型衬底41上形成p⁺型扩散层的源漏层42、43和基于n⁺扩散层的控制栅45。如果在控制栅45上外加正的高电压，则通过空穴隧道效应，空穴被注入基于p⁺型多晶硅的浮栅44中。

空穴扩散到SGD区域上的(浮)栅极44上，如图60B所示，电子被吸引到MOSFET的沟道区域46，MOSFET变为不导通(断开)。与实施例14同样，注入浮栅44中的空穴由于直接隧道效应，穿过栅绝缘膜48，泄漏到沟道区域46中。然后，经过给定期间后，MOSFET变为导通。

图60C表示MOSFET的漏极电流I_D的经时变化。经过给定期间后变为导通，是常通型的特征。

图61A-61C是说明本实施例的又一其他时效器件的工作原理的图，表示常断型的例子。图61A是与图57C对应的图，在p型衬底41上形成n⁺型扩散层的源漏层42、43和基于n⁺扩散层的控制栅45。如果在控制栅45上外加正的高电压，则通过空穴隧道效应，空穴被注入基于p⁺型多晶硅的浮栅44中。

该空穴扩散到SGD区域上的(浮)栅极44上，如图61B所示，电子被吸引到MOSFET的沟道区域46，MOSFET变为导通(on)。注入浮栅44中的空穴与实施例14同样由于直接隧道效应，穿过栅绝缘膜48，泄漏到沟道区域46中。然后，经过给定期间后，MOSFET变为断开。

图61C表示MOSFET的漏极电流I_D的经时变化。经过给定期间后变为断开，是常通型的特征。

(实施例31)

图62A是实施例31的时效器件的俯视图，图62B是沿着图62A的62B-62B线的剖视图。沿着A-A’线的剖视图与图57同样，所以省略。

本实施例是实施例30的变形例，是用STI(浅沟道隔离)形成了元件分离区域47的例子。因为其他与实施例30同样，所以省略了详细说明。

(实施例32)

图63A是实施例32的时效器件的俯视图，图63B是沿着图63A的63B-63B线的剖视图。沿着A-A’线的剖视图与图57B同样，所以省略。

本实施例是实施例30的变形例，在控制栅45之上和SDG区域的沟道区域46上分别由多晶硅形成浮栅电极44₁、44₂，两个浮栅电极44₁、44₂由金属布线50连接。在这样的结构中，从控制栅45注入的电子或空穴从浮栅电极44₁通过金属布线50扩散到浮栅电极44₂，所以能进行与实施例30同样的动作。

(实施例33)

图64A是实施例33的时效器件的俯视图，图64B是沿着图64A的64B-64B线的剖视图。沿着A-A’线的剖视图与图57B同样，所以省略。

本实施例是把实施例32的基于LOCOS的元件分离区域47替换为STI。用这样的结构也能进行与实施例30同样的动作。

(实施例34)

图65A是实施例34的时效器件的俯视图，图65B是沿着图65A的65B-65B线的剖视图。在本实施例中，通过基于LOCOS或STI的(在图65B中，是STI)的元件分离区域47在控制栅45和源漏扩散层42、43之间进行电隔离。另外，在控制栅45和源漏扩散层42、43之上分别形成由多晶硅构成的浮栅电极44₁、44₂，这两个浮栅电极44₁、44₂由金属布线50连接。

与实施例3的不同点在于：在MOSFET的沟道46的方向配置控制栅45。这样，如果使用金属布线50，就能自由决定电分离的控制栅45和源漏扩散层42、43的布局。

另外，能使元件分离区域47的两侧的栅绝缘膜(隧道氧化膜)48、49的膜厚相同。工作原理与实施例30相同。

下面，说明应用于实施例8～13中的时效器件(经时变化器件)或经时变化电路块。

(实施例35)

本实施例如图66所示，是使用接地栅MOSFET(of groundedgate MOSFET)(以下称作GGMOS)的实施例8的具体电路结构例。调整栅绝缘膜或衬底一侧杂质浓度或栅极材料的功函数，使构成时效器件3X的MOSFET61变为常通型。与刚才描述的实施例同样，在电荷存储栅极62中，在经时变化开始时存储了过剩电子，由于该过剩电子，MOSFET61变为断开状态。

须指出的是，作为过剩电子的注入方法，能应用刚才描述的通过pn结、pnp结、n⁺n n⁺结、p⁺p p⁺结、npn结、肖特基结、单栅极或层叠栅型MOS晶体管的任意一种向所述栅极注入电子的方法。另外，当使用浮栅时，能使用FN隧道效应从包围浮栅的绝缘材料的一部分注入电子。

在电荷存储栅极62上连接着pn结二极管63。一经过给定时间，过剩电子就通过连接在n型电荷存储栅极62上的pn结63的扩散电流，向接地端(GND)放电。据此，MOSFET61转移到导通状态，所以信号线的电位被箝位在接地电位上，在信号线和内部电路之间没有信号传播。这时代替接地电位，也可以连接在其他信号线或电源线的电位上。

在图67中表示使用GGMOS的本实施例的时效器件构造的沟道长度方向的剖视图。各时效器件用基于STI的元件分离绝缘区域66与其它区域电隔离。信号线7连接在漏区64上。

为了向电荷存储栅极62注入电子，例如在信号线7上外加写入用高电压，在漏极n⁺区和p-阱68的结处产生冲击离子。这时产生的2次电子注入电荷存储用栅极62中。

如果电子被注入电荷存储用栅极62中，则时效器件3X变为断开状态。在该状态下，信号在I/O端子5和内部电路6之间传播。如果电荷存储栅极62中的电子放电，则信号线7的电位被箝位在接地(GND)(或其他信号线或电源线)的电位上，在信号线7和内部电路6之间没有信号传播。

图68A和图68B表示使用GGMOS的本实施例的时效器件的俯视图和沟道宽度方向的剖视图。通过在连接在形成电荷存储用电极62的n⁺区的接地端(GND)(或其他信号线或电源线)上的一侧设置p⁺区67，能生成实现本发明的功能的时效器件。

图69A和图69B表示使用GGMOS的本实施例的变形例的时效器件的俯视图和沟道宽度方向的剖视图。通过改变电荷存储用栅极62和p⁺区67形成pn结的那部分的面积，调整过剩电子的放电时间。

在本实施例中，利用pn结63把过剩电子放电，但是，也可以形成使用绝缘体的隧道结来代替pn结，通过隧道电流把过剩电子放电。此外，也可以使用肖特基结。

另外，在本实施例中，描述了使用nMOSFET自动导通型的时效器件3X，但是也可以使用pMOSFET。这时，过剩空穴被写入电荷存储用栅极62中。

(实施例36)

在本实施例中，如图70所示，表示实施例10(图10)的具体电路结构。断开型开关8由nMOSFET构成，导通型开关9由pMOSFET构成，在各栅极上连接着经时变化电路块10的输出线。

经时变化电路块10由串联在Vdd和Vss间的负载电阻68和自动导通型时效器件3X构成。即，电荷存储栅极中存在着过剩电子的期间，由于自动导通型时效器件3X处于断开状态，所以从经时变化电路块10输出高电压(图中，记载为Vdd)。在该状态下，nMOSFET8为导通状态，pMOSFET9为断开状态，所以信号在I/O端子5和第一内部电路6₁之间传播。

伴随着时间经过，自动导通型时效器件3X转变为导通状态，经时变化电路块10的输出为低电压(在图中，记载为Vss)。在该状态下，因为nMOSFET8为断开状态，pMOSFET9为导通状态，所以信号在I/O端子5和第一内部电路6₂之间传播。

图71表示本实施例的变形例。当按图70所示的经时变化电路块10的结构时，通过负载电阻68和自动导通型时效器件3X的沟道电阻的电阻分配，决定输出电压，所以并不一定要变为Vdd或Vss的电压电平。

因此，如图71所示，通过在自动导通型时效器件3X的输出上连接偶数级的倒相器69、70，把经时变化电路块10的输出稳定在Vdd或Vss。

须指出的是，在实施例12所示的经时变化电路块36中使用自动断开型时效器件，但是通过把例如图67～图69A和69B的器件变形能实现该自动断开型时效器件。即在常断型MOSFET的电荷存储栅极上注入使沟道反向的过剩载流子，伴随着时间的经过，通过使过剩载流子放出而实现。另外，也能使用实施例14～29的自动断开型时效器件3。

下面，表示计算所述实施例所示的时效器件从导通状态变为非导通状态的时间(寿命)的方法。

首先，如果保持电荷的栅电极(包含浮栅)的面积为S，该栅电极下的栅绝缘膜的厚度为Tox，氧化物的介电常数为εox。而且，栅绝缘膜的阈值电压为Vth，来自该栅极的漏电流为Iag，就能用以下表达式计算时效器件的寿命。

${\mathrm{\τ}}_{\mathrm{ag}}=\frac{{\mathrm{\ϵ}}_{\mathrm{ox}}S}{\mathrm{Tox}}[\frac{\ln \left(\mathrm{Iag}\left({\mathrm{\Δ}}_0\right)\right)}{{\left(\frac{\∂\mathrm{Iag}}{\∂\mathrm{\Δ}}\right)}_{\mathrm{\Δ}0}}-\frac{\ln \left(\mathrm{Iag}\left({\mathrm{\Δ}}_{\mathrm{ag}}\right)\right)}{{\left(\frac{\∂\mathrm{Iag}}{\∂\mathrm{\Δ}}\right)}_{\mathrm{\Δag}}}]$

只是，

${\mathrm{\Δ}}_0=\frac{\mathrm{Tox}}{{\mathrm{\ϵ}}_{\mathrm{ox}}}\·\mathrm{Qs},$ $\mathrm{\Δag}=B_0\·(\sqrt{1+\frac{2\left|\mathrm{Vth}\right|}{B_0}}-1),$

B_O＝ε_si·q·N_B·Tox²/εox²

Qs是基于注入栅电极中的电荷的栅电极下的表面电荷密度，εSi是硅的介电常数，q是基本电荷(elementary charge)，N_B是衬底的杂质浓度。Iag根据实施例而表达式不同。在把实施例14和实施例15的PN结连接在栅电极上的例子中，以下表达式成立：

$\mathrm{Iag}\left(\mathrm{\Δ}\left(t\right)\right)=\mathrm{qA}[\frac{1}{2}\frac{n_i}{{\mathrm{\τ}}_0}{W}_D\exp \left(\frac{q\·\mathrm{Veff}\left(t\right)}{2k_{B}T}\right)+(\frac{\mathrm{De}}{\mathrm{Le}}{n}_{p0}+\frac{\mathrm{Dh}}{\mathrm{Lh}}{p}_{n0})\·(\exp \left(\frac{q\·\mathrm{Veff}\left(t\right)}{k_{B}T}\right)-1)],$

$\mathrm{Veff}\left(t\right)=\frac{B_0}{2}\·[{(1+\frac{\mathrm{\Δ}\left(t\right)}{B_0})}^2-1]$

这里，A是结面积，Δ(t)是时效电动势，t是时间，n_i是本征载流子密度，τ_O是耗尽层内的载流子的寿命，W_D是结周围的耗尽层宽度，K_B是玻尔兹曼常数、T是绝对温度、D_e是电子的扩散系数，L_e是电子的扩散长度，n_po是p型硅内的电子浓度，D_h是空穴的扩散系数，L_h是空穴的扩散长度，p_no是n型硅内的空穴浓度。

与实施例16～实施例19对应的Iag由以下表达式提供。

$\mathrm{Iag}\left(\mathrm{\Δ}\left(t\right)\right)$

$=\mathrm{qA}[\frac{1}{2}\frac{n_i}{{\mathrm{\τ}}_0}{W}_D\exp \left(\frac{q\·\mathrm{Veff}\left(t\right)}{2k_{B}T}\right)+(\frac{\mathrm{De}}{\mathrm{Le}}{n}_{p0}+\frac{\mathrm{Dh}}{\mathrm{Lh}}{p}_{n0})\·(\exp \left(\frac{q\·(\mathrm{Veff}\left(t\right)-V_B)}{k_{B}T}\right)-1)]$

只是，V_B是基极电压。

当使用实施例20和实施例21的肖特基结时，Iag成为：

$\mathrm{Iag}=A\·R\·T^2\exp (-\frac{q{\mathrm{\φ}}_B}{k_{B}T})\·[\exp \left(\frac{q\·\mathrm{Veff}\left(t\right)}{k_{B}T}\right)-1]$

只是，R是理查森常数，

_B是肖特基势垒的高度。与实施例22～实施例25对应的Iag由以下表达式提供。

$\mathrm{Iag}\left(\mathrm{\Δ}\left(t\right)\right)=\frac{W_G}{L_G}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}[(V_G-V_{\mathrm{TH}})\mathrm{Veff}\left(t\right)-{\left(\mathrm{Veff}\left(t\right)\right)}^2]$

只是，W_G是连接在使电荷保持的栅极上的MOSFET的栅极宽度，L_G是连接在使电荷保持的栅极上的MOSFET的栅极长度，μ_n是连接在使电荷保持的栅极上的MOSFET的迁移率，C_ox是连接在使电荷保持的栅极上的MOSFET的栅电容，V_G是外加在连接在使电荷保持的栅极上的MOSFET的栅极上的电压。

与实施例26～实施例29对应的Iag是以下的表达式。

$\mathrm{Iag}\left(\mathrm{\Δ}\left(t\right)\right)=A\frac{24\mathrm{qmDE}}{{\mathrm{\π}}^2{h}^3}\∫\mathrm{dE}\·\sqrt{(E-E{C}_1)\·(E-E{C}_2)}\·(f_1\left(\mathrm{\Δ}\left(t\right)\right)-f_2)\×D\left(E\right)$

只是，m_DE是状态密度有效质量(density-of-state effectivemass)，EC₁是浮栅的导带端，EC₂是控制栅或硅表面的导带端，f₁是浮栅中的电子占有概率(occupation probability)，f₂是控制栅或硅表面中的电子占有概率，D(E)是能量E的电子穿越浮栅和控制栅或硅表面间的概率。另外，特开2002-76338中描述了计算方法。

以上完全描述了本实施例的Iag的表达式。接着，作为一个例子，表示基于使用PN结的Iag的寿命(τag)的计算结果。根据该计算，τag是如何与决定时效器件的构造的各种参数相对应的变化的就变得清楚了，按照制造上的条件和系统的性能或者用户的希望，能决定最佳的器件构造。须指出的是，使用其它Iag的计算与这里说明的例子几乎同样进行，所以省略了详细说明。

图72表示阈值电压依赖性。横轴表示阈值，纵轴表示寿命。

这样，可知如果提高阈值电压，则寿命缩短。表示出适合于使用半导体衬底和多晶硅的杂质浓度，在数周到数月间调节寿命。

图73表示栅绝缘膜的膜厚依赖性。横轴表示栅绝缘膜的厚度，纵轴表示寿命。

这样，如果增厚栅绝缘膜，则阈值提高，结果寿命缩短。因为膜厚在10nm以上时依赖性弱，所以使用膜厚依赖性在以数月单位进行寿命的调整时是有利的。

图74表示对于PN结的结面积的依赖性。横轴表示PN结的结面积，纵轴表示寿命。

由此可知，如果结面积增大，则漏电流增大、寿命缩短。虽然也基于栅极面积，但是大体适合于数月到数年的寿命调整。

图75表示PN结的杂质依赖性。横轴用对数表示结的受主浓度，纵轴表示寿命。

无论施主还是受主都存在浓度变得越高、寿命变得越长的倾向。在寿命的调整中，在图中使用斜率比较低的区域是有利的。例如，如果施主浓度为1×10¹⁶cm^-3，则在受主浓度为1×10¹⁷cm^-3以上的地方，能设计偏移小的寿命。

另外，寿命也如图74所示，与结面积成比例变短。如果与该性质一起并用，就能在小的误差范围中自由调节寿命。

根据以上说明的实施例，在经过给定时间后，通过存在于或连接在第一和第二功能块间的信号线上的半导体时限开关，能在第一和第二功能块之间进行切断或连接，能对通过合并两个功能而取得的所需功能设置有效期限。另外，经过给定时间后，可以切换能从I/O端子利用的内部电路的信息或功能。

通过调整电荷向MOS构造的注入时间、栅极体积、结面积、结部的杂质浓度、绝缘膜厚、沟道面积、扩展区等，能设定正确的工作寿命。另外，因为由器件的构造参数决定的寿命只在设计和初始的电荷注入时能设定，所以能提供能防止篡改寿命的带有效期限的功能利用装置。

在所述带有效期限的功能利用装置中，第一功能块是存储编码的密钥的存储器，第二功能块是把密钥解码的解码器，所需的功能最好是编码的密钥。

如果能廉价提供所述的寿命控制技术，就能把它放在微芯片那样的无线IC标签(RFID)上。有无数个搭载了通过固体时效器件而有效期限化的密钥的RFID的应用例。下面简单地说明其中的几个例子。

第一例是应用于输送系统。一个一个检查集装箱中的包装是有限的，存在以恐怖为目的的大规模杀伤性武器的原料和违禁药物等混入一般的输送系统中的危险性。因此，存在着为了确保输送系统的安全性，义务地在所有输送用包装中附加RFID的倾向。

可是，要在使用后剥取正规使用的包装上的RFID，进行篡改后，非法更新内部信息并重新使用的技术并不怎么难，有必要把回收使用后的RFID作为义务。即使很少量的RFID从该回收作业中漏掉，如果落在恐怖主义者手中，也会变为社会不安的隐患。另外，回收会带来多余的成本。因此，如果用固体时效器件使标签中记录的密钥带有有效期限，就可以省去回收的过程，在不损害安全性的前提下就能实现成本下降。

第二例是对有消费期限的商品的应用。有在生鲜食品的包装上附加RFID、确保跟踪能力的倾向，但是如果篡改标签，或重新贴标签，或改换包装，则它的效果减半。因此，有必要通过固体时效器件把公共机关一元管理并发布的密钥有效期限化。如果不是在消费期限内流通，就无法读取设置在RFID上的密钥，消费者通过嵌入移动电话等中的传感器，就能知道商品是否超过消费期限(OK？)。

第三例应用于品牌价值的维持。有廉价出售超过消费期限的口红和香水等的商店，产生了制造商如果不降低品牌商品的价格，就无法维持销售额的状况。消费者不太意识到这样的商品中存在消费期限。与第二例同样，如果通过固体时效器件把RFID上的密钥有效期限化，则当为了购买带有该RFID的品牌化妆品而拿到手中时，能向移动电话自动通知超过了消费期限。据此，能告诉消费者这样的商品也存在消费期限。

第四例是夹入了通过固体时效器件而有效期限化的RFID的封条。如果使用该封条，则即使没有高价的IC卡等，只需粘贴该封条，就能对会员证和门票等设置有效期限。这时，一般的消费者(个人商店、学校、工作场所、家庭、朋友、社团)能轻松地发行带有效期限的认证。另外，还会出现应用于投票用纸和公文中的例子。这样，把固体时效器件和RFID组合起来产生了无数的应用实例。

固体时效器件的应用例大致分为两类。一类是无电池电子定时器，有希望设置在RFID上。后面描述应用于电子定时器的例子。

此外，本实施例的半导体时限开关理想的是具有离开半导体层内而形成的源区和漏区、形成在源区和漏区间的沟道区域上的栅极，第一功能块连接在源区和漏区的一方上，第二功能块连接在源区和漏区的另一方上，即源区和漏区作为开关的连接端。

另外，理想的是半导体时限开关通过预先向栅极供给电荷，源区和漏区间变为导通状态，随着时间经过电荷从栅极抽出，经过给定时间后，源区和漏区间变为非导通状态。

或者，半导体时限开关也可以是源区和漏区通过预先向栅极供给电荷间变为非导通状态，随着时间经过电荷从栅极抽出，经过给定时间后，源区和漏区间变为导通状态。

另外，希望通过pn结、pnp结、n⁺n n⁺结、p⁺p p⁺结、npn结、肖特基结的任意一种向栅极注入电荷。

另外，半导体时限开关的栅极希望是pn结、pnp结、n⁺n n⁺结、p⁺p p⁺结、npn结或肖特基结对于半导体层在垂直方向上层叠。

另外，半导体时限开关具有离开半导体层内而形成的源区和漏区、在源区和漏区间的沟道区域上的浮栅、在浮栅附近形成的控制栅，希望第一功能块连接在源区和漏区的一方上，第二功能块连接在源区和漏区的另一方上。

另外，希望半导体时限开关通过预先向浮栅供给电荷，源区和漏区间变为导通状态或非导通状态，随着时间经过电荷从浮栅抽出，经过给定时间后，源区和漏区间变为非导通状态或导通状态。

另外，希望电荷从浮栅抽出到源区、漏区、沟道区域、或控制栅的至少一个中。

另外，当使用浮栅时，希望从包围浮栅的一部分使用FN沟道效应注入。

另外，希望在浮栅的侧面附近形成侧面电极，电荷从浮栅抽出到所述侧面电极。

在此前描述的实施例中，主要从系统的观点说明了带有效期限的功能利用装置的结构。在以下的实施例中，提供能抑制不良位的混入、时效器件的构造参数(隧道绝缘膜厚、杂质浓度、结面积、栅端形状等)的制造偏移对时效器件寿命造成的影响，能提高电子有效期间的控制性的半导体集成电路的实施例。

根据下面描述的实施例，通过不是设计单一的时效器件，而是并联多个经时变化器件(时效器件)，并且由寿命长的单元(可是，除去最长寿命)决定经时变化电路的寿命，能抑制使用单一的时效器件时的偏移，并且能防止不良位引起的偏移。

因此，能抑制不良位的混入、时效器件的构造参数的制造偏移对时效器件寿命造成的影响，能提高电子定时器时间的控制性。

因此，如果使用后面描述的实施例代替上述的所有实施例中的时效器件，就能取得更好的控制性。

关于时效器件已经说明了具体的实施例，在说明后续的实施例之前，对时效器件进行概括。

图76是表示时效器件的基本结构的图。时效器件的中心部是经时变化的功能区域111和读出该经时变化的经时变化读出部分112。输入信号从输入部分(input part)向经时变化读出部分112输入，按照该输入信号，从输出部分(output part)输出了输出信号。在集成电路中，作为该经时变化的功能区域，希望使用在切断了电源的状态下伴随着泄漏现象的电荷层存储层。另外，作为读出部分，最好把电场效应转换为电阻的沟道等。

图77是实现该时效器件的基本结构的第一具体例(相当于前面描述图41等)。在Si衬底120的表面部分开设置源区121和漏区122，在源区121和漏区122间的沟道123上隔着隧道绝缘膜(第一栅绝缘膜)124形成浮栅125，在其上隔着绝缘膜(第二栅绝缘膜)126形成了控制栅127。在源区121和漏区122中分别设置了源电极128和漏电极129。

该结构基本上与2层栅极构造的EEPROM同样，但是与一般的存储单元相比，隧道绝缘膜124的膜厚变薄。具体而言，一般的存储单元的隧道绝缘膜的膜厚约为10nm，而时效器件中使用的隧道绝缘膜约薄到1～6nm。

这里，经时变化的功能区域与浮栅125对应，经时变化读出部分与沟道123对应，输入部分与源电极128和漏电极129对应，输入信号与源区121和漏区122间的电位差对应，输出部分与漏电极129对应，输出信号与漏极电流对应。

图78A-78F是说明图77所示具体例具有作为时效器件的功能的图。作为例子，源极和漏极为p型扩散层，衬底是n型Si。作为前处理，从控制栅向衬底界面和浮栅之间外加高电场，通过FN隧道效应，电子从沟道注入浮栅中。这时，衬底界面颠倒，空穴集中，如图78A所示，在衬底界面形成沟道。

从该状态随着时间的经过，浮栅的电子直接穿越衬底界面，使沟道电场减小。本来这样的基于直接隧道效应的电场减小因为电子的电荷小而连续进行，但是为了简化说明，如果在时刻t₁不连续地产生电场的减少，则如图78B、78C的曲线图所示，作为漏极电流而出现的输出信号的时间变化变为不连续的。

然后，如图78D所示，在时刻t₂再次产生直接隧道效应，变为图78E的状态。如果在时刻t₃发生直接隧道效应，则如图78F所示，注入浮栅中的电子全部抽出，沟道消失，时刻t₃以后变得没有输出信号。在本例子中，时效器件的寿命是指能存储的电荷的寿命。因此，在常通型时效器件中，输出信号增大起来的时间也能称作寿命。

该说明如上所述，为了简化说明，导出了不连续的输出信号的时间变化，但是实际上，如图79所示，输出信号的变化是连续的。在时刻ta～tb间发生电场的减小，最后沟道消失，输出信号下降到噪声电平。时效器件是利用时刻ta～tb间的该经时变化的器件。另外，即使变换电子和空穴的角色，或交换n和p，也能同样说明，所以省略了细节。

图80是实现时效器件基本结构的第二具体例(与所述图14相当)。在n型Si衬底150的表面部分分开设置p⁺源区151和p⁺漏区152，在这些源区151和漏区152之间的沟道153上隔着隧道绝缘膜154形成了栅极155，在其上具有用于控制漏电流的pn结156。在源区151和漏区152上分别设置了源电极158和漏电极159。

这里，经时变化的功能区域栅极155和pn结156对应，经时变化读出部分与沟道153对应，输入部分与源电极158和漏电极159对应，输入信号与源区151和漏区152间的电位差对应，输出部分与漏电极159对应，输出信号与漏极电流对应。

如果把直接隧道效应置换为pn结的漏电流，则经时变化的功能说明与第一具体例同样，所以省略了说明。另外，即使变换电子和空穴的角色，或交换n和p，也能同样说明，所以省略了细节。

图81是实现时效器件基本结构的第三具体例(相当于所述图33)。与图80所示的第二具体例的不同之处在于：代替pn结，设置肖特基结157。这时，经时变化的功能区域与栅极155和肖特基结157对应。另外，如果把直接隧道效应置换为肖特基结的漏电流，则经时变化的功能说明与第一具体例同样，所以省略了详细说明。另外，即使变换电子和空穴的角色，或交换n和p，也能同样说明，所以省略了细节。

这样，在所述任意时效器件中，在切断了电源的状态下发生经时变化，只在读出时与电源连接，读出的输出信号与随时间变化。以下，说明使用了这种时效器件的半导体集成电路的实施例。

(实施例37)

在所述图77所示的时效器件中，如图82所示，考虑芯片上的隧道绝缘膜(例如氧化膜)的膜厚(Tox)为半值宽度(full width athalf maxium)的窄正态分布。如果该分布函数为位数密度(Z(Tox))，则(所有位数)·Z(Tox)·δTox成为隧道氧化膜的膜厚位于[Tox-δTox/2，Tox+δTox/2]之间的芯片上的所有位数。

如图83所示，把具有这样的隧道膜厚分布的N个时效器件的端子(在本例子中为漏层)并联。图中的181c是把时效器件181并联的电路，182是源极，183是漏极。这时，全部漏极电流I_D能定义为各时效器件181的漏极电流I_D’的和，能表达为以下表达式(8)。

I_D＝N·∫dTox·Z(Tox)·I_D’(Tox，τ)    ...(8)

这里，τ是表示时间的参数。通过把浮栅中存储的电荷随着时间抽出，该I_D与τ一起下降。如图84所示，如果是常断型，则把I_D下降到设定在比全体的漏电流或噪声电平高的位置的参考信号I₀时的τ视为τ_AG。它意味着通过I₀的设定，除去噪声和断开泄漏的影响。

图85表示实现它的步骤。首先，调整工艺，取得所希望的Z(步骤S1)。接着，从器件仿真或实际测量求出各时效器件的栅电流(步骤S2)。当然，这要根据各膜厚来取得。另外，并联的单元没必要是一列，例如如图86所示，可以扩展到芯片上的整个区域分布。须指出的是，途中的210表示芯片，211表示单元，212表示用于从把单元211的输出信号合计的电流读取任意的信息的解码器。这样，通过设计决定并联的单元的个数和芯片上的配置(步骤S3)。

这样，使用表达式(8)，能预想全体的漏极电流I_D。通过求解该I_D与参考信号I₀变为相等的方程式(步骤S4)，能把全体的寿命τ_AG作为N、Z、I₀的函数而求出。

以上说明了从芯片内的膜厚分布决定τ_AG的方法，但是现实中，考虑到芯片彼此的分布平均值和分散等存在若干不同。这时，如果无限制地降低I₀，最长寿命的单元决定全体的寿命τ_AG，则在分布Z的右侧下降边末端存在各芯片的偏移，所以反而偏移混入τ_AG中。

反过来说，如果开发使芯片间的分布偏移小到可忽略程度的制造工艺，就意味着并联的时效器件中寿命最长的时效器件能决定全体的寿命τ_AG。可是，很难开发没有芯片间的偏移的制造工艺。在本实施例中，提出不仅是芯片内的偏移，还能允许芯片间的制造偏移的寿命的决定方法。

具体而言，在噪声电平和参考信号I₀之间设置给定偏移量，把时效器件的输出信号I_D到达参考信号I₀的时间定义为全体的寿命τ_AG。这样定义的τ_AG比芯片内最大膜厚的寿命(最长寿命)短。因为最长寿命在每个芯片中不同，所以在最长寿命最短的芯片中，必须选择I₀，使由I₀定义的τ_AG比相应芯片的最长寿命短。另外，制造工艺也有必要调整为各芯片的最长寿命的偏移收敛在一定范围内。在落实了这些事情的基础上，设定I₀，重新执行图85所示的步骤。

作为实际的器件结构，如后面描述的图101所示，在时效器件的并联电路(时效电路)的后级设置存储参考信号I₀的存储器、比较多个时效器件的输出信号的合计输出和参考信号I₀的读出电路，从读出电路的比较判定时效电路的寿命。

可是，影响寿命的构造参数不仅是隧道绝缘膜厚。如图87所示，衬底浓度也对栅漏现象产生影响，所以是重要的。另外可知势阱、HALO、扩散层、栅极多晶硅等的杂质浓度也对寿命产生影响。上述的方法是以隧道绝缘膜厚为例进行了说明，把隧道绝缘膜厚置换为势阱、HALO、扩散层、栅极多晶硅、衬底等的杂质浓度，也是相同的。

同样，置换为栅极面积或栅极端部形状，也是相同的。上述的手法是以单元构造为非易失性存储器型时为例进行了说明，但是在MOSFET的栅极上连接或埋入pn结或肖特基结的单元构造也是同样的。即结的杂质浓度、结面积也成为影响寿命的构造参数，成为应用上述方法的对象。另外，单一电子晶体管也是同样的。

以上提出的影响寿命的构造参数只不过是应该考虑到的所有构造参数中的一部分。基于本实施例的手法能变形为最适合于对应的参数构造的形式。这在后面描述的微调法中也是相同的。

下面，表示本实施例能够应付不良位。如图88A和88B所示，考虑串联了多个时效器件时的情形。这时，如果串联的N个单元中的一个寿命到期，则最右端的漏极电流流不过去，根据系统，判断出作为全体寿命已到期。这意味着与并联型相反，寿命最短的时效器件决定全体的寿命τ_AG。可是，如果这N个时效器件中的一个由于某种原因而发生不良，信号比本来设定的寿命还早就中断了，则全体的寿命按照它而提前结束。

在本实施例的并联型中，决定全体寿命的是寿命长的位的集合。即至少由不是不良位的器件决定，所以不会发生不良位引起的寿命的最小化。当存在不良位时，只是所述图82所示的膜厚频数分布(Z)的左侧下降边末端(寿命短的)扩展。

一般有各种各样的不良位的原因。作为决定寿命的构造参数，如果着眼于隧道绝缘膜，能考虑到SILC(Stress-induced LeakageCurrent)或缺陷等与非易失性存储器的不良位相同的原因。通过并联单元，根据上述的简单的方法，就能同时对待这样的各种不良的原因。

为了实现上述的方法，必须增加并联的单元数N，使位数密度Z达到能充分用正态分布近似程度。该N如以下所述，在20以上。正态分布的有效性一般用以下的斯特林公式成立来保证。

N！＝(2π)^1/2·N^N+1/2·e^-N    ...(9)

图89是把斯特林公式的左边和右边的相对误差对于自然数n描述而成。可知20以上时，斯特林公式几乎成立。

这样，根据本实施例，通过使用图77的时效器件，能实现集成在半导体衬底上的不需要电池的电子定时器。而且这时，通过设计为多个时效器件并联，用寿命长的单元(但是，除去最长寿命)的集团决定寿命，能去掉时效器件的制造偏移对寿命的影响。这时，用合计漏极电流与参考信号I₀变为相等的时间定义的时效电路的寿命比并联的时效器件寿命的平均值长，比并联的时效器件的最长寿命短。也能去掉不良位的影响。

(实施例38)

以上的说明是以如果寿命到期则信号(I_D)消失的常断型时效器件为例进行的。相反，在如果寿命到期则产生信号(I_D)的常通型时效器件中，使用本发明也同样能去掉不良位引起的寿命最小化、制造偏移对寿命的影响。

这里，在图90中总结常通型和常断型的分类。

常断型在电荷注入栅极前为断开状态。电荷注入这里，变为导通状态。注入栅极中的电荷通过泄漏电流抽出，输出信号(I_D)随着时间减少。图91A的曲线图中表示了该样子。在时间τ₁沟道颠倒，表现了信号减少的样子。如果是pMOSFET，则注入栅极的是电子，如果是nMOSFET，则注入栅极的是空穴。这实现了“在寿命τ₁忘记”的功能。

可是，因为本说明假定了1位，所以通过沟道颠倒，定义寿命τ₁。实际上，为了避免τ₁的偏移，如上所述，并联使用多个位。这时，用上述的方法，使用参考信号I₀重新决定寿命τ₁。

常通型是预先向沟道中扩散杂质，在电荷注入栅极前为导通状态。电荷注入这里，变为断开状态。通过泄漏电流，注入栅极中的电荷抽出，输出信号(I_D)随着时间增大。图91B的曲线图中表示了该情况。在时间τ₂沟道颠倒，表现了信号急速增大的样子。如果是pMOSFET，则注入栅极的是空穴，如果是nMOSFET，则注入栅极的是电子。这实现了“在寿命τ₂想起”的功能。

可是，因为本说明假定了1位，所以通过沟道颠倒，定义寿命τ₂。实际上，为了避免τ₂的偏移，如上所述，并联使用多个位。这时，用上述的方法，使用参考信号I₀重新决定寿命τ₂。

接着，把常通型和常断型串联起来看一看。例如，图92中表示它的剖视图。图中的261是STI，262是源漏间区域，263是浮栅，264是控制栅，265是层间绝缘膜，266是Al布线。

在用中央Al等的布线连接的STI的左侧配置寿命τ₂的常通型时效器件，在右侧配置寿命τ₁的常断型时效器件。如图所示，用跨STI的布线串联两个器件。当满足τ₂＜τ₁的条件时，如图91C的曲线图所示，输出信号的时间变化变为凸型。

可是，为了避免该说明中使用的τ₁、τ₂的偏移，实际上如上所述，通过并联的单元和参考信号I₀的组合，决定τ₁、τ₂。具体而言，如图93所示，对于并联了常通型的单元271的电路271C决定τ₁，对于并联了常断型的单元272的电路272C决定τ₂，通过串联两者来实现。须指出的是，图中的271表示常通型的单元，272表示常断型的单元，273表示STI，274表示布线，275表示公共源极，276表示公共漏极。

下面，把常通型和常断型并联起来看看。基本结构与所述图83同样，如图94所示，并联常通型时效器件281的N个和常断型时效器件282的M个。从上述的并联和参考信号决定寿命，如果分别把常通型的寿命记为τ₂，常断型的寿命记为τ₁，则当满足τ₁＜τ₂的条件时，如图91D所示，输出信号的时间变化变为凹型。

这样，根据本实施例，当然能实现与实施例37同样的效果，通过组合常通型和常断型的时效器件，能实现从开始经过一定时间后导通，从导通后经过一定时间后断开，或相反的动作。即设置输出信号的期限，或能设置不输出信号的期限。

(实施例39)

下面，关于电子定时器的实现方法，说明两个方法。

电子定时器的第一实现方法如前所述的图83和图86所示，利用并联的单元的合计输出信号(I_D)随时间变化的性质。为了读取输出信号，有必要使读出放大器工作，只在这时有必要连接电源。在不读取时，由于泄漏电流，注入栅极中的电荷渐渐失去，所以在时刻t₁进行读取时的输出信号I₁与在其后时刻t₂进行读取时的输出信号I₂不同。这里，t₁＜t₂。

当常断型时，I₁比I₂大，信号随时间减小。相反，当常通时，I₁比I₂小，信号随时间增大。这样，可以从每次读取时观测的输出信号的时间变化测定时间。不进行读取时不需要电源，所以能实现不需要电源的能集成化的电子定时器。

这里应该注意的是无论是常通型还是常断型，都能使输出信号I₁、I₂、…与时刻t₁、t₂、…对应。具体的方法考虑有几种，但是作为一个例子，能列举经验的方法。例如，一度注入电荷后，每隔适当的时间测定输出，存储与该时刻对应的输出信号。这样，能用以下方法制作对应代码。

I₁…t₁

I₂…t₂

：

I_m…t_m

    ：

I_n…t_n

能把该对应代码应用于同样制造的经时变化电路、或经时变化器件中。作为其他方法，开发高精度的时效仿真器，计算m＝1到N，与时刻t_m对应的输出I_m，就可以了。本发明的特征归根结底是为了寿命控制，把基于并联的经时变化电路的结构作为基本，但是由于制造技术的进步，也保留着能用单体的经时变化器件构成同样的电子定时器的可能性。

电子定时器的第二实现方法只要通过把特开平10-261786号公报中描述的频率计数装置的频率置换为时间就能实现。使用图95进行具体说明。首先，准备N个具有寿命τ₁、τ₂、…、τ_n的常断型经时变化电路283。为了抑制τ₁、τ₂、…、τ_n的各自的偏移，使用上述的并联方式和参考信号I₀。即图95所示的经时变化电路283由并联的多个时效器件构成。

接着，使之满足τ₁＜τ₂＜…＜τ_n。这里，当从第一经时变化电路283₁到第m经时变化电路283_m为断开状态，从第m+1经时变化电路283_m+1到第N经时变化电路283_N为导通状态时，该电子定时器指示的是τ_m和τ_m+1间的时刻。

通过可集成的时效器件能实现这样的方法。另外，当使用常通型作为时效器件时，如果把导通和断开替换考虑，则所述手法同样能适用。

为了检测并联的时效器件(经时变化电路283)的各输出信号，读出电路是必要的，但是可以对各经时变化电路设置读出电路，把各经时变化电路的输出与相同信号电平比较。这里，在各读出电路中能把经时变化电路的各输出信号与不同的信号电平比较。特别是当用把N个经时变化电路的最短寿命和最长寿命的差作N等分得到的时间间隔计时的时候，很难严密控制各经时变化电路的寿命，为了修正它，可以调整比较的信号的电平。

为所述各经时变化电路设置的读出电路、预先存储信号电平的记录或经时变化电路的输出信号和经过时间的对应代码的存储器内置在解码器287中，上述的处理都在解码器287中进行。

另外，电子定时器的最简便的利用方法是建立时效标志。当用读出放大器读取输出信号时，可以根据比参考信号I₀大还是小，建立标志。

构成方法如图96所示，可以使用并联的时效器件。图中的301表示时效器件，305表示公共源极，306表示公共漏极，311表示读出放大器，312表示固件(firmware)，313表示CPU。这样，能用不需要电池的可集成的结构建立时效标志。

具体而言，用读出放大器311检测多个时效器件301的合计输出，在合计输出变为参考信号I₀的水平时刻，从读出放大器311输出标志。然后，通过按照该标志使固件312工作，能向CPU313通知经过了基于电子定时器的设定时间。须指出的是，并不一定需要固件312，也可以把读出放大器311的输出直接提供给CPU313。

(实施例40)

预计不同批的芯片间的制造偏移比同一批内的大。在同一批内，即使能通过降低参考信号I₀进行控制，当批不同时，有可能无法这样做。

图98A表示芯片间的制造误差引起的各个位(晶体管)对于漏极电流的频数分布。图98B表示把具有这样的分布的位总和得到的漏极电流的时间变化。图98B中的虚线对应于把图98A向高电流一侧(右)移动的分布，实线对应于把图98A向低电流一侧(左)移动的分布。时间经过，电流电平减少，虚线和实线接近。如果两分布的平均值的偏移小，则通过使I₀充分低，就能控制寿命，但是当两分布的平均值的偏移大时，如果要求高精度的寿命控制，就必须把I₀降低到噪声电平，变为不能实现。

为了满足这样严格的条件，必须还得下一番功夫，导入了从寿命运算对象消除不要的位(晶体管)的称作微调的概念。使用图99A和99B说明概念的考虑方法。图99A是表示漏极电流和位数的关系的图，图99B是放大表示图99A的一部分的图。

首先，只合计由两者的平均值包围的部分所对应的位的漏极电流。这时，如果假定漏极电流的偏移的原因只是隧道绝缘膜厚，则微调后的漏极电流最低的左侧边缘与厚膜边缘对应。相反，右侧与薄膜边缘对应。在厚膜边缘附近，具有平均值的分布为实线，在薄膜边缘附近，具有平均值的分布变为虚线。

这里，厚膜边缘是指隧道绝缘膜厚度厚的一方的边缘，薄膜边缘是指隧道绝缘膜厚度薄的一方的边缘。

图100A和100B比较微调前后的合计漏极电流的时间变化，图100A表示微调前，图100B表示微调后。微调后由于删去高漏极电流一侧的下降边末端的影响，两分布都下降到初始电流水平。随着时间经过，薄膜边缘首先电流消失，总漏极电流急速减少。该减少的斜率与薄膜边缘的位数成比例，所以虚线的一方更急剧。因此，该减少开始后，薄膜边缘一侧的分布和厚膜边缘一侧的分布的合计电流电平逆转。

由于电流在微调前不下降到噪声电平程度，就不会发生这样的逆转，所以在现实中可以考虑为几乎不发生。另外，在微调前，电流电平的减小缓慢开始的原因是位数少的薄膜一侧的下降边末端的寿命到期。如果再经过时间，厚膜边缘也变为寿命到期，两分布都是合计漏极电流一下下降到噪声电平。如果把这定义为全体的寿命到期，就能更正确定义各分布的偏移。这时，可以把参考信号I₀设定为比厚膜边缘的虚线的合计电流电平(在I_A上乘上厚膜边缘的虚线分布的位数)低，比噪声电平高。

图101表示把这样的微调安装到并联电路中的方法。图中用单点划线包围的部分是微调电路350。而用虚线圆包围的部分是加法电路(Adder)358，在把时效器件的位相加前，把闪存与运算电路串联起来。须指出的是，图中的351是时效器件，351C是并联时效器件351的时效电路，352是具有浮栅和控制栅的2层栅结构的闪存(微调用晶体管)，353是运算电路，354是存储I_A、I_B的存储器，355是读出电路，356是存储了参考信号I₀的存储器，357是读出电路的输出部分。

须指出的是，运算电路353具有四个端子，第一端子与微调用晶体管352的扩散层电连接，第二端子与存储器354电连接，第三端子与加法电路连接，第四端子与微调用晶体管352的控制栅电连接。

首先，电荷注入闪存352，使其为导通状态。实际上，变为导通的方法根据该闪存是常通型还是常断型，或者源漏间区域是n型还是p型的，而不同，按照上面所述的类型注入或放出电荷(电子或空穴)而实现。这里，为了简单，只使用“注入电荷，变为导通状态”的情形进行说明，但是“放出电荷，变为导通状态”时，本发明的本质也未改变。当然，该闪存的电荷保持特性必须比时效器件的寿命长很多。

接着，使用该运算电路353把漏极电压加在时效器件351上。用运算电路353读出该漏极电流，与预先设定的电流电平I_A、I_B比较。该I_A、I_B分别是图99B所示的厚膜边缘和薄膜边缘的电流电平。这里读出的漏极电流如果不在I_A和I_B之间，就在闪存352的控制栅上外加电压，变更为断开状态。这样，使得无法对该位进行加法运算。这样，通过闪存的阈值的改写，执行微调。

而这里读出的漏极电流如果在I_A和I_B之间，就原封不动地进行相加。用图101右侧的读出电路355读出合计的电流，与存储在存储器356中的参考信号I₀比较。

在新准备的存储器(磁存储器、MRAM、非易失性存储器、ROM等)中存储该微调的结果，以后在读出合计电流时，如果参照该信息，就不一定要改写微调用晶体管的阈值。另外，希望把该存储器配置为内置在微调电路内的运算电路中或能访问它。这时，微调用晶体管能使用通常的MOSSFET或双极晶体管。

图102表示内置了存储微调结果的存储器时的电路图(可是，图102中，未显示存储微调结果的存储器)。与图101相比，只是把闪存替换为通常的MOSSFET，其他在外观上完全同样。图103表示配置为能访问存储微调结果的存储器363的电路图。另外，当用双极晶体管代替微调用晶体管时，如图104A和104B所示，发射极(E)和集电极(C)连接在时效器件351的输出端子和运算电路353的第一端子上，把基极(B)连接在运算电路353的第二端子上。当然，也可以使发射极和集电极相反。

另外，不改写阈值而代之以切断微调电路350内的运算电路353的电连接，也能取得同样的效果。切断的地方主要是3处。第一切断地方如图105所示，是微调用晶体管362的栅极(对于双极晶体管是基极)和运算电路353的第四端子之间的连接。须指出的是，切断的地方由电阻365表明。

在图106～107中也是同样的。

第二个切断地方如图106所示，是微调用晶体管362的输出端子(当用双极晶体管时，是发射极或集电极)和运算电路353的第一端子之间的切断。

第三个切断地方如图107所示，在运算电路353的第三端子和合计输出的加法电路之间。所述三个切断地方中，可以是任意一个，可以是两个，可以是三个。在图107中，与其它电路图(图101～103、105、106)同样，单纯并联的部分构成加法电路。

如果用虚线圆包围切断的电阻365，则图105～107所示的切断只是图上最上方的运算电路353，但是实际上按照微调结果决定切断图上的哪个运算电路353或者切断的运算电路353的个数。

另外，在这些切断中，能使用电迁移或在出厂前用激光烧断的方法。在电迁移中，能使用临时流过大电流、烧断导线的众所周知的方法，但是这时在图105～107中，希望电阻365使用极细的线。

另外，在用于切断导线的方法时，能省略微调用晶体管。这时，切断为地方如图108所示，为两个地方。实际切断的可以是任意一方，也可以是双方。

另外，如图109所示，希望时效器件351的扩散层372和微调用晶体管352的扩散层372分别共有。另外，当作为时效器件351和微调用晶体管352双方，使用了闪存型2层栅晶体管时，希望时效器件351的隧道绝缘膜374的膜厚比微调用晶体管352的隧道绝缘膜384的膜厚小。须指出的是，在图109中，370是半导体衬底，在时效器件351中，371是其他扩散层，375是浮栅，376是栅间绝缘膜，377是控制栅，在微调用晶体管352中，382是其他扩散层，385是浮栅，386是栅间绝缘膜，387是控制栅。

另外，I_A和I_B并不一定是各分布的平均值，只要能取得本发明的效果，按照必要调整I_A和I_B，能控制经时变化特性。特别是微调的总漏极电流一下下降到噪声电平的时间即时效电路的寿命能使用I_A调整。这时，能使时效电路的寿命比并联的时效器件的寿命的平均值短。这也是微调的效果之一。

那么，在使用了微调的寿命控制中重要的是厚膜边缘，薄膜边缘并不一定必要。以下，使用附图说明省略了薄膜边缘的微调的方法。

首先，图110A和图110B表示忽略了薄膜边缘的微调的概念。图110A表示每位对于漏极电流的频数分布，图110B放大表示图110A的一部分。平均值向左侧移动的分布(实线)的平均值的地方为厚膜边缘，用虚线表示平均值向右侧移动的分布。

图111A和图111B表示比较了这时的微调前后的总漏极电流的时间变化的结果。图111A是微调前，图111B是微调后。因为没有薄膜边缘，所以把高电流一侧下降边末端总加起来，初始电流电平与微调前几乎没有变化。电流电平的减少随着时间缓慢开始，但是这也是高电流一侧的下降边末端的影响。再经过时间，在厚膜边缘发生的寿命到期的瞬间合计电流一下下降到噪声电平。这里，不发生使用薄膜边缘时的电流电平的颠倒。这时定义为全体的寿命到期。图112表示省略了薄膜边缘的微调电路的安装方法。除了在存储器354’中没有I_B以外，与图101同样，在此省略关于动作的详细说明。

与所述图102和103同样，在新准备的存储器(磁存储器、MRAM、非易失性存储器、ROM等)中存储微调结果的信息，以后在读出合计电流时，如果参照该信息，就不一定要改写微调用晶体管的阈值。另外，希望把该存储器配置为内置在微调电路内的运算电路中或能访问它。这时，微调用晶体管能使用通常的MOSSFET或双极晶体管。

另外，不改写阈值，象所述图105～107那样，代之以切断微调用晶体管和微调电路内的运算电路的电连接，也能取得同样的效果。在该切断中，能使用电迁移或在出厂前用激光烧断的方法。另外，在使用该切断时，如图108所示，能省略微调用晶体管。

图113表示内置了存储微调结果的存储器时的电路图。与图112相比，只是把闪存352替换为通常的MOSSFET362，其他在外观上完全同样。另外，与图102相比，只是从存储器354删除I_B，变更为存储器354’。因此，可以是与从图103、105～107所对应的存储器(354)去掉I_B相同的实施例。另外，分别能使用图104A和图10B所示的双极晶体管。关于这些的说明重复，所以省略。

最后，描述调整参考信号I₀以及厚膜边缘I_A、薄膜边缘I_B的方法(调谐发)。下面以I₀为例进行说明，但是I_A、I_B也是同样的。图114表示了其结构。图中的411表示时效器件，412表示读出电路，413表示存储器。用读出电路412读出输入信号，如果它比I₀高，就输出1，如果比I₀低就输出0，是I₀的利用方法，怎样存储I₀是问题。

最简单的是使用ROM，但是这在制造后无法调整。这里，如果使用闪存作为存储器，就能在制造后进行调整。图115表示使用了闪存的调整方法。它是用注入浮栅(FG)中的电荷量来调节沟道电阻。当然，该闪存的电荷保持特性必须比时效器件的寿命长很多。

可是，在该方法中，采用闪存型的单元作为时效器件，所以必须分开制作时效器件的隧道氧化膜和闪存的隧道氧化膜，成本升高。因此，图116所示的使用并联微细线r₁～r_N的方法也是实用的。首先，如果使用读出电路412外加电压V，则用读出电路412读出的电流I₀由以下表达式表示。其中，r₁～r_N是微细线的电阻值。

I₀＝V/r₁+V/r₂+...+V/r_N

                            ...(10)

制造后，用电迁移或激光烧断细线中的任意一个。例如如果它是第N条细线，则电流I₀变为由以下表达式表示。

I₀＝V/r₁+V/r₂+...+V/r_N-1

                             ...(11)

这样，制造后就能调整I₀。

另外，作为在制造中调整的方法，还有图117所示的使用扩散层的方法、图118所示的使用的选通箝压方法。在使用了扩散层的例子(图117)中，用扩散层浓度调整。在使用了选通箝压的例子(图118)中，能用沟道电阻进行调整。

(变形例)

须指出的是，本发明的经时变化电路并不局限于实施例37～40。使用上述的时效电路的所有实施例如果能正确控制每位的寿命的偏移，就能把1位的时效器件置换为构成要素来实现。在现状的制造技术中虽然极困难，但是存在将来能实现的可能性。

在实施例1～40中主张的时效器件使用了只在读出信号时与电源连接，但是此外在与电源切断的状态下输出信号经时变化的性质。因为该特性，所以是在脱线状态下工作的经时变化器件，是具有这样的性质的可集成的半导体装置全体。另外，实施例37～40涉及控制这样的时效器件的经时变化特性的偏移的半导体集成电路。

另外，实施例37、40中，主要使用常断型的时效器件进行了说明，但是使用常通型的时效器件也能取得同样的效果。

另外，在实施例37中，并联了时效器件，但是不仅局限于并联，也能象如图97A和97B所示那样连接。即串联多个时效器件，把这串联的多个并联。当串联连接部分只是1个时，由于不良单元等的影响会产生偏移，但是通过并联多个串联连接部分，就能抑制偏移。这时，时效(经时变化电路)的寿命具有比构成时效器件的寿命平均值短的倾向。另外，希望这样调节参考信号I₀。当然，也能把串联部分视为一个时效器件。另外，当使用了上述的微调法时，根据I_A的调节方法，相反，能使时效器件的寿命比构成电路的时效器件的寿命的平均值还长。

另外，时效器件的结构并不局限于2层栅结构的EEPROM，当然可以是图80和图81所示的器件，只要是在切断了电源的状态下输出信号随时间变化的器件，就都能使用。

如上所述，根据实施例37～40的半导体集成电路，通过设计不是单一的经时变化器件，而是并联多个经时变化器件(时效器件)，寿命长的单元(其中除去最长寿命的)决定经时变化电路的寿命，能抑制使用单一时效器件时的偏移，并且能防止不良位引起的偏离。通过微调进一步提高寿命的控制，能提高在脱线状态并且在无电池状态下工作的电子定时器时间的控制性。

因此，能抑制不良位的混入、时效器件的构造参数(隧道绝缘膜、杂质浓度、结面积、栅端形状等)的制造偏移对时效器件的寿命造成的影响，能提高寿命的控制性和电子定时器时间的控制性。

这样，代替在实施例1～36中作为时限开关而使用的时效器件，希望使用所述经时变化电路。

在所述的半导体集成电路中，把经时变化器件的输出信号达到给定水平的时间定义为经时变化器件的寿命，把经时变化电路的输出信号达到参考信号的时间定义为经时变化电路的寿命时，希望把参考信号的电平设定为使所述经时变化电路的寿命比经时变化器件的寿命的平均值还长。

另外，希望把参考信号的电平设定为比经时变化电路的输出信号由于时间的经过而变为最大时的值只小给定偏移量的值，或比经时变化电路的输出信号由于时间的经过而变为最小时的值只大给定偏移量的值。

另外，还具有存储参考信号的存储器，通过调整存储在存储器中的参考信号的电平，控制经时变化电路的寿命。

另外，经时变化器件希望具有在切断了电源的状态下伴随着泄漏现象的电荷存储层。

经时变化器件可以串联多个具有在切断了电源的状态下伴随着泄漏现象的电荷存储层的场效应器件。

另外，经时变化电路具有并联输出信号随时间减少的多个第一经时变化器件而成的第一子经时变化电路和并联输出信号随时间增大的第二经时变化器件而成的第二子经时变化电路，第一和第二子经时变化电路串联，当把第一和第二子经时变化电路的输出信号达到所述参考信号的时间定义为各自的寿命时，能采用使第一子经时变化电路的寿命比第二子经时变化电路的寿命长的结构。

经时变化电路具有并联输出信号随时间减少的多个第一经时变化器件而成的第一子经时变化电路和并联输出信号随时间增大的第二经时变化器件而成的第二子经时变化电路，第一和第二子经时变化电路并联，当把第一和第二子经时变化电路的输出信号达到所述参考信号的时间定义为各自的寿命时，能使第一子经时变化电路的寿命比第二子经时变化电路的寿命短。

另外，经时变化电路具有多个子经时变化电路，还具有预先存储多个子经时变化电路的输出信号和经过时间的对应代码的存储区域，读出电路把多个子经时变化电路的输出信号的存储区域中存储的对应代码比较，检测经时变化电路的工作经过时间。

另外，最好是经时变化电路具有用合计输出信号达到给定电平的时间定义的寿命分别不同的N个子经时变化电路，读出电路同时把N个子经时变化电路的各输出信号与参考信号比较，检测工作经过时间。

N个子经时变化电路每一定时间改变寿命，根据读出电路的比较结果，可以用把N个经时变化电路的最短寿命和最长寿命的差按N等分的时间间隔计时。

另外，希望多个断路器分别具有在半导体衬底上分开形成的第一和第二扩散层、在第一和第二扩散层之间的半导体衬底上隔着第一绝缘膜形成的第一栅电极、在第一栅电极上隔着第二栅绝缘膜形成的第二栅电极，是第一扩散层与多个经时变化器件的对应输出端子电连接的2层栅构造的微调用晶体管，微调用晶体管的第二扩散层与多个运算电路的对应的第一端子电连接，微调用晶体管的第二栅极与多个运算电路的对应的第四端子电连接，多个运算电路把通过微调用晶体管输入的所述多个经时变化器件的所述输出信号与第一存储区域中存储的信号电平比较，根据比较结果，对所述微调用晶体管的所述第一栅电极进行电荷的注入或放出。

另外，希望多个经时变化器件分别具有在半导体衬底上分开形成的第三和第四扩散层、在第三和第四扩散层之间的半导体衬底上隔着第三绝缘膜形成的第三栅电极、在第三栅电极上隔着第四栅绝缘膜形成的第四栅电极，多个经时变化器件的各自的第三和第四扩散层的一方与微调用晶体管的第一扩散层共用，多个经时变化器件的第三栅绝缘膜的膜厚比微调用晶体管的所述第一栅绝缘膜的膜厚还小。

另外，多个断路器分别具有在半导体衬底上分开形成的第一和第二扩散层、在第一和第二扩散层之间的半导体衬底上隔着第一绝缘膜形成的第一栅电极、在第一栅电极上隔着第二栅绝缘膜形成的第二栅电极，是第一扩散层与经时变化器件的输出端子电连接的微调用晶体管，多个运算电路把通过微调用晶体管输入的经时变化器件的所述输出信号与第一存储区域中存储的信号电平比较，根据比较结果，切断多个运算电路和所述微调用晶体管之间的电连接、或多个运算电路与加法电路的电连接。

另外，断路器可以是切断运算电路的第三端子和所述加法电路的互联的切断部分。

最好还具有存储运算电路比较输入到运算电路中的经时变化器件的输出信号和第一存储区域中存储的信号电平的结果的第三存储区域，多个断路器分别具有在半导体衬底上分开形成的第一和第二扩散层、在第一和第二扩散层之间的半导体衬底上隔着第一绝缘膜形成的第一栅电极、在第一栅电极上隔着第二栅绝缘膜形成的第二栅电极，是第一扩散层与经时变化器件的输出端子电连接的微调用晶体管。

另外，把多个经时变化器件的输出信号达到第一存储区域中存储的给定信号电平的时间定义为多个经时变化器件的寿命，把用加法电路合计的输出达到第二存储区域中存储的参考信号电平的时间定义为经时变化电路的寿命时，希望通过调节第一存储区域中存储的给定信号电平，控制经时变化电路的寿命。

另外，构成一个经时变化电路(时效电路)的经时变化器件(时效器件)的类型希望统一为常通型或常断型的任意一种。这时，只用常通型经时变化器件构成的经时变化电路是导通型经时变化电路，只由常断型经时变化器件构成的经时变化电路是常断型经时变化电路。

另外，所述时限开关希望由所述经时变化电路实现。另外，若通过制造工艺的进步能抑制寿命的偏移，就存在着用所述经时变化器件实现所述时限开关的可能性。

Claims (18)

1.一种半导体集成电路，包括：

把在切断了电源的状态下产生经时变化、在读出时读出的输出信号与时间一起变化的多个时效器件(181、301、351、411)并联而成的时效电路(181c、301c、351c、411c)；以及

将所述时效电路的输出信号与参考信号(I₀)进行比较的读出电路(355、412)，

还包括存储所述参考信号的存储器，通过调整存储在所述存储器中的所述参考信号的电平，来确定所述时效电路的寿命。

2.根据权利要求1所述的半导体集成电路，其中：

当把所述时效器件(181、301、351、411)的各自的所述输出信号达到给定电平的时间定义为所述时效器件(181、301、351、411)各自的寿命、把所述时效电路(181c、301c、351c、411c)的所述输出信号达到所述参考信号(I₀)的时间定义为所述时效电路(181c、301c、351c、411c)的寿命时，设定所述参考信号(I₀)的电平，使所述时效电路(181c、301c、351c、411c)的寿命比所述时效器件(181、301、351、411)的平均寿命长。

3.根据权利要求1所述的半导体集成电路，其中：

设定所述参考信号(I₀)的电平，使之仅比所述时效电路(181c、301c、351c、411c)的所述输出信号由于时间的经过而变为最大的值小预定偏移量的值，或仅比所述时效电路(181c、301c、351c、411c)的所述输出信号由于时间的经过而变为最小的值大所述预定偏移量的值。

4.根据权利要求1所述的半导体集成电路，其中：

还具有存储所述参考信号(I₀)的存储器(356，413)，通过调整所述存储器(356，413)中存储的所述参考信号(I₀)的电平，控制所述时效电路(181c、301c、351c、411c)的寿命。

5.根据权利要求1所述的半导体集成电路，其中：

所述时效器件(181、301、351、411)具有在切断了电源的状态下伴随着泄漏现象的电荷存储层(125、155、263)。

6.根据权利要求1所述的半导体集成电路，其中：

所述时效器件(301c)由具有在切断了电源的状态下伴随着泄漏现象的电荷存储层(125、155、263)的多个场效应器件(301)串联而成。

7.根据权利要求1所述的半导体集成电路，其中：

所述时效电路(270)具有由输出信号随时间减小的多个第一时效器件(272)并联而成的第一子时效电路(272c)和由输出信号随时间增大的多个第二时效器件(271)并联而成的第二子时效电路(271c)；

所述第一和第二子时效电路(272c、271c)串联连接，当把所述第一子时效电路(272c)的所述输出信号达到给定电平的时间定义为所述第一子时效电路(272c)的寿命、把所述第二子时效电路(271c)的所述输出信号达到所述给定电平的时间定义为所述第二子时效电路(271c)的寿命时，所述第一子时效电路(272c)的寿命比所述第二子时效电路(271c)的寿命还长。

8.根据权利要求1所述的半导体集成电路，其中：

所述时效电路(270)具有由输出信号随时间减小的多个第一时效器件(272)并联而成的第一子时效电路(272c)和由输出信号随时间增大的多个第二时效器件(271)并联而成的第二子时效电路(271c)；

所述第一和第二子时效电路(272c、271c)并联连接，当把所述第一子时效电路(272c)的所述输出信号达到给定电平的时间定义为所述第一子时效电路(272c)的寿命，把所述第二子时效电路(271c)的所述输出信号达到所述给定电平的时间定义为所述第二子时效电路(271c)的寿命时，所述第一子时效电路(272c)的寿命比所述第二子时效电路(271c)的寿命还短。

9.根据权利要求1所述的半导体集成电路，其中：

还包括预先存储有所述时效电路的输出信号和经过时间的对应代码的存储区域(413)；

所述时效电路具有多个子时效电路，所述读出电路(412)比较所述多个子时效电路的所述输出信号和所述存储区域(413)中存储的所述对应代码，来检测所述时效电路(411c)的工作经过时间。

10.根据权利要求1所述的半导体集成电路，其中：

所述时效电路(411c)具有寿命分别不同的N个子时效电路(283₁～283_N)，其中的寿命由在各所述子时效电路中合计得出的输出信号达到在所述各子时效电路中预先准备的参考信号的时间来定义；

所述读出电路(412)同时比较所述N个子时效电路(283₁～283_N)的各输出信号和所述参考信号(I₀)，来检测各所述子时效电路是否到达寿命。

11.根据权利要求10所述的半导体集成电路，其中：

所述N个子时效电路(283₁～283_N)具有一次改变一定时间的寿命，所述寿命是把所述N个子时效电路(283₁～283_N)的最短寿命和最长寿命的差作N等分而得到的，所述读出电路(412)通过读出所述N个子时效电路(283₁～283_N)的各寿命，检测时效电路(411c)的工作经过时间。

12.一种半导体集成电路，包括：

在切断了电源的状态下产生经时变化、在读出时读出的输出信号随时间变化的多个时效器件；

与所述多个时效器件对应设置的多个运算电路，所述多个运算电路分别至少具有三个端子，所述多个时效器件的所述输出信号输入到第一端子；

分别电连接到所述多个运算电路的第二端子上、存储了给定的一个或一个以上信号电平的多个第一存储区域；

与所述多个运算电路的第三端子电连接、把所述第三端子上出现的输出信号加起来的加法电路；

根据比较所述多个时效器件的所述输出信号和所述给定的信号电平而运算得到的所述多个运算电路的运算结果，切断所述多个运算电路的输出的多个断路器；

存储给定的参考信号的第二存储区域；以及

比较所述加法电路的输出信号和所述第二存储区域中存储的所述参考信号的读出电路，

通过调整存储在所述第二存储区域中的所述参考信号的电平，来确定所述时效电路的寿命。

13.根据权利要求12所述的半导体集成电路，其中：

所述多个断路器各自为2层栅构造的微调用晶体管，所述微调用晶体管具有在半导体衬底上分开形成的第一和第二扩散层、在所述第一和第二扩散层之间的所述半导体衬底上隔着第一绝缘膜形成的第一栅电极、在所述第一栅电极上隔着第二栅绝缘膜形成的第二栅电极，所述第一扩散层与所述多个时效器件的对应输出端子电连接；

所述微调用晶体管的所述第二扩散层与所述多个运算电路的对应的所述第一端子电连接，所述微调用晶体管的所述第二栅电极与所述多个运算电路的对应的第四端子电连接；

所述多个运算电路把通过所述微调用晶体管输入的所述多个时效器件的所述输出信号与所述第一存储区域中存储的信号电平相比较，根据比较结果，对所述微调用晶体管的所述第一栅电极进行电荷的注入或放出。

14.根据权利要求13所述的半导体集成电路，其中：

所述多个时效器件分别具有在半导体衬底上分开形成的第三和第四扩散层、在所述第三和第四扩散层之间的所述半导体衬底上隔着第三绝缘膜形成的第三栅电极、在所述第三栅电极上隔着第四栅绝缘膜形成的第四栅电极，所述多个时效器件的各自的所述第三和所述第四扩散层的一方与所述微调用晶体管的所述第一扩散层公用，所述多个时效器件各自的所述第三栅绝缘膜的膜厚比微调用晶体管的所述第一栅绝缘膜的膜厚要薄。

15.根据权利要求12所述的半导体集成电路，其中：

所述多个断路器各自是具有在半导体衬底上分开形成的第一和第二扩散层、在所述第一和第二扩散层之间的所述半导体衬底上隔着第一绝缘膜形成的第一栅电极、且所述第一扩散层与所述时效器件的输出端子电连接的微调用晶体管；

所述多个运算电路把通过所述微调用晶体管输入的时效器件的输出信号与所述第一存储区域中存储的信号电平相比较，根据比较结果，切断所述多个运算电路的对应部分和所述微调用晶体管之间的电连接、或切断所述多个运算电路的对应部分与所述加法电路的电连接。

16.根据权利要求12所述的半导体集成电路，其中：

所述断路器各自是切断所述运算电路的第三端子和所述加法电路的互联或切断多个所述时效器件中的一个与多个所述加法电路中的一个之间的连接的切断部分。

17.根据权利要求12所述的半导体集成电路，其中还具有：

第三存储区域，该存储区域存储所述运算电路比较输入到所述运算电路中的所述时效器件的输出信号和所述第一存储区域中存储的信号电平的结果；

所述多个断路器各自为微调用晶体管，所述微调晶体管具有在半导体衬底上分开形成的第一和第二扩散层、在所述第一和第二扩散层之间的所述半导体衬底上隔着第一绝缘膜形成的第一栅电极，所述第一扩散层与所述时效器件的输出端子电连接。

18.根据权利要求12所述的半导体集成电路，其中：

把所述加法电路的输出达到所述第二存储区域中存储的所述参考信号电平的时间定义为所述时效电路的寿命时，通过调节所述第二存储区域中存储的所述参考信号电平，控制所述时效电路的寿命。

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