KR20040005632A - 유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로 - Google Patents

유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로 Download PDF

Info

Publication number
KR20040005632A
KR20040005632A KR1020030045687A KR20030045687A KR20040005632A KR 20040005632 A KR20040005632 A KR 20040005632A KR 1020030045687 A KR1020030045687 A KR 1020030045687A KR 20030045687 A KR20030045687 A KR 20030045687A KR 20040005632 A KR20040005632 A KR 20040005632A
Authority
KR
South Korea
Prior art keywords
time
circuit
varying
switch
aging device
Prior art date
Application number
KR1020030045687A
Other languages
English (en)
Other versions
KR100619656B1 (ko
Inventor
와따나베히로시
마쯔자와가즈야
시로따리이찌로
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002336961A external-priority patent/JP3959340B2/ja
Priority claimed from JP2003188792A external-priority patent/JP4068519B2/ja
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040005632A publication Critical patent/KR20040005632A/ko
Application granted granted Critical
Publication of KR100619656B1 publication Critical patent/KR100619656B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
    • G06K19/07372—Means for preventing undesired reading or writing from or onto record carriers by detecting tampering with the circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
    • G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07C—TIME OR ATTENDANCE REGISTERS; REGISTERING OR INDICATING THE WORKING OF MACHINES; GENERATING RANDOM NUMBERS; VOTING OR LOTTERY APPARATUS; ARRANGEMENTS, SYSTEMS OR APPARATUS FOR CHECKING NOT PROVIDED FOR ELSEWHERE
    • G07C9/00—Individual registration on entry or exit
    • G07C9/20—Individual registration on entry or exit involving the use of a pass
    • G07C9/28—Individual registration on entry or exit involving the use of a pass the pass enabling tracking or indicating presence
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0806—Details of the card
    • G07F7/0813—Specific details related to card security
    • G07F7/082—Features insuring the integrity of the data on or in the card
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0806—Details of the card
    • G07F7/0833—Card having specific functional components
    • G07F7/084—Additional components relating to data transfer and storing, e.g. error detection, self-diagnosis
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
    • G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2137—Time limited access, e.g. to a computer or data
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07C—TIME OR ATTENDANCE REGISTERS; REGISTERING OR INDICATING THE WORKING OF MACHINES; GENERATING RANDOM NUMBERS; VOTING OR LOTTERY APPARATUS; ARRANGEMENTS, SYSTEMS OR APPARATUS FOR CHECKING NOT PROVIDED FOR ELSEWHERE
    • G07C9/00—Individual registration on entry or exit
    • G07C9/00174—Electronically operated locks; Circuits therefor; Nonmechanical keys therefor, e.g. passive or active electrical keys or other data carriers without mechanical keys
    • G07C2009/00968—Electronically operated locks; Circuits therefor; Nonmechanical keys therefor, e.g. passive or active electrical keys or other data carriers without mechanical keys shape of the data carrier
    • G07C2009/00976—Electronically operated locks; Circuits therefor; Nonmechanical keys therefor, e.g. passive or active electrical keys or other data carriers without mechanical keys shape of the data carrier card
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Business, Economics & Management (AREA)
  • Manufacturing & Machinery (AREA)
  • Software Systems (AREA)
  • Strategic Management (AREA)
  • General Business, Economics & Management (AREA)
  • Accounting & Taxation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

유효 기한이 있는 기능 이용 장치는, 제1 기능 블록과, 제2 기능 블록과, 상기 제1 기능 블록과 상기 제2 기능 블록과의 사이를 접속하고, 이들이 상호 액세스함으로써 발생하는 소망 기능을 이용 가능하게 하는 신호선과, 상기 신호선에 개재하거나 접속하고, 소정의 시간 경과 후, 상기 제1 기능 블록 및 상기 제2 기능 블록사이의 상기 상호 액세스를 불가능하게 하거나 혹은 가능하게 하는 반도체 시한 스위치를 구비한다.

Description

유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로{FUNCTION USING APPARATUS HAVING THE TERM OF VALIDITY AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 유효 기한이 있는 기능 이용 장치에 관한 것이다. 특히 시간 경과에 따라 출력이 변화하는 경시 변화 디바이스(에이징 디바이스, aging device)로 구성된 반도체 집적 회로에 관한 것이다. 또, 상기 에이징 디바이스의 수명을 제어하는 회로 기술에 관한 것이다. 또한, 배터리와 단절된 상태, 혹은 오프 라인상태에서 정확하게 가동하는 집적 가능한 전자 타이머에 관한 것이다.
암호나 패스워드에 유효 기한을 설정한 시큐러티 시스템은 종래부터 널리 이용되어 왔다. 예를 들면, 위성 방송에서는 암호 키에 유효 기한을 설정하고, 어느 일정 기간마다 사용자에게 패스워드의 변경을 의무화하여 시큐러티를 높이고 있다.
예를 들면, 데이터 유지 수명이 임의로 설정된 불휘발성 반도체 메모리를, 메모리 카드나 정기권 등에 사용하여, 일정 기간 데이터를 유지함과 함께 일정 기간 경과 후에 데이터를 말소시킴으로써, 메모리 카드나 정기권 등을 사용할 수 없도록 하는 기술이 보고되고 있다(예를 들면, 일본 특개평10-189780호 공보 참조).
그러나 이 불휘발성 반도체 메모리는, 메모리를 구성하는 불휘발성 메모리의 하나 하나의 게이트 절연막에서의 원자 구성비를 조정함으로써, 데이터의 유지 수명을 결정하고 있다. 따라서 정확한 유지 수명을 재현하는 것이 곤란하다는 문제가 있다. 또한, 유효 기한을 임의로 정한 메모리 영역을 복수 형성하기 위해서는, 서로 다른 원자 구성비로 이루어지는 게이트 절연막을 갖는 메모리를 동일 기판에 만들어 넣어야하며, 제조 방법이 번잡해진다는 문제가 있다. 또한, 불휘발성 메모리에 액세스하여 데이터를 리프레시함으로써 용이하게 유지 시간을 연장시킬 수 있다는 문제도 있다.
또한, 전원 공급이 차단되어도, 그 후 전원을 재투입했을 때에, 현재의 시각을 산출하여 자동적으로 설정할 수 있는 기술도 보고되고 있다(예를 들면, 일본 특개평9-127271호 공보 참조).
이 기술은 EPROM 소자 등의 기억 소자의 임계값의 변화를 이용하여 경과 시간을 측정한 것으로, 전원 차단시부터 전원 재투입시까지의 기억 소자의 임계값 변화로부터 경과 시간을 계산하고, 전원 차단 시의 시각에 추가함으로써 현재 시각을 얻고 있다.
또한, 전하 축적 소자가 절연재를 통하여 그 정전하를 잃는 방전율로부터 경과 시간을 결정하는 타임 셀이라는 기술도 보고되고 있다. 이 타임 셀은 측정해야 할 특정한 기간을 선택하도록 프로그램할 수 있다(예를 들면, 일본 특개2002-246887호 공보 참조).
후자의 2건은 경과 시간의 계측을 행할 목적으로 이루어진 것이지만, 임계값의 시간 변화도, 방전율의 시간 변화도 부유 게이트로부터의 누설 전류를 이용한 것으로, 본질적으로 동등하며, 경시 변화 디바이스(에이징 디바이스)라고 할 수 있다.
그런데, 배터리가 필요없는 전자 타이머를 실현하는 하나의 수단으로서, 불휘발성 메모리 셀을 이용하는 것이 생각되어진다. 부유 게이트와 제어 게이트의 2층 게이트 구조의 EEPROM은 일반적으로 10년 정도의 전하 유지 기능을 갖지만, 기판과 부유 게이트와의 사이의 터널 산화막을 7㎚ 이하로 얇게 형성함으로써 전하 유지 기간(수명)을 짧게 할 수 있으며, 이것을 잘 제어함으로써 배터리가 없는 전자 타이머(BLET)를 실현하는 것이 가능하게 된다.
그러나, 이 종류의 EEPROM에서는 터널 산화막의 막 두께로 제조 변동이 있으면 수명에 큰 변동이 생긴다. 예를 들면, 터널 산화막의 막 두께 6㎚를 목표로 한프로세스로, 전체 비트의 막 두께를 ±5% 오차 내로 할 수 있다고 하자. 이 때, 도 119에 도시한 바와 같이, 에이징 디바이스의 수명을 결정하는 게이트 누설 전류는 -5%로 20배크고, +5%로 20분의 1로 작아진다. 이러한 누설 전류의 큰 변동은, 라이프 타임의 큰 차이를 초래하여, 전자 타이머로서 허용할 수 있는 것은 아니다.
또한, EEPROM뿐 아니라, 다른 전자 디바이스를 이용한 경우, 웰, HALO 구조(채널단에 고농도 분포를 갖는 구조), pn 접합이나 게이트 폴리실리콘 등의 불순물 농도, 게이트 면적, 게이트단 형상, pn 접합 및 쇼트키 접합 등의 접합 면적 등, 셀의 구조 파라미터의 제조 변동이 수명의 변동을 야기하는 것이, 에이징 디바이스 제조 상의 문제점이다. 또한, 에이징 디바이스의 셀에 불량이 발생한 경우, 에이징 디바이스를 이용한 반도체 집적 회로의 신뢰성을 현저히 손상시킬 우려가 있다.
이와 같이, 시간의 경과와 함께 출력이 변화하는 에이징 디바이스를 이용하여 배터리가 없는 전자 타이머를 실현하려면, 에이징 디바이스의 제조 변동이 라이프 타임에 영향을 주기 때문에, 정확한 동작 시간을 설정하는 것은 곤란하였다.
그 때문에, 불량 비트의 혼입이나, 에이징 디바이스의 구조 파라미터(터널 절연막 두께, 불순물 농도, 접합 면적, 게이트단 형상 등)의 제조 변동이, 에이징 디바이스의 수명에 끼치는 영향을 억제할 수 있으며, 기억 정보에 유효 기한화를 형성할 수 있으며, 전자 타이머 시간의 제어성을 높일 수 있는 반도체 집적 회로의 실현이 요망되고 있다.
도 1은 본 발명의 실시 형태1에 따른 유효 기한이 있는 이용 장치의 개념도.
도 2는 실시 형태2에 따른 유효 기한이 있는 이용 장치의 개념도.
도 3은 실시 형태3에 따른 유효 기한이 있는 이용 장치의 개념도.
도 4는 실시 형태4에 따른 유효 기한이 있는 이용 장치의 개념도.
도 5는 실시 형태5에 따른 유효 기한이 있는 이용 장치의 개념도.
도 6은 실시 형태6에 따른 유효 기한이 있는 이용 장치의 개념도.
도 7은 실시 형태7에 따른 유효 기한이 있는 이용 장치의 개념도.
도 8은 실시 형태8에 따른 유효 기한이 있는 이용 장치의 개념도.
도 9는 실시 형태9에 따른 유효 기한이 있는 이용 장치의 개념도.
도 10은 실시 형태10에 따른 유효 기한이 있는 이용 장치의 개념도.
도 11은 실시 형태11에 따른 유효 기한이 있는 이용 장치의 개념도.
도 12는 실시 형태12에 따른 유효 기한이 있는 이용 장치의 개념도.
도 13은 실시 형태13에 따른 유효 기한이 있는 이용 장치의 개념도.
도 14는 실시 형태14에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 15는 실시 형태14에 따른 에이징 디바이스의 동작 원리를 설명하는 모식적인 단면도 및 결선도.
도 16은 실시 형태14에 따른 에이징 디바이스의 동작 원리를 설명하는 에너지 대역도.
도 17은 실시 형태14에 따른 에이징 디바이스의 동작 원리를 설명하는 모식적인 단면도 및 결선도.
도 18은 실시 형태14에 따른 에이징 디바이스의 동작 원리를 설명하는 에너지 대역도.
도 19는 실시 형태14에 따른 에이징 디바이스의 구체적인 구성예를 도시한 단면도 및 결선도.
도 20은 실시 형태15에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 21은 실시 형태15에 따른 에이징 디바이스의 동작 원리를 설명하는 모식적인 단면도 및 결선도.
도 22는 실시 형태15에 따른 에이징 디바이스의 동작 원리를 설명하는 에너지 대역도.
도 23은 실시 형태15에 따른 에이징 디바이스의 동작 원리를 설명하는 모식적인 단면도 및 결선도.
도 24는 실시 형태15에 따른 에이징 디바이스의 동작 원리를 설명하는 에너지 대역도.
도 25는 실시 형태15에 따른 에이징 디바이스의 구체적인 구성예를 도시한 단면도 및 결선도.
도 26은 실시 형태16에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 27은 실시 형태16에 따른 에이징 디바이스의 동작 원리를 설명하는 모식적인 단면도 및 결선도.
도 28은 실시 형태17에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 29는 실시 형태18에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 30은 실시 형태18에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 31은 실시 형태19에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 32는 실시 형태19에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 33은 실시 형태20에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 34는 실시 형태20에 따른 에이징 디바이스의 구체적 구성예를 도시한 모식적인 단면도 및 결선도.
도 35는 실시 형태21에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 36은 실시 형태21에 따른 에이징 디바이스의 구체적 구성예를 도시한 모식적인 단면도 및 결선도.
도 37은 실시 형태22에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 38은 실시 형태23에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 39는 실시 형태24에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 40은 실시 형태25에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 41은 실시 형태26에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 42는 실시 형태26에 따른 에이징 디바이스의 전하 주입 방법을 도시하는모식적인 단면도 및 결선도.
도 43은 본 발명의 실시 형태26에 따른 에이징 디바이스의 다른 전하 주입 방법을 도시하는 모식적인 단면도 및 결선도.
도 44는 실시 형태26에 따른 에이징 디바이스의 동작 방법을 도시하는 모식적인 단면도 및 결선도.
도 45는 실시 형태26에 따른 에이징 디바이스의 다른 동작 방법을 도시하는 모식적인 단면도 및 결선도.
도 46a 및 도 46b는 실시 형태27에 따른 에이징 디바이스의 모식적인 사시도 및 평면도.
도 47은 실시 형태27에 따른 에이징 디바이스의 전하 주입 방법을 도시하는 모식적인 평면도.
도 48은 실시 형태27에 따른 에이징 디바이스의 동작 방법을 도시하는 모식적인 평면도.
도 49는 실시 형태28에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 50은 실시 형태28에 따른 에이징 디바이스의 전하 주입 방법을 도시하는 모식적인 단면도.
도 51은 실시 형태28에 따른 에이징 디바이스의 다른 전하 주입 방법을 도시하는 모식적인 단면도.
도 52는 실시 형태28에 따른 에이징 디바이스의 동작 방법을 도시하는 모식적인 단면도.
도 53은 실시 형태29에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 54는 실시 형태29에 따른 에이징 디바이스의 전하 주입 방법을 도시하는 모식적인 단면도.
도 55는 실시 형태29에 따른 에이징 디바이스의 다른 전하 주입 방법을 도시하는 모식적인 단면도.
도 56은 실시 형태29에 따른 에이징 디바이스의 동작 방법을 도시하는 모식적인 단면도.
도 57a는 실시 형태30에 따른 에이징 디바이스의 모식적인 평면도.
도 57b는 도 57a 중 57B-57B선을 따라 자른 단면도.
도 57c는 도 57a 중 57C-57C선을 따라 자른 단면도.
도 58a는 실시 형태30에 따른 에이징 디바이스의 전하 주입 방법을 설명하기 위한 모식적인 단면도.
도 58b는, 도 58a에 도시한 에이징 디바이스의 동작 원리를 설명하기 위한 모식적인 단면도.
도 58c는 도 58a에 도시한 에이징 디바이스 및 수명 특성을 도시한 그래프.
도 59a는 실시 형태30에 따른 다른 에이징 디바이스의 전하 주입 방법을 설명하기 위한 모식적인 단면도.
도 59b는 도 59a에 도시한 에이징 디바이스의 동작 원리를 설명하기 위한 모식적인 단면도.
도 59c는 도 59a에 도시한 에이징 디바이스 및 수명 특성을 도시한 그래프.
도 60a는 실시 형태30에 따른 또 다른 에이징 디바이스의 전하 주입 방법을 설명하기 위한 모식적인 단면도.
도 60b는 도 60a에 도시한 에이징 디바이스의 동작 원리를 설명하기 위한 모식적인 단면도.
도 60c는 도 60a에 도시한 에이징 디바이스 및 수명 특성을 도시한 그래프.
도 61a는 실시 형태30에 따른 또 다른 에이징 디바이스의 전하 주입 방법을 설명하기 위한 모식적인 단면도.
도 61b는 도 61a에 도시한 에이징 디바이스의 동작 원리를 설명하기 위한 모식적인 단면도.
도 61c는 도 61a에 도시하는 에이징 디바이스 및 수명 특성을 도시한 그래프.
도 62a는 실시 형태31에 따른 에이징 디바이스의 모식적인 평면도.
도 62b는 도 62a의 62B-62B선을 따라 자른 단면도.
도 63a는 실시 형태32에 따른 에이징 디바이스의 모식적인 평면도.
도 63b는 도 63a의 63B-63B선을 따라 자른 단면도.
도 64a는 실시 형태33에 따른 에이징 디바이스의 모식적인 평면도.
도 64b는 도 64a의 64B-64B선을 따라 자른 단면도.
도 65a는 실시 형태34에 따른 에이징 디바이스의 모식적인 평면도.
도 65b는 도 65a의 65B-65B선을 따라 자른 단면도.
도 66은 실시 형태35에 따른 에이징 디바이스의 회로도.
도 67은 실시 형태35에 따른 에이징 디바이스의 모식적인 단면도 및 결선도.
도 68a는 실시 형태35에 따른 에이징 디바이스의 평면도.
도 68b는 도 68a의 68B-68B선을 따라 자른 단면도.
도 69a는 실시 형태35의 변형예에 따른 에이징 디바이스의 평면도.
도 69b는 도 69a의 69B-69B선을 따라 자른 단면도.
도 70은 실시 형태36에 따른 에이징 디바이스의 회로도.
도 71은 실시 형태36의 변형예에 따른 에이징 디바이스의 회로도.
도 72는 수명의 임계 전압 의존성을 도시한 그래프.
도 73은 수명의 게이트 절연막의 두께 의존성을 도시한 그래프.
도 74는 수명의 접합 면적 의존성을 도시한 그래프.
도 75는 수명의 불순물 농도 의존성을 도시한 그래프.
도 76은 에이징 디바이스의 기본 구성을 도시한 도면.
도 77은 에이징 디바이스의 기본 구성을 실현하는 제1 구체예를 도시한 도면.
도 78a 내지 도 78f는 도 77의 구성이 에이징 디바이스로서의 기능을 갖는 것을 설명하기 위한 모식도.
도 79는 도 77의 에이징 디바이스의 출력 신호의 경시 변화를 도시한 도면.
도 80은 에이징 디바이스의 기본 구성을 만족하는 제2 구체예를 도시한 도면.
도 81은 에이징 디바이스의 기본 구성을 만족하는 제3 구체예를 도시한 도면.
도 82는 막 두께 변동의 비트 수 밀도를 도시한 도면.
도 83은 실시 형태37에 따른 경시 변화 회로의 모식도로, 에이징 디바이스를 병렬로 접속한 구성을 도시한 도면.
도 84는 드레인 전류 특성과 수명과의 관계를 도시한 도면.
도 85는 전체 수명을 결정하는 공정을 도시한 흐름도.
도 86은 병렬 접속된 에이징 디바이스를 분산 배치한 예를 도시한 도면.
도 87은 불순물 농도가 게이트 누설 전류에 영향을 미치게 하는 것을 도시한 도면.
도 88a 및 도 88b는 에이징 디바이스를 직렬 접속한 경우에 불량 비트가 수명을 지배하는 것을 도시한 도면.
도 89는 스털링의 공식이 성립하는 N의 값을 도시한 도면.
도 90은 「잊음」과 「상기함」을 실현하는 방법을 모은 표.
도 91a 내지 도 91d는 각종 에이징 디바이스의 출력 신호를 도시한 도면.
도 92는 실시 형태38에 따른 경시 변화 회로의 모식적인 단면도로, 소정의 시간만 온 상태로 되도록, 노멀 온형 에이징 디바이스와 노멀 오프형 에이징 디바이스를 직렬 접속한 경시 변화 회로의 셀 단면을 도시한 도면.
도 93은 실시 형태38에 따른 다른 경시 변화 회로의 모식적인 평면도로, 소정의 시간만 온 상태로 되도록, 복수의 노멀 온형 에이징 디바이스와 복수의 노멀 오프형 에이징 디바이스를 각각 병렬 접속한 후, 이들을 직렬 접속한 경시 변화 회로를 위에서 본 도면.
도 94는 실시 형태38에 따른 또 다른 경시 변화 회로의 모식적인 평면도로, 소정의 시간만 오프 상태로 되는 경시 변화 회로를 위에서 본 도면.
도 95는 실시 형태39에 따른 에이징 디바이스에 의한 전자 타이머의 구성을 도시한 모식도.
도 96은 에이징플래그의 실현 방법을 도시한 도면.
도 97a는 실시 형태37의 변형예에 따른 모식도로, 복수의 에이징 디바이스의 직렬 접속을 병렬로 접속한 예를 도시한 도면.
도 97b는 도 97a의 구성에 의해 터널 막 두께의 변동의 영향이 개선되는 것을 설명하기 위한 그래프.
도 98a 및 도 98b는 칩 사이의 제조 오차에 의한 비트마다의 드레인 전류에 대한 횟수 분포와, 이러한 분포를 갖는 비트를 합산한 드레인 전류의 시간 변화를 도시한 도면.
도 99a 및 도 99b는 실시 형태40에 따른 트리밍의 개념을 도시한 도면.
도 100a 및 도 100b는 트리밍 전후의 합산 드레인 전류의 시간 변화를 비교하여 도시한 도면.
도 101은 트리밍 회로를 병렬화 에이징 회로 내에 실장한 회로 구성을 도시한 도면.
도 102는 트리밍 회로를 병렬화 에이징 회로 내에 실장한 회로 구성의 다른 예를 도시한 도면.
도 103은 도 102의 회로의 개량으로, 트리밍 결과를 기억하는 메모리를 액세스 가능해지도록 배치한 예를 도시한 도면.
도 104a 및 도 104b는 트리밍용 트랜지스터로서 바이폴라 트랜지스터를 이용한 예를 도시한 도면.
도 105는 도 102의 회로의 개량으로, 트리밍 결과에 대응하여 절단되는 퓨즈(저항)를 구비한 예를 도시한 도면.
도 106은 도 102의 회로의 개량으로, 트리밍 결과에 대응하여 절단되는 퓨즈(저항)를 구비한 다른 예를 도시한 도면.
도 107은 도 102의 회로의 개량으로, 트리밍 결과에 대응하여 절단되는 퓨즈(저항)를 구비한 또 다른 예를 도시한 도면.
도 108은 트리밍을 위한 퓨즈(저항)를 2 개소에 마련한 예를 도시한 도면.
도 109는 에이징 디바이스의 확산층과 트리밍용 트랜지스터의 확산층을 공유화한 예를 도시한 도면.
도 110a 및 도 110b는 박막 엣지를 무시한 트리밍의 개념을 도시한 도면.
도 111a 및 도 111b는 트리밍 전후의 합산 드레인 전류의 시간 변화를 비교하여 도시한 도면.
도 112는 박막 엣지를 생략한 트리밍 회로의 실장예를 도시한 도면.
도 113은 박막 엣지를 생략한 트리밍 회로의 다른 실장예를 도시한 도면.
도 114는 참조 신호의 이용 방법을 설명하기 위한 회로 구성을 도시한 도면.
도 115는 플래시 메모리를 이용한 튜닝의 방법을 도시한 도면.
도 116은 병렬 미세선을 이용한 튜닝의 방법을 도시한 도면.
도 117은 확산층을 이용한 튜닝의 방법을 도시한 도면.
도 118은 게이트 클램프를 이용한 튜닝의 방법을 도시한 도면.
도 119는 터널 절연막 두께 변동이 게이트 누설 전류에 끼치는 영향을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리
2 : 디코더
3 : 에이징 디바이스
4 : LSI
5 : I/O 단자
7 : 신호선
10 : 변화 회로 블록
본 발명의 제1 양태에 따른 유효 기한이 있는 기능 이용 장치는,
제1 기능 블록과,
제2 기능 블록과,
상기 제1 기능 블록과 상기 제2 기능 블록과의 사이를 접속하고, 이들이 상호 액세스함으로써 발생하는 원하는 기능을 이용 가능하게 하는 신호선과,
상기 신호선에 개재하거나 접속하고, 제1 소정의 시간 경과 후, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 상기 상호 액세스를 실질적으로 불가능하게 하거나 혹은 실질적으로 가능하게 하는 반도체 시한 스위치
를 구비한다.
본 발명의 제2 양태에 따른 반도체 집적 회로는,
전원과 절단된 상태에서 경시 변화를 일으키고, 판독 시에 감지되는 출력 신호가 시간과 함께 변화하는 복수의 경시 변화 디바이스를 병렬 접속하여 이루어지는 경시 변화 회로와,
상기 경시 변화 회로의 상기 출력 신호를 참조 신호와 비교하는 감지 회로
를 구비한다.
본 발명의 제3 양태에 따른 반도체 집적 회로는,
전원과 절단된 상태에서 경시 변화를 일으키고, 판독 시에 감지되는 출력 신호가 시간과 함께 변화하는 복수의 경시 변화 디바이스와,
상기 복수의 경시 변화 디바이스에 대응하여 형성된 복수의 연산 회로, 상기 복수의 연산 회로 각각은 적어도 3 단자를 갖고, 제1 단자에 상기 복수의 경시 변화 디바이스의 상기 출력 신호가 입력하면,
상기 복수의 연산 회로의 제2 단자에 각각 전기적으로 접속되고, 소정의 신호 레벨을 기억한 복수의 제1 메모리 영역과,
상기 복수의 경시 변화 디바이스의 상기 출력 신호와 상기 소정의 신호 레벨을 비교하여 연산한 상기 복수의 연산 회로의 연산 결과에 기초하여, 상기 복수의 연산 회로의 출력을 차단하는 복수의 브레이커와,
상기 복수의 연산 회로의 제3 단자와 전기적으로 접속되며, 상기 제3 단자에 나타나는 출력 신호를 합산하는 합산 회로와,
소정의 참조 신호를 기억하는 제2 메모리 영역과,
상기 합산 회로의 출력 신호와 상기 제2 메모리 영역에 기억된 상기 참조 신호를 비교하는 감지 회로
를 구비한다.
이하, 본 발명의 실시 형태(embodiment)에 대하여 도면을 이용하여 상세히 설명한다. 또, 본 발명은, 이하의 실시 형태에 한정되는 것은 아니며 다양하게 고안하여 이용할 수 있다.
(실시 형태1)
본 실시 형태에서는, 도 1에 도시한 바와 같이 제1 기능 블록(1)으로서 기억 영역(메모리)과, 제2 기능 블록(2)으로서 제1 기능 블록(기억 영역 : 1)으로부터 정보를 판독하기 위한 디코더(2)와, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 반도체 시한 스위치(자동 오프형 에이징 디바이스 : 3)가 집적화된 집적 회로(LSI : 4)를 도시한다.
도 1에 도시한 바와 같이, 메모리(1)와 디코더(2) 사이에 에이징 디바이스가 배치되어 있다. 이 경우에는, 에이징 디바이스(3)의 한쪽이 메모리(1)와 접속되며, 다른 쪽이 디코더(2)와 접속되고, 디코더(2)와 메모리(1)는 액세스 가능하게 되어 있다.
에이징 디바이스(3)는 미리 설정된 소정의 시간이 경과하면 스위치가 오프 상태로 되고, 메모리(1)와 디코더(2)와의 접속이 절단된다. 그 결과, 디코더(2)가 메모리(1)에 액세스할 수 없게 되어 LSI(4)의 기능이 불완전하게 된다. 예를 들면 메모리(1)에 암호를 해독하기 위한 복호 키가 기억되어 있는 경우, 디코더(2)는 메모리(1)에 기억된 복호 키를 판독할 수 없게 되어, 암호의 유효 기한화가 실현된다.
(실시 형태2)
본 실시 형태에서는, 도 2에 도시한 바와 같이, 제1 기능 블록으로서 연산 영역(MPU : 1)과, 제2 기능 블록으로서 디코더(2)와, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 반도체 시한 스위치(에이징 디바이스 : 3)가 집적화된 집적 회로(LSI : 4)를 도시한다.
도 2에 도시한 바와 같이, MPU(1)와 디코더(2) 사이에 에이징 디바이스(3)가 배치되어 있다. 이 경우에는 에이징 디바이스(3)의 한쪽이 MPU(1)와 접속되고, 다른 쪽이 디코더(2)와 접속되고, MPU(1)와 디코더(2)는 액세스 가능하게 되어 있다.
에이징 디바이스(3)는 미리 설정된 소정의 시간이 경과하면 스위치가 오프 상태로 되고, MPU(1)와 디코더(2)와의 접속이 절단된다. 그 결과, MPU(1)와 디코더(2)는 액세스할 수 없게 되어 LSI(4)의 기능이 불완전하게 된다. 예를 들면 MPU(1)가 해독한 암호 정보를 디코더(2)를 판독할 수 없게 되어, 암호의 유효 기한화가 실현된다.
(실시 형태3)
본 실시 형태에서는, 도 3에 도시한 바와 같이, 제1 기능 블록으로서 연산 영역(MPU : 1)과, 제2 기능 블록으로서 기억 영역(메모리 : 2)과, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 반도체 시한 스위치(에이징 디바이스 : 3)가 집적화된 집적 회로(LSI : 4)를 도시한다.
도 3에 도시한 바와 같이, MPU(1)와 메모리(2) 사이에 에이징 디바이스(3)가 배치되어 있다. 이 경우에는, 에이징 디바이스(3) 한쪽이 MPU(1)와 접속되고, 다른 쪽이 메모리(2)와 접속되며, MPU(1)와 메모리(2)는 액세스 가능하게 되어 있다.
에이징 디바이스(3)는 미리 설정된 소정의 시간이 경과하면 스위치가 오프 상태로 되어, MPU(1)와 메모리(2)와의 접속이 절단된다. 그 결과, MPU(1)와 메모리(2)는 액세스할 수 없게 되어 LSI(4)의 기능이 불완전하게 된다. 예를 들면 메모리(2)에 기억된 복호 키를 MPU(1)를 판독할 수 없게 되고, 암호를 해독할 수 없게 된다. 그 결과, 암호의 유효 기한화가 실현된다.
(실시 형태4)
본 실시 형태에서는, 도 4에 도시한 바와 같이 제1 기능 블록으로서 기억 영역(메모리 : 1a) 및 연산 영역(MPU : 1b)과, 제2 기능 블록으로서 디코더(2)와, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 반도체 시한 스위치(에이징 디바이스 : 3)가 집적화된 집적 회로(LSI : 4)를 도시한다.
도 4에 도시한 바와 같이, 메모리(1a) 및 MPU(1b)와 디코더(2) 사이에 에이징 디바이스(3)가 배치되어 있다. 이 경우에는, 에이징 디바이스(3)의 한쪽이 메모리(1a) 및 MPU(1b)와 접속되고, 다른 쪽이 디코더(2)와 접속되며, 메모리(1a) 및 MPU(1b)와 디코더(2)는 액세스 가능하게 되어 있다.
에이징 디바이스(3)는, 미리 설정된 소정의 시간이 경과하면 스위치가 오프 상태로 되고, 메모리(1a) 및 MPU(1b)와 디코더(2)와의 접속이 절단된다. 그 결과, 메모리(1a) 및 MPU(1b)와 디코더(2)는 액세스할 수 없게 되어 LSI(4)의 기능이 불완전하게 된다. 예를 들면 메모리(2)에 기억된 복호 키를 디코더(2)를 판독할 수 없게 되거나, 또는 메모리(1a)에 기억된 복호 키를 사용하여 MPU(1b)가 해독한 암호문을 디코더(2)를 판독할 수 없게 되어, 암호의 유효 기한화가 실현된다.
(실시 형태5)
본 실시 형태에서는 도 5에 도시한 바와 같이, 제1 기능 블록으로서 기억 영역(메모리 : 1a), 연산 영역(MPU : 1b) 및 디코더(1c)와, 제2 기능 블록으로서 전원(2)과, 이들 사이에 신호선(7)을 통하여 접속되며, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 반도체 시한 스위치(에이징 디바이스 : 3)가 집적화된 집적 회로(LSI : 4)를 도시한다.
도 5에 도시한 바와 같이, 메모리(1a), MPU(1b) 및 디코더(1c)와 전원(2) 사이에 에이징 디바이스(3)가 배치되어 있다. 이 경우에는, 에이징 디바이스(3)의 한쪽이 메모리(1a), MPU(1b) 및 디코더(1c)와 접속되고, 다른 쪽이 전원(2)과 접속되고, 메모리(1a), MPU(1b) 및 디코더(1c)는 전원(2)으로부터 전력을 공급받고 있다.
에이징 디바이스(3)는 미리 설정된 소정의 시간이 경과하면 스위치가 오프 상태로 되고, 메모리(1a), MPU(1b) 및 디코더(1c)와 전원(2)과의 접속이 절단된다. 그 결과, 메모리(1a), MPU(1b) 및 디코더(1c)는 전원(2)으로부터 전력을 공급받지 않게 되어, LSI(4)의 기능이 불완전하게 된다.
이 실시 형태에서는, 에이징 디바이스(3)와 전원(2)이 접속되어 있지만, 도 76을 이용하여 후술한 바와 같이, 경시 변화하는 기능 영역(111)이 전원과 접속하고 있는 것은 아닌 것을 강조해 둔다. 이 때문에, 에이징 디바이스의 경시 변화 특성이 전원(2)에 의해 영향받지 않는다. 이것은, (실시 형태6) 및 (실시 형태7)도 마찬가지다.
(실시 형태6)
본 실시 형태에서는, 도 6에 도시한 바와 같이, 제1 기능 블록으로서 기억 영역(메모리 : 1a) 및 연산 영역(MPU : 1b)과, 제2 기능 블록으로서 전원(2)과, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간(수명)이 경과한 후에 스위치가 오프 상태로 되는 제1 반도체 시한 스위치(에이징 디바이스 : 3a)와, 제1 기능 블록으로서 디코더(1c)와, 제2 기능 블록으로서 전원(2)과, 이들 사이에 접속되며, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 제2 반도체 시한 스위치(에이징 디바이스 : 3b)가 집적화된 집적 회로(LSI : 4)를 도시한다. 에이징 디바이스(3a와 3b)의 수명이 다르면, LSI(4)의 기능은 단계적으로 상실된다.
도 6에 도시한 바와 같이, 메모리(1a) 및 MPU(1b)와 전원(2) 사이에 제1 에이징 디바이스(3a)가 배치되어 있다. 이 경우에는 제1 에이징 디바이스(3a)의 한쪽이 메모리(1a) 및 MPU(1b)와 접속되고, 다른 쪽이 전원(2)과 접속되며, 메모리(1a) 및 MPU(1b)는 전원(2)으로부터 전력을 공급받고 있다. 또한, 디코더(1c)와 전원(2) 사이에 제2 에이징 디바이스(3b)가 배치되어 있다. 이 경우에는, 제2 에이징 디바이스(3b) 한쪽이 디코더(1c)와 접속되고, 다른 쪽이 전원(2)과 접속되고, 디코더(1c)는 전원(2)으로부터 전력을 공급받고 있다.
제1 에이징 디바이스(3a) 및 제2 에이징 디바이스(3b)는 미리 설정된 소정의 시간이 경과하면 스위치가 오프 상태로 되고, 메모리(1a) 및 MPU(1b)와 전원(2)과의 접속이 절단된다. 또한, 디코더(1c)와 전원(2)과의 접속이 절단된다. 그 결과, 메모리(1a), MPU(1b) 및 디코더(1c)는 전원(2)으로부터 전력을 공급받을 수 없게 되어, LSI(4)의 기능이 불완전하게 된다.
(실시 형태7)
본 실시 형태에서는, 도 7에 도시한 바와 같이, 제1 기능 블록으로서 기억 영역(메모리 : 1a)과, 제2 기능 블록으로서 전원(2)과, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 제1 반도체 시한 스위치(에이징 디바이스 : 3a)와, 제1 기능 블록으로서 디코더(1c)와, 제2 기능 블록으로서 전원(2)과, 이들 사이에 신호선(7)을 통하여 접속되고, 소정의 시간이 경과한 후에 스위치가 오프 상태로 되는 제2 반도체 시한 스위치(에이징 디바이스 : 3b)가 집적화된 집적 회로(LSI : 4)를 도시한다. 또한 LSI(4) 위에는, 연산 영역(MPU : 1b)이 제3 에이징 디바이스(3c)를 통해 메모리(1a)와 접속되어 있다.
도 7에 도시한 바와 같이, 메모리(1a)와 전원(2) 사이에 제1 에이징 디바이스(3a)가 배치되어 있다. 이 경우에는, 제1 에이징 디바이스(3a)의 한쪽이 메모리(1a)와 접속되고, 다른 쪽이 전원(2)과 접속되고, 메모리(1a)는 전원(2)으로부터 전력을 공급받고 있다. 또한, MPU(1b)는 제3 에이징 디바이스(3c), 메모리(1a) 및 제1 에이징 디바이스(3a)를 통해 전원(2)과 접속되고, 전원(2)으로부터 전력을 공급받고 있다. 또한, 디코더(1c)와 전원(2) 사이에 제2 에이징 디바이스(3b)가 배치되어 있다. 이 경우에는, 제2 에이징 디바이스(3b) 한쪽이 디코더(1c)와 접속되고, 다른 쪽이 전원(2)과 접속되고, 디코더(1c)는 전원(2)으로부터 전력을 공급받고 있다.
제1 에이징 디바이스(3a), 제2 에이징 디바이스(3b) 및 제3 에이징 디바이스(3c)는 미리 설정된 소정의 시간(수명)이 경과하면 스위치가 오프 상태로 되고, 메모리(1a) 및 MPU(1b)와의 접속이 절단된다. 또한, 이들과 전원(2)과의 접속이 절단된다. 또한, 디코더(1c)와 전원(2)과의 접속이 절단된다. 그 결과, 메모리(1a), MPU(1b) 및 디코더(1c)는 전원(2)으로부터 전력을 공급받지 않게 되고, 또한 MPU(1b)와 메모리(1a)가 액세스 불가능하게 되어, LSI(4)의 기능이 불완전하게 된다. 에이징 디바이스(3a, 3b 및 3c)의 수명이 서로 다르면, LSI(4)의 기능은단계적으로 상실된다.
상기한 실시 형태 1 내지 7에서는, 복수의 기능 블록 사이에 에이징 디바이스가 접속되어, 소정의 기간(수명)이 경과한 후, 기능 블록 사이를 자동적으로 오프 상태로 되는 자동 오프형(노멀 오프형) 에이징 디바이스를 이용하였다. 이것과는 반대로, 소정의 기간(수명) 경과 후에 자동적으로 온 상태로 되는 자동 온형(노멀 온형) 에이징 디바이스를 실시 형태 1∼7에 이용하는 것도 가능하다. [실시 형태8 내지 13에서는, 이러한 실시 형태를 설명한다.]
그 경우, 소정의 시간(수명)이 경과하기 전에는 기능 부전이었던 LSI(4)가 소정의 시간(수명) 경과 후에 기능을 회복하게 된다. 또한, (실시 형태38)에서 후술하는 바와 같이, 소정의 기간만(예를 들면, τA부터 τB까지) 온 상태로 되는 에이징 디바이스도 실현 가능하다. 이 때, 기능 영역(1)과 기능 영역(2) 사이의 액세스 상태는 τA와 τB 사이의 기간만 온 상태로 되어, LSI(4)의 기능이 유효하게 되는 기간을 설정할 수 있다. 또한, 소정의 기간만(예를 들면, τA부터 τB까지) 오프 상태로 되는 에이징 디바이스도 실현 가능하다. 이 경우, 기능 영역(1)과 기능 영역(2) 사이의 액세스 상태는 τA와 τB 사이의 기간만 오프 상태로 되고, LSI(4)의 기능이 무효로 되는 기간을 설정할 수 있다.
이와 같이, 일반적인 표현을 하면, 기능 영역(1)과 기능 영역(2) 사이의 액세스 상태를 시간과 함께 변화시킴으로써, LSI(4)의 기능을 시간과 함께 변화시킬 수 있는 것이다.
또한, 상술한 액세스 상태란, 기능 영역(1)과 기능 영역(2) 사이를 결선하는신호선으로 교환되는 신호의 강도라고 해도 된다. 이 경우, 기능 영역(1)과 기능 영역(2) 사이에서 교환되는 신호의 강도가 시간의 경과와 함께 변화하는 것을 의미하고 있다. 예를 들면, 기능 영역(1)을 발신 장치로 하고, 기능 영역(2)을 신호 감지부로 한 경우, 신호 감지부에서 감지되는 신호는 에이징 디바이스에 의해 시간과 함께 변화하게 된다.
이와 같이, 본 발명에 따른 에이징 디바이스에서는, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 액세스 상태를 경시 변화시킬 수 있다. 그 경시 변화는, 사용자의 요구에 대응하여 가변적으로 할 수도 있고, 도통(온) 상태로부터 비도통(오프) 상태로, 혹은 오프 상태로부터 온 상태로, 이원적으로 할 수도 있다. 이러한 관점으로부터, 특히 본 발명에서의 에이징 디바이스를, 경시 변화 디바이스(자세한 것은 후술하겠음)라고 간주할 수 있다. 또한, 특히 수명 제어를 위해, 상기 경시 변화 디바이스를 복수 병렬화한 경시 변화 회로(자세한 것은 후술하겠음)를 시한 스위치로서 이용하는 것도 가능하다.
이상에서, 기능 블록(1)과 기능 블록(2) 사이에, 에이징 디바이스로 실현하는 반도체 시한 스위치가 개재하는 경우(가교형)에 대하여 설명하게 된다. 이하, 실시예8-13에서는, 기능 블록(1)과 기능 블록(2) 사이의 신호선에 에이징 디바이스로 실현하는 반도체 시한 스위치가 접속하는 (클램프형)에 대하여 설명한다. 설명의 중복을 피하기 위해, 실시 형태8-13에서는 자동 온형(노멀 온형) 에이징 디바이스를 이용하지만, 이것을 자동 오프형으로 치환할 수도 있다.
즉, 실시 형태8 내지 13에서는, 입출력 단자에 접속되는 제1 기능 블록과 정보 또는 기능을 저장한 내부 회로인 제2 기능 블록이 신호선으로 접속되어 있고, 신호선과 접지 또는 다른 신호선 또는 전원선, 혹은 다른 내부 회로(제3 기능 블록) 사이에, 소정의 시간이 경과하면 전기적으로 도통 상태로 되는 자동 온형(노멀 오프형) 에이징 디바이스가 접속되어 있다.
또, 실시 형태8 내지 13에서의 입출력 단자(5)에는 실시 형태1 내지 7의 기능 블록(1)을 연결할 수 있고, 내부 회로(6)는 기능 블록(2)과 등가이다. 입출력 단자(5)에는, 복수의 제1 블록을 접속할 수 있고, 제2 기능 블록으로서, 복수의 내부 회로를 구비할 수 있다.
(실시 형태8)
본 실시 형태에서는, 도 8에 도시한 바와 같이 제1 기능 블록(1)과 제2 기능 블록(2)이 신호선(7)으로 접속되어 있고, 신호선(7)과 접지(GND)(다른 신호선 또는 전원선이어도 됨)와의 사이에, 소정의 시간이 경과하면 전기적으로 도통 상태로 되는 자동 온형 에이징 디바이스(3X)가 접속되어 있다.
본 구성에 의하면, 소정의 시간이 경과하면, 신호선(7)의 전위가 GND(다른 신호선 또는 전원선)의 전위로 클램프되어, 제1 기능 블록(1)과 제2 기능 블록(2)과의 사이에서 신호가 전파되지 않게 된다. 이 기능에 의해, 제2 기능 블록(2)에 저장되어 있는 정보 또는 기능에 유효 기한을 설정하는 것이 가능하게 된다.
본 실시예에서는, 자동 온형 에이징 디바이스(3X)를 대신하여, 자동 오프형 에이징 디바이스를 사용할 수도 있다.
(실시 형태9)
본 실시 형태는, 도 9에 도시한 바와 같이, 제1 기능 블록(1)[I/O 단자(5)]은 제2 기능 블록(2)(제1 내부 회로)과 도통 상태에 있지만, 소정의 시간이 경과하면, 자동 온형 에이징 디바이스(3X)가 온 상태로 되어, 입출력 단자(5)(이후 I/O 단자(5)라고 칭함)는 제3 기능 블록(35)(제2 내부 회로) 모두 전기적으로 도통 상태로 된다. 제1 기능 블록(1)은 I/O 단자(5)에 접속되어 있다. 이에 의해, 제2 기능 블록(2)(제1 내부 회로)과 I/O 단자(5) 사이의 신호에 잡음 등을 추가하여, 소정 시간 경과 후에는 제2 기능 블록(2)(제1 내부 회로)에 저장되어 있는 정보 또는 기능을 이용 불가능하게 한다.
혹은, 소정 시간 경과 후에는 제2 기능 블록(2)(제1 내부 회로)의 신호에 제3 기능 블록(35)(제2 내부 회로)의 신호를 추가하여 출력해도 된다. 또는, 소정 시간 경과 후에는 제2 기능 블록(2)(제1 내부 회로)과 제3 기능 블록(35)(제2 내부 회로)에, 제1 기능 블록(1)으로부터 I/O 단자(5)를 경유하여 동일한 신호를 입력하도록 해도 된다.
본 실시예에서는, 자동 온형 에이징 디바이스(3X)를 대신하여, 자동 오프형 에이징 디바이스를 사용할 수도 있다.
(실시 형태10)
본 실시 형태는, 도 10에 도시한 바와 같이, 제1 기능 블록(1)이 접속되는 I/O 단자(5)와 제2 기능 블록(제1 내부 회로 : 2) 사이에 오프형 스위치(8)가 접속되고, I/O 단자(5)와 제3 기능 블록(제2 내부 회로 : 35)과의 사이에 온형 스위치(9)가 접속되고, 오프형 스위치(8)와 온형 스위치(9)에는 경시 변화 회로 블록(10)이 접속되고, 소정 시간 경과 후에, 자동 온형 경시 변화 회로 블록(10)으로부터의 출력에 의해, 오프형 스위치(8)는 온 상태로부터 오프 상태로 되고, 온형 스위치(9)는 오프 상태로부터 온 상태로 된다.
또, 경시 변화 블록(10)은, 기본적으로는 에이징 디바이스(3X)와 동일하지만, 에이징 디바이스에 동작 안정을 위해 약간의 회로 소자를 부가한 것으로, 자세한 내용은 실시 형태36에서 설명한다.
이 회로 구성에 의해, 소정 시간 경과 후에는, I/O 단자(5)와 제3 기능 블록(제2 내부 회로 : 35)과의 사이에서 신호가 전파하도록 이루어진다. 즉, I/O 단자(5)로부터 본 내부 회로의 정보 또는 기능을, 소정 시간 경과 후에 자동적으로 전환하는 것이 가능하게 된다. 각 기능 블록(내부 회로 : 2, 3)은 회로의 일부를 공유해도 된다.
본 실시예에서는, 오프형 스위치(8)를 온형 스위치로, 온형 스위치(9)를 오프형 스위치로, 자동 온형 경시 변화 블록(10)을 자동 오프형 경시 변화 블록으로 치환하는 것이 가능하다. 즉, 스위치의 온 상태로부터 오프 상태로, 오프 상태로부터 온 상태의 극성을 변환할 수 있다.
(실시 형태11)
본 실시 형태는, 도 11에 도시한 바와 같이, 제2 기능 블록(2)에 대응하는 N개(N은 자연수)의 내부 회로와 N-1개의 경시 변화 회로 블록과 N-1개의 오프형 스위치와 N-1개의 온형 스위치로 이루어지며, 제n(단 n은 1≤n≤N의 자연수)의 오프형 스위치(8n)는 제n 내부 회로(6n)에 접속되고, 제n 온형 스위치(9n)는 제n 오프형 스위치(8n)과 제n+1 오프형 스위치(8(n+1)) 사이에 접속되고, 제n 경시 변화 회로 블록(10n)의 출력선은, 제n 오프형 스위치(8n)와 제n 온형 스위치(9n)에 접속되어 있다. 경시 변화 회로 블록(10n)은 제1, 제2, 제3 순으로 작동하며, 대응하는 오프형 스위치를 온 상태로부터 오프 상태로, 대응하는 온형 스위치를 오프 상태로부터 온 상태로 한다.
이 회로 구성에 의해, 제1 기능 블록(1)이 접속되는 I/O 단자(5)로부터 이용할 수 있는 내부 회로의 정보 또는 기능을 단계적으로 변화시키는 것이 가능하게 된다. 각 내부 회로(6n)는 회로의 일부를 공유해도 된다.
본 실시예에서는, 오프형 스위치(8n)를 온형 스위치로, 온형 스위치(9n)를 오프형 스위치로, 자동 온형 경시 변화 블록(10n)을 자동 오프형 경시 변화 블록으로 치환하는 것이 가능하다. 즉, 스위치의 온 상태로부터 오프 상태, 오프 상태로부터 온 상태의 극성을 변환할 수 있다.
(실시 형태12)
본 실시 형태는 도 12에 도시한 바와 같이, 제1 기능 블록(1)이 접속되는 I/O 단자(5)와 제2 기능 블록(제1 내부 회로 : 2) 사이에 자동 오프형 경시 변화 회로 블록(36)이 접속되고, I/O 단자(5)와 제3 기능 블록(제2 내부 회로 : 35)과의 사이에 자동 온형 경시 변화 회로 블록(10)이 접속되어 있다. 소정 시간 경과 후,자동 오프형 경시 변화 회로 블록(36)은 온 상태로부터 오프 상태로 되고, 자동 온형 경시 변화 회로 블록(10)은 오프 상태로부터 온 상태로 된다.
이 회로 구성에 의해, 소정 시간 경과 후에는, I/O 단자(5)와 제3 기능 블록(제2 내부 회로 : 35)과의 사이에서 신호가 전파하도록 된다. 즉, I/O 단자(5)로부터 본 내부 회로의 정보 또는 기능을, 소정 시간 경과 후에 자동적으로 전환하는 것이 가능하게 된다.
제10 실시 형태(도 10)에 도시한 바와 같이 회로 구성인 경우, 소정 시간이 경과하면 제2 기능 블록(제1 내부 회로 : 2)과 제3 기능 블록(제2 내부 회로 : 35)이 동시에 전환된다. 본 실시 형태인 경우에는, 자동 온형 경시 변화 블록(10)의 수명을 자동 오프형 경시 변화 블록(36)의 수명보다 길게 함으로써, 제2 기능 블록(제1 내부 회로 : 2)이 사용 불가가 된 후, 소정 시간 경과 후에 제3 기능 블록(제2 내부 회로 : 35)의 정보 또는 기능을 이용하도록 할 수 있다. 각 내부 회로는 회로의 일부를 공유해도 된다.
본 실시예에서도, 자동 오프형 경시 변화 회로 블록(36)과 자동 온형 경시 변화 회로 블록(10)의 스위치의 극성을 반대로 해도 된다.
(실시 형태13)
본 실시 형태는 도 13에 도시한 바와 같이, 제2 기능 블록(2)에 상당하는 N개(N은 자연수)의 내부 회로와 N-1개의 자동 오프형 경시 변화 회로 블록과 N-1개의 자동 온형 경시 변화 회로 블록으로 이루어지며, 제n(단 n은 1≤n≤N의 자연수)의 자동 오프형 경시 변화 회로 블록(36n)은 제n 내부 회로에 접속되고, 제n 자동 온형 경시 변화 회로 블록은 제n 자동 오프형 경시 변화 회로 블록과 제n+1 자동 오프형 경시 변화 회로 블록 사이에 접속되어 있다.
자동 오프형 경시 변화 회로 블록(36n)과 자동 온형 경시 변화 회로 블록(10n)은, 제1, 제2, 제3 순으로 상태 변화(작동)한다. 이 회로 구성에 의해, I/O 단자(5)로부터 이용할 수 있는 내부 회로의 정보 또는 기능을, 소정 시간을 두고 단계적으로 변화시키는 것이 가능하게 된다. 각 내부 회로는, 회로의 일부를 공유해도 된다.
이어서, 에이징 디바이스의 구체적인 구조 및 그 동작 방법에 대하여, 자동 오프형을 예로 들어, 실시 형태14 내지 24에서 설명한다.
(실시 형태14)
도 14는, 실시 형태14에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 이러한 pMOSFET의 게이트 전극(13)에 pn 접합(16)의 n 층을 접속하고, p 층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에, 도 15에 도시한 바와 같이, pn 접합(16)의 p 층에 전압 V1<0을 인가한다.
그 결과, 도 16에 도시한 바와 같이 p형 영역으로부터 n형 영역에 대역간 터널링(BBT)이나 pn 접합의 사태 항복(avalanche breakdown) 현상에 의해, 전자가 흐른다. 이렇게 함으로써 게이트 전극(13)으로 전자를 주입한다. 전자를 주입한 후, pn 접합(16)의 p 층에 인가되어 있던 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리 후, 패키징한다.
그 결과, 도 17에 도시한 바와 같이, 전압 V1이 0볼트라도, 채널이 개방한 상태로 된다. 이렇게 해서 에이징 디바이스의 소스 영역(14) 및 드레인 영역(15) 사이가 도통 상태(온)로 된다.
이어서, 도 18에 도시한 바와 같이, 게이트 전극(13)에는 여분의 전자가 축적하고 있기 때문에, 확산 전류에 의해 전자는 pn 접합(16)의 n 층으로부터 p 층을 향하여 방출되고, 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 축적 전자의 누출은 게이트 절연막(12)의 두께가 충분히 얇으면, 게이트 전극(13)과 채널 사이, 혹은 게이트 전극(13)과 소스 영역(14)이나 드레인 영역(15)의 확산층과의 사이의 직접 터널링(직접 터널 게이트 누설)에서도 발생할 수 있다. 이렇게 하여 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명), 즉 에이징 디바이스가 온 상태로부터 오프 상태로 되는 시간은, 게이트 전극(13)에 축적하는 전자의 량에 비례하고, 확산 전류 및 직접 터널 게이트 누설에 반비례하므로, 전자의 주입 시간, 게이트 체적, 접합 면적, 접합부의 불순물 농도, 절연막 두께, 채널 면적, 익스텐션 영역 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
도 19는 본 실시 형태의 에이징 디바이스를 염가로 실현하기 위한 적층 구조를 도시한다. 도 19와 같이, 게이트 절연막(12) 위에 pn 접합(32)을 종형으로 형성함으로써, 본 실시 형태의 에이징 디바이스를 염가로 제작할 수 있다.
(실시 형태15)
도 20은, 실시 형태15에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는, p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 pn 접합(16)의 p 층을 접속하고, n 층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)은 제1 기능 블록(1)이 접속되고, 드레인 영역(15)은 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에, 도 21에 도시한 바와 같이 pn 접합(16)의 n 층에 전압 V1>0을 인가한다.
그렇게 하면, 도 22에 도시한 바와 같이 n형 영역으로부터 p형 영역에 대역간 터널링(band-to-band tunneling)(BBT)이나 사태 항복 현상에 의해, 정공이 흐른다. 이렇게 함으로써 게이트 전극(13)에 정공을 주입한다. 정공을 주입한 후, pn 접합(16)의 n 층에 인가되어 있던 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 도 23에 도시한 바와 같이, 전압 V1이 0볼트라도, 채널이 개방한 상태로 된다. 이렇게 해서 에이징 디바이스가 온 상태로 된다.
이어서, 도 24에 도시한 바와 같이, 게이트 전극(13)에는 여분의 정공이 축적되어 있기 때문에, 확산 전류에 의해 정공은 pn 접합(16)의 p 층으로부터 n층으로 방출되며, 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 축적정공의 누출은, 게이트 절연막(12)의 두께가 충분히 얇으면, 게이트 전극(13)과 채널 사이, 혹은 게이트 전극(13)과 소스 영역(14)이나 드레인 영역(15)의 확산층과의 사이의 직접 터널링(직접 터널 게이트 누설)에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명), 즉 에이징 디바이스가 온 상태로부터 오프 상태로 되는 시간은, 게이트 전극(13)에 축적하는 양전하의 량에 비례하고, 확산 전류 및 직접 터널 게이트 누설에 반비례하므로, 정공의 주입 시간, 게이트 체적, 접합 면적, 접합의 농도, 절연막 두께, 채널 면적, 익스텐션 영역 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
도 25는 본 실시 형태의 에이징 디바이스를 염가로 실현하기 위한 적층 구조를 도시한다. 도 25와 같이, 게이트 절연막(12) 위에 pn 접합(33)을 종형으로 형성함으로써, 본 실시 형태의 에이징 디바이스를 염가로 제작할 수 있다.
(실시 형태16)
도 26은, 실시 형태16에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는, p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 pnp 접합(17) 한쪽의 p 층을 접속하고, 다른 한쪽의 p 층을 외부 단자에 접속하고, n 층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)은 제1 기능 블록(1)이 접속되고, 드레인 영역(15)은 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에, pnp 접합(17)의 다른 한쪽의 p 층에 전압 V1>0을 인가하고, n 층에 전압 V2<0을 인가한다. 그 결과, 도 26에 도시한 바와 같이 우측의 p형 영역으로부터 n형 영역을 통해 좌측의 p형 영역으로 정공이 흐르고, 게이트 전극(13)에 정공이 주입된다. 정공을 주입한 후, pnp 접합(17)의 p 층 및 n 층에 인가되어 있던 전압 V1 및 V2를 절단하거나, 혹은 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 도 27에 도시한 바와 같이, 전압 V1 및 V2가 0볼트라도,채널이 개방된 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태로 된다.
이어서, 게이트 전극(13)에는 여분의 정공이 축적되어 있기 때문에, 확산 전류에 의해 정공은 pnp 접합(17)의 게이트측의 p 층으로부터 n 층을 통하여 다른 한쪽의 p 층을 향하여 방출되며, 시간의 경과와 함께 채널에 걸리는 전계가 약해진다.
또한, 이러한 축적 정공의 누출은, 실시 형태14 및 실시 형태15와 마찬가지로, 직접 터널 게이트 누설에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다. 에이징 디바이스의 유효 기한(수명)은, 실시 형태15와 같이 하여 조절할 수 있다.
본 실시 형태의 에이징 디바이스도, 실시 형태14 및 실시 형태15와 마찬가지로, 게이트 전극(13) 위에 pnp 접합(17)을 종형으로 형성하면, 에이징 디바이스를 염가로 실현할 수 있다.
(실시 형태17)
도 28은, 실시 형태17에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 n+nn+접합(18) 한쪽의 n+층을 접속하고, 다른 한쪽의 n+층을 외부 단자에 접속하고, n층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)은 제1 기능 블록(1)이 접속되고, 드레인 영역(15)은 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에, n+nn+접합(18)의 다른 한쪽의 n+층에 전압 V1>0을 인가하고, n 층에 전압 V2>0을 인가한다.
그렇게 하면, 도 28에 도시한 바와 같이, 게이트 전극(13)으로부터 n+nn+접합(18)을 통해 전자가 방출된다. 이렇게 함으로써 게이트 전극(13)을 플러스로 대전시킨다. 이 후, n+nn+접합(18)의 n+층 및 n 층에 인가되어 있던 전압 V1 및 V2를 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 V2가 0볼트라도, 채널이 개방한 상태로 된다. 이렇게 함으로써 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 게이트 전극(13)에 부족한 전자가, 확산 전류에 의해 n+nn+접합(18)을 통해 게이트 전극(13)으로 흐른다. 이렇게 함으로써 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 전자의 주입은, 게이트 절연막(12)의 두께가 충분히 얇으면, 게이트 전극(13)과 채널 사이, 혹은 게이트 전극(13)과 소스 영역(14)이나 드레인 영역(15)의 확산층과의 사이의 직접 터널링(직접 터널 게이트 누설)에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은 즉 에이징 디바이스가 오프 상태로 되는 시간은, 게이트 전극(13)으로부터 방출하는 전자의 량에 비례하고, 확산 전류 및 직접 터널 게이트 누설에 반비례하므로, 전기의 방출 시간, 게이트 체적, 접합 면적, 접합부의 불순물 농도, 절연막 두께, 채널 면적, 익스텐션 영역 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
본 실시 형태의 에이징 디바이스도, 실시 형태14 및 실시 형태15와 마찬가지로, 게이트 전극(13) 위에 n+nn+접합(18)을 종형으로 형성하면, 에이징 디바이스를 염가로 실현할 수 있다.
(실시 형태18)
도 29는 실시 형태18에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 p+pp+접합(19) 한쪽의 p+층을 접속하고, 다른 한쪽의 p+층을 외부 단자에 접속하고, p 층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)은 제1 기능 블록(1)이 접속되고, 드레인 영역(15)은 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에, p+pp+접합(19)의 다른 한쪽의 p+층에 전압 V1>0을 인가하고, p 층에 전압 V2<0을 인가한다.
그 결과, 게이트 전극(13)에, p+pp+접합(19)을 통해 정공을 주입하고, 게이트 전극(13)을 플러스로 대전시킨다. 이 후, p+pp+접합(19)의 p+층 및 p 층에 인가되어 있던 전압 V1 및 V2를 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 V2가 0볼트라도, 채널이 개방한 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 도 30에 도시한 바와 같이, 확산 전류에 의해 게이트 전극(13)의 정공이 p+pp+접합(19)을 통해 방출된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다.
또한, 이러한 정공의 방출은 실시 형태14 및 실시 형태15에, 직접 터널링에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다. 에이징 디바이스의 유효 기한(수명)은 실시 형태15와 마찬가지로 하여 조절할 수 있다.
본 실시 형태의 에이징 디바이스도, 실시 형태14 및 실시 형태15와 마찬가지로, 게이트 전극(13) 위에 p+pp+접합(19)을 종형으로 형성하면, 에이징 디바이스를염가로 실현할 수 있다.
(실시 형태19)
도 31은 실시 형태19에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 npn 접합(20) 한쪽의 n 층을 접속하고, 다른 한쪽의 n 층을 외부 단자에 접속하고, p 층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)은 제1 기능 블록(1)이 접속되고, 드레인 영역(15)은 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에, npn 접합(20)의 다른 한쪽의 n 층에 전압 V1>0을 인가하고, p 층에 전압 V2>0을 인가한다.
그렇게 하면, 도 31에 도시한 바와 같이, 게이트 전극(13)으로부터, npn 접합(20)을 통해 전자가 방출된다. 이렇게 함으로써 게이트 전극(13)을 플러스로 대전시킨다. 이 후, npn 접합(20)의 n층 및 p층에 인가되어 있던 전압 V1 및 V2를 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 V2가 0볼트라도, 채널이 개방한 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 도 32에 도시한 바와 같이, 게이트 전극(13)에 부족한 전자가 확산전류에 의해 npn 접합(20)을 통해, 게이트 전극(13)으로 유입한다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다.
또한, 이러한 전자의 주입은 실시 형태17과 마찬가지로 직접 터널 게이트 누설에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다. 에이징 디바이스의 유효 기한(수명)은 실시 형태17과 마찬가지로 하여 조절할 수 있다.
본 실시 형태의 에이징 디바이스도 실시 형태14 및 실시 형태15와 마찬가지로, 게이트 전극(13) 위에 npn 접합(20)을 종형으로 형성하면, 에이징 디바이스를 염가로 실현할 수 있다.
(실시 형태20)
도 33은 실시 형태20에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에, 메탈/n형 실리콘의 쇼트키 접합(21)의 n형 실리콘을 접속하고, 메탈층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에 대하여, 쇼트키 접합(21)의 메탈층에 전압 V1>0을 인가한다.
그렇게 하면, 게이트 전극(13)으로부터, 쇼트키 접합(21)을 통해, 전자가 방출된다. 이렇게 함으로써 게이트 전극(13)을 플러스로 대전시킨다. 이 후, 쇼트키 접합(21)의 메탈층에 인가되어 있던 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1이 0볼트에서도, 채널이 개방한 상태로 된다. 이렇게 하여 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 전자의 쇼트키 터널링에 의해, 쇼트키 접합(21)을 통해 게이트 전극(13)에 부족한 전자가 주입된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다.
또한, 이러한 전자의 주입은 실시 형태17과 마찬가지로, 직접 터널 게이트 누설에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다. 에이징 디바이스의 유효 기한(수명)은 실시 형태17과 마찬가지로 하여 조절할 수 있다.
도 34는 본 실시 형태의 에이징 디바이스를 염가로 실현하기 위한 적층 구조를 도시한다. 도 34와 마찬가지로, 게이트 절연막(12) 위에 쇼트키 접합(34)을 종형으로 형성함으로써, 본 실시 형태의 에이징 디바이스를 염가로 제작할 수 있다.
(실시 형태21)
도 35는, 실시 형태21에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 이러한 pMOSFET의 게이트 전극(13)에 메탈/p형 실리콘의 쇼트키 접합(22)의 p형 실리콘을 접속하고, 메탈층을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에 대하여, 쇼트키 접합(22)의 메탈층에 전압 V1<0을 인가한다.
그렇게 하면, 정공이 쇼트키 접합(22)을 통해 게이트 전극(13)으로부터 방출된다. 이렇게 함으로써 게이트 전극(13)을 마이너스로 대전시킨다. 이 후, 쇼트키 접합(22)의 메탈층에 인가되어 있던 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 에이징 칩을 패키징한다.
이렇게 함으로써, 전압 V1이 0 볼트라도, 채널이 개방한 상태로 된다. 이렇게 함으로써 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 정공의 쇼트키 터널링에 의해, 쇼트키 접합(22)을 통해, 게이트 전극(13)에 부족한 정공이 주입된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다.
또한, 이러한 정공의 주입(전자의 방출)은 실시 형태14와 마찬가지로, 직접 터널 게이트 누설에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다. 에이징 디바이스의 유효 기한(수명)은 실시 형태14와 마찬가지로 조절할 수 있다.
도 36은 본 실시 형태의 에이징 디바이스를 염가로 실현하기 위한 적층 구조를 도시한다. 도 36과 같이, 게이트(12) 위에 쇼트키 접합(35)을 종형으로 형성함으로써, 본 실시 형태의 에이징 디바이스를 염가로 제작할 수 있다.
(실시 형태22)
도 37은 실시 형태22에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 nMOSFET(23)의 n+소스 영역을 접속하고, 게이트 및 n+드레인 영역을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에 대하여, nMOSFET(23)의 게이트에 전압 V2>0을 인가하고, n+드레인 영역에 전압 V1>0을 인가한다.
그렇게 하면, 전자가, nMOSFET(23)를 통하여 게이트 전극(13)으로부터 방출된다. 이렇게 함으로써 게이트 전극(13)을 플러스로 대전시킨다. 이 후, nMOSFET(23)의 게이트 전압 V2를 절단하고나서 드레인 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 전압 V2가 0볼트라도, 소스 영역(14) 및 드레인 영역(15) 사이가 도통 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 게이트 전극(13)에, 누설 전류에 의해 nMOSFET(23)를 통해 전자가 주입된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 전자의 주입은 게이트 절연막(12)의 두께가 충분히 얇으면, 게이트 전극(13)과 채널 사이 및 게이트 전극(13)과 소스 영역(14)이나 드레인 영역(15)의 확산층과의 사이의 직접 터널링(직접 터널 게이트 누설)에서도 발생할 수 있다. 그 결과, 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은, 실시 형태17과 마찬가지로 조절할 수 있다. 또, nMOSFET의 게이트 폭, 게이트 길이, 확산층 농도, 채널 농도, 절연막 두께, 익스텐션 영역 등을 조절하는 것으로도, 소정의 범위 내로 할 수 있다.
(실시 형태23)
도 38은 실시 형태23에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는, p형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 n+소스 영역(14) 및 n+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 pMOSFET(24)의 p+소스 영역을 접속하고, 게이트 및 p+드레인 영역을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에 대하여, pMOSFET(24)의 게이트에 전압 V2<0을 인가하고, n+드레인 영역에 전압 V1>0을 인가한다.
그렇게 하면, 정공이 pMOSFET(24)를 통해 게이트 전극(13)으로 주입된다. 이렇게 함으로써 게이트 전극(13)을 플러스로 대전시킨다. 이 후, pMOSFET(24)의 게이트 전압 V2를 절단하고 나서 드레인 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 전압 V2가 0볼트라도, 소스 영역(14) 및 드레인 영역(15) 사이가 도통 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 게이트 전극(13)에, 누설 전류에 의해 pMOSFET(24)를 통해 정공이누설된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 정공의 누설은, 게이트 절연막(12)의 두께가 충분히 얇으면, 게이트 전극(13)과 채널 사이 및 게이트 전극(13)과 소스 영역(14)이나 드레인 영역(15)의 확산층과의 사이에서의 정공의 터널링(직접 터널 게이트 누설)에서도 발생할 수 있다. 그 결과, 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은, 실시 형태15와 마찬가지로 조절할 수 있다. pMOSFET(24)의 게이트 폭, 게이트 길이, 확산층 농도, 채널 농도, 절연막 두께, 익스텐션 영역 등을 조절함으로써도, 소정의 범위 내로 할 수 있다.
(실시 형태24)
도 39는 에이징 디바이스의 단면도이다. 이 에이징 디바이스는, n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 이러한 pMOSFET의 게이트 전극(13)에 nMOSFET(25)의 n+소스 영역을 접속하고, 게이트 및 n+드레인 영역을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에 대하여, nMOSFET(25)의 게이트에 전압 V2>0을 인가하고, n+드레인 영역에 전압 V1<0을 인가한다.
그렇게 하면, 전자가 nMOSFET(25)를 통해 게이트 전극(13)으로 주입된다. 이렇게 함으로써 게이트 전극(13)을 마이너스로 대전시킨다. 이 후, nMOSFET(25)의 게이트 전압 V2를 절단하고나서 드레인 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 전압 V2가 0볼트라도, 소스 영역(14) 및 드레인 영역(15) 사이가 도통 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 게이트 전극(13)으로부터, 누설 전류에 의해 nMOSFET(25)를 통해 전자가 방출된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 전자의 방출은 실시 형태14와 마찬가지로, 직접 터널 게이트 누설에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은 실시 형태14와 마찬가지로 조절할 수 있다. 또한, nMOSFET(25)의 게이트 폭, 게이트 길이, 확산층 농도, 채널 농도, 절연막 두께 등을 조절함으로써도, 소정의 범위 내로 할 수 있다.
(실시 형태25)
도 40은 실시 형태25에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 게이트 전극(13)이 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 게이트 전극(13)에 pMOSFET(26)의 p+소스 영역을 접속하고, 게이트 및 p+드레인 영역을 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이러한 에이징 디바이스에 대하여, pMOSFET(26)의 게이트에 전압 V2<0을 인가하고, n+드레인 영역에 전압 V1<0을 인가한다.
그렇게 하면, 정공이 게이트 전극(13)으로부터 pMOSFET(26)를 통해 방출된다. 이렇게 함으로써 게이트 전극(13)을 마이너스로 대전시킨다. 이 후, pMOSFET(26)의 게이트 전압 V2를 절단하고나서 드레인 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써, 전압 V1 및 전압 V2가 0볼트라도, 소스 영역(14) 및 드레인 영역(15) 사이가 도통 상태로 된다. 이렇게 해서 에이징 디바이스가 도통 상태(온)로 된다.
이어서, 게이트 전극(13)에 누설 전류에 의해 pMOSFET(26)를 통해 정공이 주입된다. 이렇게 함으로써 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 또한, 이러한 정공의 주입은 게이트 절연막(12)의 두께가 충분히 얇으면, 게이트 전극(13)과 채널 사이 및 게이트 전극(13)과 소스 영역(14)이나 드레인 영역(15)의 확산층과의 사이에서의 정공의 직접 터널링(직접 터널 게이트 누설)에서도 발생할 수 있다. 이렇게 해서 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은, 즉 에이징 디바이스가 오프 상태로 되는 시간은, 게이트 전극(13)으로부터 방출하는 정공의 량에 비례하고, 확산 전류 및 직접 터널 게이트 누설에 반비례하므로, 정공의 방출 시간, 게이트 체적, 접합 면적, 접합부의 불순물 농도, 절연막 두께, 채널 면적, 익스텐션 영역 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
pMOSFET(26)의 게이트 폭, 게이트 길이, 확산층 농도, 채널 농도, 절연막 두께, 익스텐션 영역 등을 조절함으로써도, 소정의 범위 내로 할 수 있다.
(실시 형태26)
도 41은 실시 형태26에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는, n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 부유 게이트(27)가 형성되어 있다. 부유 게이트(27) 위에는 절연막(28)이 형성되고, 그 위에 컨트롤 게이트(29)가 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 컨트롤 게이트(29)는 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
도 42는, 이러한 에이징 디바이스의 부유 게이트(27)에 전자를 주입하는 방법을 설명하는 도면이다.
우선, 컨트롤 게이트(29)에 플러스의 전압 V1>0을 인가하여, FN 터널링에 의해 n형 반도체 기판(11)으로부터 부유 게이트(27)로 전자를 주입한다.
도 43은 부유 게이트(27)에 전자를 주입하는 다른 방법을 도시한 도면이다.
컨트롤 게이트(29)에 마이너스의 전압 V1<0을 인가하여, FN 터널링에 의해 컨트롤 게이트(29)로부터 부유 게이트(27)로 전자를 주입한다.
이와 같이, 컨트롤 게이트(29)에 인가하는 전압 V1이 FN 터널링을 발생시킬 만큼 충분히 높으면 정부 극성과 상관없이 컨트롤 게이트(27)로 전자를 주입할 수 있다.
또한, 컨트롤 게이트(27)와 반도체 기판(11) 사이의 게이트 절연막(12)의 두께가 충분히 얇거나, 혹은 컨트롤 게이트(29)와 부유 게이트(27) 사이의 절연막(28)의 두께가 충분히 얇으면, 직접 터널링에 의한 전자의 주입도 가능하다.
이 후, 컨트롤 게이트(29)의 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 에이징 칩을 패키징한다.
이렇게 함으로써, 전압 V1이 0볼트에서도, 소스 영역(14) 및 드레인 영역(15) 사이가 도통 상태로 된다. 이렇게 해서 에이징 디바이스가 도통(온) 상태로 된다.
이어서, 도 44 및 45에 도시한 바와 같이, 부유 게이트(27)로부터 직접 터널링에 의한 누설 전류에 의해 전자가 반도체 기판(11), 소스 영역(14), 드레인 영역(15) 및 컨트롤 게이트(29)로 방출된다. 이렇게 해서 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 이렇게 해서 채널이 반전되지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
부유 게이트(27)와 반도체 기판(11) 사이의 게이트 절연막(12)이 부유 게이트(27)와 컨트롤 게이트(29) 사이의 절연막(28)보다 얇으면, 도 44에 도시하는 전자의 방출이 현저하게 된다. 한편 부유 게이트(27)와 컨트롤 게이트(29) 사이의 절연막(28)이 부유 게이트(27)와 반도체 기판(11) 사이의 게이트 절연막(12)보다 얇으면, 도 45에 도시하는 전자의 방출이 현저하게 된다. 절연막(28)과 게이트 절연막(12)이 동일할 정도로 얇으면 전자의 방출은 양방의 누설 전류의 합이 된다.
에이징 디바이스의 유효 기한(수명)은, 즉 에이징 디바이스가 오프 상태로 되는 시간은 부유 게이트(27)에 축적되는 전자의 량에 비례하고, 리케이지 전류에 반비례하므로, 전자의 주입 시간, 게이트 체적, 게이트 면적, 불순물 농도, 절연막 두께, 채널 면적, 익스텐션 영역 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
또한, n형 반도체 기판을 이용하는 대신에 p형 반도체 기판, p형 확산층의 소스 및 드레인 대신에 n형 확산층의 소스와 드레인으로 이루어지는 에이징 디바이스도 마찬가지로 실현할 수 있다. 이 경우, 최초로 부유 게이트에 주입하는 것이 양전하(전자의 FN 터널 방출로 실현)가 되고, 방출되는 것도 양전하(전자의 직접 터널 주입으로 실현)가 될 뿐이며, 동작 원리도 구조도 마찬가지다.
(실시 형태27)
도 46a는 실시 형태27에 따른 에이징 디바이스의 모식적인 사시도이다. 이 에이징 디바이스는, n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 부유 게이트(27)가 형성되어 있다. 부유 게이트(27)에 인접하도록, n형 반도체 기판(11) 위에 컨트롤 게이트(29)가 형성되어 있다.
부유 게이트(27)와 컨트롤 게이트(29) 사이에는 절연막이 형성되어 있지만 도 46a에는 도시되어 있지 않다.
게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 컨트롤 게이트(29)는 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
도 46b는 이러한 에이징 디바이스를 상면에서 본 도면이다.
도 46b에 도시한 바와 같이, 부유 게이트(27)의 짧은 변에 대향하는 위치에컨트롤 게이트(29)가 형성되고, 그 사이에는 도 46a에서 생략한 절연막(28)이 형성되어 있다. 또한, 컨트롤 게이트(29)는 확산층인 소스 영역(14) 및 드레인 영역(15)으로부터 공간적으로 격리된 위치에 배치한다. 이렇게 함으로써, 컨트롤 게이트(29)가 확산층에 끼치는 영향을 작게 할 수 있다.
또한, 게이트 폭(짧은 변)이 서로 다른 디바이스를 동일 기판 위에 만들어 넣음으로써 에이징 디바이스가 오프 상태로 되는 시간을 서로 다르게 할 수 있다.
도 47은 이러한 에이징 디바이스의 부유 게이트(27)에 전자를 주입하는 방법을 설명하는 도면이다.
우선, 컨트롤 게이트(29)에 마이너스의 전압 V1<0을 인가하고, FN 터널링에 의해 컨트롤 게이트(29)로부터 부유 게이트(27)로 전자를 주입한다.
컨트롤 게이트(29)와 부유 게이트(27) 사이의 절연막(28)의 두께가 충분히 얇으면, 직접 터널링에 의한 전자의 주입도 가능하다. 이렇게 함으로써 소스 영역(14) 및 드레인 영역(15)이 도통 상태로 된다.
도 48은, 이러한 에이징 디바이스의 부유 게이트(27)로부터 컨트롤 게이트(29)에 전자가 직접 터널링으로 방출되는 도면이다.
직접 터널 전류는 대향 부분의 면적에 비례하므로, 부유 게이트(27)와 컨트롤 게이트(29)가 마주 향하는 면적을 조절함으로써, 수명을 소정의 범위 내로 할 수 있다.
또한, n형 반도체 기판을 이용하는 대신에 p형 반도체 기판, p형 확산층의 소스 및 드레인 대신에 n형 확산층의 소스와 드레인으로 이루어지는 에이징 디바이스도 마찬가지로 실현할 수 있다. 이 경우, 최초로 부유 게이트에 주입하는 것이 양전하(전자의 FN 터널 방출로 실현)가 되고, 방출되는 것도 양전하(전자의 직접 터널 주입으로 실현)가 될 뿐이며, 동작 원리도 구조도 마찬가지다.
(실시 형태28)
도 49는 실시 형태28에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 부유 게이트(27)가 형성되어 있다. 부유 게이트(23) 위에는 절연막(28)이 형성되고, 그 위에 컨트롤 게이트(29)가 형성되어 있다. 게이트 절연막(12)을 사이에 두도록 p+소스 영역(14) 및 p+드레인 영역(15)이 형성되어 있다. 컨트롤 게이트(29)는, 외부 단자에 접속되어 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이 에이징 디바이스는 게이트 절연막(12)이 그 단부(30)에서, 다른 부분보다도 얇게 되어 있다. 그리고 부유 게이트(27)는 소스 영역(14) 위에 돌출되어 있다.
도 50은 이러한 에이징 디바이스의 부유 게이트(27)에 전자를 주입하는 방법을 설명하는 도면이다. 도 50에 도시한 바와 같이, 컨트롤 게이트(29)에 플러스의 전압 V1>0을 인가하여, FN 터널링에 의해 반도체 기판(11)으로부터 부유 게이트(27)로 전자를 주입한다.
반도체 기판(11)과 부유 게이트(27) 사이의 게이트 절연막(12)의 두께가 충분히 얇으면, 직접 터널링에 의해 전자를 주입하는 것도 가능하다.
도 51은 이러한 에이징 디바이스의 부유 게이트(27)에 전자를 주입하는 다른 방법을 설명하는 도면이다.
도 51에 도시한 바와 같이, 컨트롤 게이트(29)에 마이너스의 전압 V1<0을 인가하며, FN 터널링에 의해 컨트롤 게이트(29)로부터 부유 게이트(27)로 전자를 주입한다.
컨트롤 게이트(29)와 부유 게이트(27) 사이의 게이트 절연막(28)이 충분히 얇으면, 직접 터널링에 의해 전자를 주입하는 것도 가능하다.
부유 게이트(27)에 전자를 주입한 후, 컨트롤 게이트(29)에 인가되어 있던 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써 소스 영역(14) 및 드레인 영역(15)을 도통 상태로 한다. 즉 컨트롤 게이트(29)의 전압이 0볼트에서도, 온 상태로 된다.
도 52에 도시한 바와 같이, 부유 게이트(27)에 여분으로 축적한 전자는, 게이트 절연막(12)의 얇아진 단부(30)를 통해, 직접 터널 게이트 누설에 의해 소스 영역(14)으로 방출된다. 그 결과, 시간의 경과와 함께 채널에 걸리는 전계가 약해지고, 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 된다. 이렇게 해서 제1 기능 블록(1)과 제2 기능 블록(2)이 액세스 불가능하게 되어, 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은, 게이트에 주입하는 음전하량에 비례하고, 직접 터널 게이트 누설에 반비례하므로, 주입 시간, 부유 게이트(27)의 체적, 부유 게이트(27)가 소스 영역(14) 위에 돌출되어 있는 단부(30)의 게이트 절연막(12)의 두께, 부유 게이트(27)가 소스 영역(14) 위로 돌출되어 있는 단부(30)의 중첩된 면적 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
또한, n형 반도체 기판을 이용하는 대신에 p형 반도체 기판, p형 확산층의 소스 및 드레인 대신에 n형 확산층의 소스와 드레인으로 이루어지는 에이징 디바이스도 마찬가지로 실현할 수 있다. 이 경우, 최초로 부유 게이트에 주입하는 것이 양전하(전자의 FN 터널 방출로 실현)가 되고, 방출되는 것도 양전하(전자의 직접 터널 주입으로 실현)가 될 뿐이며, 동작 원리도 구조도 마찬가지다. 또한, 단부(30)를 드레인(15)측에 만들어도 마찬가지다.
(실시 형태29)
도 53은 실시 형태29에 따른 에이징 디바이스의 단면도이다. 이 에이징 디바이스는 n형 반도체 기판(11) 위에 게이트 절연막(12)이 형성되고, 그 위에 부유 게이트(27)가 형성되어 있다. 부유 게이트(27) 위에는 절연막(28)이 형성되며, 그 위에 컨트롤 게이트(29)가 형성되어 있다. 컨트롤 게이트(29) 및 부유 게이트(27)의 측면에는 측면 게이트(31)가 형성되어 있다. 측면 게이트(31)와 컨트롤 게이트(29) 및 부유 게이트(27) 사이에는 절연막이 형성되어 있지만 도시하지 않는다.
게이트 절연막(12)을 사이에 개재되도록 p+소스 영역(14) 및 p+드레인영역(15)이 형성되어 있다. 컨트롤 게이트(29)는 외부 단자에 접속되고 에이징 디바이스가 형성되어 있다.
에이징 디바이스의 소스 영역(14)에는 제1 기능 블록(1)이 접속되고, 드레인 영역(15)에는 제2 기능 블록(2)이 접속되어 있다.
이 에이징 디바이스에서는, 게이트 절연막(12)이 측벽 게이트(31)측의 단부(30)에서, 다른 부분보다도 두껍게 되어 있다.
도 54는 부유 게이트(27)에 반도체 기판(11)으로부터 전자를 주입하는 방법을 설명하는 도면이다. 도 54에 도시한 바와 같이, 컨트롤 게이트(29)에 플러스의 전압 V1>0을 인가하여, FN 터널링에 의해 반도체 기판(11)으로부터 부유 게이트(27)로 전자를 주입한다.
반도체 기판(11)과 부유 게이트(27) 사이의 게이트 절연막(12)의 두께가 충분히 얇으면, 직접 터널링에 의한 전자의 주입도 가능하다.
도 55는 부유 게이트(27)에 전자를 주입하는 다른 방법을 설명하는 도면이다. 도 51에 도시한 바와 같이, 컨트롤 게이트(29)에 마이너스의 전압 V1<0을 인가하여, FN 터널링에 의해 컨트롤 게이트(29)로부터 부유 게이트(27)에 전자를 주입한다.
컨트롤 게이트(29)와 부유 게이트(27) 사이의 절연막(28)이 충분히 얇으면, 직접 터널링에 의한 전자의 주입도 가능하다.
부유 게이트(27)에 전자를 주입한 후, 컨트롤 게이트(29)에 인가되어 있던 전압 V1을 절단한다. 혹은, 단자 그 자체를 물리적으로 박리한 후, 패키징한다.
이렇게 함으로써 소스 영역(14) 및 드레인 영역(15)을 도통 상태로 한다. 즉 컨트롤 게이트(29)의 전압이 0볼트에서도 온 상태로 된다.
도 56에 도시한 바와 같이, 부유 게이트(27)에 여분으로 축적한 전자는 직접 터널링에 의해 반도체 기판(11), 컨트롤 게이트(29) 및 측면 게이트(31)로 방출된다. 측면 게이트(31)의 전위는 부유라도 일정 전위라도 무관하다.
그 결과, 시간의 경과와 함께 채널에 걸리는 전계가 약해지고, 채널이 반전하지 않게 되었을 때, 소스 영역(14) 및 드레인 영역(15) 사이에 전류가 흐르지 않게 되어 오프 상태로 된다.
에이징 디바이스의 유효 기한(수명)은, 부유 게이트(27)에 축적하는 음전하량에 비례하고, 직접 터널 전류에 반비례하므로, 전자의 주입 시간, 부유 게이트(27)의 체적, 게이트 면적, 부유 게이트(27)와 측면 게이트(31)가 마주 향하는 면적, 반도체 기판(11)과 부유 게이트(27) 사이의 게이트 절연막(12)의 두께, 부유 게이트(27)와 컨트롤 게이트(29) 사이의 절연막(28)의 두께, 부유 게이트(27)와 측면 게이트(31) 사이의 절연막(도시하지 않음)의 두께, 익스텐션 영역 등을 조절함으로써, 소정의 범위 내로 할 수 있다.
또한, n형 반도체 기판을 이용하는 대신에 p형 반도체 기판, p형 확산층의 소스 및 드레인 대신에 n형 확산층의 소스와 드레인으로 이루어지는 에이징 디바이스도 마찬가지로 실현할 수 있다. 이 경우, 최초로 부유 게이트로 주입하는 것이 양전하(전자의 FN 터널 방출로 실현)가 되고, 방출되는 것도 양전하(전자의 직접 터널 주입으로 실현)가 될 뿐이며, 동작 원리도 구조도 마찬가지다. 또한, 측면게이트(31) 및 단부(30)는 소스 영역(14)측에 형성해도 된다.
지금까지의 실시 형태에서 설명한 이중 게이트 구조의 에이징 디바이스를 제조하기 위해서는, 최저 2회의 제막 프로세스가 필요하여 코스트가 비싸지기 쉽다. 그래서, 집적도는 떨어지지만 폴리실리콘 게이트 전극을 하나만 이용한 싱글 게이트 구조로, 수명이 길면서 염가인 에이징 디바이스를 실현하는 방법을 실시 형태30 내지 34에서 설명한다.
(실시 형태30)
도 57a는 실시 형태30에 따른 에이징 디바이스의 상면도, 도 57b는 도 57a의 57B-57B선을 따라 자른 단면도, 도 57c는 도 57a의 57C-57C선을 따라 자른 단면도이다.
본 실시 형태에서는, 제어 게이트(45)를 반도체 기판(41) 내에 만들어 넣고, 제어 게이트(45)와 소스(42)·채널(46)·드레인(43) 영역(이후, SGD 영역이라고 칭함)과의 사이를 LOCOS(LOCal Oxidation of Silicon)에 의한 소자 분리 영역(47)에 의해 전기적으로 분리하고 있다(도 57c).
SGD 영역의 단면은, 도 57b에 도시한 바와 같이, 통상의 MOS 구조를 갖고 있으며, 소스 영역(42)과 드레인 영역(43) 사이에서, (부유) 게이트 전극(44) 아래에는 채널 영역(46)이 형성된다.
부유 게이트 전극(44)은 폴리실리콘으로 형성되어 있고, 도 57c에 도시한 바와 같이, 제어 게이트(45)와 SGD 영역의 채널 영역(46)을 브릿지하는 바와 같이, 게이트 절연막(48, 49)과 소자 분리 영역(47)을 통해 반도체 기판(41) 위에 형성되어 있다. 소자 분리 영역(47) 양측의 게이트 절연막(터널 산화막 : 48, 49)의 막 두께는 동일하게 할 수 있다.
도 58a 내지 도 58c는 본 실시 형태의 에이징 디바이스의 동작 원리를 설명하는 도면으로, 노멀 오프형(자동 오프형)의 예를 도시한다. 도 58a는, 도 57c에 대응하는 도면으로서, n형 기판(41)에 p+형 확산층의 소스·드레인층(42, 43) 및 p+확산층에 의한 제어 게이트(45)가 형성되어 있다. 제어 게이트(45)에 마이너스의 고전압을 인가하면 정공 터널링에 의해 n+형 폴리실리콘에 의한 부유 게이트(44)에 전자가 주입된다.
이 전자는 SGD 영역 위의 (부유) 게이트(44)로 확산하고, 도 58b에 도시한 바와 같이, MOSFET의 채널 영역(46)에 정공이 가까이 당겨져 채널이 형성되고, MOSFET는 도통한다. 부유 게이트(44)에 주입된 전자는, [실시 형태14와 마찬가지로] 직접 터널링에 의해, 게이트 절연막(48)을 관통하여 채널 영역(46)으로 누설한다. 그리고 소정 기간 경과 후에 MOSFET는 오프 상태로 된다.
도 58c는 MOSFET의 드레인 전류 ID의 경시 변화를 도시한다. 소정 시간 경과 후에 오프 상태로 되는 것이 노멀 오프형 특징이다.
도 59a 내지 도 59c는 본 실시 형태의 다른 에이징 디바이스의 동작 원리를 설명하는 도면으로, 노멀 온형(자동 온형)의 예를 도시한다. 도 59a는, 도 57c에 대응하는 도면으로서, n형 기판(41)에 n+형 확산층의 소스·드레인층(42, 43) 및 p+확산층에 의한 제어 게이트(45)가 형성되어 있다. 제어 게이트(45)에 마이너스의 고전압을 인가하면 정공 터널링에 의해 n+형 폴리실리콘에 의한 부유 게이트(44)에 전자가 주입된다.
이 전자는 SGD 영역 위의 (부유) 게이트(44)로 확산하고, 도 59b에 도시한 바와 같이, MOSFET의 채널 영역(46)에 정공이 가까이 당겨져 MOSFET는 비도통(오프) 상태로 된다. 부유 게이트(44)에 주입된 전자는, [실시 형태14와 마찬가지로] 직접 터널링에 의해, 게이트 절연막(48)을 관통하여 채널 영역(46)에 누설한다. 그리고 소정 기간 경과 후에 MOSFET는 온 상태로 된다.
도 59c는 MOSFET의 드레인 전류 ID의 경시 변화를 도시한다. 소정 시간 경과 후에 온 상태로 되는 것이 노멀 온형 특징이다.
도 60a 내지 도 60c는 본 실시 형태의 또 다른 에이징 디바이스의 동작 원리를 설명하는 도면으로, 노멀 온형 예를 도시한다. 도 60a는, 도 57c에 대응하는 도면으로서, p형 기판(41)에 p+형 확산층의 소스·드레인층(42, 43) 및 n+확산층에 의한 제어 게이트(45)가 형성되어 있다. 제어 게이트(45)에 플러스의 고전압을 인가하면 정공 터널링에 의해 p+형 폴리실리콘에 의한 부유 게이트(44)에 정공이 주입된다.
이 정공은 SGD 영역 위의 (부유) 게이트(44)로 확산하고, 도 60b에 도시한 바와 같이, MOSFET의 채널 영역(46)에 전자가 가까이 당겨져 MOSFET는 비도통(오프) 상태로 된다. 부유 게이트(44)에 주입된 정공은, 실시 형태14와 마찬가지로 직접 터널링에 의해, 게이트 절연막(48)을 관통하여 채널 영역(46)으로 누설한다. 그리고 소정 기간 경과 후에 MOSFET는 온 상태로 된다.
도 60c는 MOSFET의 드레인 전류 ID의 경시 변화를 도시한다. 소정 시간 경과 후에 온 상태로 되는 것이 노멀 온형 특징이다.
도 61a 내지 도 61c는 본 실시 형태의 또 다른 에이징 디바이스의 동작 원리를 설명하는 도면으로, 노멀 오프형 예를 도시한다. 도 61a는, 도 57c에 대응하는 도면으로서, p형 기판(41)에 n+형 확산층의 소스·드레인층(42, 43) 및 n+확산층에 의한 제어 게이트(45)가 형성되어 있다. 제어 게이트(45)에 플러스의 고전압을 인가하면 정공 터널링에 의해 p+형 폴리실리콘에 의한 부유 게이트(44)에 정공이 주입된다.
이 정공은 SGD 영역 위의 (부유) 게이트(44)로 확산하고, 도 61b에 도시한 바와 같이 MOSFET의 채널 영역(46)에 전자가 가까이 당겨져 MOSFET는 도통(온) 상태로 한다. 부유 게이트(44)에 주입된 정공은, 실시 형태14와 마찬가지로 직접 터널링에 의해, 게이트 절연막(48)을 관통하여 채널 영역(46)으로 누설한다. 그리고 소정 기간 경과 후에 MOSFET는 오프 상태로 된다.
도 61c는 MOSFET의 드레인 전류 ID의 경시 변화를 도시한다. 소정 시간 경과 후에 오프 상태로 되는 것이 노멀 온형 특징이다.
(실시 형태31)
도 62a는 실시 형태31에 따른 에이징 디바이스의 상면도, 도 62b는 도 62a의 62B-62B선을 따라 자른 단면도이다. A-A'선을 따라 자른 단면도는, 도 57과 마찬가지이므로 생략한다.
본 실시 형태는, 실시 형태30의 변형예로, 소자 분리 영역(47)을 STI(Shallow Trench Isolation)로 형성한 예이다. 기타는 실시 형태30과 동일하므로, 자세한 설명은 생략한다.
(실시 형태32)
도 63a는, 실시 형태32에 따른 에이징 디바이스의 상면도, 도 63b는 도 63a의 63B-63B 선을 따라 자른 단면도이다. A-A'선을 따라 자른 단면도는, 도 57b와 동일하므로 생략한다.
본 실시 형태는, 실시 형태30의 변형예로서, 부유 게이트 전극(441, 442)이 제어 게이트(45) 위와 SGD 영역의 채널 영역(46)에 각각 폴리실리콘으로 형성되어 있고, 2개의 부유 게이트 전극(441, 442)은 메탈 배선(50)으로 접속되어 있다. 이러한 구성에서도, 제어 게이트(45)로부터 주입된 전자 혹은 정공은 부유 게이트(441)로부터 메탈 배선(50)을 통해 부유 게이트(442)로 확산되므로, 실시 형태30과 마찬가지의 동작을 할 수 있다.
(실시 형태33)
도 64a는, 실시 형태33에 따른 에이징 디바이스의 상면도, 도 64b는 도 64a의 64B-64B선을 따라 자른 단면도이다. A-A'선에 따라 자른 단면도는, 도 57b와 마찬가지이므로 생략한다.
본 실시 형태는, 실시 형태32의 LOCOS에 의한 소자 분리 영역(47)을 STI로 대신한 것이다. 이러한 구성에서도 실시 형태30과 마찬가지의 동작을 시킬 수 있다.
(실시 형태34)
도 65a는 실시 형태34에 따른 에이징 디바이스의 상면도, 도 65b는 도 65a의 65B-65B 선을 따라 자른 단면도이다. 본 실시 형태에서는, 제어 게이트(45)와 소스·드레인 확산층(42, 43)과의 사이를 LOCOS 또는 STI에 의한(도 65b에서는 STI) 소자 분리 영역(47)에 의해, 전기적으로 분리하고 있다. 또, 제어 게이트(45)와 소스·드레인 확산층(42, 43) 위에는 각각 폴리실리콘에 의한 부유 게이트 전극(441, 442)이 형성되어 있고, 이 2개의 부유 게이트 전극(441, 442)은 메탈 배선(50)으로 접속되어 있다.
실시 형태33과 상이한 점은, 제어 게이트(45)를 MOSFET의 채널(46) 방향에 배치하고 있는 것이다. 이와 같이, 메탈 배선(50)을 이용하면, 전기적으로 분리된 제어 게이트(45)와 소스·드레인(42, 43)의 레이아웃은 자유롭게 정할 수 있다.
또한, 소자 분리 영역(47) 양측의 게이트 절연막(터널 산화막 : 48, 49)의 막 두께는 동일하게 할 수 있다. 동작 원리는 실시 형태30과 동일하다.
이어서, 실시 형태8∼13에 적용되는 에이징 디바이스(경시 변화 디바이스)혹은 경시 변화 회로 블록에 대하여 설명한다.
(실시 형태35)
본 실시 형태는, 도 66에 도시한 바와 같이, of grounded gate MOSFET(이하, GGMOS라고 칭함)를 이용한 실시 형태8의 구체적인 회로 구성예이다. 에이징 디바이스(3X)를 구성하는 MOSFET(61)는 노멀 온형이 되도록, 게이트 절연막 또는 기판측 불순물 농도 또는 게이트 재료의 일함수를 조정하고 있다. 전하 축적 게이트(62)에는, 전술한 실시 형태와 마찬가지로, 경시 변화 개시 시에 과잉 전자가 축적되어 있고, 이 과잉 전자에 의해 MOSFET(61)는 오프 상태에 있다.
또, 과잉 전자의 주입 방법으로는, 전술한 pn 접합, pnp 접합, n+nn+접합, p+pp+접합, npn 접합, 쇼트키 접합, 싱글 게이트 혹은 적층 게이트형 MOS 트랜지스터 중 어느 하나를 통해 상기 게이트에 주입하는 방법이 적용 가능하다. 또한, 부유 게이트를 이용하는 경우, 부유 게이트를 둘러싸는 절연재의 일부로부터 FN 터널링을 이용하여 전자를 주입할 수 있다.
전하 축적 게이트(62)에는 pn 다이오드(63)가 접속되어 있다. 소정 시간이 경과하면 n형 전하 축적 게이트(62)에 접속된 pn 접합(63)의 확산 전류에 의해, 과잉 전자가 접지(GND)로 방전된다. 이에 의해, MOSFET(61)가 온 상태로 이행하므로, 신호선의 전위가 접지 전위로 클램프되어, 신호선과 내부 회로 사이에서 신호가 전파되지 않게 된다. 이 경우 접지 전위를 대신하여, 다른 신호선 또는 전원선의 전위에 접속하도록 해도 된다.
도 67에 GGMOS를 이용한 본 실시 형태의 에이징 디바이스 구조의 채널 길이 방향의 단면도를 도시한다. 개개의 에이징 디바이스는 STI에 의한 소자 분리 절연 영역(66)에서 다른 영역과 전기적으로 분리되어 있다. 신호선(7)은 드레인 영역(64)에 접속되어 있다.
전하 축적용 게이트(62)로 전자를 주입하기 위해서는, 예를 들면 신호선(7)에 기입용 고전압을 인가하여, 드레인(64)의 n+영역과 p-웰(68)의 접합으로 충돌 이온을 발생시킨다. 이 때에 생성하는 2차 전자를 전하 축적용 게이트(62)로 주입한다.
전자가 전하 축적용 게이트(62)로 주입되면, 에이징 디바이스(3X)는 오프 상태로 된다. 이 상태에서는, I/O 단자(5)와 내부 회로(6) 사이에서 신호가 전파된다. 전하 축적 게이트(62) 중 전자가 방전되면, 신호선(7)의 전위가 접지(GND)(또는 다른 신호선 또는 전원선)의 전위로 클램프되어, 신호선(7)과 내부 회로(6) 사이에서 신호가 전파되지 않게 된다.
도 68a 및 도 68b에 GGMOS를 이용한 본 실시 형태의 에이징 디바이스의 상면도와 채널 폭 방향의 단면도를 도시한다. 전하 축적용 게이트(62)를 형성하는 n+영역의 접지(GND)(또는 다른 신호선 또는 전원선)에 접속되는 측에 p+영역(67)을 형성함으로써, 용이하게 본 발명의 기능을 실현하는 에이징 디바이스를 작성할 수 있다.
도 69a 및 도 69b에 GGMOS를 이용한 본 실시 형태의 변형예에 따른 에이징디바이스의 상면도와 채널 폭 방향의 단면도를 도시한다. 전하 축적용 게이트(62)와 p+영역(67)이 pn 접합을 형성하는 부분의 면적을 바꿈으로써, 과잉 전자의 방전 시간을 조정하고 있다.
본 실시 형태에서는, pn 접합(63)을 이용하여 과잉 전자를 방전했지만, pn 접합의 전환에 절연체를 이용한 터널 접합을 형성하고, 터널 전류에 의해 과잉 전자를 방전해도 된다. 또한, 쇼트키 접합을 이용해도 된다.
또한, 본 실시 형태에서는 nMOSFET를 이용하여 자동 온형 에이징 디바이스(3X)를 기술했지만, pMOSFET를 이용해도 된다. 이 경우, 전하 축적용 게이트(62)에는 과잉 정공이 기입된다.
(실시 형태36)
본 실시 형태에서는, 도 70에 도시한 바와 같이, 제10 실시 형태(도 10)의 구체적인 회로 구성을 도시한다. 오프형 스위치(8)는 nMOSFET로 구성되고, 온형 스위치(9)는 pMOSFET로 구성되며, 각각의 게이트에 경시 변화 회로 블록(10)의 출력선이 접속되어 있다.
경시 변화 회로 블록(10)은 Vdd와 Vss 사이에 직렬로 접속된 부하 저항(68)과 자동 온형 에이징 디바이스(3X)로 구성되어 있다. 즉, 전하 축적 게이트에 과잉 전자가 존재하는 기간은 자동 온형 에이징 디바이스(3X)는 오프 상태에 있기 때문에, 경시 변화 회로 블록(10)으로부터는 하이의 전압(도 70에서는, Vdd라고 기재)이 출력된다. 이 상태에서는 nMOSFET(8)는 온 상태, pMOSFET(9)는 오프 상태에있기 때문에, I/O 단자(5)와 제1 내부 회로(61) 사이에서 신호가 전파된다.
시간이 경과함에 수반하여 자동 온형 에이징 디바이스(3X)가 온 상태로 이행하여, 경시 변화 회로 블록(10)의 출력이 로우의 전압(도 70에서는, Vss라고 기재)이 출력된다. 이 상태에서는 nMOSFET(8)는 오프 상태, pMOSFET(9)는 온 상태에 있기 때문에, I/O 단자(5)와 제2 내부 회로(62) 사이에서 신호가 전파된다.
도 71에 본 실시 형태의 변형예를 도시한다. 도 70에 도시한 경시 변화 회로 블록(10)의 구성인 경우, 부하 저항(68)과 자동 온형 에이징 디바이스(3X)의 채널 저항과의 저항 분배에 의해, 출력 전압이 결정되기 때문에, 반드시 Vdd 또는 Vss의 전압 레벨이 되는 것은 아니다.
그래서, 도 71에 도시한 바와 같이, 자동 온형 에이징 디바이스(3X)의 출력에 짝수단의 인버터(69, 70)를 접속함으로써, 경시 변화 회로 블록(10)의 출력을 Vdd 또는 Vss로 안정화한다.
또, 실시 형태12에서 도시한 경시 변화 블록(36)에는 자동 오프형 에이징 디바이스가 사용되지만, 이 자동 오프형 에이징 디바이스는, 예를 들면 도 67∼도 69a 및 도 69b의 디바이스를 변형함으로써 실현할 수 있다. 즉, 노멀 오프형 MOSFET의 전하 축적 게이트에 채널을 반전시키는 과잉 캐리어를 주입하고, 시간의 경과와 함께 과잉 캐리어를 방출시킴으로써 실현한다. 또한, 실시 형태14 내지 실시 형태29의 자동 오프형 에이징 디바이스(3)를 사용할 수도 있다.
이어서, 상기 실시 형태에 도시한 에이징 디바이스가 도통 상태로부터 비도통 상태로 되는 시간(수명)을 계산하는 방법을 나타낸다.
우선, 전하를 유지하는 게이트 전극(부유 게이트를 포함함)의 면적을 S, 그 게이트 전극 하의 게이트 절연막의 두께를 Tox, 산화물의 유전율을 εox로 한다. 그리고 이 게이트 절연막의 임계 전압을 Vth로 하고, 이 게이트로부터의 누설 전류를 Iag로 하면, 에이징 디바이스의 수명을 이하의 수학식으로 계산할 수 있다.
[수학식]
단,
[수학식]
이며, Qs는, 게이트 전극에 주입된 전하에 의한 게이트 전극 하의 표면 전하 밀도, εSi는 실리콘의 유전율, q는 소전하(elementary charge), NB는 기판의 불순물 농도이다. Iag는, 실시 형태에 의해 표식이 서로 다르다. 실시 형태14 및 실시 형태15의 PN 접합을 게이트 전극에 접속한 예로는,
[수학식]
의 식이 성립된다. 여기서, A는 접합 면적, Δ(t)는 에이징 전위, t는 시간, ni는 진성 캐리어 농도, τO는 공핍층 내에서의 캐리어의 수명, WD는 접합 주위의 공핍층 폭, kB는 볼트먼 상수, T는 절대 온도, De는 전자의 확산 계수, Le는 전자의 확산 길이, npo는 p형 실리콘 내에서의 전자 농도, Dh는 정공의 확산 계수, Lh는 정공의 확산 길이, pno는 n형 실리콘 내에서의 정공 농도이다.
실시 형태16로부터 실시 형태19에 대응하는 Iag는 다음 수학식으로 주어진다.
[수학식]
단, VB는 베이스 전압이다.
실시 형태20 및 실시 형태21의 쇼트키 접합을 이용한 경우에는,
[수학식]
로 된다. 단, R은 리차드슨 상수, φB는 쇼트키 장벽의 높이이다.
실시 형태22로부터 실시 형태25에 대응하는 Iag는 다음의 수학식으로 주어진다.
[수학식]
단, WG는 전하를 유지시키는 게이트에 접속하는 MOSFET의 게이트 폭, LG는 전하를 유지시키는 게이트에 접속하는 MOSFET의 게이트 길이, μn은 전하를 유지시키는 게이트에 접속하는 MOSFET의 모빌리티, Cox는 전하를 유지시키는 게이트에 접속하는 MOSFET의 게이트 용량, VG는 전하를 유지시키는 게이트에 접속하는 MOSFET의 게이트에 인가하는 전압이다.
실시 형태26부터 실시 형태29에 대응하는 Iag는 다음의 수학식이다.
[수학식]
단, mDE는 상태 밀도 유효 질량(density-of-state effective mass), EC1은 부유 게이트의 전도대단(傳導帶端), EC2는 제어 게이트 혹은 실리콘 표면의 전도대단, f1은 부유 게이트에서의 전자의 점유 확률(occupation probability), f2는 제어 게이트 혹은 실리콘 표면에서의 전자의 점유 확률, D(E)는 에너지 E의 전자가 부유 게이트와 제어 게이트 혹은 실리콘 표면 사이를 터널하는 확률이다. 또한, 계산 방법은 일본 특개2002-76338에 개시하고 있다.
이상에서 본 실시 형태의 Iag의 표식을 모두 기술하였다. 계속해서, 일례로서 PN 접합을 이용한 Iag에 의한 수명(τag)의 계산 결과를 나타낸다. 이 계산에의해, 에이징 디바이스의 구조를 정하는 다양한 파라미터에 대응하여 τag가 어떻게 변화할지 분명해지며, 제조 상의 조건이나 시스템의 성능, 혹은 사용자의 요망 등에 대응하여 최적의 디바이스 구조를 결정할 수 있다. 또한, 다른 Iag를 이용한 계산은 여기서 설명하는 예와 거의 마찬가지로 행할 수 있으므로 자세한 설명은 생략한다.
도 72는 임계 전압 의존성을 도시한 것이다. 횡축은 임계값을 나타내며, 종축은 수명을 나타낸다.
이와 같이, 임계 전압을 올리면 수명이 짧아지는 것을 알 수 있다. 반도체 기판이나 폴리실리콘의 불순물 농도를 이용하여, 수주간부터 수개월 동안에 수명을 조절하는데 적합한 것을 나타내고 있다.
도 73은 게이트 절연막의 막 두께 의존성을 도시하고 있다. 횡축은 게이트 절연막의 두께를 나타내며, 종축은 수명을 나타낸다.
이와 같이, 게이트 절연막을 두껍게 하면 임계값이 높아져, 결과적으로 수명이 짧아진다. 10㎚ 이상에서 막 두께 의존성이 약하기 때문에, 막 두께 의존성을 이용하는 것은 수개월 단위로 수명의 조정을 행할 때 유리하다.
도 74는 PN 접합의 접합 면적에 대한 의존성을 도시한 것이다. 횡축은 PN 접합의 접합 면적을 나타내며, 종축은 수명을 나타낸다.
이와 같이, 접합 면적을 크게 하면 누설 전류가 증대하여, 수명이 줄어드는 것을 알 수 있다. 게이트 면적에도 영향을 받지만, 대체 수개월 내지 수년의 수명조정에 적당하다.
도 75는 PN 접합의 불순물 농도 의존성을 도시하고 있다. 횡축은 접합의 억셉터 농도를 대수로 나타내며, 종축은 수명을 나타낸다.
이와 같이, 도너도 억셉터도 고농도가 될수록 수명은 길어지는 경향이 있다. 수명의 조정에는 도면에서 기울기가 비교적 낮은 영역을 이용하는 것이 유리하다. 예를 들면, 도너 농도가 1×1016㎝-3이면, 억셉터 농도 1×1017㎝-3이상인 지점에서 변동이 적은 수명을 설계할 수 있다.
또한, 수명은 도 74에서도 알 수 있듯이, 접합 면적과 비례하여 짧아진다. 이 성질과 함께 병용하면 적은 오차 범위에서 자유롭게 수명을 조절할 수 있게 된다.
이상 설명한 실시 형태에 의하면, 소정의 시간 경과 후에, 제1 및 제2 기능 블록 사이의 신호선에 개재하거나, 접속된 반도체 시한 스위치에 의해, 제1 및 제2 기능 블록사이를 절단하거나 접속할 수 있으며, 2개의 기능을 합하여 얻어지는 원하는 기능에 유효 기한을 설정할 수 있다. 또한, 소정 시간 경과 후, I/O 단자로부터 이용할 수 있는 내부 회로의 정보 또는 기능을 전환할 수 있다.
반도체 시한 스위치의 수명은 MOS 구조에 대한 전하의 주입 시간, 게이트 체적, 접합 면적, 접합부의 불순물 농도, 절연막 두께, 채널 면적, 익스텐션 영역 등을 조정함으로써, 정확한 동작 수명을 설정할 수 있다. 또, 디바이스의 구조 파라미터로 결정한 수명은 설계 및 초기의 전하 주입 시에만 설정 가능하므로, 수명의개찬을 방지할 수 있는 유효 기한이 있는 기능 이용 장치를 제공할 수 있다.
상기한 유효 기한이 있는 기능 이용 장치에서, 제1 기능 블록은 인코드된 암호 키를 저장하는 메모리이고, 제2 기능 블록은 암호 키를 디코드하는 디코더이며, 원하는 기능은 디코드된 암호 키인 것이 바람직하다.
만약 상기한 바와 같은 수명 제어 기술이 염가로 제공할 수 있으면, 마이크로칩과 같은 무선 IC 태그(RFID)에 탑재하는 것이 가능하게 된다. 고체 에이징 디바이스에 의해 유효 기한화된 암호 키를 탑재한 RFID의 응용 예는 무수하다. 그 중 몇개를 간단히 설명해 두자.
제1 예는, 수송 시스템에 응용하는 것이다. 컨테이너 중 패키지를 하나하나 체크하는 것은 한계가 있으며, 테러를 목적으로 한 대량 파괴 병기의 원료나 위법 약품 등이 일반 수송 시스템에 섞일 위험성이 있다. 그래서, 수송 시스템의 안전성을 확보하기 위해, 모든 수송용 패키지에 RFID를 첨부하는 것을 의무화하는 움직임이 있다.
그러나, 정규로 사용된 패키지의 RFID를 사용 후에 박리 후, 탬퍼링한 후 내부 정보를 부정하게 갱신하여, 재이용하는 것은 기술적으로 그만큼 어렵지 않으며, 사용 후 RFID의 회수를 의무화할 필요가 있다. 약간의 RFID가 이 회수 작업으로부터 누설되어도, 그것이 테러리스트의 손에 들어가면 큰 사회 불안의 씨가 된다. 또한, 회수 그 자체에 여분의 비용이 필요하게 된다. 그래서, 태그에 기록하는 암호 키를 고체 에이징 디바이스로 유효 기한화해 두면 회수하는 수고가 덜어지고, 안전성을 손상시키지 않고 비용 절감을 실현할 수 있다.
제2 예는 소비 기한이 있는 상품에 대한 응용이다. 생선 식품의 패키지에 RFID를 첨부하여 트레이 서비리티를 확보하려는 움직임이 있지만, 태그를 개찬하거나, 교체하거나, 패키지 그 자체를 바꾸면 그 효과는 반감된다. 그래서, 공적 기관이 일원 관리하여 배포하는 암호 키를, 고체 에이징 디바이스에 의해 유효 기한화하는 것이 필요하게 된다. 소비 기한 내에 유통하지 않으면 RFID에 탑재한 암호 키를 판독할 수 없게 되며, 소비자는 휴대 전화 등에 매립된 센서에 의해 상품이 소비 기한 내인지의 여부를 알 수 있다.
제3 예는, 브랜드 가치 유지에 응용하는 것이다. 소비 기한이 마감된 입술 연지나 향수 등을 염가 판매하는 가게가 있으며, 메이커는 브랜드 상품의 가격을 내리지 않으면 매상을 유지할 수 없는 상황이 발생되고 있다. 소비자는 이러한 상품에 소비 기한이 있는 것을 그다지 의식하지 않는다. 제2 예와 같이, 고체 에이징 디바이스에 의해 RFID에 탑재한 암호 키를 유효 기한화해 두면, 그 RFID를 첨부한 브랜드 화장품을 사기 위해 손에 쥐었을 때, 휴대 전화에 소비 기한 마감인 것을 자동적으로 통지하는 것이 가능하게 된다. 이에 의해, 소비자에게 이러한 상품에도 소비 기한이 있는 것을 호소할 수 있다.
제4 예는, 고체 에이징 디바이스에 의해 유효 기한화된 RFID를 사이에 끼운 시일이다. 이 시일을 이용하면, 고가의 IC 카드 등이 없어도 이 시일을 접착하는 것만으로, 회원증이나 입장권 등에 유효 기한을 설정할 수 있다. 이 경우, 일반 소비자(개인 상점, 학교, 직장, 가정, 친구, 서클 등)가 손쉽게 유효 기한이 있는 인증을 발행할 수 있게 된다. 또한, 투표 용지나 공문서에 응용하는 예도 나올 것이다. 이와 같이, 고체 에이징 디바이스와 RFID를 조합함으로써 무수의 응용예가 나온다.
고체 에이징 디바이스의 응용 예는 둘로 대별할 수 있다. 하나는, 배터리가 없는 전자 타이머이고, 시스템 LSI에의 탑재가 유망하다. 또 하나는 유효 기한이 있는 암호 키이고, RFID에 대한 탑재가 유망하다. 전자 타이머에의 응용 예는 후술하겠다.
또한, 본 실시예에서의 반도체 시한 스위치는 반도체층 내에 이격하여 형성된 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이의 채널 영역 위에 형성된 게이트를 구비하고, 제1 기능 블록은 소스 영역 및 드레인 영역 한쪽에 접속되고, 제2 기능 블록은 소스 영역 및 드레인 영역의 다른 쪽에 접속되어 있는, 즉 소스 영역 및 드레인 영역을 스위치의 접속단으로 하는 것이 바람직하다.
또한, 반도체 시한 스위치는 게이트에 미리 전하가 공급됨으로써 소스 영역 및 드레인 영역 사이가 도통 상태로 되며, 전하가 게이트로부터 시간의 경과와 함께 방출되며, 소정의 시간 경과 후에 소스 영역 및 드레인 영역 사이가 비도통 상태로 되는 것이 바람직하다.
혹은, 반도체 시한 스위치는, 상기 게이트에 미리 전하가 공급됨으로써 소스 영역 및 드레인 영역 사이가 비도통 상태로 되고, 전하가 게이트로부터 시간의 경과와 함께 방출되고, 소정의 시간 경과 후에 소스 영역 및 드레인 영역 사이가 도통 상태로 되도록 해도 된다.
또한, pn 접합, pnp 접합, n+nn+접합, p+pp+접합, npn 접합, 쇼트키 접합 중 어느 하나를 통해 게이트로 전하를 주입하는 것이 바람직하다.
또한, 반도체 시한 스위치의 게이트는 pn 접합, pnp 접합, n+nn+접합, p+pp+접합, npn 접합 혹은 쇼트키 접합이 반도체층에 대하여 수직 방향으로 적층되어 있는 것이 바람직하다.
또한, 반도체 시한 스위치는 반도체층 내에 이격하여 형성된 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이의 채널 영역 위에 형성된 부유 게이트와, 부유 게이트 근방에 형성된 컨트롤 게이트를 구비하고, 제1 기능 블록은 소스 영역 및 드레인 영역의 한쪽에 접속되고, 제2 기능 블록은 소스 영역 및 드레인 영역의 다른 쪽에 접속되어 있는 것이 바람직하다.
또한, 시한 스위치는 부유 게이트에 미리 전하가 공급됨으로써 소스 영역 및 드레인 영역 사이가 도통 상태 또는 비도통 상태로 되고, 전하가 상기 부유 게이트로부터 시간의 경과와 함께 방출되고, 시간의 경과와 함께 소스 영역 및 드레인 영역 사이가 비도통 상태 또는 도통 상태로 되는 것이 바람직하다.
또한, 부유 게이트로부터 소스 영역, 드레인 영역, 채널 영역, 혹은 제어 게이트 중 적어도 하나로 전하가 방출되는 것이 바람직하다.
또한, 부유 게이트를 이용하는 경우, 부유 게이트를 둘러싸는 절연재의 일부로부터 FN 터널링을 이용하여 주입하는 것이 바람직하다.
또한, 부유 게이트의 측면 근방에 측면 전극이 형성되고, 부유 게이트로부터상기 측면 게이트로 전하가 방출되는 것이 바람직하다.
지금까지 설명한 실시 형태에서는, 유효 기한이 있는 기능 이용 장치를, 주로 시스템의 관점으로부터 그 구성을 설명해 왔다. 지금부터의 실시 형태에서는, 불량 비트의 혼입이나, 에이징 디바이스의 구조 파라미터(터널 절연막 두께, 불순물 농도, 접합 면적, 게이트단 형상 등)의 제조 변동이 에이징 디바이스의 수명에 끼치는 영향을 억제할 수 있으며, 전자 라이프타임의 제어성을 높일 수 있는 반도체 집적 회로의 실시 형태가 제공된다.
후술한 실시 형태에 따르면, 단일 경시 변화 디바이스가 아니며, 복수의 경시 변화 디바이스(에이징 디바이스)를 병렬로 접속하고, 수명이 긴 셀(단, 최장 수명을 제외함)이 경시 변화 회로의 수명을 결정하도록 설계함으로써, 단일 에이징 디바이스를 이용한 경우와 같은 변동을 억제할 수 있으며, 게다가 불량 비트에 의한 변동을 방지할 수 있다.
따라서, 불량 비트의 혼입이나, 에이징 디바이스의 구조 파라미터의 제조 변동이 에이징 디바이스의 수명에 끼치는 영향을 억제할 수 있으며, 전자 타이머 시간의 제어성을 높이는 것이 가능하게 된다.
따라서, 상술한 모든 실시 형태에서의 에이징 디바이스 대신에, 후술하는 경시 변화 회로를 이용하면, 보다 좋은 제어성을 얻을 수 있다.
에이징 디바이스에 대해서는, 이미 구체적인 실시 형태를 모두 설명했지만, 후속의 실시 형태를 설명하기 전에 에이징 디바이스에 대하여 총괄해 둔다.
도 76은 에이징 디바이스의 기본 구성을 도시한 도면이다. 에이징 디바이스의 중심부는 경시 변화하는 기능 영역(111)과, 이 경시 변화를 감지하는 경시 변화 감지부(112)이다. 경시 변화 감지부(112)에는 입력부(input part : 113)로부터 입력 신호가 입력되고, 그 입력 신호에 대응하여 출력부(output part : 14)로부터 출력 신호가 출력된다. 집적 회로에서는, 이 경시 변화하는 기능 영역으로서, 전원과 절단한 상태에서 누설 현상을 수반하는 전하 축적층을 이용하는 것이 바람직하다. 또한, 감지부로서는 전계 효과를 전기 저항으로 변환하는 채널 등이 바람직하다.
도 77은 이 에이징 디바이스의 기본 구성을 실현하는 제1 구체예이다(상술한 도 41 등에 상당). Si 기판(120)의 표면 부분에 소스 영역(121)과 드레인 영역(122)이 이격하여 형성되고, 소스 영역(121)과 드레인 영역(122)과의 사이의 채널(123) 위에 터널 절연막(제1 게이트 절연막 : 124)을 개재하여 부유 게이트(125)가 형성되고, 그 위에 절연막(제2 게이트 절연막 : 126)을 사이에 개재하여 제어 게이트(127)가 형성되어 있다. 소스 영역(121) 및 드레인 영역(122)에는 각각 소스 전극(128)과 드레인 전극(129)이 형성되어 있다.
이 구성은, 기본적으로는 2층 게이트 구조의 EEPROM과 마찬가지이지만, 일반적인 메모리 셀과 비교하여 터널 절연막(124)의 막 두께가 얇게 되어 있다. 구체적으로 설명하면, 일반적인 메모리 셀의 터널 절연막의 막 두께가 약 10㎚ 정도인 데 대하여, 에이징 디바이스에 이용하는 메모리 셀의 터널 절연막은 약 1∼6㎚로 얇게 되어 있다.
여기서, 경시 변화하는 기능 영역은 부유 게이트(125)가 대응하고, 경시 변화 감지부는 채널(123)이 대응하고, 입력부는 소스 전극(128)과 드레인 전극(129)이 대응하며, 입력 신호는 소스 영역(121)과 드레인 영역(122) 사이의 전위차가 대응하고, 출력부는 드레인 전극(129)이 대응하고, 출력 신호는 드레인 전류가 대응하고 있다.
도 78a 내지 도 78f는 도 77에 도시한 구체예가 에이징 디바이스로서의 기능을 갖는 것을 설명하는 도면이다. 예로서 소스 및 드레인은 p형 확산층, 기판은 n형 Si로 한다. 전처리로서, 제어 게이트로부터 기판 계면과 부유 게이트 사이에 고전계를 인가하여, FN 터널링에 의해 전자를 채널로부터 부유 게이트에 주입해 둔다. 이 때, 기판 계면은 반전하여 정공이 집중하고, 도 78a와 같이 기판 계면에 채널이 형성된다.
이 상태로부터, 시간의 경과와 함께 부유 게이트의 전자가 기판 계면에 직접 터널하여, 채널 전계를 감소시킨다. 본래, 이러한 직접 터널링에 의한 전계의 감소는 전자의 전하가 작기 때문에 연속적으로 행해지지만, 설명을 간단히 하기 위해, 시각 t1에 불연속으로 전계의 감소가 생기게 하면, 도 78b, 도 78c의 그래프로 도시한 바와 같이, 드레인 전류로서 나타나는 출력 신호의 시간 변화는 불연속이 된다.
그 후, 도 78d에 도시한 바와 같이 시각 t2에서 다시 직접 터널링이 생기고, 도 78e와 같은 상태로 된다. 또한, 시각 t3에서 직접 터널링이 발생하면, 도 78f에 도시한 바와 같이 부유 게이트에 주입되어 있던 전자가 전부 방출되고, 채널이 소실하여 시각 t3이후 출력 신호가 흐르지 않게 된다. 이 예에서는, 에이징 디바이스의 수명은 축적된 전하가 방출되는 수명인 것이다. 따라서, 노멀 온형 에이징 디바이스에서 출력 신호가 증대하는 시간이나 수명이라고 할 수 있다.
이 설명은, 상술한 바와 같이, 설명을 간단하게 하기 위해 불연속의 출력 신호의 시간 변화를 방출했지만, 실제로는 도 79에 도시한 바와 같이 출력 신호의 변화는 연속적으로 되어 있다. 시각 ta부터 tb 사이에 전계의 감소가 생기며, 마지막으로는 채널이 소실하여 노이즈 레벨까지 출력 신호가 저하한다. 에이징 디바이스는 시각 ta부터 tb 사이의, 이 경시 변화를 이용하는 것이다. 또한, 전자와 정공의 역할을 변환하거나, n과 p를 교환해도 마찬가지로 설명할 수 있으므로, 상세한 내용은 생략한다.
도 80은 에이징 디바이스의 기본 구성을 실현하는 제2 구체예이다(상술한 도 14에 상당). n형 Si 기판(150)의 표면부에 p+형 소스 영역(151)과 p+형 드레인 영역(152)이 이격하여 형성되고, 이들 소스 영역(151)과 드레인 영역(152)과의 사이의 채널(153) 위에 터널 절연막(154)을 개재하여 게이트(155)가 형성되며, 그 위에 누설 전류를 제어하기 위한 pn 접합(156)을 갖고 있다. 소스 영역(151) 및 드레인 영역(152)에는 각각 소스 전극(158)과 드레인 전극(159)이 형성되어 있다.
여기서, 경시 변화하는 기능 영역은 게이트(155)와 pn 접합(156)이 대응하고, 경시 변화 감지부는 채널(153)이 대응하고, 입력부는 소스 전극(158)과 드레인 전극(159)이 대응하고, 입력 신호는 소스 영역(151)과 드레인 영역(152)과의 사이의 전위차가 대응하며, 출력부는 드레인 전극(159)이 대응하고, 출력 신호는 드레인 전류가 대응하고 있다.
경시 변화의 기능의 설명은 직접 터널링을 pn 접합의 누설 전류로 치환하면 제1 구체예와 마찬가지이므로 생략한다. 또한, 전자와 정공의 역할을 변환하거나, n과 p를 교환해도 마찬가지로 설명할 수 있으므로, 이것도 상세한 내용은 생략한다.
도 81은 에이징 디바이스의 기본 구성을 실현하는 제3 구체예이다(상술한 도 33에 상당). 도 80에 도시한 제2 구체예와 상이한 것은 pn 접합(156) 대신에 쇼트키 접합(157)을 형성한 것이다. 이 경우, 경시 변화하는 기능 영역은 게이트(155)와 쇼트키 접합(157)이 대응하게 된다. 또한, 경시 변화의 기능의 설명은, 직접 터널링을 쇼트키 접합의 누설 전류로 치환하면 제1 구체예와 마찬가지이므로 생략한다. 또한, 전자와 정공의 역할을 변환하거나, n과 p를 교환해도 마찬가지로 설명할 수 있으므로, 이것도 상세한 내용은 생략한다.
이와 같이, 상기한 어떤 에이징 디바이스에서도, 전원과 절단한 상태에서 경시 변화를 일으키고, 판독 시에 한해 전원과 접속하여 감지하는 출력 신호가 시간과 함께 변화하게 된다. 이하, 이 종류의 에이징 디바이스를 이용한 반도체 집적 회로의 실시 형태를 설명한다.
(실시 형태37)
상기 도 77에 도시한 바와 같은 에이징 디바이스에서는 도 82에 도시한 바와 같이, 칩 위의 터널 절연막(예를 들면 산화막)의 막 두께(Tox)는 반값 폭(fullwidth at half maximum)의 좁은 정규 분포를 이룬다고 생각되어진다. 이 분포 함수를 비트 수 밀도(Z(Tox))라고 하면, (전체 비트 수)·Z(Tox)·δTox는 터널 산화막의 막 두께가 [Tox - δTox/2, Tox + δTox/2] 사이에 있는 칩 위의 전체 비트 수로 된다.
이러한 터널 막 두께 분포를 갖는 N개의 에이징 디바이스의 단자(이 예에서는 드레인층)를, 도 83에 도시한 바와 같이 병렬로 접속한다. 도 77의 참조 부호 181은 에이징 디바이스(181c)는 에이징 디바이스(181)가 병렬로 접속된 회로, 참조 부호 182는 소스, 참조 부호 183은 드레인이다. 이 때, 전체 드레인 전류 ID는, 각 에이징 디바이스(181)의 드레인 전류 ID'의 합으로 정의할 수 있으며, 다음 수학식 8로 기재할 수 있다.
여기서, τ는 시간을 나타내는 파라미터이다. 부유 게이트에 축적된 전하가 시간 τ와 함께 방출됨으로써, 이 ID는 τ와 함께 저하하게 된다. 도 84에 도시한 바와 같이, 노멀 오프형이면, 이 ID가 전체의 드레인 누설이나 노이즈 레벨보다 높은 위치에 설정한 참조 신호 I0까지 저하했을 때의 τ를 전체 수명 τAG로 간주한다. 이것은, I0의 설정에 의해 노이즈나 오프 누설의 영향을 제거할 수 있는 것을 의미하고 있다.
이것을 실현하는 공정을, 도 85에 도시한다. 우선, 프로세스를 조정하여, 원하는 Z를 얻는다(단계 S1). 이어서, 디바이스 시뮬레이션 혹은 실측으로부터, 각 에이징 디바이스의 게이트 전류를 구한다(단계 S2). 물론, 이것은 막 두께마다 얻는 것으로 한다. 또한, 병렬하는 셀은 일렬일 필요는 없으며, 예를 들면 도 86에 도시한 바와 같이, 칩 위의 전역에 퍼져 분포되어도 된다. 또, 도 85의 참조 부호 210은 칩, 참조 부호 211은 셀, 참조 부호 212는 셀(211)의 출력 신호를 합산한 전류로부터 어떠한 정보를 판독하기 위한 디코더를 나타내고 있다. 이와 같이, 병렬하는 셀의 개수(N)나 칩 위의 배열을 디자인에 의해 결정한다(단계 S3).
그 결과, 수학식 8을 이용하여, 전체의 드레인 전류 ID를 예상할 수 있다. 이 ID가 참조 신호 I0과 동일해지는 방정식을 푸는 것에 의해(단계 S4), 전체 수명 τAG를 N, Z, I0의 함수로서 구할 수 있다(단계 S5).
이상 칩 내의 막 두께 분포로부터 τAG를 결정하는 방법을 설명했지만, 현실로는 칩끼리 분포의 평균값이나 분산 등이 약간 상이한 것이 생각되어진다. 이 때, I0을 끝없이 낮추어 최장 수명의 셀이 전체 수명 τAG를 결정하도록 해 두면, 분포 Z의 우측 엣지에는 칩마다의 변동이 있으므로, τAG에 변동이 혼입된다.
반대로 말하면, 칩 사이의 분포의 변동을 무시할 수 있을만큼 작게 한 제조 프로세스를 개발하면, 병렬된 에이징 디바이스 중 최장 수명의 것이 전체 수명 τAG를 결정할 수 있는 것을 의미한다. 그러나, 칩 사이의 변동이 없는 제조 프로세스를 개발하는 것은 어려워, 현실적이지 않다. 본 실시예에서는, 칩 내의 변동뿐만 아니라, 칩 사이의 제조 변동도 허용할 수 있는 수명의 결정 방법을 제안한다.
구체적으로 설명하면, 노이즈 레벨과 참조 신호 레벨 I0사이에 소정의 오프셋을 형성하고, 에이징 디바이스의 출력 신호 ID가 참조 신호 레벨 I0에 도달하기까지의 시간을 전체 수명 τAG라고 정의한다. 이렇게 해서 정의된 τAG는 칩내 최대 막 두께의 수명(최장 수명)보다 짧아진다. 또한, 최장 수명이 칩마다 변동되므로, 최장 수명이 가장 짧은 칩에서도, I0으로 정의된 τAG가 해당하는 칩의 최장 수명보다 짧아지도록 I0을 선택해야한다. 또한, 제조 프로세스도 이 칩마다의 최장 수명의 변동이 일정 범위 내가 되도록 조정할 필요가 있다. 이러한 사정을 근거로 한 후에 I0을 설정하고, 다시 도 85에 도시한 공정을 실행하게 된다.
실제의 디바이스 구성으로는, 후술한 도 101에 도시한 바와 같이, 에이징 디바이스의 병렬 회로(에이징 회로)의 후단에, 참조 신호 I0을 기억하는 메모리와, 복수의 에이징 디바이스의 출력 신호의 합산 출력과 참조 신호 I0를 비교하는 감지 회로를 형성하고, 감지 회로의 비교로부터 에이징 회로의 수명을 판정하도록 하면 된다.
그런데, 수명에 영향을 주는 구조 파라미터는 터널 절연막 두께만이 아니다. 도 87에 도시한 바와 같이, 기판 농도도 게이트 누설 현상에 영향을 미치게 하므로 중요하다. 또한, 웰, HALO, 확산층, 게이트 폴리실리콘 등의 불순물 농도도 수명에 영향을 미치게 하는 것을 알 수 있다. 상술한 방법은, 터널 절연막 두께를 예로 들어 설명한 것으로, 터널 절연막 두께를 웰, HALO, 확산층, 게이트 폴리실리콘, 기판 등의 불순물 농도로 치환해도 동일하다.
마찬가지로, 게이트 면적이나 게이트단 형상으로 치환해도 동일하다. 또한, 상술한 방법은 특히 셀 구조가 불휘발성 메모리형인 경우를 예로 들어 설명한 것으로, MOSFET의 게이트에 pn 접합이나 쇼트키 접합을 접속하거나, 혹은 만들어 넣거나 한 셀 구조라도 마찬가지다. 즉, 접합의 불순물 농도나, 접합 면적 등도 수명에 영향을 주는 구조 파라미터로 되어, 상술한 방법을 적용하는 대상이 된다. 또한, 단일 전자 트랜지스터라도 마찬가지다.
이상에서 예로 든 수명에 영향을 미치게 하는 구조 파라미터는, 고려해야하는 모든 구조 파라미터 중 일부일 뿐이다. 본 실시예에 의한 방법은 대응하는 구조 파라미터에 가장 적합한 형태로 변형하여 이용할 수 있다. 이것은, 후술하는 트리밍법이라도 동일하다.
이어서, 본 실시예의 불량 비트에 대처할 수 있는 것을 나타낸다. 도 88a 및 도 88b에 도시한 바와 같이, 복수의 에이징 디바이스를 직렬로 접속한 경우를 생각하자. 이 경우, 직렬로 접속한 N개의 셀 중 하나의 수명이 완료되면, 가장 우단의 드레인 전류는 흐르지 않게 되어, 시스템에 의해 전체적으로 수명이 완료 상태라고 판단된다. 이것은, 병렬형과 반대로, 수명이 가장 짧은 에이징 디바이스가 전체 수명 τAG를 결정하는 것을 의미한다. 그러나, 이 N개의 에이징 디바이스 중하나라도, 어떤 이유에 의해 불량이 생겨, 본래 설정되어 있는 수명보다 빨리 신호가 끊어지면, 전체 수명이 그것에 대응하여 빨라진다.
한편, 본 실시 형태와 같은 병렬형에서는, 전체 수명을 결정하고 있는 것이, 수명이 긴 비트의 집합이다. 즉, 적어도 불량 비트가 아닌 것에 의해 결정되므로, 이러한 불량 비트에 의한 수명의 최소화는 발생하지 않는다. 불량 비트가 존재하는 경우, 상기 도 82에 도시하는 막 두께 횟수 분포(Z)의 좌측의 끝 부분(수명이 짧은 쪽)이 확대될 뿐이다.
불량 비트의 원인은, 일반적으로 다양하다. 수명을 결정하는 구조 파라미터로서 터널 절연막에 주목하면, SILC(Stress-induced Leakage Current)나 결함 등, 불휘발성 메모리의 불량 비트와 동일한 원인이 생각되어진다. 또한, pn 접합이나 쇼트키 접합에 주목하면, 트랩 등이 생각되어진다. 셀을 병렬로 함으로써, 상술한 바와 같은 간단한 처방전에 의해, 이러한 다양한 불량의 원인에 동시에 대처하는 것이 가능하다.
상술한 처방전을 실현하기 위해서는, 비트 수 밀도 Z가 충분히 정규 분포로 근사할 수 있는 만큼 병렬하는 셀의 수 N을 많게 해야한다. 이 N은, 이하에서 설명한 바와 같이 20이상이다. 정규 분포의 타당성은, 일반적으로 스털링의 공식:
이 성립될 정도로 보증된다. 도 89는, 스털링의 공식의 좌변과 우변의 상대 오차를 자연수 n에 대하여 플롯한 것이다. 20이상에서 거의 스털링의 공식이 성립되는 것을 알 수 있다.
이와 같이 본 실시 형태에 따르면, 도 77과 같은 에이징 디바이스를 이용함으로써, 반도체 기판 위에 집적화할 수 있는, 배터리가 필요없는 전자 타이머를 실현할 수 있다. 그리고 이러한 경우, 복수의 에이징 디바이스를 병렬로 접속하고, 수명이 긴 셀(단, 최장 수명을 제외함)의 집단에서 수명을 결정하도록 설계함으로써, 에이징 디바이스의 제조 변동이 수명에 끼치는 영향을 없앨 수 있게 된다. 이 때, 합산 드레인 전류가 참조 신호 I0와 동일해지는 시간으로 정의되는 에이징 회로의 수명은, 병렬되는 에이징 디바이스 수명의 평균값보다 길어지고, 병렬되는 에이징 디바이스의 최장 수명보다 짧아진다. 또한, 불량 비트의 영향도 없앨 수 있게 된다.
(실시 형태38)
이상의 설명은, 수명이 완료되면 신호(ID)가 소멸하는 노멀 오프형 에이징 디바이스를 예로 들어 행하였다. 반대로, 수명이 완료되면 신호(ID)가 발생하는 노멀 온형 에이징 디바이스에서도, 본 발명을 이용하여 마찬가지로, 불량 비트에 의한 수명의 최소화나, 제조 변동의 수명에 대한 영향을 없앨 수 있다.
여기서, 노멀 온형과 노멀 오프형 분류를 도 90에 통합해 둔다.
노멀 오프형은, 게이트에 전하가 주입되기 전에는 오프 상태이다. 여기에 전하를 주입하여, 온 상태로 해 둔다. 누설 전류에 의해 게이트에 주입한 전하가방출되어, 출력 신호(ID)가 시간과 함께 감소된다. 도 91a의 그래프에 그 모습이 도시되어 있다. 시간 τ1에서 채널이 반전하고, 신호가 감소하는 모습이 도시되어 있다. 게이트에 주입하는 것은 pMOSFET 타입이면 전자, nMOSFET 타입이면 정공이다. 이것은, 「수명 τ1로 잊는다」라는 기능을 실현한다.
그런데, 이 설명은 1 비트를 상정하고 있으므로 채널 반전에 의해 수명 τ1을 정의하고 있다. 실제로는, τ1의 변동을 피하기 위해, 상술한 바와 같이 복수의 비트를 병렬하여 사용한다. 이 때, 수명 τ1은 상술한 방법으로 참조 신호 I0를 이용하여 다시 결정하게 된다.
노멀 온형은, 미리 채널에 불순물을 확산하고, 게이트에 전하가 주입되기 전으로서 온 상태이다. 여기에 전하를 주입하여, 오프 상태로 해 둔다. 누설 전류에 의해 게이트에 주입한 전하가 방출되고, 출력 신호(ID)가 시간과 함께 증대한다. 도 91b의 그래프에 그 모습이 도시하고 있다. 시간 τ2에서 채널이 반전하고, 신호가 급격하게 증대하는 모습이 도시되어 있다. 게이트에 주입하는 것은, pMOSFET 타입이면 정공, nMOSFET 타입이면 전자이다. 이것은, 「수명 τ2로 상기한다」라는 기능을 실현한다.
그런데, 이 설명은 1 비트를 상정하고 있으므로, 채널 반전에 의해 수명 τ2를 정의하고 있다. 실제로는, τ2의 변동을 피하기 위해, 상술한 바와 같이 복수의비트를 병렬하여 사용한다. 이 때, 수명 τ2는 상술한 방법으로 참조 신호 I0을 이용하여 다시 결정하게 된다.
계속해서, 노멀 온형과 노멀 오프형을 직렬 접속하여 보자. 예를 들면, 도 92에 그 단면도를 도시한다. 도 92의 참조 부호 261은 STI, 참조 부호 (262)는 소스·드레인 영역, 참조 부호 (263)은 부유 게이트, 참조 부호 (264)는 제어 게이트, 참조 부호 (265)는 층간 절연막, 참조 부호 (266)은 Al 배선을 나타내고 있다.
중앙 Al 등의 배선으로 연결한 STI의 좌측에 수명 τ2의 노멀 온형 에이징 디바이스를 배치하고, 우측에 수명 τ1의 노멀 오프형 에이징 디바이스를 배치한다. 도 92에 도시한 바와 같이, STI를 걸치는 배선으로 양 디바이스는 직렬 접속되어 있다. τ2<τ1이라는 조건을 만족하면, 도 91c의 그래프에 도시한 바와 같이 출력 신호의 시간 변화가 볼록 형상이 된다.
그런데, 이 설명에서 이용한 τ1, τ2의 변동을 피하기 위해, 실제로는 상술한 바와 같이 병렬한 셀과 참조 신호 I0이 조합에 의해 τ1, τ2를 결정한다. 구체적으로 설명하면, 도 93에 도시한 바와 같이, 노멀 온형 셀(271)을 병렬 접속한 회로(271C)에 대해 τ2를 결정하고, 노멀 오프형 셀(272)을 병렬 접속한 회로(272C)에 대하여 τ1을 결정하고, 양자를 직렬 접속함으로써 실현한다. 또, 도 93의 참조 부호 (271)은 노멀 온형 셀, 참조 부호 (272)는 노멀 오프형 셀, 참조 부호 (273)은 STI, 참조 부호 (274)는 배선, 참조 부호 (275)는 공통 소스, 참조 부호 (276)은공통 드레인을 나타내고 있다.
이어서, 노멀 온형과 노멀 오프형을 병렬 접속해 보자. 기본 구성은 상기 도 83과 마찬가지이며, 도 94에 도시한 바와 같이, 노멀 온형 에이징 디바이스(281)의 N개와, 노멀 오프형 에이징 디바이스(282)의 M개가 병렬 접속된다. 상술한 병렬과 참조 신호로부터 수명을 결정하고, 각각 노멀 온형 수명을 τ2, 노멀 오프형 수명을 τ1로 기술하면, τ1<τ2라는 조건을 충족시킬 때, 도 91d의 그래프에 도시한 바와 같이 출력 신호의 시간 변화가 오목 형상이 된다.
이렇게 본 실시 형태에 따르면, 실시 형태37과 마찬가지의 효과를 얻을 수 있는 것은 물론이며, 노멀 온형과 노멀 오프형 에이징 디바이스를 조합함으로써, 스타트부터 일정 시간 경과 후에 ON하고, ON하고나서 일정 시간 경과 후에 OFF, 또는 그 반대의 동작을 실현할 수 있다. 즉, 신호를 출력하는 기한을 설정하거나, 신호를 출력시키지 않는 기한을 설정할 수 있다.
(실시 형태 39)
이어서, 전자 타이머의 실현 방법에 대해, 두개의 방법을 설명한다.
전자 타이머의 제1 실현 방법은, 상기 도 83 및 도 86에 도시한 바와 같이, 병렬 접속된 셀의 합산 출력 신호(ID)가 시간과 함께 변화하는 성질을 이용한다. 출력 신호를 판독하는데 감지 앰프를 기동시킬 필요가 있으며, 이 때만 전원에 접속할 필요가 있다. 판독을 하지 않는 동안에는, 누설 전류에 의해 게이트에 주입한 전하가 서서히 상실되므로, 시각 t1에서 판독했을 때의 출력 신호 I1과, 그 후시각 t2로 판독했을 때의 출력 신호 I2는 상이하다. 여기서 t1<t2이다.
노멀 오프형인 경우, I1은 I2보다 크고, 신호가 시간과 함께 감소하게 된다. 반대로, 노멀 온형인 경우, I1은 I2보다 작고, 신호가 시간과 함께 증대하게 된다. 이와 같이 판독할 때마다 관측되는 출력 신호의 시간 변화로부터 시간을 측정하면 된다. 판독을 행하지 않는 동안에는 전원을 필요로 하지 않으므로, 전원이 필요없는 집적화할 수 있는 전자 타이머를 실현할 수 있다.
여기서 주의해야 할 것은, 노멀 온형이어도, 노멀 오프형이어도, 출력 신호 I1, I2, …를 시각 t1, t2, …에 대응시킬 수 있는 것이다. 구체적인 방법은 몇개 생각할 수 있지만, 일례로서 경험적 방법을 예로 들 수 있다. 예를 들면, 한번 전하를 주입하고나서 적당한 시간마다 출력을 측정하고, 그 시각에 대응하는 출력 신호를 기억해 둔다. 이렇게 하여
의 식으로 대응 코드를 만들 수 있다. 이 대응 코드는 동일하게 제조된 경시 변화 회로, 혹은 경시 변화 디바이스에도 적용 가능하다. 다른 방법으로서, 고정밀도의에이징 시뮬레이터를 개발하고, m=1부터 N까지 시각 tm에 대응하는 출력 Im을 계산해 두면 된다. 본 발명의 특징은, 어디까지나 수명 제어를 위해 병렬한 경시 변화 회로에 의한 구성을 기본으로 하고 있지만, 제조 기술의 진보에 의해, 단체의 경시 변화 디바이스로 마찬가지의 전자 타이머를 구성할 수 있는 가능성은 남겨져 있다.
전자 타이머의 제2 실현 방법은, 일본 특개평10-261786호 공보에 개시되어 있는 주파수 카운터 장치의 주파수를 시간으로 치환할 뿐으로 실현할 수 있다. 도 95를 이용하여 구체적으로 설명한다. 우선, 수명 τ1, τ2, …, τn을 갖는 노멀 오프형 경시 변화 회로(283)를 N개 준비한다. τ1, τ2, …, τn각각의 변동을 억제하기 위해, 상술한 병렬 방식과 참조 신호 I0을 이용한다. 즉, 도 95에 도시한 경시 변화 회로(283)는 병렬화된 복수의 에이징 디바이스로 구성한다.
이어서, τ1<τ2<…<τn을 만족하는 것으로 한다. 여기서, 1번째의 경시 변화 회로(2831)로부터 m 번째의 경시 변화 회로(283m)까지 오프 상태이며, m+1번째의 경시 변화 회로(283m+1)로부터 N 번째의 경시 변화 회로(283N)까지가 온 상태일 때, 이 전자 타이머는 τm과 τm+1사이의 시각을 가리키게 된다.
이러한 방법은, 집적화할 수 있는 에이징 디바이스에 의해 처음으로 실현할 수 있다. 또한, 에이징 디바이스로서 노멀 온형을 이용한 경우, 온과 오프를 바꿔 생각하면, 상기 방법을 마찬가지로 적용할 수 있다.
병렬화된 에이징 디바이스(경시 변화 회로(283))의 각 출력 신호를 검지하기위해서는 감지 회로가 필요하지만, 예를 들면 경시 변화 회로마다 감지 회로를 형성해 두고, 각각의 경시 변화 회로의 출력 신호를 동일한 신호 레벨과 비교하도록 하면 된다. 여기서, 각 감지 회로에서는 경시 변화 회로의 각 출력 신호를 다른 신호 레벨과 비교하는 것도 가능하다. 특히, N개의 경시 변화 회로의 최단 수명과 최장 수명의 차를 N 등분한 시간 간격으로 시각을 분할한 경우, 각각의 경시 변화 회로의 수명을 엄밀하게 제어하는 것이 어려우며, 이것을 보정하기 위해 비교하는 신호의 레벨을 조정하면 된다.
상기한 경시 변화 회로마다 형성되는 감지 회로, 신호 레벨의 기록이나 경시 변화 회로의 출력 신호와 경과 시간의 대응 코드를 미리 기억하는 메모리는 디코더(287)에 내장되고 있고, 상술한 처리는 모두 디코더(287) 내에서 행해진다.
또한, 전자 타이머의 가장 간편한 이용 방법은, 에이징 플래그를 설정하는 것이다. 이것은, 감지 증폭기로 출력 신호를 판독했을 때, 참조 신호 I0보다 클지의 여부에 의해 플래그를 설정하도록 하면 된다.
구성 방법은, 도 96에 도시한 바와 같이, 병렬화한 에이징 디바이스를 이용하면 된다. 도 96의 참조 부호 (301)은 에이징 디바이스, 참조 부호 (305)는 공통 소스, 참조 부호 (306)은 공통 드레인, 참조 부호 (311)은 감지 증폭기, 참조 부호 (312)는 팜(firmware), 참조 부호 (313)은 CPU를 나타내고 있다. 이와 같이, 배터리가 필요없는 집적화할 수 있는 구성으로 에이징 플래그를 세울 수 있다.
구체적으로 설명하면, 복수의 에이징 디바이스(301)의 합산 출력을 감지 증폭기(311)에서 검출하고, 합산 출력이 참조 신호 I0의 레벨로 된 시점에서 감지 증폭기(311)로부터 플래그를 출력한다. 그리고, 이 플래그에 대응하여 팜(312)을 동작시킴으로써, CPU(313)에 전자 타이머에 의한 설정 시간이 경과한 것을 알릴 수 있다. 또, 팜(312)은 반드시 필요하지는 않으며, 감지 증폭기(311)의 출력을 직접 CPU(313)로 제공하도록 해도 된다.
(실시 형태40)
칩 사이의 제조 변동은, 동일 로트 내보다 상이한 로트 사이의 경우 커지는 것이 예상된다. 동일 로트 내에서 참조 신호 I0을 낮춤으로써 제어할 수 있어도, 로트가 상이한 경우에는 그것을 할 수 없을 가능성이 있다.
도 98a는, 칩 사이의 제조 오차에 의한 비트(트랜지스터)마다의 드레인 전류에 대한 횟수 분포를 나타내고 있다. 도 98b는 이러한 분포를 갖는 비트를 합산한 드레인 전류의 시간 변화를 나타태고 있다. 도 98b 중 파선은 도 98a의 고전류측(우측)에 시프트한 분포에 대응하고, 실선은 도 98a의 저전류측(좌측)에 시프트한 분포에 대응하고 있다. 시간이 지나 전류 레벨이 감소함에 따라, 파선과 실선이 접근하고 있다. 양 분포의 평균값의 어긋남이 작으면, I0을 너무 낮게 취함으로써 수명을 제어하는 것이 가능하지만, 양 분포의 평균값의 어긋남이 클 때 고정밀도의 수명 제어를 요구하면 I0을 노이즈 레벨까지 저하시켜야하며, 실현 불가능하게 된다.
이러한 엄격한 조건을 클리어하기 위해서는 연구가 더 필요하고, 불필요한비트(트랜지스터)를 수명 연산의 대상으로부터 삭제하는 트리밍이라는 개념이 도입된다. 도 99a 및 도 99b를 이용하여 트리밍의 사고 방식을 설명한다. 도 99a는 드레인 전류와 비트 수와의 관계를 도시한 도면, 도 99b는 도 99a의 일부를 확대하여 도시한 도면이다.
우선, 양자의 평균값으로 둘러싸인 부분에 대응하는 비트의 드레인 전류만 합산한다. 이 때, 드레인 전류의 변동 원인이 터널 절연막 두께뿐이라고 가정하면, 트리밍 후의 드레인 전류가 가장 낮은 좌측의 엣지는 두꺼운 막 엣지에 대응한다. 반대로 우측은 박막 엣지에 대응하고 있다. 두꺼운 막 엣지 부근에 평균값을 갖는 분포가 실선으로, 박막 엣지 부근에 평균값을 갖는 분포가 파선으로 되어 있다.
여기서, 두꺼운 막 엣지란 터널 절연막 두께가 두꺼운 쪽의 엣지, 박막 엣지란 터널 절연막 두께가 얇은 쪽의 엣지라는 의미이다.
도 100a 및 도 100b는 트리밍 전후의 합산 드레인 전류의 시간 변화를 비교한 것으로, 도 100a는 트리밍 전, 도 100b는 트리밍 후를 나타내고 있다. 트리밍 후에는, 고드레인 전류측의 엣지를 깎아내어 어떤 한 영향으로 양 분포 모두 초기 전류 레벨이 저하하고 있다. 시간의 경과와 함께 박막 엣지로부터 먼저 전류가 흐르지 않게 되고, 합산 드레인 전류가 급격히 감소한다. 이 감소의 기울기는, 박막 엣지에서의 비트 수에 비례하고 있으므로, 파선이 더 급경사이다. 따라서, 이 감소가 시작된 후 박막 엣지측 분포와 두꺼운 막 엣지측 분포의 합산 전류 레벨이 역전한다.
이러한 역전은, 트리밍 이전에는 노이즈 레벨 정도까지 전류가 저하하지 않으면 발생하지 않으므로, 현실적으로는 거의 생기지 않는다고 생각하면 될 것이다. 또한, 트리밍 전에 전류 레벨의 감소가 완만하기 시작된 것은, 비트 수가 적은 박막측의 끝 부분의 수명 완료가 원인이다. 시간이 더 경과하면, 두꺼운 막 엣지가 수명이 완료되며, 양 분포 모두 합산 드레인 전류가 노이즈 레벨까지 한번에 저하한다. 이것을 전체 수명 완료로서 정의하면 분포마다의 변동을 더 정확하게 제어하는 것이 가능하게 된다. 이 때, 참조 신호 I0은 두꺼운 막 엣지에서의 파선의 합산 전류 레벨(IA에 두꺼운 막 엣지에서의 파선 분포의 비트 수를 곱한 것)보다 낮게, 노이즈 레벨보다 높게 설정해 두면 된다.
이러한 트리밍을 병렬화 회로 내에 실장하는 방법을, 도 101에 도시한다. 도 101의 일점 쇄선으로 둘러싼 부분이 트리밍 회로(350)이다. 한편, 파선원으로 둘러싼 부분은 합산 회로(Adder : 358)이다. 에이징 디바이스의 비트를 합산하기 전에, 플래시 메모리와 연산 회로에 직렬하고 있다. 또, 도 101의 참조 부호 351은 에이징 디바이스, 참조 부호 351C는 에이징 디바이스(351)를 병렬화한 에이징 회로, 참조 부호 352는 부유 게이트 및 제어 게이트를 갖는 2층 게이트 구성의 플래시 메모리(트리밍용 트랜지스터), 참조 부호 353은 연산 회로, 참조 부호 354는 IA, IB를 기억한 메모리, 참조 부호 355는 감지 회로, 참조 부호 356은 참조 신호 I0을 기억한 메모리, 참조 부호 357은 감지 회로의 출력부이다.
또, 연산 회로(353)는 4개의 단자를 구비하고 있으며, 제1 단자는 트리밍용트랜지스터(352)의 확산층과 전기적으로 접속되고, 제2 단자는 메모리(354)와 전기적으로 접속되고, 제3 단자는 합산 회로와 접속되고, 제4 단자는 트리밍용 트랜지스터(352)의 제어 게이트와 전기적으로 접속되어 있다.
우선, 플래시 메모리(352)에 전하를 주입하고, 온 상태로 해 둔다. 실제로는, 온 상태로 하는 방법은 이 플래시 메모리가 노멀 온형인지 노멀 오프형인지, 혹은 소스·드레인 영역이 n형인지 p형인지에 따라 서로 다르며, 그 형태에 대응하여 전하(전자나 정공)를 주입하거나, 혹은 방출하거나 하여 실현한다. 여기서는, 간단하게 하기 위해, 「전하를 주입하여 온 상태로 된」경우만을 이용하여 설명하지만, 「전하를 방출하여 온 상태로 된」 경우라도 본 발명의 본질은 변하지 않는다. 물론, 이 플래시 메모리의 전하 유지 특성은 에이징 디바이스의 수명보다 충분히 길어야한다.
이어서, 이 연산 회로(353)를 이용하여 에이징 디바이스(351)에 드레인 전압을 인가한다. 그 드레인 전류를 연산 회로(353)에서 감지하고, 미리 설정해 둔 전류 레벨 IA, IB와 비교한다. 이 IA, IB는 각각 도 99b에서 도시한 두꺼운 막 엣지와 박막 엣지의 전류 레벨이다. 여기서 감지한 드레인 전류가 IA와 IB사이에 없으면 플래시 메모리(352)의 제어 게이트에 전압을 인가하여 오프 상태로 변경시킨다. 이렇게 해서 해당 비트를 합산할 수 없도록 한다. 이와 같이, 플래시 메모리의 임계값의 재기입에 의해 트리밍을 실행하는 것이다.
한편, 여기서 감지한 드레인 전류가 IA와 IB사이에 있으면, 그대로 합산한다. 합산한 것을 도 101 우측의 감지 회로(355)에서 감지하여, 메모리(356)에 기억된 참조 신호 I0과 비교한다.
이 트리밍 결과의 정보를 새롭게 준비한 메모리(자기 메모리, MRAM, 불휘발성 메모리, ROM 등)에 기억하고, 나중에 합산 전류를 판독할 때에 이 정보를 참조하도록 해 주면, 트리밍용 트랜지스터의 임계값의 재기입은 반드시 필요하지는 않다. 또한, 이 메모리는 트리밍 회로 내의 연산 회로에 내장하거나 액세스 가능해지도록 배치하는 것이 바람직하다. 이 때, 트리밍용 트랜지스터는 통상의 MOSFET 혹은 바이폴라 트랜지스터라도 대용할 수 있다.
트리밍 결과를 기억하는 메모리를 내장한 경우의 회로도를, 도 102에 도시한다(단, 도 102에는 트리밍 결과를 기억하는 메모리는 도시되어 있지 않음). 도 101과 비교하여, 플래시 메모리(352)가 통상의 MOSFET(362)를 대신하는 것뿐으로, 그 외에는 외관상 완전히 동일하다. 트리밍 결과를 기억하는 메모리(363)를 액세스 가능하게 되도록 배치한 회로도를, 도 103에 도시한다. 또한, 트리밍용 트랜지스터를 바이폴라 트랜지스터(362')로 대용하는 경우, 도 104a 및 도 104b에서 도시한 바와 같이, 에미터(E)와 콜렉터(C)를 에이징 디바이스(351)의 출력 단자 및 연산 회로(353)의 제1 단자에 접속하고, 베이스(B)를 연산 회로(353)의 제2 단자에 접속하는 것이 바람직하다. 물론, 에미터와 콜렉터를 반대로 해도 된다.
또한, 임계값을 재기입하는 대신에, 트리밍 회로(350) 내의 연산 회로(353)의 전기적 접속을 절단해도 마찬가지의 효과가 얻어진다. 절단하는 부분은, 주로3개소이다. 제1 절단 개소는, 도 105에 도시한 바와 같이, 트리밍용 트랜지스터(362)의 게이트(바이폴라 트랜지스터인 경우는 베이스)와 연산 회로(353)의 제4 단자와의 사이의 접속이다. 또, 절단 개소는 저항(365)으로 표기하였다. 도 106∼도 107에서도 마찬가지다.
제2 절단 개소는, 도 106에 도시한 바와 같이, 트리밍용 트랜지스터(362)의 출력 단자(바이폴라 트랜지스터인 경우에는 에미터 혹은 콜렉터)와 연산 회로(353)의 제1 단자와의 사이의 절단이다.
제3 절단 개소는, 도 107에 도시한 바와 같이, 연산 회로(353)의 제3 단자와 출력을 합산하는 합산 회로까지이다. 상기 3개의 절단 개소 중, 어느 하나라도 되며, 2개라도 되며, 또한 3개라도 무방하다. 도 107에서는 다른 회로도(도 101∼도 103, 도 105, 도 106)와 마찬가지로, 단순하게 병렬한 부분이 합산 회로를 구성하고 있다.
절단된 저항(365)을 파선원으로 둘러싸면, 도 105∼도 107에서 도시한 절단은, 도면에서 가장 위에 있는 연산 회로(353)뿐이지만, 실제로는 도면 상의 어떤 연산 회로(353)에 관하여 절단되는 것이거나, 또는 그 절단되는 연산 회로(353)의 개수에 대해서는 트리밍 결과에 대응하여 결정한다.
또한, 이들 절단에는 일렉트로마이그레이션이나, 출하 전에 레이저로 달구어 절단하는 방법을 이용할 수 있다. 일렉트로마이그레이션에는, 일시적으로 대전류를 흘려 도선을 달구어 절단하는 주지된 방법을 사용할 수 있지만, 이 경우 도 105∼도 107에서 저항(365)은 극세선을 이용하는 것이 바람직하다.
또한, 도선을 절단하는 방법인 경우에는, 트리밍용 트랜지스터를 생략할 수도 있다. 이 경우, 절단 개소는 도 108에 도시한 바와 같이 2개소이다. 실제로 절단하는 것은 어느 한쪽이라도 되며, 양방이라도 된다.
또한, 도 109에 도시한 바와 같이, 에이징 디바이스(351)의 확산층(372)과 트리밍용 트랜지스터(352)의 확산층(372)은 각각 공유하는 것이 바람직하다. 또한, 에이징 디바이스(351)와 트리밍용 트랜지스터(352)의 양방으로서 플래시 메모리형 2층 게이트 트랜지스터를 사용한 경우, 에이징 디바이스(351)의 터널 절연막(374)의 막 두께가 트리밍용 트랜지스터(352)의 터널 절연막(384)의 막 두께보다 작은 것이 바람직하다. 또, 도 109에서, 참조 부호 370은 반도체 기판, 에이징 디바이스(351)에서, 참조 부호 371은 다른 확산층, 참조 부호 375는 부유 게이트, 참조 부호 376은 게이트간 절연막, 참조 부호 377은 제어 게이트, 트리밍 트랜지스터(352)에서, 참조 부호 382는 다른 확산층, 참조 부호 385는 부유 게이트, 참조 부호 386은 게이트간 절연막, 참조 부호 387은 제어 게이트이다.
또한, IA와 IB는 반드시 각각의 분포의 평균값일 필요는 없으며, 본 발명의 효과가 얻어지는 한 필요에 대응하여 IA와 IB를 조정하여 경시 변화 특성을 제어할 수 있다. 특히, 트리밍된 합산 드레인 전류가 노이즈 레벨까지 한번에 저하하는 시간, 즉 에이징 회로의 수명은 IA를 이용하여 조정할 수 있다. 이 때, 에이징 회로의 수명을 병렬된 에이징 디바이스의 수명의 평균값보다 짧게 할 수도 있다. 이것도 트리밍의 효과 중 하나이다.
그런데, 트리밍을 사용한 수명 제어에 중요한 것은 두꺼운 막 엣지이고, 박막 엣지는 반드시 필요하지는 않다. 이하에서는, 박막 엣지를 생략한 트리밍의 방법 에 대하여 도면을 이용하여 설명한다.
우선, 도 110a 및 도 110b에 박막 엣지를 무시한 트리밍의 개념을 도시하고 있다. 도 110a는 비트마다의 드레인 전류에 대한 횟수 분포를 도시하고, 도 110b는 도 110a의 일부를 확대하여 도시하고 있다. 좌측에 평균값이 시프트한 분포(실선)의 평균값의 지점을 두꺼운 막 엣지로 하고, 우측에 평균값이 시프트한 분포를 파선으로 도시하고 있다.
이 경우의 트리밍 전후의 합산 드레인 전류의 시간 변화를 비교한 결과를 도 111a 및 도 111b에 도시한다. 도 111a가 트리밍 전, 도 111b가 트리밍 후이다. 박막 엣지가 없기 때문에, 고전류측의 끝부분이 합산되어 있고, 초기 전류 레벨은 트리밍 전과 거의 변함이 없다. 시간과 함께 완만하게 전류 레벨의 감소가 시작되지만, 이것도 고전류측의 끝부분의 영향이다. 시간이 더 지나고, 두꺼운 막 엣지가 수명 완료된 순간 한번에 합산 전류가 노이즈 레벨까지 저하한다. 여기서는 박막 엣지를 이용했을 때와 같은 전류 레벨의 반전은 발생하지 않는다. 이 때 전체 수명이 완료되었다고 정의한다.
이러한, 박막 엣지를 생략한 트리밍 회로의 실장 방법을 도 112에 도시한다. 메모리(354')에 IB가 없는 것외에는 도 101과 마찬가지이며, 동작에 대한 자세한 설명은 생략한다.
또한, 상기 도 102 및 도 103과 마찬가지로, 트리밍 결과의 정보를 새롭게 준비한 메모리(자기 메모리, MRAM, 불휘발성 메모리, ROM 등)에 기억하고, 나중에 합산 전류를 판독할 때에 그 정보를 참조하도록 해 주면, 트리밍용 트랜지스터의 임계값의 재기입은 반드시 필요하지는 않다. 또한, 이 메모리는 트리밍 회로 내의 연산 회로에 내장하거나 액세스 가능해지도록 배치하는 것이 바람직하다. 이 때, 트리밍용 트랜지스터는 통상의 MOSFET, 혹은 바이폴라 트랜지스터라도 대용할 수 있다.
또한, 임계값을 재기입하는 대신에, 상기 도 105∼도 107과 같이 트리밍용 트랜지스터와 트리밍 회로 내의 연산 회로의 전기적 접속을 절단해도 마찬가지의 효과가 얻어진다. 이 절단에는, 일렉트로마이그레이션이나, 출하 전에 레이저로 달구어서 절단하는 방법을 이용할 수 있다. 또한, 이 절단을 이용하는 경우, 도 108과 같이 트리밍용 트랜지스터를 생략할 수도 있다.
트리밍 결과를 기억하는 메모리를 내장한 경우의 회로도를, 도 113에 도시한다. 도 112와 비교하여, 플래시 메모리(352)가 통상의 MOSFET(362)를 대신하는 것뿐이며, 그 외에는 외관상 완전히 동일하다. 또한, 도 102와 비교해도, 메모리(354)로부터 IB를 삭제하여 메모리(354')로 변경했을 뿐이다. 따라서, 도 103, 도 105∼도 107의 대응하는 메모리(354)로부터도 IB를 제거한 것과 동일한 실시예가 가능하다. 또한, 각각에 대하여, 도 104a 및 도 104b에 도시한 바이폴라 트랜지스터를 이용하는 것이 가능하다. 이들에 대해서는 설명이 중복되므로 생략한다.
마지막으로, 참조 신호 I0및 두꺼운 막 엣지 IA, 박막 엣지 IB를 조정하는 방법(튜닝법)에 대하여 설명한다. 이하에서는 I0을 예로 들어 설명하지만, IA, IB라도 마찬가지다. 도 114에 그 구성을 도시한다. 도 114의 참조 부호 411은 에이징 디바이스, 참조 부호 412는 감지 회로, 참조 부호 413은 메모리를 나타내고 있다. 감지 회로(412)에서 입력 신호를 감지하고, 그것이 I0보다 높으면 1을 출력하고, I0보다 낮으면 0을 출력하는 것이 I0의 이용 방법으로서, I0을 어떻게 기억할지가 문제이다.
가장 간단한 것은 ROM을 사용한 것이지만, 이것으로는 제조 후에 튜닝을 할 수 없다. 여기서, 메모리(413)로서 플래시 메모리를 사용하면, 제조 후에도 튜닝을 할 수 있게 된다. 플래시 메모리를 이용한 튜닝의 방법을 도 115에 도시한다. 이것은, 부유 게이트(FG)에 주입한 전하량으로 채널 저항을 조절하는 것이다. 물론, 이 플래시 메모리의 전하 유지 특성은 에이징 디바이스의 수명보다 충분히 길어야한다.
그러나, 이 방법으로는 에이징 디바이스로서 플래시 메모리형 셀을 채용하므로, 에이징 디바이스의 터널 산화막과 플래시 메모리의 터널 산화막의 양방을 구별하여 만들어야하므로, 코스트가 비싸진다. 그래서, 도 116에 도시한 바와 같은 병렬 미세선 r1∼rN을 이용한 방법도 실용적이다. 우선, 감지 회로(412)를 이용하여전압 V를 인가하면, 감지 회로(412)에서 감지되는 전류 I0은 이하의 수학식으로 표시된다. 단, r1∼rN은 미세선의 저항값이다.
제조 후, 일렉트로마이그레이션이나 레이저로 세선 중 어느 하나를 달구어 절단한다. 예를 들면, 그것을 N 번째의 세선이라고 하면, 전류 I0은 이하의 수학식으로 표시되도록 변화한다.
이와 같이 하여, 제조 후에 I0을 튜닝할 수 있다.
그 밖에, 제조 중에 튜닝하는 방법으로서, 도 117에 도시한 확산층을 이용하는 방법이나, 도 118에 도시한 게이트 클램프를 응용하는 방법도 있다. 확산층을 이용한 예(도 117)에서는, 확산층 농도로 튜닝한다. 게이트 클램프를 이용한 예(도 118)에서는, 채널 저항으로 튜닝할 수 있다.
(변형예)
또, 본 발명의 경시 변화 회로는 상술한 실시 형태37∼실시 형태40에 한정되는 것은 아니다. 상술한 에이징 회로를 사용한 모든 실시 형태는, 비트마다의 수명의 변동을 정확하게 제어할 수 있는 제조 프로세스가 있으면, 1 비트의 에이징디바이스를 구성 요소로 치환하여 실현할 수 있는 것이다. 현상의 제조 기술로는 매우 곤란하지만, 장래에는 실현할 수 있는 가능성이 남아 있다.
실시 형태1∼실시 형태40에서 주장하는 에이징 디바이스는, 신호를 감지할 때만 전원과 접속되지만, 그 외에는 전원과 절단된 상태에서 출력 신호가 경시 변화하는 성질을 이용한 것으로, 이 특질을 위해 오프 라인 상태에서 가동하는 경시 변화 디바이스이고, 그와 같은 성질을 갖는 집적 가능한 반도체 장치 전반이다. 또한, 실시 형태37∼실시 형태40은 이러한 에이징 디바이스의 경시 변화 특성의 변동을 제어하는 반도체 집적 회로에 관한 것이다.
또한, 실시 형태37, 실시 형태40에서는, 주로 노멀 오프형 에이징 디바이스를 이용하여 설명해 왔지만, 노멀 온형 에이징 디바이스를 이용해도 마찬가지의 효과가 얻어진다.
또한, 실시 형태37에서는, 에이징 디바이스를 병렬 접속했지만, 병렬에만 한하지 않고 도 97a 및 도 97b에 도시한 바와 같이 접속하는 것도 가능하다. 즉, 복수의 에이징 디바이스를 직렬 접속하고, 이 직렬 접속의 복수개를 병렬 접속하고 있다. 직렬 접속부가 하나만으로는 불량 셀 등의 영향에서 변동이 생기지만, 직렬 접속부를 복수개 병렬 접속함으로써, 변동을 억제하는 것이 가능하게 된다. 이 때, 에이징 회로(경시 변화 회로)의 수명이, 회로를 구성하는 에이징 디바이스의 수명의 평균값보다 짧아지는 경향이 있다. 또한, 그와 같이 참조 신호 I0을 조절하는 것이 바람직하다. 물론, 직렬부를 하나의 에이징 디바이스라고 간주할 수도 있다. 또한, 상술한 트리밍법을 이용한 경우, IA의 조절 형편에 의해서는 반대로 에이징 회로의 수명을, 회로를 구성하는 에이징 디바이스의 수명의 평균값보다도 길게 하는 것도 가능하다.
또한, 에이징 디바이스의 구성은, 2층 게이트 구성의 EEPROM에 한하는 것은 아니며, 도 80 및 도 81에 도시한 것은 물론이며, 전원과 절단된 상태에서 출력 신호가 시간과 함께 변화하는 디바이스이면 무엇이든 이용하는 것이 가능하다.
이상 상술한 바와 같이 실시 형태37∼실시 형태40의 반도체 집적 회로에 의하면, 단일의 경시 변화 디바이스가 아니며, 복수의 경시 변화 디바이스(에이징 디바이스)를 병렬로 접속하고, 수명이 긴 셀(단, 최장 수명을 제외함)이 경시 변화 회로의 수명을 결정하도록 설계함으로써, 단일 에이징 디바이스를 이용한 경우와 같은 변동을 억제할 수 있으며, 게다가 불량 비트에 의한 변동을 방지할 수 있다. 또한, 트리밍함으로써 수명의 제어성을 더 향상시키고, 오프 라인 상태이면서 배터리가 없는 상태에서 가동하는 전자 타이머 시간의 제어성을 높일 수 있다.
따라서, 불량 비트의 혼입이나, 에이징 디바이스의 구조 파라미터(터널 절연막 두께, 불순물 농도, 접합 면적, 게이트단 형상 등)의 제조 변동이, 에이징 디바이스의 수명에 끼치는 영향을 억제할 수 있으며, 수명의 제어성 및 전자 타이머 시간의 제어성을 높이는 것이 가능하게 된다.
이와 같이, 실시 형태1∼실시 형태36에서 시한 스위치로서 이용되는 에이징 디바이스를 대신하여, 상기 경시 변화 회로를 이용하는 것이 바람직하다.
상기한 반도체 집적 회로에서, 경시 변화 디바이스의 출력 신호가 소정의 레벨에 도달하기까지의 시간을 경시 변화 디바이스의 수명으로 정의하고, 경시 변화 회로의 출력 신호가 참조 신호에 달하기까지의 시간을 경시 변화 회로의 수명으로 정의했을 때, 경시 변화 디바이스의 수명의 평균값보다도 상기 경시 변화 회로의 수명이 더 길어지도록 참조 신호의 레벨이 설정되어 있는 것이 바람직하다.
또한, 참조 신호의 레벨은, 경시 변화 회로의 출력 신호가 시간의 경과에 의해 최대가 되는 값보다도 소정의 오프셋량만큼 작은 값, 또는 경시 변화 회로의 출력 신호가 시간의 경과에 의해 최소가 되는 값보다도 소정의 오프셋량만큼 큰 값으로 설정되는 것이 바람직하다.
또한, 참조 신호를 기억하는 메모리를 더 포함하고, 메모리에 기억하는 참조 신호의 레벨을 조정함으로써, 경시 변화 회로의 수명을 제어하는 것이 바람직하다.
또한, 경시 변화 디바이스는 전원과 절단된 상태에서 누설 현상을 수반하는 전하 축적층을 갖는 것이 바람직하다.
경시 변화 디바이스는, 전원과 절단된 상태에서 누설 현상을 수반하는 전하 축적층을 갖는 복수의 전계 효과 디바이스를 직렬 접속해도 된다.
또한, 경시 변화 회로는, 출력 신호가 시간과 함께 감소하는 복수의 제1 경시 변화 디바이스를 병렬 접속하여 이루어지는 제1 서브 경시 변화 회로와, 출력 신호가 시간과 함께 증대하는 복수의 제2 경시 변화 디바이스를 병렬 접속하여 이루어지는 제2 서브 경시 변화 회로를 구비하여 이루어지며, 제1 및 제2 서브 경시 변화 회로는 직렬 접속되고, 제1 및 제2 서브 경시 변화 회로의 출력 신호가 상기참조 신호에 달하기까지의 시간을 각각의 수명으로 정의했을 때, 제1 서브 경시 변화 회로의 수명이 제2 서브 경시 변화 회로의 수명보다도 더 길게 구성할 수 있다.
경시 변화 회로는, 출력 신호가 시간과 함께 감소하는 복수의 제1 경시 변화 디바이스를 병렬 접속하여 이루어지는 제1 서브 경시 변화 회로와, 출력 신호가 시간과 함께 증대하는 복수의 제2 경시 변화 디바이스를 병렬 접속하여 이루어지는 제2 서브 경시 변화 회로를 구비하여 이루어지며, 제1 및 제2 서브 경시 변화 회로는 병렬 접속되고, 제1 및 제2 서브 경시 변화 회로의 출력 신호가 참조 신호에 달하기까지의 시간을 각각의 수명으로 정의했을 때, 제1 서브 경시 변화 회로의 수명을 제2 서브 경시 변화 회로의 수명보다도 더 짧게 해도 된다.
또한, 경시 변화 회로는 복수의 서브 경시 변화 회로를 갖고, 복수의 서브 경시 변화 회로의 출력 신호와 경과 시간과의 대응 코드가 미리 기억된 메모리 영역을 더 구비하고, 감지 회로는 복수의 서브 경시 변화 회로의 출력 신호와 메모리 영역에 기억된 대응 코드를 비교하고, 경시 변화 회로의 동작 경과 시간을 검지하는 것이 바람직하다.
또한, 경시 변화 회로는 합산된 출력 신호가 소정의 레벨에 도달하기까지의 시간으로 정의되는 수명이 각각 다른 N개의 서브 경시 변화 회로를 갖고, 감지 회로는 N개의 서브 경시 변화 회로의 각 출력 신호를 참조 신호와 동시에 비교하며, 동작 경과 시간을 검지하는 것이 바람직하다.
N개의 서브 경시 변화 회로는, 수명을 일정 시간씩 바꾼 것으로, 감지 회로의 비교 결과에 의해 N개의 경시 변화 회로의 최단 수명과 최장 수명의 차를 N 등분한 시간 간격으로 시각을 분할하도록 해도 된다.
또한, 복수의 브레이커 각각은, 반도체 기판 위에 이격하여 형성된 제1 및 제2 확산층, 제1 및 제2 확산층 사이의 반도체 기판 위에 제1 절연막을 개재하여 형성된 제1 게이트 전극, 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 갖고, 제1 확산층이 복수의 경시 변화 디바이스의 대응하는 출력 단자와 전기적으로 접속된 2층 게이트 구조의 트리밍용 트랜지스터이고, 트리밍용 트랜지스터의 제2 확산층이 복수의 연산 회로의 대응하는 제1 단자와 전기적으로 접속되며, 트리밍용 트랜지스터의 제2 게이트 전극이 복수의 연산 회로의 대응하는 제4 단자와 전기적으로 접속되고, 복수의 연산 회로는 트리밍용 트랜지스터를 통하여 입력되는 상기 복수의 경시 변화 디바이스의 상기 출력 신호와, 제1 메모리 영역에 기억된 신호 레벨을 비교하고, 비교 결과에 기초하여 상기 트리밍용 트랜지스터의 상기 제1 게이트 전극에 대하여 전하의 주입 또는 방출을 행하는 것이 바람직하다.
또한, 복수의 경시 변화 디바이스의 각각은 반도체 기판 위에 이격하여 형성된 제3 및 제4 확산층, 제3 및 제4 확산층 사이의 상기 반도체 기판 위에 제3 절연막을 개재하여 형성된 제3 게이트 전극, 제3 게이트 전극 위에 제4 게이트 절연막을 개재하여 형성된 제4 게이트 전극을 갖고, 복수의 경시 변화 디바이스 각각의 제3 및 제4 확산층의 한쪽은 트리밍용 트랜지스터의 제1 확산층과 공용되며, 복수의 경시 변화 디바이스 각각의 제3 게이트 절연막의 막 두께는 트리밍용 트랜지스터의 상기 제1 게이트 절연막의 막 두께보다도 작은 것이 바람직하다.
또한, 복수의 브레이커 각각은, 반도체 기판 위에 이격하여 형성된 제1 및 제2 확산층, 제1 및 제2 확산층 사이의 반도체 기판 위에 제1 절연막을 개재하여 형성된 제1 게이트 전극, 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 갖고, 제1 확산층이 경시 변화 디바이스의 출력 단자와 전기적으로 접속된 트리밍용 트랜지스터이고, 복수의 연산 회로는 트리밍용 트랜지스터를 통하여 입력되는 경시 변화 디바이스의 출력 신호와, 제1 메모리 영역에 기억된 신호 레벨을 비교하고, 비교 결과에 기초하여 복수의 연산 회로와 상기 트리밍용 트랜지스터 사이의 전기적 접속, 또는 복수의 연산 회로와 합산 회로와의 전기적 접속을 절단하는 것이 바람직하다.
또한, 브레이커는 연산 회로의 제3 단자와 상기 합산 회로와의 인터커넥션을 절단하는 절단 흔적이어도 무방하다.
또한, 연산 회로에 입력되는 경시 변화 디바이스의 출력 신호와 제1 메모리 영역에 기억된 신호 레벨을 연산 회로가 비교한 결과를 기억하는 제3 메모리 영역을 더 구비하고, 복수의 브레이커 각각은 반도체 기판 위에 이격하여 형성된 제1 및 제2 확산층, 제1 및 제2 확산층 사이의 반도체 기판 위에 제1 절연막을 개재하여 형성된 제1 게이트 전극, 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 갖고, 제1 확산층이 경시 변화 디바이스의 출력 단자와 전기적으로 접속된 트리밍용 트랜지스터인 것이 바람직하다.
또한, 복수의 경시 변화 디바이스의 출력 신호가 제1 메모리 영역에 기억된 소정의 신호 레벨에 도달하기까지의 시간을 복수의 경시 변화 디바이스의 수명으로정의하고, 합산 회로에서 합산된 출력이 제2 메모리 영역에 기억된 참조 신호의 레벨에 도달하기까지의 시간을 경시 변화 회로의 수명으로 정의했을 때에, 제1 메모리 영역에 기억하는 소정의 신호 레벨을 조절함으로써, 경시 변화 회로의 수명을 제어하는 것이 바람직하다.
또한, 하나의 경시 변화 회로(에이징 회로)를 구성하는 경시 변화 디바이스(에이징 디바이스)의 타입은 노멀 온형이나 노멀 오프형 어느 하나로 통일되는 것이 바람직하다. 이 때, 노멀 온형 경시 변화 디바이스만으로 구성되는 경시 변화 회로는 노멀 오프형 경시 변화 회로이고, 노멀 오프형 경시 변화 디바이스만으로 구성되는 경시 변화 회로는 노멀 오프형 경시 변화 회로로 된다.
또한, 상기 시한 스위치는, 상기 경시 변화 회로로 실현하는 것이 바람직하다. 또한, 제조 프로세스의 진보에 의해 수명의 변동을 억제할 수 있으면, 상기 시한 스위치가 상기 경시 변화 디바이스로 실현할 가능성도 남아 있다.
본 발명에 따르면, 전자 타이머 시간의 제어성을 높일 수 있는 반도체 집적 회로를 실현할 수 있는 효과가 있다.

Claims (31)

  1. 제1 기능 블록과,
    제2 기능 블록과,
    상기 제1 기능 블록과 상기 제2 기능 블록과의 사이를 접속하고, 이들이 상호 액세스함으로써 발생하는 소망 기능을 이용 가능하게 하는 신호선과,
    상기 신호선에 개재하거나 접속하고, 제1 소정의 시간 경과 후, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 상기 상호 액세스를 실질적으로 불가능하게 하거나 혹은 실질적으로 가능하게 하는 반도체 시한 스위치
    를 포함하는 유효 기한이 있는 기능 이용 장치.
  2. 제1항에 있어서,
    상기 반도체 시한 스위치는, 상기 제1 소정의 시간 후, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 상기 상호 액세스를 실질적으로 불가능하게 하고, 또한 제2 소정의 시간 경과 후, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 상기 상호 액세스를 실질적으로 가능하게 하는 유효 기한이 있는 기능 이용 장치.
  3. 제1항에 있어서,
    상기 반도체 시한 스위치는, 상기 제1 소정의 시간 후, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 상기 상호 액세스를 실질적으로 가능하게 하고, 또한 제2 소정의 시간 경과 후, 상기 제1 기능 블록 및 상기 제2 기능 블록 사이의 상기 상호 액세스를 실질적으로 불가능하게 하는 유효 기한이 있는 기능 이용 장치.
  4. 제1항에 있어서,
    상기 제2 기능 블록은 정보 또는 기능을 저장한 제1 내부 회로인 유효 기한이 있는 기능 이용 장치.
  5. 제4항에 있어서,
    상기 제2 기능 블록은, 상기 제1 내부 회로 외에, (N-1)개의 다른 내부 회로를 더 포함하고,
    스위치의 특성에 관하여, 온 상태로부터 오프 상태의 제1 스위치 동작과, 오프 상태로부터 온 상태의 제2 스위치 동작 중 어느 하나를 제1 극성, 다른 스위치 동작을 제2 극성으로 정의했을 때, 상기 반도체 시한 스위치는 (N-1)개의 제1 극성형 시한 스위치와 (N-1)개의 제2 극성형 통상 스위치와 (N-1)개의 제1 극성형 통상 스위치로 이루어지며,
    제1의 제2 극성형 통상 스위치는 상기 제1 내부 회로와 상기 제1 기능 블록 사이에 접속되고,
    제n의 제2 극성형 스위치의 한쪽 단자는 제n 내부 회로에 접속되고(단 n은 자연수),
    제n의 제1 극성형 통상 스위치는 상기 제n의 제2 극성형 통상 스위치의 다른 단자와 제(n+1)의 제2 극성형 통상 스위치의 단자와의 사이에 접속되고,
    제n의 제1 극성형 시한 스위치는 상기 제n의 제2 극성형 통상 스위치와 상기 제n의 제1 극성형 통상 스위치를 동시에 구동하고,
    제(N-1)의 제1 극성형 통상 스위치는 제(N-1)의 제2 극성형 통상 스위치와 제N의 내부 회로 사이에 접속되고,
    상기 제1 극성형 시한 스위치는 제1부터 제(N-1)까지 번호 순으로 작동하는 유효 기한이 있는 기능 이용 장치.
  6. 제4항에 있어서,
    상기 제2 기능 블록은, 상기 제1 내부 회로 외에 (N-1)개의 다른 내부 회로를 더 포함하고,
    상기 반도체 시한 스위치는 N개의 자동 오프형 시한 스위치와 (N-1)개의 자동 온형 시한 스위치로 이루어지며,
    제1 자동 오프형 시한 스위치는 상기 제1 내부 회로와 상기 제1 기능 블록에 접속되고,
    제n 자동 오프형 시한 스위치는 제n 내부 회로에 접속되고(단, n은 자연수),
    제n 자동 온형 시한 스위치는 상기 제n 자동 오프형 시한 스위치와 제(n+1) 자동 오프형 시한 스위치 사이에 접속되고,
    상기 자동 오프형 시한 스위치는 제1부터 제N까지 번호순으로 작동하고, 상기 자동 온형 시한 스위치는 제1부터 제(N-1)까지, 상기 자동 오프형 시한 스위치의 서수에 동기하여 번호순으로 작동하는 유효 기한이 있는 기능 이용 장치.
  7. 제1항에 있어서,
    상기 신호선 도중에 형성된 입출력 단자,
    상기 제1 기능 블록과 상기 반도체 시한 스위치의 한쪽의 단자가 상기 입출력 단자에 접속되면,
    상기 반도체 시한 스위치의 다른 쪽의 단자에 접속된 제3 기능 블록
    을 더 포함하는 유효 기한이 있는 기능 이용 장치.
  8. 제7항에 있어서,
    상기 반도체 시한 스위치는, 스위치의 특성에 관하여, 온 상태로부터 오프 상태, 오프 상태로부터 온 상태 중 어느 하나를 제1 극성, 다른 것을 제2 극성으로 정의했을 때, 상기 입출력 단자와 상기 제2 기능 블록과의 사이에 접속되는 제2 극성형 통상 스위치와, 상기 입출력 단자와 상기 제3 기능 블록과의 사이에 접속되는 제1 극성형 스위치와, 상기 제2 극성형 스위치와 상기 제1 극성형 통상 스위치를 동시에 구동하는 제1 극성형 시한 스위치를 포함하는 유효 기한이 있는 기능 이용 장치.
  9. 제7항에 있어서,
    상기 반도체 시한 스위치는, 스위치의 특성에 관하여, 온 상태로부터 오프 상태, 오프 상태로부터 온 상태 중 어느 하나를 제1 극성, 다른 것을 제2 극성으로 정의했을 때, 상기 입출력 단자와 상기 제2 기능 블록과의 사이에 접속되는 제2 극성형 시한 스위치와, 상기 입출력 단자와 상기 제3 기능 블록과의 사이에 접속되는 제1 극성형 시한 스위치를 포함하는 유효 기한이 있는 기능 이용 장치.
  10. 제1항에 있어서,
    상기 반도체 시한 스위치는 반도체층 내에 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 위에 절연적으로 형성된 게이트 전극을 포함하고, 상기 소스 영역(14) 및 상기 드레인 영역(15)을 스위치의 2개의 접속단으로 하고, 그 중 하나는 상기 제1 기능 블록에 접속되며, 다른 하나는 제2 상기 기능 블록에 접속되어 이루어지는 유효 기한이 있는 기능 이용 장치.
  11. 제10항에 있어서,
    상기 반도체 시한 스위치는, 상기 게이트 전극에 미리 전하가 공급됨으로써 상기 소스 영역 및 드레인 영역 사이가 도통 또는 비도통 상태로 되고, 상기 전하가 상기 게이트 전극으로부터 시간의 경과와 함께 방출되고, 상기 소정의 시간 경과 후에 상기 소스 영역 및 상기 드레인 영역 사이가 비도통 또는 도통 상태로 되는 유효 기한이 있는 기능 이용 장치.
  12. 제11항에 있어서,
    상기 전하가 p n 접합, p n p 접합, n+n n+접합, p+p p+접합, n p n 접합, 쇼트키 접합으로 이루어지는 그룹으로부터 선발된 하나를 통해 상기 게이트 전극에 주입되거나, 혹은 상기 게이트 전극으로부터 누설되는 유효 기한이 있는 기능 이용 장치.
  13. 제11항에 있어서,
    상기 게이트 전극은 절연막으로 피복되고, 상기 전하가 상기 절연재를 개재하여 상기 게이트 전극에 주입되거나, 혹은 상기 게이트 전극으로부터 누설되는 유효 기한이 있는 기능 이용 장치.
  14. 전원과 절단된 상태에서 경시 변화를 일으키고, 판독 시에 감지되는 출력 신호가 시간과 함께 변화하는 복수의 경시 변화 디바이스를 병렬 접속하여 이루어지는 경시 변화 회로와,
    상기 경시 변화 회로의 상기 출력 신호를 참조 신호(I0)와 비교하는 감지 회로를 포함하는 반도체 집적 회로.
  15. 제14항에 있어서,
    상기 경시 변화 디바이스 각각의 상기 출력 신호가 소정의 레벨에 도달하기까지의 시간을 상기 경시 변화 디바이스 각각의 수명으로 정의하고, 상기 경시 변화 회로의 상기 출력 신호가 상기 참조 신호(I0)에 도달하기까지의 시간을 상기 경시 변화 회로의 수명으로 정의했을 때, 상기 경시 변화 디바이스의 평균 수명보다도 상기 경시 변화 회로의 수명이 더 길어지도록 상기 참조 신호(I0)의 레벨이 설정되어 있는 반도체 집적 회로.
  16. 제14항에 있어서,
    상기 참조 신호(I0)의 레벨은, 상기 경시 변화 회로의 상기 출력 신호가 시간의 경과에 의해 최대가 되는 값보다도 소정의 오프셋량만큼 작은 값, 또는 상기 경시 변화 회로의 상기 출력 신호가 시간의 경과에 의해 최소가 되는 값보다도 상기 소정의 오프셋량만큼 큰 값으로 설정되는 반도체 집적 회로.
  17. 제14항에 있어서,
    상기 참조 신호(I0)를 기억하는 메모리를 더 포함하고, 상기 메모리에 기억하는 상기 참조 신호(I0)의 레벨을 조정함으로써, 상기 경시 변화 회로의 수명을 제어하는 반도체 집적 회로.
  18. 제14항에 있어서,
    상기 경시 변화 디바이스는 전원과 절단된 상태에서 누설 현상을 수반하는 전하 축적층을 갖는 반도체 집적 회로.
  19. 제14항에 있어서,
    상기 경시 변화 디바이스는 전원과 절단된 상태에서 누설 현상을 수반하는 전하 축적층을 갖는 복수의 전계 효과 디바이스가 직렬 접속되어 이루어지는 반도체 집적 회로.
  20. 제14항에 있어서,
    상기 경시 변화 회로는, 상기 출력 신호가 시간과 함께 감소하는 복수의 제1 경시 변화 디바이스를 병렬 접속하여 이루어지는 제1 서브 경시 변화 회로와, 상기 출력 신호가 시간과 함께 증대하는 복수의 제2 경시 변화 디바이스를 병렬 접속하여 이루어지는 제2 서브 경시 변화 회로를 포함하여 이루어지며,
    상기 제1 및 제2 서브 경시 변화 회로는 직렬 접속되고, 상기 제1 서브 경시 변화 회로의 상기 출력 신호가 소정의 레벨에 도달할 때까지의 시간을 상기 제1 서브 경시 변화 회로의 수명으로 정의하고, 상기 제2 서브 경시 변화 회로의 상기 출력 신호가 상기 소정의 레벨에 도달하기까지의 시간을 상기 제2 서브 경시 변화 회로의 수명으로 정의했을 때, 상기 제1 서브 경시 변화 회로의 수명이 상기 제2 서브 경시 변화 회로의 수명보다도 더 긴 반도체 집적 회로.
  21. 제14항에 있어서,
    상기 경시 변화 회로는, 상기 출력 신호가 시간과 함께 감소하는 복수의 제1 경시 변화 디바이스를 병렬 접속하여 이루어지는 제1 서브 경시 변화 회로와, 상기 출력 신호가 시간과 함께 증대하는 복수의 제2 경시 변화 디바이스를 병렬 접속하여 이루어지는 제2 서브 경시 변화 회로를 포함하여 이루어지며,
    상기 제1 및 제2 서브 경시 변화 회로는 병렬 접속되고, 상기 제1 서브 경시 변화 회로의 상기 출력 신호가 소정의 레벨에 도달하기까지의 시간을 상기 제1 서브 경시 변화 회로의 수명으로 정의하고, 상기 제2 서브 경시 변화 회로의 상기 출력 신호가 상기 소정의 레벨에 도달하기까지의 시간을 상기 제2 서브 경시 변화 회로의 수명으로 정의했을 때, 제1 서브 경시 변화 회로의 수명이 제2 서브 경시 변화 회로(271c)의 수명보다도 더 짧은 반도체 집적 회로.
  22. 제14항에 있어서,
    상기 경시 변화 회로의 출력 신호와 경과 시간과의 대응 코드가 미리 기억된 메모리 영역을 더 포함하고,
    상기 감지 회로는, 상기 경시 변화 회로의 상기 출력 신호와 상기 메모리 영역에 기억된 상기 대응 코드를 비교하고, 상기 경시 변화 회로의 동작 경과 시간을 검지하는 반도체 집적 회로.
  23. 제14항에 있어서,
    상기 경시 변화 회로는 상기 각 서브 경시 변화 회로에서 합산된 출력 신호가 상기 각 서브 경시 변화 회로에 마련된 소정의 참조 신호에 도달하기까지의 시간으로 정의되는 수명이 각각 다른 N개의 서브 경시 변화 회로를 갖고,
    상기 감지 회로는, 상기 N개의 서브 경시 변화 회로의 각 출력 신호를 상기 참조 신호(I0)와 동시에 비교하고, 상기 각 서브 경시 변화 회로가 수명이 완료되었는지의 여부를 검지하는 반도체 집적 회로.
  24. 제23항에 있어서,
    상기 N개의 서브 경시 변화 회로는, 일정 시간씩 바뀌어진 수명을 갖고, 상기 수명은 상기 N개의 서브 경시 변화 회로의 최단 수명과 최장 수명의 차를 N 등분한 것이며, 상기 감지 회로는 상기 N개의 서브 경시 변화 회로의 각 수명을 감지함으로써, 경시 변화 회로의 동작 경과 시간을 검지하는 반도체 집적 회로.
  25. 전원과 절단된 상태에서 경시 변화를 일으키고, 판독 시에 감지되는 출력 신호가 시간과 함께 변화하는 복수의 경시 변화 디바이스와,
    상기 복수의 경시 변화 디바이스에 대응하여 형성된 복수의 연산 회로, 상기 복수의 연산 회로 각각은 적어도 3 단자를 갖고, 제1 단자에 상기 복수의 경시 변화 디바이스의 상기 출력 신호가 입력되면,
    상기 복수의 연산 회로의 제2 단자에 각각 전기적으로 접속되고, 소정의 하나이상의 신호 레벨을 기억한 복수의 제1 메모리 영역과,
    상기 복수의 연산 회로의 제3 단자와 전기적으로 접속되고, 상기 제3 단자에 나타나는 출력 신호를 합산하는 합산 회로와,
    상기 복수의 경시 변화 디바이스의 상기 출력 신호와 상기 소정의 신호 레벨을 비교하여 연산한 상기 복수의 연산 회로의 연산 결과에 기초하여, 상기 복수의 연산 회로의 출력을 차단하는 복수의 브레이커와,
    소정의 참조 신호를 기억하는 제2 메모리 영역과,
    상기 합산 회로의 출력 신호와 상기 제2 메모리 영역에 기억된 상기 참조 신호를 비교하는 감지 회로
    를 포함하는 반도체 집적 회로.
  26. 제25항에 있어서,
    상기 복수의 브레이커 각각은, 반도체 기판 위에 이격하여 형성된 제1 및 제2 확산층, 상기 제1 및 제2 확산층 사이의 상기 반도체 기판 위에 제1 절연막을 개재하여 형성된 제1 게이트 전극, 상기 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극을 갖고, 상기 제1 확산층이 상기 복수의 경시 변화 디바이스의 대응하는 출력 단자와 전기적으로 접속된 2층 게이트 구조의 트리밍용 트랜지스터이며,
    상기 트리밍용 트랜지스터의 상기 제2 확산층이 상기 복수의 연산 회로의 대응하는 상기 제1 단자와 전기적으로 접속되고, 상기 트리밍용 트랜지스터의 상기 제2 게이트 전극이 상기 복수의 연산 회로의 대응하는 제4 단자와 전기적으로 접속되고,
    상기 복수의 연산 회로는, 상기 트리밍용 트랜지스터를 통하여 입력되는 상기 복수의 경시 변화 디바이스의 상기 출력 신호와, 상기 제1 메모리 영역에 기억된 신호 레벨을 비교하고, 비교 결과에 기초하여 상기 트리밍용 트랜지스터의 상기 제1 게이트 전극에 대하여 전하의 주입 또는 방출을 행하는 반도체 집적 회로.
  27. 제26항에 있어서,
    상기 복수의 경시 변화 디바이스 각각은, 상기 반도체 기판 위에 이격하여 형성된 제3 및 제4 확산층, 상기 제3 및 제4 확산층 사이의 상기 반도체 기판 위에 제3 절연막을 개재하여 형성된 제3 게이트 전극, 상기 제3 게이트 전극 위에 제4 게이트 절연막을 개재하여 형성된 제4 게이트 전극을 갖고, 상기 복수의 경시 변화 디바이스 각각의 상기 제3 및 상기 제4 확산층의 한쪽은 상기 트리밍용 트랜지스터의 상기 제1 확산층과 공용되고, 상기 복수의 경시 변화 디바이스 각각의 상기 제3 게이트 절연막의 막 두께는 상기 트리밍용 트랜지스터의 상기 제1 게이트 절연막의 막 두께보다도 작은 반도체 집적 회로.
  28. 제25항에 있어서,
    상기 복수의 브레이커 각각은, 반도체 기판 위에 이격하여 형성된 제1 및제2 확산층, 상기 제1 및 제2 확산층 사이의 상기 반도체 기판 위에 제1 절연막을 개재하여 형성된 제1 게이트 전극을 갖고, 상기 제1 확산층이 상기 경시 변화 디바이스의 출력 단자와 전기적으로 접속된 트리밍용 트랜지스터이며,
    상기 복수의 연산 회로는, 상기 트리밍용 트랜지스터를 통하여 입력되는 상기 경시 변화 디바이스의 출력 신호와, 상기 제1 메모리 영역에 기억된 신호 레벨을 비교하고, 비교 결과에 기초하여 상기 복수의 연산 회로의 대응하는 것과 상기 트리밍용 트랜지스터 사이의 전기적 접속, 또는 상기 복수의 연산 회로의 대응하는 것과 상기 합산 회로와의 전기적 접속을 절단하는 반도체 집적 회로.
  29. 제25항에 있어서,
    상기 브레이커 각각은, 상기 연산 회로의 제3 단자와 상기 합산 회로와의 인터커넥션 혹은 복수의 상기 경시 변화 디바이스 중 하나와 복수의 상기 연산 회로 중 하나를 절단하는 절단 흔적인 반도체 집적 회로.
  30. 제25항에 있어서,
    상기 연산 회로에 입력되는 상기 경시 변화 디바이스의 출력 신호와 상기 제1 메모리 영역에 기억된 신호 레벨을 상기 연산 회로가 비교한 결과를 기억하는 제3 메모리 영역을 더 포함하고,
    상기 복수의 브레이커 각각은, 반도체 기판 위에 이격하여 형성된 제1 및 제2 확산층, 상기 제1 및 제2 확산층 사이의 상기 반도체 기판 위에 제1 절연막을개재하여 형성된 제1 게이트 전극을 갖고, 상기 제1 확산층이 상기 경시 변화 디바이스의 출력 단자와 전기적으로 접속된 트리밍용 트랜지스터인 반도체 집적 회로.
  31. 제25항에 있어서,
    상기 복수의 경시 변화 디바이스의 상기 출력 신호가 상기 제1 메모리 영역에 기억된 상기 소정의 신호 레벨에 도달하기까지의 시간을 상기 복수의 경시 변화 디바이스의 수명으로 정의하고, 상기 합산 회로의 출력이 상기 제2 메모리 영역에 기억된 상기 참조 신호의 레벨에 도달하기까지의 시간을 상기 경시 변화 회로의 수명으로 정의했을 때에, 상기 제1 메모리 영역에 기억하는 상기 소정의 신호 레벨을 조절함으로써, 상기 경시 변화 회로의 수명을 제어하는 반도체 집적 회로.
KR1020030045687A 2002-07-08 2003-07-07 유효 기한이 있는 기능 이용 장치를 포함한 반도체 집적 회로 KR100619656B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00198144 2002-07-08
JP2002198144 2002-07-08
JP2002336961A JP3959340B2 (ja) 2002-11-20 2002-11-20 半導体集積回路
JPJP-P-2002-00336961 2002-11-20
JPJP-P-2003-00188792 2003-06-30
JP2003188792A JP4068519B2 (ja) 2002-07-08 2003-06-30 有効期限付き機能利用装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020060045980A Division KR100736289B1 (ko) 2002-07-08 2006-05-23 유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로

Publications (2)

Publication Number Publication Date
KR20040005632A true KR20040005632A (ko) 2004-01-16
KR100619656B1 KR100619656B1 (ko) 2006-09-05

Family

ID=29740562

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030045687A KR100619656B1 (ko) 2002-07-08 2003-07-07 유효 기한이 있는 기능 이용 장치를 포함한 반도체 집적 회로
KR1020060045980A KR100736289B1 (ko) 2002-07-08 2006-05-23 유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020060045980A KR100736289B1 (ko) 2002-07-08 2006-05-23 유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로

Country Status (6)

Country Link
US (4) US7075284B2 (ko)
EP (2) EP1381159B1 (ko)
KR (2) KR100619656B1 (ko)
CN (2) CN1801393B (ko)
DE (2) DE60323389D1 (ko)
TW (1) TWI244107B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856581B1 (en) * 2000-10-31 2005-02-15 International Business Machines Corporation Batteryless, oscillatorless, binary time cell usable as an horological device with associated programming methods and devices
JP2004296928A (ja) * 2003-03-27 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置、これを用いたシステムデバイスおよびその製造方法
JP4509721B2 (ja) * 2004-09-28 2010-07-21 株式会社東芝 半導体装置
JP2006221364A (ja) * 2005-02-09 2006-08-24 Toshiba Corp 半導体装置及びｂｉｏｓ認証システム
US7128274B2 (en) * 2005-03-24 2006-10-31 International Business Machines Corporation Secure credit card with near field communications
DE102005017841B4 (de) * 2005-04-18 2012-11-15 Skidata Ag Zugangskontrollsystem
JP4489000B2 (ja) * 2005-10-12 2010-06-23 株式会社東芝 電子タイマー及びシステムｌｓｉ
DE102005052071A1 (de) * 2005-10-28 2007-05-03 Bundesdruckerei Gmbh Dokument mit einem elektronischen Gerät
JP4435095B2 (ja) * 2006-01-04 2010-03-17 株式会社東芝 半導体システム
US8115600B2 (en) * 2008-11-19 2012-02-14 Greatbatch Ltd. RFID detection and identification system including an RFID reader having a limited transmit time and a time-out period to protect a medical device against RFID-associated electromagnetic interference
FR2904464A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Circuit eeprom de retention de charges pour mesure temporelle
JP2008103675A (ja) * 2006-09-22 2008-05-01 Toshiba Corp 半導体集積回路
JP4282705B2 (ja) * 2006-09-28 2009-06-24 株式会社東芝 エージングデバイス及びその製造方法
WO2008065841A1 (fr) * 2006-11-27 2008-06-05 Panasonic Corporation Circuit à arrêt automatique utilisant comme minuteur une quantité de charge d'élément de stockage non volatile
JP4212622B2 (ja) * 2006-11-30 2009-01-21 株式会社東芝 時限スイッチ付き情報担体及び半導体集積回路
JP4679528B2 (ja) * 2007-01-30 2011-04-27 株式会社東芝 リフレッシュトリガー付き半導体記憶装置
JP4469877B2 (ja) 2007-07-12 2010-06-02 株式会社東芝 電子装置
JP4455621B2 (ja) * 2007-07-17 2010-04-21 株式会社東芝 エージングデバイス
US7923767B2 (en) * 2007-12-26 2011-04-12 Sandisk Corporation Non-volatile storage with substrate cut-out and process of fabricating
FR2926400A1 (fr) 2008-01-11 2009-07-17 St Microelectronics Rousset Cellule eeprom a perte de charges
JP5221172B2 (ja) * 2008-02-29 2013-06-26 株式会社東芝 Ｎａｎｄ混載型半導体時限スイッチ
US8260708B2 (en) 2009-04-17 2012-09-04 Empire Technology Development Llc Usage metering based upon hardware aging
US8006899B2 (en) 2009-08-03 2011-08-30 Michael Wein Entrance ticket with lighting effect
US9474137B1 (en) 2009-08-03 2016-10-18 Michael Wein Substrate with lighting effect
CN102959415B (zh) 2010-07-30 2015-01-07 英派尔科技开发有限公司 基于老化的部件使用度量
US9117832B2 (en) * 2012-06-05 2015-08-25 Phison Electronics Corp. Semiconductor device with physical manipulation detector and corrector
TWI479489B (zh) * 2012-08-13 2015-04-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
WO2014107166A1 (en) 2013-01-06 2014-07-10 Empire Technology Development Llc Aging-based leakage energy reduction method and system
US8963647B2 (en) * 2013-02-20 2015-02-24 Board Of Trustees Of Michigan State University Self-powered timer apparatus
JP6223729B2 (ja) * 2013-06-25 2017-11-01 株式会社東芝 半導体装置
CN104035017A (zh) * 2014-06-12 2014-09-10 中国科学院上海技术物理研究所 金属半导体接触的非线性传输线模型及参数的拟合方法
FR3054949A1 (fr) 2016-08-03 2018-02-09 Stmicroelectronics (Crolles 2) Sas Procede de reglage d'au moins un point de fonctionnement d'au moins un circuit integre d'un systeme sur puce, et systeme sur puce correspondant
FR3054885B1 (fr) 2016-08-03 2018-09-07 Stmicroelectronics (Crolles 2) Sas Procede d'estimation d'un profil d'exploitation d'un circuit integre d'un systeme sur puce, et systeme sur puce correspondant
KR20180091546A (ko) 2017-02-07 2018-08-16 삼성전자주식회사 반도체 장치 및 반도체 시스템

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1443434A (en) * 1973-01-22 1976-07-21 Mullard Ltd Semiconductor devices
US4588901A (en) * 1985-02-14 1986-05-13 Pentalux Corporation Timer control for television
US5074626A (en) * 1989-05-01 1991-12-24 Rockwell International Corporation Antilock brake controller
US4917443A (en) 1989-05-01 1990-04-17 Rockwell International Corporation Antilock brake controller with fail-safe microprocessor
US5699326A (en) * 1990-01-04 1997-12-16 Temtec, Inc. Time indicator
US5715215A (en) * 1990-01-04 1998-02-03 Temtec, Inc. Convention badge
DE4024300A1 (de) * 1990-07-31 1992-02-06 Porsche Ag Kraftfahrzeug mit einer zentralverriegelungsanlage und einer diebstahl-alarmanlage
JPH05314769A (ja) * 1992-05-13 1993-11-26 Mitsubishi Electric Corp 半導体集積回路装置
SK278480B6 (en) * 1992-12-31 1997-07-09 Ladislav Patrovic Connection of the semiconductor time switch used for lighting control
US5760644A (en) * 1995-10-25 1998-06-02 Nvx Corporation Integrated circuit timer function using natural decay of charge stored in a dielectric
JPH09127271A (ja) 1995-11-01 1997-05-16 Sony Corp 時刻表示装置
JPH09153288A (ja) * 1995-11-30 1997-06-10 Mitsubishi Electric Corp 半導体記憶装置
JP3251486B2 (ja) 1996-01-30 2002-01-28 三菱電機株式会社 回路遮断器およびそのテスト装置
SG74580A1 (en) * 1996-03-08 2000-08-22 Hitachi Ltd Semiconductor ic device having a memory and a logic circuit implemented with a single chip
JP3607439B2 (ja) * 1996-11-11 2005-01-05 株式会社日立製作所 半導体集積回路装置
JPH10189780A (ja) 1996-12-27 1998-07-21 Sony Corp 不揮発性半導体メモリ装置およびその製造方法
JP3853905B2 (ja) * 1997-03-18 2006-12-06 株式会社東芝 量子効果装置とｂｌトンネル素子を用いた装置
NL1012790C2 (nl) 1999-08-06 2001-02-07 Univ Delft Tech Endoscoop.
US6172907B1 (en) * 1999-10-22 2001-01-09 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-semiconductor (SONOS) type memory cell and method for retaining data in the same
JP2002076338A (ja) 2000-09-04 2002-03-15 Toshiba Corp デバイスシミュレーション方法、デバイスシミュレーションシステム、およびシミュレーションプログラムを記録した記録媒体
US6856581B1 (en) 2000-10-31 2005-02-15 International Business Machines Corporation Batteryless, oscillatorless, binary time cell usable as an horological device with associated programming methods and devices
CN2479822Y (zh) 2000-11-09 2002-03-06 王进兴 气垫床
US6752430B2 (en) * 2001-02-05 2004-06-22 Brady Worldwide Corp. Time dependent color-changing security indicator
DE10108913A1 (de) * 2001-02-23 2002-09-12 Infineon Technologies Ag Zeiterfassungsvorrichtung und Zeiterfassungsverfahren unter Verwendung eines Halbleiterelements
US6731158B1 (en) * 2002-06-13 2004-05-04 University Of New Mexico Self regulating body bias generator
JP3959340B2 (ja) 2002-11-20 2007-08-15 株式会社東芝 半導体集積回路
CN2594913Y (zh) 2002-12-11 2003-12-24 翟志荣 一种新的秦胡
JP3929888B2 (ja) * 2002-12-25 2007-06-13 株式会社東芝 Ｉｃカード

Also Published As

Publication number Publication date
DE60323389D1 (de) 2008-10-16
DE60323014D1 (de) 2008-10-02
US20060152208A1 (en) 2006-07-13
US7224157B2 (en) 2007-05-29
CN1278419C (zh) 2006-10-04
TW200405399A (en) 2004-04-01
KR100736289B1 (ko) 2007-07-09
EP1381159B1 (en) 2008-08-20
EP1381159A2 (en) 2004-01-14
EP1564887A1 (en) 2005-08-17
US20060244435A1 (en) 2006-11-02
CN1484309A (zh) 2004-03-24
US7248034B2 (en) 2007-07-24
CN1801393B (zh) 2011-04-06
CN1801393A (zh) 2006-07-12
US20060244434A1 (en) 2006-11-02
EP1381159A3 (en) 2004-01-21
EP1564887B1 (en) 2008-09-03
KR100619656B1 (ko) 2006-09-05
US7075284B2 (en) 2006-07-11
US7208933B2 (en) 2007-04-24
KR20060063861A (ko) 2006-06-12
US20040061518A1 (en) 2004-04-01
TWI244107B (en) 2005-11-21

Similar Documents

Publication Publication Date Title
KR100736289B1 (ko) 유효 기한이 있는 기능 이용 장치 및 반도체 집적 회로
US7746696B1 (en) CMOS twin cell non-volatile random access memory
US7989875B2 (en) BiCMOS integration of multiple-times-programmable non-volatile memories
US5086331A (en) Integrated circuit comprising a programmable cell
US8705280B2 (en) Electrically programmable floating common gate CMOS device and applications thereof
TWI268623B (en) Semiconductor integrated circuit device and method of manufacturing the same reading memory information at high speed from the transistor-carried nonvolatile memory cell transistor
JP4068519B2 (ja) 有効期限付き機能利用装置
JP2009537932A (ja) Ｓｏｎｏｓメモリデバイス及びｓｏｎｏｓメモリデバイスの作動方法
US20100039868A1 (en) Low voltage, low power single poly EEPROM
US6862216B1 (en) Non-volatile memory cell with gated diode and MOS transistor and method for using such cell
KR100883282B1 (ko) Ｅｅｐｒｏｍ
US20060220096A1 (en) Tunneling-enhanced floating gate semiconductor device
KR100323157B1 (ko) 실리콘-온-인슐레이터 비휘발성 랜덤 액세스 메모리 장치
US7436701B2 (en) Single poly EPROM device with double control gates to prevent unintentionally charging/discharging
EP1522078B1 (en) Erasable and programmable non-volatile cell
JP3957561B2 (ja) 半導体装置
JP4421364B2 (ja) 半導体装置
US20060226489A1 (en) System and methods for retention-enhanced programmable shared gate logic circuit
US20240292610A1 (en) One-time programmable memory cell and method for managing the logic state of the memory cell
US20110057242A1 (en) Nonvolatile semiconductor memory device
KR20140074846A (ko) 불휘발성 메모리 회로
JPH0590374A (ja) 半導体装置の製造プロセスにおけるチヤージアツプ量測定方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee