JPH09153288A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09153288A JPH09153288A JP7312561A JP31256195A JPH09153288A JP H09153288 A JPH09153288 A JP H09153288A JP 7312561 A JP7312561 A JP 7312561A JP 31256195 A JP31256195 A JP 31256195A JP H09153288 A JPH09153288 A JP H09153288A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 アドレス信号が急速に変化するスキュー等が
存在する場合においても、ＡＴＤ信号を発生可能なアド
レス変化検出回路を提供する。 【解決手段】 アドレス変化検出回路１０００におい
て、信号変化検出回路１００〜１０４は、それぞれ対応
するアドレス線の電位レベル変化に対応して反転される
相補時差信号ＢｎおよびＣｎを出力する。波形整形ワン
ショットパルス発生手段１１０〜１１４は、対応する相
補時差信号ＢｎおよびＣｎを受けて、所定の時間幅のワ
ンショットパルス信号を出力する。波形合成手段３０
は、いずれかのワンショットパルス信号の活性化に応じ
て、所定のパルス長のＡＴＤ信号を出力する。したがっ
て、いずれかの信号線の電位レベルが急激に変化して
も、波形整形ワンショットパルス発生回路から出力され
るワンショットパルス長は変化せず、常に一定パルス長
のＡＴＤ信号が出力される。
存在する場合においても、ＡＴＤ信号を発生可能なアド
レス変化検出回路を提供する。 【解決手段】 アドレス変化検出回路１０００におい
て、信号変化検出回路１００〜１０４は、それぞれ対応
するアドレス線の電位レベル変化に対応して反転される
相補時差信号ＢｎおよびＣｎを出力する。波形整形ワン
ショットパルス発生手段１１０〜１１４は、対応する相
補時差信号ＢｎおよびＣｎを受けて、所定の時間幅のワ
ンショットパルス信号を出力する。波形合成手段３０
は、いずれかのワンショットパルス信号の活性化に応じ
て、所定のパルス長のＡＴＤ信号を出力する。したがっ
て、いずれかの信号線の電位レベルが急激に変化して
も、波形整形ワンショットパルス発生回路から出力され
るワンショットパルス長は変化せず、常に一定パルス長
のＡＴＤ信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、高速でかつ安定なアクセス動作が可能な半
導体記憶装置に関する。
関し、特に、高速でかつ安定なアクセス動作が可能な半
導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置（以下、
ＤＲＡＭと呼ぶ。）やスタティック型半導体記憶装置
（以下、ＳＲＡＭと呼ぶ。）等の半導体記憶装置におい
ては、メモリセルアレイ中の、どのメモリセルに対して
アクセスするのかを指示するために、通常、複数本で構
成されるアドレス線を介して、外部からアドレス信号が
与えられる。半導体記憶装置の内部では、このアドレス
線に印加されたアドレス信号をデコードして、半導体記
憶装置内部の対応するメモリセルに対するアクセス動作
が行なわれる。このとき、アドレス線にアドレス信号が
印加されたタイミングを検出する方法として、アドレス
信号線のうちいずれか１本に対して与えられるアドレス
信号が変化したことを検出すると、新しいアドレス信号
が印加されたとみなす方法が用いられる場合がある。
ＤＲＡＭと呼ぶ。）やスタティック型半導体記憶装置
（以下、ＳＲＡＭと呼ぶ。）等の半導体記憶装置におい
ては、メモリセルアレイ中の、どのメモリセルに対して
アクセスするのかを指示するために、通常、複数本で構
成されるアドレス線を介して、外部からアドレス信号が
与えられる。半導体記憶装置の内部では、このアドレス
線に印加されたアドレス信号をデコードして、半導体記
憶装置内部の対応するメモリセルに対するアクセス動作
が行なわれる。このとき、アドレス線にアドレス信号が
印加されたタイミングを検出する方法として、アドレス
信号線のうちいずれか１本に対して与えられるアドレス
信号が変化したことを検出すると、新しいアドレス信号
が印加されたとみなす方法が用いられる場合がある。
【０００３】上記のようなタイミング検出のために使用
されるのが、アドレス変化検出回路（以下、ＡＴＤ回路
と呼ぶ。）である。
されるのが、アドレス変化検出回路（以下、ＡＴＤ回路
と呼ぶ。）である。
【０００４】半導体記憶装置における高速な列アクセス
動作を実現するために、たとえば、ＤＲＡＭの動作モー
ドとして、列アドレスを切換えるごとにそれに対応した
データ線のメモリセル信号をデータ出力するモードがあ
る。このモードでは、アドレス信号を同期させる外部ク
ロックはないので、それに代わる手段が必要で、この場
合に上記ＡＴＤ回路が用いられる。このモードの高速化
には、データを外部に読出す信号線であるＩ／Ｏ線の信
号伝達の高速化が重要である。一般に、Ｉ／Ｏ線の寄生
容量は大きく、データ読出速度を律速する１つの要因と
なっているからである。
動作を実現するために、たとえば、ＤＲＡＭの動作モー
ドとして、列アドレスを切換えるごとにそれに対応した
データ線のメモリセル信号をデータ出力するモードがあ
る。このモードでは、アドレス信号を同期させる外部ク
ロックはないので、それに代わる手段が必要で、この場
合に上記ＡＴＤ回路が用いられる。このモードの高速化
には、データを外部に読出す信号線であるＩ／Ｏ線の信
号伝達の高速化が重要である。一般に、Ｉ／Ｏ線の寄生
容量は大きく、データ読出速度を律速する１つの要因と
なっているからである。
【０００５】上記高速化のためには、Ｉ／Ｏ線に素早く
メモリセル信号を読出すこと、すなわち、Ｉ／Ｏ線上の
信号電圧を低振幅化し、それを高速に増幅できるメイン
アンプを用いることが必要である。これには、外部入力
アドレスが切換わり、その切換わったアドレスに対応す
るデータ線が選択される前に、アドレスが切換わったこ
とを素早く検出できればよい。この場合、この検出信号
を内部クロックとみなして、予めＩ／Ｏ対線をプリチャ
ージしておき、データ線が選択されるのを待つという動
作が可能となる。ここで、プリチャージされる電圧は、
たとえば、Ｉ／Ｏ対線上の２進情報に対応した電圧の中
間値に選んでおく。すると、次に選択されるデータ線
は、Ｉ／Ｏ線に残っている以前に選択され出力された情
報電圧をわざわざ反転させる必要はなく、中間値から充
放電すればよいので、高速動作が可能となる。
メモリセル信号を読出すこと、すなわち、Ｉ／Ｏ線上の
信号電圧を低振幅化し、それを高速に増幅できるメイン
アンプを用いることが必要である。これには、外部入力
アドレスが切換わり、その切換わったアドレスに対応す
るデータ線が選択される前に、アドレスが切換わったこ
とを素早く検出できればよい。この場合、この検出信号
を内部クロックとみなして、予めＩ／Ｏ対線をプリチャ
ージしておき、データ線が選択されるのを待つという動
作が可能となる。ここで、プリチャージされる電圧は、
たとえば、Ｉ／Ｏ対線上の２進情報に対応した電圧の中
間値に選んでおく。すると、次に選択されるデータ線
は、Ｉ／Ｏ線に残っている以前に選択され出力された情
報電圧をわざわざ反転させる必要はなく、中間値から充
放電すればよいので、高速動作が可能となる。
【０００６】また、低振幅用の高速メインアンプとして
は、カレントミラーアンプが多用されるが、このアンプ
は、常時電流が流れるのが問題である。ここで、ＡＴＤ
回路を用いれば、その検出信号を用いて、増幅に必要な
短い時間帯のみ上記メインアンプをオン状態とし、その
他の時間においてはオフ状態とすることが可能である。
つまり、高速かつ低消費電力なメインアンプが実現でき
る。
は、カレントミラーアンプが多用されるが、このアンプ
は、常時電流が流れるのが問題である。ここで、ＡＴＤ
回路を用いれば、その検出信号を用いて、増幅に必要な
短い時間帯のみ上記メインアンプをオン状態とし、その
他の時間においてはオフ状態とすることが可能である。
つまり、高速かつ低消費電力なメインアンプが実現でき
る。
【０００７】以上のように、ＡＴＤ回路は、半導体記憶
装置における列系の動作の高性能化に重要である。
装置における列系の動作の高性能化に重要である。
【０００８】図９は、従来のＡＴＤ回路２０００の一例
である。この例では、説明の簡単のために、アドレス信
号は３ビットからなるものとし、対応するアドレス線は
３本であるものとする。
である。この例では、説明の簡単のために、アドレス信
号は３ビットからなるものとし、対応するアドレス線は
３本であるものとする。
【０００９】図９を参照して、従来のＡＴＤ回路２００
０は、アドレス線Ａ１、Ａ２およびＡ３の電位をそれぞ
れ受ける信号変化検出回路２００、２０２および２０４
と、信号変化検出回路からの対応する相補信号出力Ｂｎ
およびＣｎ（ｎ＝１、２、３）をそれぞれ受けるワンシ
ョットパルス発生回路２１０、２１２および２１４と、
ワンショットパルス発生回路２１０〜２１４からの出力
を受けて、いずれかの出力パルス信号の活性化に応じ
て、アドレス変化検知信号（ＡＴＤ信号）を出力する波
形合成整形回路２２０とを含む。
０は、アドレス線Ａ１、Ａ２およびＡ３の電位をそれぞ
れ受ける信号変化検出回路２００、２０２および２０４
と、信号変化検出回路からの対応する相補信号出力Ｂｎ
およびＣｎ（ｎ＝１、２、３）をそれぞれ受けるワンシ
ョットパルス発生回路２１０、２１２および２１４と、
ワンショットパルス発生回路２１０〜２１４からの出力
を受けて、いずれかの出力パルス信号の活性化に応じ
て、アドレス変化検知信号（ＡＴＤ信号）を出力する波
形合成整形回路２２０とを含む。
【００１０】信号変化検出回路２００〜２０４は、入力
されたアドレス信号Ａｎ（ｎ＝１、２、３）が、“Ｈ”
レベルから“Ｌ”レベルに、あるいは“Ｌ”レベルから
“Ｈ”レベルに変化すると、その変化を検知して、互い
に相補な出力信号ＢｎおよびＣｎの信号レベルを互いに
反転させる。このとき、信号Ｂｎおよび信号Ｃｎは、ア
ドレス信号Ａｎが変化した後、信号Ｂｎの反転するタイ
ミングと、信号Ｃｎの反転するタイミングの間に、一定
の時間差Ｔを持つように変化するものとする。
されたアドレス信号Ａｎ（ｎ＝１、２、３）が、“Ｈ”
レベルから“Ｌ”レベルに、あるいは“Ｌ”レベルから
“Ｈ”レベルに変化すると、その変化を検知して、互い
に相補な出力信号ＢｎおよびＣｎの信号レベルを互いに
反転させる。このとき、信号Ｂｎおよび信号Ｃｎは、ア
ドレス信号Ａｎが変化した後、信号Ｂｎの反転するタイ
ミングと、信号Ｃｎの反転するタイミングの間に、一定
の時間差Ｔを持つように変化するものとする。
【００１１】ワンショットパルス発生手段２１０〜２１
４は、入力された上記相補時差信号ＢｎおよびＣｎを受
けて、ワンショットパルス信号Ｄｎ（ｎ＝１、２、３）
を発生する。波形合成整形手段２２０は、ワンショット
パルス信号Ｄｎを受けて、これらを合成し、かつ、その
パルス幅を一定の値に整形した後出力する。
４は、入力された上記相補時差信号ＢｎおよびＣｎを受
けて、ワンショットパルス信号Ｄｎ（ｎ＝１、２、３）
を発生する。波形合成整形手段２２０は、ワンショット
パルス信号Ｄｎを受けて、これらを合成し、かつ、その
パルス幅を一定の値に整形した後出力する。
【００１２】ＡＴＤ信号は、上記波形合成整形回路２２
０の出力であり、アドレス信号Ａ１、Ａ２、Ａ３のレベ
ルの少なくとも１つが変化すれば、それに対応してワン
ショットパルスが発生する。
０の出力であり、アドレス信号Ａ１、Ａ２、Ａ３のレベ
ルの少なくとも１つが変化すれば、それに対応してワン
ショットパルスが発生する。
【００１３】図１０は、従来のＡＴＤ回路２０００にお
けるワンショットパルス発生回路２１０〜２１４および
波形合成整形回路２２０の構成の一例を示す回路図であ
る。
けるワンショットパルス発生回路２１０〜２１４および
波形合成整形回路２２０の構成の一例を示す回路図であ
る。
【００１４】図１０を参照して、ワンショットパルス発
生回路２１０〜２１４のうち、たとえば、ワンショット
パルス発生回路２１０は、対応する相補時差信号Ｂ１お
よびＣ１を受けるＡＮＤ回路２４０と、ＡＮＤ回路２４
０の出力を受けて、反転した信号を出力する反転回路２
４２とを含む。ワンショットパルス発生回路２１２およ
び２１４についても、それぞれ対応する相補時差信号Ｂ
２および信号Ｃ２ならびに信号Ｂ３および信号Ｃ３を受
ける構成となっている以外は、ワンショットパルス発生
回路２１０と同様の構成である。
生回路２１０〜２１４のうち、たとえば、ワンショット
パルス発生回路２１０は、対応する相補時差信号Ｂ１お
よびＣ１を受けるＡＮＤ回路２４０と、ＡＮＤ回路２４
０の出力を受けて、反転した信号を出力する反転回路２
４２とを含む。ワンショットパルス発生回路２１２およ
び２１４についても、それぞれ対応する相補時差信号Ｂ
２および信号Ｃ２ならびに信号Ｂ３および信号Ｃ３を受
ける構成となっている以外は、ワンショットパルス発生
回路２１０と同様の構成である。
【００１５】波形合成整形回路２２０は、ノードＥと接
地電位との間にそれぞれ接続され、ワンショットパルス
発生回路２１０〜２１４の出力であるワンショットパル
ス信号Ｄｎをそれぞれゲートに受けるＮチャネルＭＯＳ
トランジスタＮ２００、２０１、Ｎ２０２と、ノードＥ
とを電源電位Ｖｃｃとにドレインおよびソースをそれぞ
れ接続するＰチャネルＭＯＳトランジスタＰ２００と、
ノードＥの電位を受けて、一定時間遅延した後、対応す
る電位をＰチャネルＭＯＳトランジスタＰ２００のゲー
トに出力する信号遅延回路４０と、ノードＥの電位を受
けて、ノードＥの電位をその入力時の電位に保持するラ
ッチ回路５０と、ノードＥの電位を受けて、その反転信
号であるＡＴＤ信号を出力する反転回路５６とを含む。
地電位との間にそれぞれ接続され、ワンショットパルス
発生回路２１０〜２１４の出力であるワンショットパル
ス信号Ｄｎをそれぞれゲートに受けるＮチャネルＭＯＳ
トランジスタＮ２００、２０１、Ｎ２０２と、ノードＥ
とを電源電位Ｖｃｃとにドレインおよびソースをそれぞ
れ接続するＰチャネルＭＯＳトランジスタＰ２００と、
ノードＥの電位を受けて、一定時間遅延した後、対応す
る電位をＰチャネルＭＯＳトランジスタＰ２００のゲー
トに出力する信号遅延回路４０と、ノードＥの電位を受
けて、ノードＥの電位をその入力時の電位に保持するラ
ッチ回路５０と、ノードＥの電位を受けて、その反転信
号であるＡＴＤ信号を出力する反転回路５６とを含む。
【００１６】上記波形合成整形回路２２０の構成におい
て、ＮチャネルＭＯＳトランジスタＮ２００、Ｎ２０
１、Ｎ２０２は、ノードＥを共有し、ワイヤードＯＲ回
路を構成している。信号遅延回路４０は、本実施例にお
いては、４段のカスケード接続された反転回路４２〜４
８を含む。ラッチ回路５０は、互いの入力および出力を
相互に接続した反転回路５２および５４を含み、反転回
路５２の出力および反転回路５０４の入力がノードＥと
接続している。
て、ＮチャネルＭＯＳトランジスタＮ２００、Ｎ２０
１、Ｎ２０２は、ノードＥを共有し、ワイヤードＯＲ回
路を構成している。信号遅延回路４０は、本実施例にお
いては、４段のカスケード接続された反転回路４２〜４
８を含む。ラッチ回路５０は、互いの入力および出力を
相互に接続した反転回路５２および５４を含み、反転回
路５２の出力および反転回路５０４の入力がノードＥと
接続している。
【００１７】反転回路５６は、バッファ回路として動作
する。次に、この波形合成整形回路２２０の動作を、図
１１に示したタイミングチャートを用いて説明する。こ
こで、図１１は、図９の波形合成整形回路２２０におけ
る主要な信号の時間変化を示したものである。
する。次に、この波形合成整形回路２２０の動作を、図
１１に示したタイミングチャートを用いて説明する。こ
こで、図１１は、図９の波形合成整形回路２２０におけ
る主要な信号の時間変化を示したものである。
【００１８】図１１において、時刻ｕ１でアドレス信号
Ａ１が、“Ｌ”レベルから“Ｈ”レベルに変化すると、
信号変化検出回路２００の出力信号Ｂ１およびＣ１は、
上述したように、それぞれ時刻ｕ２および時刻ｕ３にお
いて、それぞれ“Ｌ”レベルから“Ｈ”レベルへ、およ
び“Ｈ”レベルから“Ｌ”レベルに変化する。このと
き、信号Ｂ１と信号Ｃ１は、時間Ｔの間、ともに“Ｈ”
レベルである期間がある。この信号Ｂ１および信号Ｃ１
が、ワンショットパルス発生回路２１０に入力し、時刻
ｕ２から時刻ｕ３までの期間、“Ｈ”レベルとなるパル
ス信号Ｄ１がワンショットパルス発生回路２１０から出
力される。
Ａ１が、“Ｌ”レベルから“Ｈ”レベルに変化すると、
信号変化検出回路２００の出力信号Ｂ１およびＣ１は、
上述したように、それぞれ時刻ｕ２および時刻ｕ３にお
いて、それぞれ“Ｌ”レベルから“Ｈ”レベルへ、およ
び“Ｈ”レベルから“Ｌ”レベルに変化する。このと
き、信号Ｂ１と信号Ｃ１は、時間Ｔの間、ともに“Ｈ”
レベルである期間がある。この信号Ｂ１および信号Ｃ１
が、ワンショットパルス発生回路２１０に入力し、時刻
ｕ２から時刻ｕ３までの期間、“Ｈ”レベルとなるパル
ス信号Ｄ１がワンショットパルス発生回路２１０から出
力される。
【００１９】この場合、アドレス線Ａ２およびＡ３の電
位は変化しないので、ワンショットパルス信号Ｄ２およ
びＤ３は出力されず、ワンショットパルス発生回路２１
２および２１４の出力レベルは、“Ｌ”レベルのままで
ある。
位は変化しないので、ワンショットパルス信号Ｄ２およ
びＤ３は出力されず、ワンショットパルス発生回路２１
２および２１４の出力レベルは、“Ｌ”レベルのままで
ある。
【００２０】したがって、ＮチャネルＭＯＳトランジス
タＮ２０１およびＮ２０２は、ともにオフ状態のままで
ある。一方、時刻ｕ２と時刻ｕ３の間の時刻ｕ４におい
て、ワンショットパルス信号Ｄ１が“Ｈ”レベルになる
と、時刻ｕ５において、ＮチャネルＭＯＳトランジスタ
Ｎ２００がオン状態となり、ノードＥの電位は、接地レ
ベルまで低下する。
タＮ２０１およびＮ２０２は、ともにオフ状態のままで
ある。一方、時刻ｕ２と時刻ｕ３の間の時刻ｕ４におい
て、ワンショットパルス信号Ｄ１が“Ｈ”レベルになる
と、時刻ｕ５において、ＮチャネルＭＯＳトランジスタ
Ｎ２００がオン状態となり、ノードＥの電位は、接地レ
ベルまで低下する。
【００２１】ノードＥの電位が“Ｌ”レベルになると、
その電位レベルは、ラッチ回路５０によって保持され
る。すなわち、時刻ｕ６において、ワンショットパルス
信号Ｄ１のレベルが“Ｌ”レベルに復帰し、Ｎチャネル
ＭＯＳトランジスタＮ２００がオフ状態となっても、ノ
ードＥの電位は、“Ｌ”レベルに保持される。
その電位レベルは、ラッチ回路５０によって保持され
る。すなわち、時刻ｕ６において、ワンショットパルス
信号Ｄ１のレベルが“Ｌ”レベルに復帰し、Ｎチャネル
ＭＯＳトランジスタＮ２００がオフ状態となっても、ノ
ードＥの電位は、“Ｌ”レベルに保持される。
【００２２】また、時刻ｕ５において、ノードＥが
“Ｌ”レベルとなることにより、ノードＥの電位を入力
として受ける信号遅延回路４０が、一定時刻遅延した時
刻ｕ７において、ノードＦの電位を“Ｌ”レベルとす
る。したがって、ＰチャネルＭＯＳトランジスタＰ２０
０がオン状態となり、時刻ｕ８において、ノードＥは、
“Ｈ”レベルに引き上げられる。
“Ｌ”レベルとなることにより、ノードＥの電位を入力
として受ける信号遅延回路４０が、一定時刻遅延した時
刻ｕ７において、ノードＦの電位を“Ｌ”レベルとす
る。したがって、ＰチャネルＭＯＳトランジスタＰ２０
０がオン状態となり、時刻ｕ８において、ノードＥは、
“Ｈ”レベルに引き上げられる。
【００２３】このとき、ラッチ回路５０の出力状態も反
転し、“Ｈ”レベルを保持する。したがって、ノードＥ
が“Ｈ”レベルとなった後、信号遅延回路４０における
遅延により、時刻ｕ９において、ノードＦの電位が
“Ｈ”レベルとなって、ＰチャネルＭＯＳトランジスタ
Ｐ２００がオフ状態となっても、ノードＥの電位は、
“Ｈ”レベルに保持される。
転し、“Ｈ”レベルを保持する。したがって、ノードＥ
が“Ｈ”レベルとなった後、信号遅延回路４０における
遅延により、時刻ｕ９において、ノードＦの電位が
“Ｈ”レベルとなって、ＰチャネルＭＯＳトランジスタ
Ｐ２００がオフ状態となっても、ノードＥの電位は、
“Ｈ”レベルに保持される。
【００２４】結果的に、時刻ｕ１におけるアドレス線Ａ
１の電位変化により、ＡＴＤ信号としてワンショットパ
ルスが時刻ｕ１０〜時刻ｕ１１の間現れる。このＡＴＤ
信号は、ワンショットパルス発生回路２１０から出力さ
れたワンショットパルス信号のパルス幅が、信号遅延回
路４０により所定のパルス幅に整形されたものとなって
いる。
１の電位変化により、ＡＴＤ信号としてワンショットパ
ルスが時刻ｕ１０〜時刻ｕ１１の間現れる。このＡＴＤ
信号は、ワンショットパルス発生回路２１０から出力さ
れたワンショットパルス信号のパルス幅が、信号遅延回
路４０により所定のパルス幅に整形されたものとなって
いる。
【００２５】この場合、ラッチ回路５０が存在するため
に、たとえば、上記ワンショットパルス信号Ｄ１にノイ
ズが重畳されているような場合でも、そのノイズの大き
さがラッチ回路５０の動作しきい値を超えない限り、Ａ
ＴＤ信号にこのノイズの影響が現れない。
に、たとえば、上記ワンショットパルス信号Ｄ１にノイ
ズが重畳されているような場合でも、そのノイズの大き
さがラッチ回路５０の動作しきい値を超えない限り、Ａ
ＴＤ信号にこのノイズの影響が現れない。
【００２６】したがって、図１０に示したようなワンシ
ョットパルス発生回路２１０〜２１４および波形合成整
形回路２２０の構成とすることで、ノイズに対する耐性
が向上したＡＴＤ回路が実現されることになる。
ョットパルス発生回路２１０〜２１４および波形合成整
形回路２２０の構成とすることで、ノイズに対する耐性
が向上したＡＴＤ回路が実現されることになる。
【００２７】
【発明が解決しようとする課題】次に、時刻ｕ１２にお
いて、アドレス線Ａ１が、“Ｈ”レベルから“Ｌ”レベ
ルに変化し、それから少し遅れて、時刻ｕ１３におい
て、アドレス線Ａ２の電位レベルが“Ｌ”レベルから
“Ｈ”レベルに変化した場合の、ワンショットパルス発
生回路２１０〜２１４および波形合成整形回路２２０の
動作について説明する。
いて、アドレス線Ａ１が、“Ｈ”レベルから“Ｌ”レベ
ルに変化し、それから少し遅れて、時刻ｕ１３におい
て、アドレス線Ａ２の電位レベルが“Ｌ”レベルから
“Ｈ”レベルに変化した場合の、ワンショットパルス発
生回路２１０〜２１４および波形合成整形回路２２０の
動作について説明する。
【００２８】時刻ｕ１２において、アドレス線Ａ１の電
位が、時刻ｕ１３においてアドレス線Ａ２の電位がそれ
ぞれ変化すると、それに応じて、信号変化検知回路２０
０および２０２ならびにワンショットパルス発生回路２
１０および２１２が動作することにより、時刻ｕ１４お
よび時刻ｕ１５でそれぞれワンショットパルス信号Ｄ１
およびＤ２が活性状態、すなわち、これらの信号として
“Ｈ”レベルのワンショットパルスが発生される。
位が、時刻ｕ１３においてアドレス線Ａ２の電位がそれ
ぞれ変化すると、それに応じて、信号変化検知回路２０
０および２０２ならびにワンショットパルス発生回路２
１０および２１２が動作することにより、時刻ｕ１４お
よび時刻ｕ１５でそれぞれワンショットパルス信号Ｄ１
およびＤ２が活性状態、すなわち、これらの信号として
“Ｈ”レベルのワンショットパルスが発生される。
【００２９】時刻ｕ１４における信号Ｄ１のワンショッ
トパルスで、ノードＥの電位変化がトリガされ、時刻ｕ
１６においてノードＥの電位は“Ｌ”レベルになる。時
刻ｕ１５における信号Ｄ２のパルスは、ノードＥの電位
が“Ｌ”レベルのときに発生するので、このとき、既
に、ＮチャネルＭＯＳトランジスタＮ２００がオン状態
となっているため、ＮチャネルＭＯＳトランジスタＮ２
０１がさらにオン状態となってもノードＥの電位には何
の影響もない。したがって、信号遅延回路４０で設定さ
れた所定の時間経過後、すなわち時刻ｕ１７において、
ノードＥの電位は“Ｈ”レベルに復帰する。ＡＴＤ信号
としては、ノードＥの反転信号が出力されるので、時刻
ｕ１８〜時刻ｕ１９の期間“Ｈ”レベルのパルスが出力
されることになる。
トパルスで、ノードＥの電位変化がトリガされ、時刻ｕ
１６においてノードＥの電位は“Ｌ”レベルになる。時
刻ｕ１５における信号Ｄ２のパルスは、ノードＥの電位
が“Ｌ”レベルのときに発生するので、このとき、既
に、ＮチャネルＭＯＳトランジスタＮ２００がオン状態
となっているため、ＮチャネルＭＯＳトランジスタＮ２
０１がさらにオン状態となってもノードＥの電位には何
の影響もない。したがって、信号遅延回路４０で設定さ
れた所定の時間経過後、すなわち時刻ｕ１７において、
ノードＥの電位は“Ｈ”レベルに復帰する。ＡＴＤ信号
としては、ノードＥの反転信号が出力されるので、時刻
ｕ１８〜時刻ｕ１９の期間“Ｈ”レベルのパルスが出力
されることになる。
【００３０】つまり、この場合においては、３本のアド
レス線のうち１本のアドレス線のみの電位が変化した場
合と同様なＡＴＤ信号が出力されることになる。
レス線のうち１本のアドレス線のみの電位が変化した場
合と同様なＡＴＤ信号が出力されることになる。
【００３１】従来のＡＴＤ回路２０００は、上記のよう
に、１つのアドレス線に対応するワンショットパルス信
号にノイズが重畳されている場合でも、また、アドレス
信号のスキュー等のために２以上のアドレス線の電位が
短い時間間隔をおいて変化した場合でも、一定の長さの
パルス信号をＡＴＤ信号として出力することが可能であ
る。
に、１つのアドレス線に対応するワンショットパルス信
号にノイズが重畳されている場合でも、また、アドレス
信号のスキュー等のために２以上のアドレス線の電位が
短い時間間隔をおいて変化した場合でも、一定の長さの
パルス信号をＡＴＤ信号として出力することが可能であ
る。
【００３２】しかしながら、従来のＡＴＤ回路２０００
には、以下に述べるような問題点があった。
には、以下に述べるような問題点があった。
【００３３】つまり、時刻ｕ２０において、アドレス線
Ａ１の電位が変化し、アドレス線Ａ２の電位変化が、時
刻ｕ２１、すなわち、ＡＴＤ信号の出力が“Ｈ”から
“Ｌ”に変化し始めようとする時刻で起こった場合を考
える。この場合、時刻ｕ２２における信号Ｄ１のワンシ
ョットパルスにより、ノードＥの電位変化がトリガさ
れ、時刻ｕ２３でノードＥの電位は“Ｌ”レベルとなっ
ており、時刻ｕ２４において、“Ｈ”レベルに変化し始
める。
Ａ１の電位が変化し、アドレス線Ａ２の電位変化が、時
刻ｕ２１、すなわち、ＡＴＤ信号の出力が“Ｈ”から
“Ｌ”に変化し始めようとする時刻で起こった場合を考
える。この場合、時刻ｕ２２における信号Ｄ１のワンシ
ョットパルスにより、ノードＥの電位変化がトリガさ
れ、時刻ｕ２３でノードＥの電位は“Ｌ”レベルとなっ
ており、時刻ｕ２４において、“Ｈ”レベルに変化し始
める。
【００３４】ここで、時刻ｕ２１におけるアドレス線Ａ
２の変化で生成された時刻ｕ２５における信号Ｄ２のワ
ンショットパルスにより、ＮチャネルＭＯＳトランジス
タＮ２０１がオン状態となり、ノードＥの電位は、再び
“Ｌ”レベルに変化し始める。このとき、ノードＦは、
“Ｌ”レベルであるため、ＰチャネルＭＯＳトランジス
タＰ２００は、オン状態となっている。
２の変化で生成された時刻ｕ２５における信号Ｄ２のワ
ンショットパルスにより、ＮチャネルＭＯＳトランジス
タＮ２０１がオン状態となり、ノードＥの電位は、再び
“Ｌ”レベルに変化し始める。このとき、ノードＦは、
“Ｌ”レベルであるため、ＰチャネルＭＯＳトランジス
タＰ２００は、オン状態となっている。
【００３５】通常はＰチャネルＭＯＳトランジスタＰ２
００の電流駆動能力より、ＮチャネルＭＯＳトランジス
タＮ２００、Ｎ２０１、Ｎ２０２の電流駆動能力の方が
大きく設定されている。したがって、ワンショットパル
ス信号Ｄ２が“Ｈ”レベルである期間は、ノードＥの電
位は“Ｌ”レベルとなる。しかし、信号Ｄ２が“Ｈ”レ
ベルである期間は短いため、ＮチャネルＭＯＳトランジ
スタＮ２０１はすぐにオフ状態となり、ＰチャネルＭＯ
ＳトランジスタＰ２００により、時刻ｕ２６において、
ノードＥの電位は“Ｈ”レベルに復帰する。したがっ
て、ノードＥの電位の反転信号であるＡＴＤ信号は、時
刻ｕ２７〜ｕ２８の期間の整形されたパルス信号と、時
刻ｕ２９〜ｕ３０の整形されていない不安定なパルス信
号が連続したものとなってしまう。
００の電流駆動能力より、ＮチャネルＭＯＳトランジス
タＮ２００、Ｎ２０１、Ｎ２０２の電流駆動能力の方が
大きく設定されている。したがって、ワンショットパル
ス信号Ｄ２が“Ｈ”レベルである期間は、ノードＥの電
位は“Ｌ”レベルとなる。しかし、信号Ｄ２が“Ｈ”レ
ベルである期間は短いため、ＮチャネルＭＯＳトランジ
スタＮ２０１はすぐにオフ状態となり、ＰチャネルＭＯ
ＳトランジスタＰ２００により、時刻ｕ２６において、
ノードＥの電位は“Ｈ”レベルに復帰する。したがっ
て、ノードＥの電位の反転信号であるＡＴＤ信号は、時
刻ｕ２７〜ｕ２８の期間の整形されたパルス信号と、時
刻ｕ２９〜ｕ３０の整形されていない不安定なパルス信
号が連続したものとなってしまう。
【００３６】すなわち、上記従来のＡＴＤ回路２０００
においては、アドレス信号のスキュー（skew）等により
上記のようなアドレス信号の電位レベル変化が起こった
とき、ＡＴＤ信号は不安定なパルス波形となってしま
う。このため、ＡＴＤ信号を受けて、動作する読出系回
路等が誤動作するおそれがあるという問題点があった。
においては、アドレス信号のスキュー（skew）等により
上記のようなアドレス信号の電位レベル変化が起こった
とき、ＡＴＤ信号は不安定なパルス波形となってしま
う。このため、ＡＴＤ信号を受けて、動作する読出系回
路等が誤動作するおそれがあるという問題点があった。
【００３７】この発明は上記のような問題点を解決する
ためになされたもので、その目的は、アドレス信号のス
キュー等が発生した場合においても、所定の長さの安定
なＡＴＤ信号を出力することが可能なＡＴＤ回路を備え
る半導体記憶装置を提供することである。
ためになされたもので、その目的は、アドレス信号のス
キュー等が発生した場合においても、所定の長さの安定
なＡＴＤ信号を出力することが可能なＡＴＤ回路を備え
る半導体記憶装置を提供することである。
【００３８】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置された複数のメモリセルを含む
メモリセルアレイと、外部からのアドレス信号に応じ
て、対応するメモリセルを選択し、所定のパルス長を有
するアドレス遷移検出信号に応じて、読出動作を開始す
る記憶情報読出手段と、アドレス信号を受けて、記憶情
報読出手段に伝達する複数のアドレス信号線と、アドレ
ス信号線のうち、所定のアドレス信号線の電位変化を検
知して、アドレス遷移検出信号を出力するアドレス遷移
検出手段とを備え、アドレス遷移検出手段は、所定のア
ドレス信号線のうちの対応する信号線の電位変化に応じ
て反転される、互いに相補な第１および第２の検知信号
を各々が出力する、複数のアドレス変化検知手段と、対
応する第１および第２の信号の反転に応じて、所定のパ
ルス長を有するパルス信号を各々出力する複数のパルス
発生手段と、複数のパルス発生手段からのパルス信号の
うちのいずれかの活性化に応じて、活性化したパルス信
号に対応し、所定のパルス長を有するアドレス遷移検出
信号を出力する信号合成手段とを含む。
憶装置は、行列状に配置された複数のメモリセルを含む
メモリセルアレイと、外部からのアドレス信号に応じ
て、対応するメモリセルを選択し、所定のパルス長を有
するアドレス遷移検出信号に応じて、読出動作を開始す
る記憶情報読出手段と、アドレス信号を受けて、記憶情
報読出手段に伝達する複数のアドレス信号線と、アドレ
ス信号線のうち、所定のアドレス信号線の電位変化を検
知して、アドレス遷移検出信号を出力するアドレス遷移
検出手段とを備え、アドレス遷移検出手段は、所定のア
ドレス信号線のうちの対応する信号線の電位変化に応じ
て反転される、互いに相補な第１および第２の検知信号
を各々が出力する、複数のアドレス変化検知手段と、対
応する第１および第２の信号の反転に応じて、所定のパ
ルス長を有するパルス信号を各々出力する複数のパルス
発生手段と、複数のパルス発生手段からのパルス信号の
うちのいずれかの活性化に応じて、活性化したパルス信
号に対応し、所定のパルス長を有するアドレス遷移検出
信号を出力する信号合成手段とを含む。
【００３９】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、パルス発生手
段の各々は、パルス信号を出力する出力ノードと、出力
ノードと第１の電源電位との間に接続される第１および
第２のＮチャネルＭＯＳＦＥＴと、出力ノードにドレイ
ンが接続される第１のＰチャネルＭＯＳＦＥＴと、第１
のＰチャネルＭＯＳＦＥＴのソースと、第２の電源電位
との間に並列に接続される第２および第３のＰチャネル
ＭＯＳＦＥＴと、出力ノードの電位を受けて、所定時間
経過後、対応する電位を第１のＰチャネルＭＯＳＦＥＴ
のゲートに出力する信号遅延手段と、出力ノードの電位
を受けて、当該電位に出力ノードの電位を保持するラッ
チ手段とを含み、第２のＮチャネルＭＯＳＦＥＴおよび
第２のＭＯＳＦＥＴは、ゲートに第１の検知信号を受
け、第１のＮチャネルＭＯＳＦＥＴおよび第３のＰチャ
ネルＭＯＳＦＥＴは、ゲートに第２の検知信号を受け
る。
１記載の半導体記憶装置の構成において、パルス発生手
段の各々は、パルス信号を出力する出力ノードと、出力
ノードと第１の電源電位との間に接続される第１および
第２のＮチャネルＭＯＳＦＥＴと、出力ノードにドレイ
ンが接続される第１のＰチャネルＭＯＳＦＥＴと、第１
のＰチャネルＭＯＳＦＥＴのソースと、第２の電源電位
との間に並列に接続される第２および第３のＰチャネル
ＭＯＳＦＥＴと、出力ノードの電位を受けて、所定時間
経過後、対応する電位を第１のＰチャネルＭＯＳＦＥＴ
のゲートに出力する信号遅延手段と、出力ノードの電位
を受けて、当該電位に出力ノードの電位を保持するラッ
チ手段とを含み、第２のＮチャネルＭＯＳＦＥＴおよび
第２のＭＯＳＦＥＴは、ゲートに第１の検知信号を受
け、第１のＮチャネルＭＯＳＦＥＴおよび第３のＰチャ
ネルＭＯＳＦＥＴは、ゲートに第２の検知信号を受け
る。
【００４０】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、信号遅延手段
は、出力ノードの電位を受ける、第１の奇数段の第１の
カスケード接続された反転回路と、出力ノードの電位を
受ける、第２の奇数段の第２のカスケード接続された反
転回路と、第１および第２のカスケード接続された反転
回路の出力を受けて、出力が第１のＰチャネルＭＯＳＦ
ＥＴのゲートと接続する否定論理積演算回路とを含む。
２記載の半導体記憶装置の構成において、信号遅延手段
は、出力ノードの電位を受ける、第１の奇数段の第１の
カスケード接続された反転回路と、出力ノードの電位を
受ける、第２の奇数段の第２のカスケード接続された反
転回路と、第１および第２のカスケード接続された反転
回路の出力を受けて、出力が第１のＰチャネルＭＯＳＦ
ＥＴのゲートと接続する否定論理積演算回路とを含む。
【００４１】請求項４記載の半導体記憶装置は、請求項
２または３記載の半導体記憶装置の構成において、アド
レス変化検知手段の各々は、第１および第２の検知信号
をそれぞれ出力する第１および第２の内部出力ノード
と、第１の内部出力ノードと、第１の電源電位との間に
直列に接続される第３および第４のＮチャネルＭＯＳＦ
ＥＴと、第１の内部出力ノードと、第２の電源電位との
間に並列に接続される第４および第５のＰチャネルＭＯ
ＳＦＥＴと、第２の内部出力ノードと、第１の電源電位
との間に直列に接続される第５および第６のＮチャネル
ＭＯＳＦＥＴと、第２の内部出力ノードと、第２の電源
電位との間に並列に接続される第６および第７のＰチャ
ネルＭＯＳＦＥＴと、アドレス信号線の電位を受けて、
反転した電位を出力する反転回路とを含み、第３のＮチ
ャネルＭＯＳＦＥＴおよび第４のＰチャネルＭＯＳＦＥ
Ｔは、ゲートにアドレス信号線の電位を、第５のＮチャ
ネルＭＯＳＦＥＴおよび第６のＰチャネルＭＯＳＦＥＴ
は、ゲートに反転回路の出力をそれぞれ受け、第４のＮ
チャネルＭＯＳＦＥＴおよび第５のＰチャネルＭＯＳＦ
ＥＴのゲートは、第２の内部出力ノードと接続し、第６
のＮチャネルＭＯＳＦＥＴおよび第７のＰチャネルＭＯ
ＳＦＥＴのゲートは、第１の内部出力ノードと接続す
る。
２または３記載の半導体記憶装置の構成において、アド
レス変化検知手段の各々は、第１および第２の検知信号
をそれぞれ出力する第１および第２の内部出力ノード
と、第１の内部出力ノードと、第１の電源電位との間に
直列に接続される第３および第４のＮチャネルＭＯＳＦ
ＥＴと、第１の内部出力ノードと、第２の電源電位との
間に並列に接続される第４および第５のＰチャネルＭＯ
ＳＦＥＴと、第２の内部出力ノードと、第１の電源電位
との間に直列に接続される第５および第６のＮチャネル
ＭＯＳＦＥＴと、第２の内部出力ノードと、第２の電源
電位との間に並列に接続される第６および第７のＰチャ
ネルＭＯＳＦＥＴと、アドレス信号線の電位を受けて、
反転した電位を出力する反転回路とを含み、第３のＮチ
ャネルＭＯＳＦＥＴおよび第４のＰチャネルＭＯＳＦＥ
Ｔは、ゲートにアドレス信号線の電位を、第５のＮチャ
ネルＭＯＳＦＥＴおよび第６のＰチャネルＭＯＳＦＥＴ
は、ゲートに反転回路の出力をそれぞれ受け、第４のＮ
チャネルＭＯＳＦＥＴおよび第５のＰチャネルＭＯＳＦ
ＥＴのゲートは、第２の内部出力ノードと接続し、第６
のＮチャネルＭＯＳＦＥＴおよび第７のＰチャネルＭＯ
ＳＦＥＴのゲートは、第１の内部出力ノードと接続す
る。
【００４２】
［実施の形態１］図１は、本発明の実施の形態１のダイ
ナミック型半導体記憶装置１の全体の構成を概略的に示
す図である。
ナミック型半導体記憶装置１の全体の構成を概略的に示
す図である。
【００４３】図１において、ダイナミック型半導体記憶
装置１は、外部制御信号入力端子（ノード）２、４、５
を介して与えられる外部制御信号／ＷＥ、／ＲＡＳおよ
び／ＣＡＳを受けて、内部クロック信号ＣＬＫを発生す
るクロック発生回路１９と、記憶情報を保持するメモリ
セルが行列状に配列されるメモリセルアレイ７と、アド
レス信号入力端子（ノード）８を介して与えられる外部
アドレス信号Ａ０〜Ａｎを受け、クロック発生回路１９
の制御の下に、内部行アドレス信号および内部列アドレ
ス信号を発生するアドレスバッファ１６ａおよび１６ｂ
と、クロック発生回路１９の制御の下に活性化され、与
えられる内部行アドレス信号をデコードし、メモリセル
アレイ７の行（ワード線）を選択するロウアドレスデコ
ーダ１２を含む。
装置１は、外部制御信号入力端子（ノード）２、４、５
を介して与えられる外部制御信号／ＷＥ、／ＲＡＳおよ
び／ＣＡＳを受けて、内部クロック信号ＣＬＫを発生す
るクロック発生回路１９と、記憶情報を保持するメモリ
セルが行列状に配列されるメモリセルアレイ７と、アド
レス信号入力端子（ノード）８を介して与えられる外部
アドレス信号Ａ０〜Ａｎを受け、クロック発生回路１９
の制御の下に、内部行アドレス信号および内部列アドレ
ス信号を発生するアドレスバッファ１６ａおよび１６ｂ
と、クロック発生回路１９の制御の下に活性化され、与
えられる内部行アドレス信号をデコードし、メモリセル
アレイ７の行（ワード線）を選択するロウアドレスデコ
ーダ１２を含む。
【００４４】外部制御信号入力端子（ノード）へ与えら
れる信号／ＷＥは、データ書込を指定するライトイネー
ブル信号である。外部制御信号入力端子（ノード）３へ
与えられる信号／ＯＥは、データ出力を指定する出力イ
ネーブル信号である。外部制御信号入力端子（ノード）
４へ与えられる信号／ＲＡＳは、半導体記憶装置の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化時、行デコーダ１２等のメモリセルアレイ７の行
を選択する動作に関連する回路は活性状態とされる。外
部制御信号入力端子（ノード）５へ与えられる信号／Ｃ
ＡＳは、コラムアドレスストローブ信号であり、メモリ
セルアレイ７における列を選択する回路を活性状態とす
る。
れる信号／ＷＥは、データ書込を指定するライトイネー
ブル信号である。外部制御信号入力端子（ノード）３へ
与えられる信号／ＯＥは、データ出力を指定する出力イ
ネーブル信号である。外部制御信号入力端子（ノード）
４へ与えられる信号／ＲＡＳは、半導体記憶装置の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化時、行デコーダ１２等のメモリセルアレイ７の行
を選択する動作に関連する回路は活性状態とされる。外
部制御信号入力端子（ノード）５へ与えられる信号／Ｃ
ＡＳは、コラムアドレスストローブ信号であり、メモリ
セルアレイ７における列を選択する回路を活性状態とす
る。
【００４５】半導体記憶装置１は、さらに、クロック発
生回路１９の制御の下に活性化され、アドレスバッファ
１６ｂからの内部列アドレス信号をデコードし、メモリ
セルアレイ７の列を選択する列選択信号を発生する列デ
コーダ１３と、メモリセルアレイ７の選択された行に接
続するメモリセルのデータを検知し増幅するセンスアン
プ列１４と、列デコーダ１３からの列選択信号に応答し
てメモリセルアレイ７の選択された列を内部データバス
に接続する入出力回路１５と、クロック発生回路１９の
制御の下に、データ書込時データ入出力端子２０へ与え
られた外部書込データＤＱ０〜ＤＱｊから内部書込デー
タを生成して内部データバスａ１へ伝達する入力バッフ
ァ１７と、クロック発生回路１９の制御の下にデータ読
出時この内部データバスａ１に読出された内部読出デー
タから外部読出データＤＱ０〜ＤＱｊを生成してデータ
入出力端子２０へ出力する出力バッファ１８を含む。
生回路１９の制御の下に活性化され、アドレスバッファ
１６ｂからの内部列アドレス信号をデコードし、メモリ
セルアレイ７の列を選択する列選択信号を発生する列デ
コーダ１３と、メモリセルアレイ７の選択された行に接
続するメモリセルのデータを検知し増幅するセンスアン
プ列１４と、列デコーダ１３からの列選択信号に応答し
てメモリセルアレイ７の選択された列を内部データバス
に接続する入出力回路１５と、クロック発生回路１９の
制御の下に、データ書込時データ入出力端子２０へ与え
られた外部書込データＤＱ０〜ＤＱｊから内部書込デー
タを生成して内部データバスａ１へ伝達する入力バッフ
ァ１７と、クロック発生回路１９の制御の下にデータ読
出時この内部データバスａ１に読出された内部読出デー
タから外部読出データＤＱ０〜ＤＱｊを生成してデータ
入出力端子２０へ出力する出力バッファ１８を含む。
【００４６】半導体記憶装置１は、さらに、アドレス信
号入力端子８に与えられた外部アドレス信号Ａ０〜Ａｉ
のうち、列アドレスに相当する信号を受けたアドレスバ
ッファ１６ｂが列デコーダ１３に対して出力する内部列
アドレス信号を受けて、その列アドレス信号に変化が生
じたことを検知し、アドレス変化検出信号ＡＴＤを出力
するアドレス変化検出回路１０００を含む。入出力回路
１５は、このＡＴＤ信号を受けて、読出動作に対する準
備動作、すなわち、Ｉ／Ｏ対線のプリチャージ動作等を
開始する。
号入力端子８に与えられた外部アドレス信号Ａ０〜Ａｉ
のうち、列アドレスに相当する信号を受けたアドレスバ
ッファ１６ｂが列デコーダ１３に対して出力する内部列
アドレス信号を受けて、その列アドレス信号に変化が生
じたことを検知し、アドレス変化検出信号ＡＴＤを出力
するアドレス変化検出回路１０００を含む。入出力回路
１５は、このＡＴＤ信号を受けて、読出動作に対する準
備動作、すなわち、Ｉ／Ｏ対線のプリチャージ動作等を
開始する。
【００４７】入力バッファ１７は、信号／ＷＥおよび／
ＣＡＳがともに活性状態の“Ｌ”レベルとなったときに
活性化されて内部書込データを生成する。出力バッファ
１８は、出力イネーブル信号／ＯＥの活性化に従って活
性状態とされる。
ＣＡＳがともに活性状態の“Ｌ”レベルとなったときに
活性化されて内部書込データを生成する。出力バッファ
１８は、出力イネーブル信号／ＯＥの活性化に従って活
性状態とされる。
【００４８】図２は、本発明の第１の実施の形態のＡＴ
Ｄ回路１０００の構成を示す概略ブロック図である。本
実施の形態においても、説明の簡単のために、アドレス
信号が３ビット、すなわちアドレス線が３本の場合につ
いて示している。
Ｄ回路１０００の構成を示す概略ブロック図である。本
実施の形態においても、説明の簡単のために、アドレス
信号が３ビット、すなわちアドレス線が３本の場合につ
いて示している。
【００４９】図２を参照して、実施の形態１のＡＴＤ回
路１０００は、入力がそれぞれ独立のアドレス線Ａ１、
Ａ２、Ａ３と接続し、対応するアドレス線の電位変化に
対応して、出力する相補信号ＢｎおよびＣｎ（ｎ＝１、
２、３）の信号レベルを反転させる信号変化検出回路１
００、１０２、１０４と、各々が対応する信号変化検出
手段からの相補信号ＢｎおよびＣｎを受けて、所定の時
間間隔のワンショットパルスを発生する波形整形ワンシ
ョットパルス発生回路１１０、１１２、１１４と、波形
整形ワンショットパルス発生回路１１０〜１１４のそれ
ぞれの出力であるワンショットパルス信号Ｋ１、Ｋ２、
Ｋ３を受けて、１つのＡＴＤ信号を合成して出力する波
形合成手段１２０とを含む。
路１０００は、入力がそれぞれ独立のアドレス線Ａ１、
Ａ２、Ａ３と接続し、対応するアドレス線の電位変化に
対応して、出力する相補信号ＢｎおよびＣｎ（ｎ＝１、
２、３）の信号レベルを反転させる信号変化検出回路１
００、１０２、１０４と、各々が対応する信号変化検出
手段からの相補信号ＢｎおよびＣｎを受けて、所定の時
間間隔のワンショットパルスを発生する波形整形ワンシ
ョットパルス発生回路１１０、１１２、１１４と、波形
整形ワンショットパルス発生回路１１０〜１１４のそれ
ぞれの出力であるワンショットパルス信号Ｋ１、Ｋ２、
Ｋ３を受けて、１つのＡＴＤ信号を合成して出力する波
形合成手段１２０とを含む。
【００５０】信号変化検出回路１００〜１０４は、それ
ぞれ、対応するアドレス信号Ａｎ（ｎ＝１、２、３）が
“Ｌ”レベルから“Ｈ”レベルへ、あるいは“Ｌ”レベ
ルから“Ｈ”レベルに変化すると、その変化を検知し
て、出力する相補信号ＢｎおよびＣｎの出力レベルを反
転させる。ここで、信号変化検出回路１００〜１０４
は、対応するアドレス信号Ａｎが変化すると、出力する
相補信号ＢｎとＣｎの間に所定の時間差をおいて、信号
Ｂｎおよび信号Ｃｎのレベルを反転させる。したがっ
て、信号ＢｎとＡｎには、一定の時間Ｔの期間、ともに
“Ｈ”レベルである状態が存在する。
ぞれ、対応するアドレス信号Ａｎ（ｎ＝１、２、３）が
“Ｌ”レベルから“Ｈ”レベルへ、あるいは“Ｌ”レベ
ルから“Ｈ”レベルに変化すると、その変化を検知し
て、出力する相補信号ＢｎおよびＣｎの出力レベルを反
転させる。ここで、信号変化検出回路１００〜１０４
は、対応するアドレス信号Ａｎが変化すると、出力する
相補信号ＢｎとＣｎの間に所定の時間差をおいて、信号
Ｂｎおよび信号Ｃｎのレベルを反転させる。したがっ
て、信号ＢｎとＡｎには、一定の時間Ｔの期間、ともに
“Ｈ”レベルである状態が存在する。
【００５１】波形整形ワンショットパルス発生回路１１
０〜１１４は、各々上記相補時差信号ＢｎおよびＣｎを
受けて、その変化に応じて所定の時間幅Ｔａのワンショ
ットパルス信号Ｋｎ（ｎ＝１、２、３）を発生する。波
形合成回路３０は、ワンショットパルス信号Ｋｎを受け
て、それらのうちのいずれか１つの活性化に応じて、所
定の時間幅ＴａのワンショットパルスであるＡＴＤ信号
を出力する。
０〜１１４は、各々上記相補時差信号ＢｎおよびＣｎを
受けて、その変化に応じて所定の時間幅Ｔａのワンショ
ットパルス信号Ｋｎ（ｎ＝１、２、３）を発生する。波
形合成回路３０は、ワンショットパルス信号Ｋｎを受け
て、それらのうちのいずれか１つの活性化に応じて、所
定の時間幅ＴａのワンショットパルスであるＡＴＤ信号
を出力する。
【００５２】すなわち、ＡＴＤ回路１０００は、アドレ
ス線Ａ１、Ａ２、Ａ３の少なくとも１つのアドレス線の
電位レベルが変化すると、ワンショットパルス信号であ
るＡＴＤ信号を発生する。
ス線Ａ１、Ａ２、Ａ３の少なくとも１つのアドレス線の
電位レベルが変化すると、ワンショットパルス信号であ
るＡＴＤ信号を発生する。
【００５３】従来のＡＴＤ回路２０００との相違は、各
アドレス線の電位変化に応じて動作する波形整形ワンシ
ョットパルス発生回路１１０〜１１４の各々が、波形を
整形する機能を有し、アドレス信号にスキュー等が存在
する場合でも安定したＡＴＤ信号を出力する構成として
いる点である。
アドレス線の電位変化に応じて動作する波形整形ワンシ
ョットパルス発生回路１１０〜１１４の各々が、波形を
整形する機能を有し、アドレス信号にスキュー等が存在
する場合でも安定したＡＴＤ信号を出力する構成として
いる点である。
【００５４】以下、上記ＡＴＤ回路１０００の回路構成
についてさらに詳しく説明する。図３は、信号変化検出
回路１００の回路構成の一例を示す回路図である。
についてさらに詳しく説明する。図３は、信号変化検出
回路１００の回路構成の一例を示す回路図である。
【００５５】図３を参照して、信号変化検出回路１００
は、ＮＡＮＤ回路１３０と、ＮＡＮＤ回路１３２と、反
転回路１３４とを含む。
は、ＮＡＮＤ回路１３０と、ＮＡＮＤ回路１３２と、反
転回路１３４とを含む。
【００５６】ＮＡＮＤ回路１３０は、一方の入力が対応
するアドレス線Ａ１とを接続し、他方の入力はＮＡＮＤ
回路１３２の出力と接続し、その出力ノードＯＵＴ１か
らは相補時差信号のうちＣ１が出力される。
するアドレス線Ａ１とを接続し、他方の入力はＮＡＮＤ
回路１３２の出力と接続し、その出力ノードＯＵＴ１か
らは相補時差信号のうちＣ１が出力される。
【００５７】反転回路１３４は、入力が対応するアドレ
ス線Ａ１と接続し、出力がＮＡＮＤ回路１３２の一方の
入力と接続する。
ス線Ａ１と接続し、出力がＮＡＮＤ回路１３２の一方の
入力と接続する。
【００５８】ＮＡＮＤ回路１３２は、他方の入力が、Ｎ
ＡＮＤ回路１３０の出力ノードＯＵＴ１とを接続し、そ
の出力ノードＯＵＴ２からは相補時差信号のうちの他方
の信号であるＢ１が出力される。
ＡＮＤ回路１３０の出力ノードＯＵＴ１とを接続し、そ
の出力ノードＯＵＴ２からは相補時差信号のうちの他方
の信号であるＢ１が出力される。
【００５９】ＮＡＮＤ回路１３０は、電源電位Ｖｃｃと
出力ノードＯＵＴ１との間に並列に接続されるＰチャネ
ルＭＯＳトランジスタＰ１およびＰ２と、出力ノードＯ
ＵＴ１と接地電位Ｖｓｓとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタＮ１およびＮ２とを含む。Ｐ
チャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯ
ＳトランジスタＮ１のゲートは、対応するアドレス線Ａ
１と接続し、ＰチャネルＭＯＳトランジスタＰ２および
ＮチャネルＭＯＳトランジスタＮ２のゲートは、ＮＡＮ
Ｄ回路１３２の出力ノードＯＵＴ２と接続する。
出力ノードＯＵＴ１との間に並列に接続されるＰチャネ
ルＭＯＳトランジスタＰ１およびＰ２と、出力ノードＯ
ＵＴ１と接地電位Ｖｓｓとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタＮ１およびＮ２とを含む。Ｐ
チャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯ
ＳトランジスタＮ１のゲートは、対応するアドレス線Ａ
１と接続し、ＰチャネルＭＯＳトランジスタＰ２および
ＮチャネルＭＯＳトランジスタＮ２のゲートは、ＮＡＮ
Ｄ回路１３２の出力ノードＯＵＴ２と接続する。
【００６０】ＮＡＮＤ回路１３２は、電源電位Ｖｃｃと
出力ノードＯＵＴ２との間に並列に接続されるＰチャネ
ルＭＯＳトランジスタＰ３およびＰ４と、出力ノードＯ
ＵＴ２と接地電位Ｖｓｓとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタＮ３およびＮ４とを含む。Ｐ
チャネルＭＯＳトランジスタＰ３およびＮチャネルＭＯ
ＳトランジスタＮ３のゲートは、反転回路１３４の出力
と接続し、ＰチャネルＭＯＳトランジスタＰ４およびＮ
チャネルＭＯＳトランジスタＮ４のゲートは、ＮＡＮＤ
回路１３０の出力ノードＯＵＴ１と接続する。
出力ノードＯＵＴ２との間に並列に接続されるＰチャネ
ルＭＯＳトランジスタＰ３およびＰ４と、出力ノードＯ
ＵＴ２と接地電位Ｖｓｓとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタＮ３およびＮ４とを含む。Ｐ
チャネルＭＯＳトランジスタＰ３およびＮチャネルＭＯ
ＳトランジスタＮ３のゲートは、反転回路１３４の出力
と接続し、ＰチャネルＭＯＳトランジスタＰ４およびＮ
チャネルＭＯＳトランジスタＮ４のゲートは、ＮＡＮＤ
回路１３０の出力ノードＯＵＴ１と接続する。
【００６１】信号変化検出回路１０２および１０４につ
いても、それぞれ対応するアドレス線Ａ２およびＡ３と
入力が接続する点を除いては、信号変化検出回路１００
とその構成は同様であるので説明は省略する。
いても、それぞれ対応するアドレス線Ａ２およびＡ３と
入力が接続する点を除いては、信号変化検出回路１００
とその構成は同様であるので説明は省略する。
【００６２】図４は、図３に示した信号変化検出回路１
００の動作を説明するタイミングチャートである。
００の動作を説明するタイミングチャートである。
【００６３】図４を参照して、時刻ｔ１でアドレス信号
Ａ１が、“Ｌ”レベルから“Ｈ”レベルに変化したとす
ると、インバータ１３４の出力Ｓは、インバータのゲー
ト遅延分遅れて時刻ｔ２で“Ｈ”レベルから“Ｌ”レベ
ルに変化する。このとき、インバータ１３４のゲート遅
延は、素子特性上最小になるように設定してあるものと
する。
Ａ１が、“Ｌ”レベルから“Ｈ”レベルに変化したとす
ると、インバータ１３４の出力Ｓは、インバータのゲー
ト遅延分遅れて時刻ｔ２で“Ｈ”レベルから“Ｌ”レベ
ルに変化する。このとき、インバータ１３４のゲート遅
延は、素子特性上最小になるように設定してあるものと
する。
【００６４】さらに、初期状態においては、信号Ｃｎの
レベルが“Ｈ”レベルであって、ＰチャネルＭＯＳトラ
ンジスタＰ３はオフ状態であり、ｎチャネルＭＯＳトラ
ンジスタＮ４はオン状態であるものとする。一方、信号
Ｂ１のレベルは、初期状態において“Ｌ”レベルであっ
て、ＰチャネルＭＯＳトランジスタＰ３はオフ状態であ
り、ＮチャネルＭＯＳトランジスタＮ３はオン状態であ
るものとする。すなわち、初期状態においてアドレス線
Ａ１の電位レベルが“Ｌ”レベルであることに対応し
て、反転回路１３４の出力信号であって、ＰチャネルＭ
ＯＳトランジスタＰ３およびＮチャネルＭＯＳトランジ
スタＮ３のゲートに入力する信号Ｓのレベルは、“Ｈ”
レベルとなっているものとする。
レベルが“Ｈ”レベルであって、ＰチャネルＭＯＳトラ
ンジスタＰ３はオフ状態であり、ｎチャネルＭＯＳトラ
ンジスタＮ４はオン状態であるものとする。一方、信号
Ｂ１のレベルは、初期状態において“Ｌ”レベルであっ
て、ＰチャネルＭＯＳトランジスタＰ３はオフ状態であ
り、ＮチャネルＭＯＳトランジスタＮ３はオン状態であ
るものとする。すなわち、初期状態においてアドレス線
Ａ１の電位レベルが“Ｌ”レベルであることに対応し
て、反転回路１３４の出力信号であって、ＰチャネルＭ
ＯＳトランジスタＰ３およびＮチャネルＭＯＳトランジ
スタＮ３のゲートに入力する信号Ｓのレベルは、“Ｈ”
レベルとなっているものとする。
【００６５】次に、アドレス線Ａ１の信号レベルが時刻
ｔ１において、“Ｌ”レベルから“Ｈ”レベルに変化す
ることに対応して、信号Ｓも“Ｈ”レベルから“Ｌ”レ
ベルへと変化する。これに対応して、ＰチャネルＭＯＳ
トランジスタＰ３がオン状態となり、ＮチャネルＭＯＳ
トランジスタＮ３がオフ状態となって、信号Ｂ１が時刻
ｔ３において、“Ｌ”レベルから“Ｈ”レベルに変化す
る。このときも、通常は、ゲート遅延が最小になるよう
に、ＰチャネルＭＯＳトランジスタＰ３のサイズ（ゲー
ト幅）を大きくするなどの設定を予めしておくものとす
る。
ｔ１において、“Ｌ”レベルから“Ｈ”レベルに変化す
ることに対応して、信号Ｓも“Ｈ”レベルから“Ｌ”レ
ベルへと変化する。これに対応して、ＰチャネルＭＯＳ
トランジスタＰ３がオン状態となり、ＮチャネルＭＯＳ
トランジスタＮ３がオフ状態となって、信号Ｂ１が時刻
ｔ３において、“Ｌ”レベルから“Ｈ”レベルに変化す
る。このときも、通常は、ゲート遅延が最小になるよう
に、ＰチャネルＭＯＳトランジスタＰ３のサイズ（ゲー
ト幅）を大きくするなどの設定を予めしておくものとす
る。
【００６６】次に、信号Ｂ１の“Ｌ”レベルから“Ｈ”
レベルへの変化を受けて、ＰチャネルＭＯＳトランジス
タＰ２がオフ状態となり、ＮチャネルＭＯＳトランジス
タＮ１がオン状態となる。このとき、アドレス線Ａ１の
電位レベルは“Ｈ”レベルであるから、ＰチャネルＭＯ
ＳトランジスタＰ１は既にオフ状態となっており、Ｎチ
ャネルＭＯＳトランジスタＮ２はオン状態となっている
ので、時刻ｔ４において、信号Ｃｎが“Ｈ”レベルから
“Ｌ”レベルに変化する。この場合、通常はゲート遅延
が大きくなるように、ＮチャネルＭＯＳトランジスタＮ
１のサイズ（ゲート幅）を小さくするなどの設定を予め
しておくものとする。
レベルへの変化を受けて、ＰチャネルＭＯＳトランジス
タＰ２がオフ状態となり、ＮチャネルＭＯＳトランジス
タＮ１がオン状態となる。このとき、アドレス線Ａ１の
電位レベルは“Ｈ”レベルであるから、ＰチャネルＭＯ
ＳトランジスタＰ１は既にオフ状態となっており、Ｎチ
ャネルＭＯＳトランジスタＮ２はオン状態となっている
ので、時刻ｔ４において、信号Ｃｎが“Ｈ”レベルから
“Ｌ”レベルに変化する。この場合、通常はゲート遅延
が大きくなるように、ＮチャネルＭＯＳトランジスタＮ
１のサイズ（ゲート幅）を小さくするなどの設定を予め
しておくものとする。
【００６７】したがって、時刻ｔ３から時刻ｔ４までの
間には、一定の時間差が、トランジスタの設計値等によ
り設定されることとなり、結果的に、信号Ｂ１と信号Ｃ
１の変化の間に一定の時間差が生じ、信号Ｂ１と信号Ｃ
１とがともに“Ｈ”レベルである時間Ｔ1 の期間が生じ
る。
間には、一定の時間差が、トランジスタの設計値等によ
り設定されることとなり、結果的に、信号Ｂ１と信号Ｃ
１の変化の間に一定の時間差が生じ、信号Ｂ１と信号Ｃ
１とがともに“Ｈ”レベルである時間Ｔ1 の期間が生じ
る。
【００６８】同様に、時刻ｔ５において、アドレス線Ａ
１が“Ｈ”レベルから“Ｌ”レベルに変化した場合、反
転回路１３４の遅延時間は最小となるように設定されて
いるので、信号Ｓは時刻ｔ５から大きな時間差を生じず
に時刻ｔ６において“Ｈ”レベルになる。このとき、信
号Ｂ１は、“Ｈ”レベルであって、ＰチャネルＭＯＳト
ランジスタＰ２はオフ状態であり、ＮチャネルＭＯＳト
ランジスタＮ２はオン状態である。したがって、アドレ
ス線Ａ１が“Ｌ”レベルになることで、ＰチャネルＭＯ
ＳトランジスタＰ１がオン状態となり、ＮチャネルＭＯ
ＳトランジスタＮ１がオフ状態となることで、信号Ｃ１
は時刻ｔ５から大きな時間差を生じずに時刻ｔ７におい
て“Ｈ”レベルになる。
１が“Ｈ”レベルから“Ｌ”レベルに変化した場合、反
転回路１３４の遅延時間は最小となるように設定されて
いるので、信号Ｓは時刻ｔ５から大きな時間差を生じず
に時刻ｔ６において“Ｈ”レベルになる。このとき、信
号Ｂ１は、“Ｈ”レベルであって、ＰチャネルＭＯＳト
ランジスタＰ２はオフ状態であり、ＮチャネルＭＯＳト
ランジスタＮ２はオン状態である。したがって、アドレ
ス線Ａ１が“Ｌ”レベルになることで、ＰチャネルＭＯ
ＳトランジスタＰ１がオン状態となり、ＮチャネルＭＯ
ＳトランジスタＮ１がオフ状態となることで、信号Ｃ１
は時刻ｔ５から大きな時間差を生じずに時刻ｔ７におい
て“Ｈ”レベルになる。
【００６９】一方、信号Ｂ１は、時刻ｔ７における信号
Ｃ１の変化を受けて、ゆっくりと変化し、時刻ｔ８にお
いて、“Ｈ”レベルとなる。このときにも、信号Ｂ１と
信号Ｃ１の変化には、一定の時間差が生じ、信号Ｂ１お
よび信号Ｃ１がともに“Ｈ”レベルである時間Ｔ2 の期
間が生じる。
Ｃ１の変化を受けて、ゆっくりと変化し、時刻ｔ８にお
いて、“Ｈ”レベルとなる。このときにも、信号Ｂ１と
信号Ｃ１の変化には、一定の時間差が生じ、信号Ｂ１お
よび信号Ｃ１がともに“Ｈ”レベルである時間Ｔ2 の期
間が生じる。
【００７０】通常は、Ｔ1 ＝Ｔ2 ＝Ｔとなるようにトラ
ンジスタサイズ等の設定を行なう。信号変化検出回路１
００を以上のような構成とすることで、一種の信号増幅
回路と同様の構成となり、入力であるアドレス線Ａ１の
電位変化に対する感度が向上する。また、信号変化検出
回路１００を構成するトランジスタサイズ等の設計パラ
メータを適当に設定することにより、対応するアドレス
信号が“Ｌ”レベルから“Ｈ”レベルに変化する場合に
おいても、“Ｈ”レベルから“Ｌ”レベルに変化する場
合においても、相補時差信号ＢｎおよびＣｎの間に生じ
る時間差を一定とすることが可能で、いずれのアドレス
信号の変化に対しても、同様な応答速度でＡＴＤ信号を
発生させることが可能である。
ンジスタサイズ等の設定を行なう。信号変化検出回路１
００を以上のような構成とすることで、一種の信号増幅
回路と同様の構成となり、入力であるアドレス線Ａ１の
電位変化に対する感度が向上する。また、信号変化検出
回路１００を構成するトランジスタサイズ等の設計パラ
メータを適当に設定することにより、対応するアドレス
信号が“Ｌ”レベルから“Ｈ”レベルに変化する場合に
おいても、“Ｈ”レベルから“Ｌ”レベルに変化する場
合においても、相補時差信号ＢｎおよびＣｎの間に生じ
る時間差を一定とすることが可能で、いずれのアドレス
信号の変化に対しても、同様な応答速度でＡＴＤ信号を
発生させることが可能である。
【００７１】次に、本発明の実施の形態１における波形
整形ワンショットパルス発生回路１１０および波形構成
回路１２０の回路構成の一例を図５に示す。図５におい
ては、波形整形ワンショットパルス発生回路１１２およ
び１１４の構成が、波形整形ワンショットパルス発生回
路１１０の構成と本質的に同様であることに対応して、
それらの回路構成については図示省略している。
整形ワンショットパルス発生回路１１０および波形構成
回路１２０の回路構成の一例を図５に示す。図５におい
ては、波形整形ワンショットパルス発生回路１１２およ
び１１４の構成が、波形整形ワンショットパルス発生回
路１１０の構成と本質的に同様であることに対応して、
それらの回路構成については図示省略している。
【００７２】図５を参照して、波形整形ワンショットパ
ルス発生回路１１０は、出力ノードＫ１と、出力ノード
Ｋ１と接地電位との間に直列に接続されるＮチャネルＭ
ＯＳトランジスタＮ５およびＮ６と、出力ノードＫ１に
ドレインが接続されるＰチャネルＭＯＳトランジスタＰ
７と、ＰチャネルＭＯＳトランジスタＰ７のソースと、
電源電位Ｖｃｃとの間に並列に接続されるＰチャネルＭ
ＯＳトランジスタＰ５およびＰ６と、出力ノードＫ１の
電位を受けて、所定時間経過後、対応する電位をＰチャ
ネルＭＯＳトランジスタＰ７のゲートに出力する信号遅
延回路４０と、出力ノードＫ１の電位を受けて、その電
位に出力ノードＫ１の電位を保持するラッチ回路５０と
を含む。
ルス発生回路１１０は、出力ノードＫ１と、出力ノード
Ｋ１と接地電位との間に直列に接続されるＮチャネルＭ
ＯＳトランジスタＮ５およびＮ６と、出力ノードＫ１に
ドレインが接続されるＰチャネルＭＯＳトランジスタＰ
７と、ＰチャネルＭＯＳトランジスタＰ７のソースと、
電源電位Ｖｃｃとの間に並列に接続されるＰチャネルＭ
ＯＳトランジスタＰ５およびＰ６と、出力ノードＫ１の
電位を受けて、所定時間経過後、対応する電位をＰチャ
ネルＭＯＳトランジスタＰ７のゲートに出力する信号遅
延回路４０と、出力ノードＫ１の電位を受けて、その電
位に出力ノードＫ１の電位を保持するラッチ回路５０と
を含む。
【００７３】ＮチャネルＭＯＳトランジスタＮ５および
ＰチャネルＭＯＳトランジスタＰ５のゲートには、相補
時差信号のうちの一方の信号Ｂ１が入力する。Ｎチャネ
ルＭＯＳトランジスタＮ６およびＰチャネルＭＯＳトラ
ンジスタＰ６のゲートには、相補時差信号の他方の信号
Ｃ１が入力する。
ＰチャネルＭＯＳトランジスタＰ５のゲートには、相補
時差信号のうちの一方の信号Ｂ１が入力する。Ｎチャネ
ルＭＯＳトランジスタＮ６およびＰチャネルＭＯＳトラ
ンジスタＰ６のゲートには、相補時差信号の他方の信号
Ｃ１が入力する。
【００７４】信号遅延回路４０は、偶数段（図５におい
ては４段）の直列接続された反転回路４２〜４８を含
む。
ては４段）の直列接続された反転回路４２〜４８を含
む。
【００７５】ラッチ回路５０は、入力および出力を互い
にクロスカップルした反転回路５２および５４を含む。
にクロスカップルした反転回路５２および５４を含む。
【００７６】波形合成回路１２０は、波形整形ワンショ
ットパルス発生回路１１０〜１１４の出力をそれぞれ受
ける３入力ＮＡＮＤ回路１２２を含む。
ットパルス発生回路１１０〜１１４の出力をそれぞれ受
ける３入力ＮＡＮＤ回路１２２を含む。
【００７７】図６は、図５に示した波形整形ワンショッ
トパルス発生回路１１０〜１１４および波形合成回路１
２０の動作を示すタイミングチャートである。
トパルス発生回路１１０〜１１４および波形合成回路１
２０の動作を示すタイミングチャートである。
【００７８】以下、図５および図６を参照して、その動
作について説明する。時刻ｔ９において、アドレス線Ａ
１が“Ｌ”レベルから“Ｈ”レベルに変化したとする
と、信号変化検出回路１００の出力Ｂ１およびＣ１は、
従来例において説明したのと同様にそれぞれ時刻ｔ１０
および時刻ｔ１１で、それぞれ“Ｌ”レベルから“Ｈ”
レベルへ、“Ｈ”レベルから“Ｌ”レベルへ変化する。
このとき、信号Ｂ１と信号Ｃ１には、時間Ｔだけ、とも
に“Ｈ”レベルである期間がある。
作について説明する。時刻ｔ９において、アドレス線Ａ
１が“Ｌ”レベルから“Ｈ”レベルに変化したとする
と、信号変化検出回路１００の出力Ｂ１およびＣ１は、
従来例において説明したのと同様にそれぞれ時刻ｔ１０
および時刻ｔ１１で、それぞれ“Ｌ”レベルから“Ｈ”
レベルへ、“Ｈ”レベルから“Ｌ”レベルへ変化する。
このとき、信号Ｂ１と信号Ｃ１には、時間Ｔだけ、とも
に“Ｈ”レベルである期間がある。
【００７９】時刻ｔ１０位前は、信号Ｂ１が“Ｌ”レベ
ルであり信号Ｃ１が“Ｈ”レベルであって、Ｐチャネル
ＭＯＳトランジスタＰ５はオフ状態、ＮチャネルＭＯＳ
トランジスタＮ５はオン状態ＰチャネルＭＯＳトランジ
スタＰ６はオン状態、ＮチャネルＭＯＳトランジスタＮ
６はオフ状態であったものとする。一方、時刻ｔ１０位
前において、出力ノードＫ１の電位レベルが“Ｈ”レベ
ルであるとすると、信号遅延回路４０の出力ノードＪ１
の電位レベルは“Ｈ”レベルであって、ＰチャネルＭＯ
ＳトランジスタＰ７はオフ状態であることになる。この
とき、ラッチ回路５０により、出力ノードＫ１の電位レ
ベルは、“Ｈ”レベルに保持されていることになる。時
刻ｔ１０において、信号Ｂ１が“Ｌ”レベルから“Ｈ”
レベルに変わると、ＰチャネルＭＯＳトランジスタＰ５
がオフ状態となり、ＮチャネルＭＯＳトランジスタＮ５
がオン状態となる。時刻ｔ１０から時間Ｔの期間、すな
わち時刻ｔ１１までは、信号Ｃ１は“Ｌ”レベルである
から、ＮチャネルＭＯＳトランジスタＮ６もオン状態を
維持する。したがって、ＮチャネルＭＯＳトランジスタ
Ｎ６およびＮ５が同時にオン状態となり、かつ、このと
きＰチャネルＭＯＳトランジスタＰ７はオフ状態を維持
しているから、ノードＫ１は放電されて“Ｌ”レベルと
なる。
ルであり信号Ｃ１が“Ｈ”レベルであって、Ｐチャネル
ＭＯＳトランジスタＰ５はオフ状態、ＮチャネルＭＯＳ
トランジスタＮ５はオン状態ＰチャネルＭＯＳトランジ
スタＰ６はオン状態、ＮチャネルＭＯＳトランジスタＮ
６はオフ状態であったものとする。一方、時刻ｔ１０位
前において、出力ノードＫ１の電位レベルが“Ｈ”レベ
ルであるとすると、信号遅延回路４０の出力ノードＪ１
の電位レベルは“Ｈ”レベルであって、ＰチャネルＭＯ
ＳトランジスタＰ７はオフ状態であることになる。この
とき、ラッチ回路５０により、出力ノードＫ１の電位レ
ベルは、“Ｈ”レベルに保持されていることになる。時
刻ｔ１０において、信号Ｂ１が“Ｌ”レベルから“Ｈ”
レベルに変わると、ＰチャネルＭＯＳトランジスタＰ５
がオフ状態となり、ＮチャネルＭＯＳトランジスタＮ５
がオン状態となる。時刻ｔ１０から時間Ｔの期間、すな
わち時刻ｔ１１までは、信号Ｃ１は“Ｌ”レベルである
から、ＮチャネルＭＯＳトランジスタＮ６もオン状態を
維持する。したがって、ＮチャネルＭＯＳトランジスタ
Ｎ６およびＮ５が同時にオン状態となり、かつ、このと
きＰチャネルＭＯＳトランジスタＰ７はオフ状態を維持
しているから、ノードＫ１は放電されて“Ｌ”レベルと
なる。
【００８０】これにより、ラッチ回路５０の電位保持状
態も反転されて、“Ｌ”レベルとなる。
態も反転されて、“Ｌ”レベルとなる。
【００８１】時刻ｔ１１になると、信号Ｃ１が“Ｈ”レ
ベルから“Ｌ”レベルとなり、ＰチャネルＭＯＳトラン
ジスタＰ６はオン状態となり、ＮチャネルＭＯＳトラン
ジスタＮ６はオフ状態となる。このとき、出力ノードＫ
１の電位レベルは、ラッチ回路５により“Ｌ”レベルに
保持されている。
ベルから“Ｌ”レベルとなり、ＰチャネルＭＯＳトラン
ジスタＰ６はオン状態となり、ＮチャネルＭＯＳトラン
ジスタＮ６はオフ状態となる。このとき、出力ノードＫ
１の電位レベルは、ラッチ回路５により“Ｌ”レベルに
保持されている。
【００８２】出力ノードＫ１が“Ｌ”レベルとなると、
信号遅延回路４０でこのノードＫ１の電位レベル変化か
ら一定時間遅延した時刻ｔ１２においてノードＪ１の電
位レベルが“Ｌ”レベルになる。したがって、Ｐチャネ
ルＭＯＳトランジスタＰ７がオン状態となり、このとき
ＮチャネルＭＯＳトランジスタＮ６はオフ状態であり、
ＰチャネルＭＯＳトランジスタＰ６はオン状態であるか
ら、トランジスタＰ６およびＰ７が同時にオン状態とな
り、時刻ｔ１３において、出力ノードＫ１が“Ｈ”レベ
ルに充電される。これにより、ラッチ回路５０の保持電
位も反転し“Ｈ”レベルとなる。
信号遅延回路４０でこのノードＫ１の電位レベル変化か
ら一定時間遅延した時刻ｔ１２においてノードＪ１の電
位レベルが“Ｌ”レベルになる。したがって、Ｐチャネ
ルＭＯＳトランジスタＰ７がオン状態となり、このとき
ＮチャネルＭＯＳトランジスタＮ６はオフ状態であり、
ＰチャネルＭＯＳトランジスタＰ６はオン状態であるか
ら、トランジスタＰ６およびＰ７が同時にオン状態とな
り、時刻ｔ１３において、出力ノードＫ１が“Ｈ”レベ
ルに充電される。これにより、ラッチ回路５０の保持電
位も反転し“Ｈ”レベルとなる。
【００８３】出力ノードＫ１の電位が“Ｌ”レベルから
“Ｈ”レベルになることで、遅延回路４０により、ノー
ドＫ１の電位変化から一定時間遅延した時刻ｔ１４にお
いて、ノードＪ１の電位レベルは“Ｈ”レベルとなる。
このとき、ＰチャネルＭＯＳトランジスタＰ７はオフ状
態となり、出力ノードＫ１の電位はラッチ回路５０によ
って“Ｈ”レベルに保持される。
“Ｈ”レベルになることで、遅延回路４０により、ノー
ドＫ１の電位変化から一定時間遅延した時刻ｔ１４にお
いて、ノードＪ１の電位レベルは“Ｈ”レベルとなる。
このとき、ＰチャネルＭＯＳトランジスタＰ７はオフ状
態となり、出力ノードＫ１の電位はラッチ回路５０によ
って“Ｈ”レベルに保持される。
【００８４】つまり、結果的にアドレス線Ａ１の電位レ
ベルが変化すると、出力ノードＫ１には、そのパルス幅
が信号遅延回路４０によって整形されたワンショットパ
ルス（負の状態が活性）が発生する。
ベルが変化すると、出力ノードＫ１には、そのパルス幅
が信号遅延回路４０によって整形されたワンショットパ
ルス（負の状態が活性）が発生する。
【００８５】また、波形合成回路１２０の出力であるＡ
ＴＤ信号は、その入力信号であるノードＫ１の電位が
“Ｌ”レベルの期間、すなわち、時刻ｔ１５〜ｔ１６の
時間幅を有するワンショットパルス信号となる。
ＴＤ信号は、その入力信号であるノードＫ１の電位が
“Ｌ”レベルの期間、すなわち、時刻ｔ１５〜ｔ１６の
時間幅を有するワンショットパルス信号となる。
【００８６】次に、時刻ｔ１７においてアドレス線Ａ１
の電位が変化し、それから少し遅れて時刻ｔ１８におい
て、アドレス線Ａ２の電位が変化した場合の動作につい
て説明する。
の電位が変化し、それから少し遅れて時刻ｔ１８におい
て、アドレス線Ａ２の電位が変化した場合の動作につい
て説明する。
【００８７】時刻ｔ１７におけるアドレス線Ａ１の変化
によって、時刻ｔ１９からｔ２０の期間、波形整形ワン
ショットパルス発生回路１１０の出力ノードＫ１に負の
パルスが発生し、時刻ｔ１８におけるアドレス線Ａ２の
電位変化によって、時刻ｔ２１から時刻ｔ２２の期間、
波形整形ワンショットパルス発生回路１１２の出力ノー
ドＫ２に負のパルスが発生する。
によって、時刻ｔ１９からｔ２０の期間、波形整形ワン
ショットパルス発生回路１１０の出力ノードＫ１に負の
パルスが発生し、時刻ｔ１８におけるアドレス線Ａ２の
電位変化によって、時刻ｔ２１から時刻ｔ２２の期間、
波形整形ワンショットパルス発生回路１１２の出力ノー
ドＫ２に負のパルスが発生する。
【００８８】ＡＴＤ信号としては、出力ノードＫ１が負
または出力ノードＫ２が負である期間、すなわち時刻ｔ
２３から時刻ｔ２４の期間、波形合成回路１２０からパ
ルス信号が出力される。
または出力ノードＫ２が負である期間、すなわち時刻ｔ
２３から時刻ｔ２４の期間、波形合成回路１２０からパ
ルス信号が出力される。
【００８９】すなわち、この場合は、従来例と同様に、
アドレス線Ａ１の電位のみが変化した場合と同様に所定
の値以上の時間幅を有する、連続なＡＴＤ信号が出力さ
れることになる。
アドレス線Ａ１の電位のみが変化した場合と同様に所定
の値以上の時間幅を有する、連続なＡＴＤ信号が出力さ
れることになる。
【００９０】次に、時刻ｔ２５において、アドレス線Ａ
１の電位が変化し、それに応じてＡＴＤ信号が発生し、
このＡＴＤ信号が“Ｈ”レベルから“Ｌ”レベルとなり
始めた時点である時刻ｔ２６において、アドレス線Ａ２
の電位レベルが変化した場合について考える。
１の電位が変化し、それに応じてＡＴＤ信号が発生し、
このＡＴＤ信号が“Ｈ”レベルから“Ｌ”レベルとなり
始めた時点である時刻ｔ２６において、アドレス線Ａ２
の電位レベルが変化した場合について考える。
【００９１】この場合においても、出力ノードＫ１およ
びＫ２から出力されるパルス幅は、それぞれ十分な時間
幅を有しているので、波形合成回路１２０において合成
されたＡＴＤ信号も、時刻ｔ２６においてアドレス線Ａ
２の電位が変化したことを示す信号として十分な時間幅
を有する信号となる。
びＫ２から出力されるパルス幅は、それぞれ十分な時間
幅を有しているので、波形合成回路１２０において合成
されたＡＴＤ信号も、時刻ｔ２６においてアドレス線Ａ
２の電位が変化したことを示す信号として十分な時間幅
を有する信号となる。
【００９２】すなわち、従来例の場合と異なり、ＡＴＤ
信号は、時刻ｔ２７から時刻ｔ２８の期間、すなわち、
アドレス線１本のみの電位が変化した場合のＡＴＤ信号
と同一の時間幅を有する信号となる。
信号は、時刻ｔ２７から時刻ｔ２８の期間、すなわち、
アドレス線１本のみの電位が変化した場合のＡＴＤ信号
と同一の時間幅を有する信号となる。
【００９３】従来のＡＴＤ回路２０００においては、ア
ドレス信号のスキュー等によりこのようなアドレス信号
の変化が起こった場合、時刻ｔ２６においてアドレス線
Ａ２の電位レベルが変化したことを示す十分なパルス幅
を有するＡＴＤ信号が出力されないので、このＡＴＤ信
号を受けて動作する回路が誤動作する危険性があった。
ドレス信号のスキュー等によりこのようなアドレス信号
の変化が起こった場合、時刻ｔ２６においてアドレス線
Ａ２の電位レベルが変化したことを示す十分なパルス幅
を有するＡＴＤ信号が出力されないので、このＡＴＤ信
号を受けて動作する回路が誤動作する危険性があった。
【００９４】すなわち、読出系回路は、このＡＴＤ信号
のワンショットパルスを受けて、Ｉ／Ｏ線のプリチャー
ジ等の動作を開始し、本来、アドレスが最終的に確定し
た状態に対応するメモリセルからの読出動作を行なう。
のワンショットパルスを受けて、Ｉ／Ｏ線のプリチャー
ジ等の動作を開始し、本来、アドレスが最終的に確定し
た状態に対応するメモリセルからの読出動作を行なう。
【００９５】ところが、上記の場合において、アドレス
線Ａ２の電位レベルが変化したことを示すＡＴＤ信号が
十分なパルス幅を有しない場合、アドレスが変化したこ
とをＡＴＤ信号を受ける内部読出回路が検知することが
できずに、外部から指定されたアドレスとは異なったア
ドレスに対応したメモリセルにアクセスしてしまうとい
ったような可能性があった。しかしながら、本発明の実
施の形態１に係る半導体記憶装置におけるＡＴＤ回路１
０００においては、アドレス信号にスキュー等が存在す
る場合でも常に十分なパルス幅を有するＡＴＤ信号が出
力されるので、上記のような誤動作が発生するおそれが
ない。
線Ａ２の電位レベルが変化したことを示すＡＴＤ信号が
十分なパルス幅を有しない場合、アドレスが変化したこ
とをＡＴＤ信号を受ける内部読出回路が検知することが
できずに、外部から指定されたアドレスとは異なったア
ドレスに対応したメモリセルにアクセスしてしまうとい
ったような可能性があった。しかしながら、本発明の実
施の形態１に係る半導体記憶装置におけるＡＴＤ回路１
０００においては、アドレス信号にスキュー等が存在す
る場合でも常に十分なパルス幅を有するＡＴＤ信号が出
力されるので、上記のような誤動作が発生するおそれが
ない。
【００９６】しかも、ＡＴＤ信号を発生するにあたり、
そのアドレス信号の変化を検知する信号変化検出回路１
００〜１０４は、増幅機能を有するため検出感度が向上
している。さらに、波形整形ワンショットパルス発生回
路１１０〜１１４を駆動する信号は、設計パラメータに
よって、その相互の遅延時間を任意の値に設定すること
が可能な相補時差信号により行なわれるので、 アドレ
ス信号の“Ｈ”レベルから“Ｌ”レベルへの変化に対し
ても、“Ｌ”レベルから“Ｈ”レベルへの変化に対して
も同様な応答速度でＡＴＤ信号を発生させることが可能
である。
そのアドレス信号の変化を検知する信号変化検出回路１
００〜１０４は、増幅機能を有するため検出感度が向上
している。さらに、波形整形ワンショットパルス発生回
路１１０〜１１４を駆動する信号は、設計パラメータに
よって、その相互の遅延時間を任意の値に設定すること
が可能な相補時差信号により行なわれるので、 アドレ
ス信号の“Ｈ”レベルから“Ｌ”レベルへの変化に対し
ても、“Ｌ”レベルから“Ｈ”レベルへの変化に対して
も同様な応答速度でＡＴＤ信号を発生させることが可能
である。
【００９７】［実施の形態２］実施の形態１において
は、各アドレス線の電位変化を検出すると、波形整形ワ
ンショットパルス発生回路１１０〜１１４が各々所定の
長さのワンショットパルス信号を出力し、それに応じて
波形合成手段により所定のパルス長のＡＴＤ信号が発生
される構成となっていた。
は、各アドレス線の電位変化を検出すると、波形整形ワ
ンショットパルス発生回路１１０〜１１４が各々所定の
長さのワンショットパルス信号を出力し、それに応じて
波形合成手段により所定のパルス長のＡＴＤ信号が発生
される構成となっていた。
【００９８】したがって、アドレス信号線間において、
それらに印加されるアドレス信号のレベル変化にスキュ
ー等が存在する場合でも、出力されるＡＴＤ信号のパル
ス長が極端に短くなるという誤動作の原因は抑制され
る。
それらに印加されるアドレス信号のレベル変化にスキュ
ー等が存在する場合でも、出力されるＡＴＤ信号のパル
ス長が極端に短くなるという誤動作の原因は抑制され
る。
【００９９】しかし、同一のアドレス線に印加されるア
ドレス信号が短い時間間隔で変化する場合、第１の実施
の形態の構成では、十分でない場合が存在する。すなわ
ち、実施の形態１における信号遅延回路４０は、出力ノ
ードＫ１の電位が“Ｈ”レベルから“Ｌ”レベルに変化
した場合、一定時間間隔をおいてＰチャネルＭＯＳトラ
ンジスタＰ７のゲート電位を“Ｈ”レベルから“Ｌ”レ
ベルとし、このトランジスタＰ７をオン状態とするとい
う機能を有することで、上記一定の時間経過後に出力ノ
ードＫ１の電位レベルを“Ｌ”レベルから“Ｈ”レベル
に引き上げる。
ドレス信号が短い時間間隔で変化する場合、第１の実施
の形態の構成では、十分でない場合が存在する。すなわ
ち、実施の形態１における信号遅延回路４０は、出力ノ
ードＫ１の電位が“Ｈ”レベルから“Ｌ”レベルに変化
した場合、一定時間間隔をおいてＰチャネルＭＯＳトラ
ンジスタＰ７のゲート電位を“Ｈ”レベルから“Ｌ”レ
ベルとし、このトランジスタＰ７をオン状態とするとい
う機能を有することで、上記一定の時間経過後に出力ノ
ードＫ１の電位レベルを“Ｌ”レベルから“Ｈ”レベル
に引き上げる。
【０１００】この出力ノードＫ１の電位変化に応じて、
ＡＴＤ信号の出力が行なわれるため、基本的には、この
出力ノードＫ１が“Ｈ”レベルに復帰した時点で、必要
な回路動作は終了している。
ＡＴＤ信号の出力が行なわれるため、基本的には、この
出力ノードＫ１が“Ｈ”レベルに復帰した時点で、必要
な回路動作は終了している。
【０１０１】ところが、出力ノードＫ１が“Ｈ”レベル
に復帰した後、さらに一定の時間経過後に信号遅延回路
４０により、ＰチャネルＭＯＳトランジスタＰ７のゲー
ト電位が“Ｈ”レベルに復帰されることで、回路全体と
しての状態が初期状態に復帰する。
に復帰した後、さらに一定の時間経過後に信号遅延回路
４０により、ＰチャネルＭＯＳトランジスタＰ７のゲー
ト電位が“Ｈ”レベルに復帰されることで、回路全体と
しての状態が初期状態に復帰する。
【０１０２】したがって、同一のアドレス線の電位レベ
ルが高速で変化する場合、上記波形整形ワンショットパ
ルス発生回路が初期状態に復帰するために余分に必要と
なる所定の時間（時間Ｔ）の期間の存在は、回路動作の
遅延や、出力される信号レベルの誤動作の原因となるお
それがある。
ルが高速で変化する場合、上記波形整形ワンショットパ
ルス発生回路が初期状態に復帰するために余分に必要と
なる所定の時間（時間Ｔ）の期間の存在は、回路動作の
遅延や、出力される信号レベルの誤動作の原因となるお
それがある。
【０１０３】実施の形態２においては、上記のような不
都合を解決するために、実施の形態１における信号遅延
回路４０の構成を以下に説明するような構成に変更して
いる。
都合を解決するために、実施の形態１における信号遅延
回路４０の構成を以下に説明するような構成に変更して
いる。
【０１０４】図７は、第２の実施の形態の半導体記憶装
置における波形整形ワンショットパルス発生回路中の信
号遅延回路４２の構成を示す概略ブロック図である。
置における波形整形ワンショットパルス発生回路中の信
号遅延回路４２の構成を示す概略ブロック図である。
【０１０５】信号遅延回路４２は、出力ノードＫ１に入
力が接続し、３段にカスケード接続された反転回路４０
４〜４０８と、出力ノードＫ１に入力が接続する反転回
路４０２と、３段にカスケード接続された最終段の反転
回路４０８の出力と反転回路４０２の出力とを受け出力
がＰチャネルＭＯＳトランジスタＰ７のゲートに接続す
るノードＪ１に接続するＮＡＮＤ回路４１０とを含む。
力が接続し、３段にカスケード接続された反転回路４０
４〜４０８と、出力ノードＫ１に入力が接続する反転回
路４０２と、３段にカスケード接続された最終段の反転
回路４０８の出力と反転回路４０２の出力とを受け出力
がＰチャネルＭＯＳトランジスタＰ７のゲートに接続す
るノードＪ１に接続するＮＡＮＤ回路４１０とを含む。
【０１０６】次に、信号遅延回路４２の動作について説
明する。図８は、信号遅延回路４２の動作を説明するタ
イミングチャートである。
明する。図８は、信号遅延回路４２の動作を説明するタ
イミングチャートである。
【０１０７】時刻ｔ１において、出力ノードＫ１の電位
レベルが“Ｈ”レベルから“Ｌ”レベルに変化すると、
時刻ｔ２において、反転回路４０２の１段分の遅延時間
をおいて、ＮＡＮＤ回路４１０の一方の入力ノードＢの
電位が“Ｌ”レベルから“Ｈ”レベルへ変化する。一
方、カスケード接続された反転回路４０４〜４０８の出
力（ＮＡＮＤ回路４１０の他方の入力ノードＡの電位）
は、時刻ｔ２よりも遅れた時刻ｔ３において“Ｌ”レベ
ルから“Ｈ”レベルに変化する。
レベルが“Ｈ”レベルから“Ｌ”レベルに変化すると、
時刻ｔ２において、反転回路４０２の１段分の遅延時間
をおいて、ＮＡＮＤ回路４１０の一方の入力ノードＢの
電位が“Ｌ”レベルから“Ｈ”レベルへ変化する。一
方、カスケード接続された反転回路４０４〜４０８の出
力（ＮＡＮＤ回路４１０の他方の入力ノードＡの電位）
は、時刻ｔ２よりも遅れた時刻ｔ３において“Ｌ”レベ
ルから“Ｈ”レベルに変化する。
【０１０８】それに応じて、ＮＡＮＤ回路４１０の出力
ノード、すなわち、ノードＪ１の電位レベルは、時刻ｔ
３において、“Ｈ”レベルから“Ｌ”レベルへ変化す
る。これにより、ＰチャネルＭＯＳトランジスタＰ７が
オン状態となり、出力ノードＫ１の電位レベルは、再び
“Ｈ”レベルへ復帰する。この出力ノードＫ１の電位レ
ベルの変化に応じて、反転回路４０２の出力レベルが、
時刻ｔ５において“Ｌ”レベルに変化すると、ＮＡＮＤ
回路４１０の出力、すなわち、ノードＪ１のレベルは
“Ｈ”レベルに復帰する。
ノード、すなわち、ノードＪ１の電位レベルは、時刻ｔ
３において、“Ｈ”レベルから“Ｌ”レベルへ変化す
る。これにより、ＰチャネルＭＯＳトランジスタＰ７が
オン状態となり、出力ノードＫ１の電位レベルは、再び
“Ｈ”レベルへ復帰する。この出力ノードＫ１の電位レ
ベルの変化に応じて、反転回路４０２の出力レベルが、
時刻ｔ５において“Ｌ”レベルに変化すると、ＮＡＮＤ
回路４１０の出力、すなわち、ノードＪ１のレベルは
“Ｈ”レベルに復帰する。
【０１０９】したがって、実施の形態２における信号遅
延回路４２においては、出力ノードＫ１が“Ｌ”レベル
へと変化した後、再び“Ｈ”レベルに復帰した後は、反
転回路４０２の遅延時間分遅れるだけで、ＰチャネルＭ
ＯＳトランジスタＰ７のゲート電位は“Ｈ”レベルに復
帰し初期状態に戻る。
延回路４２においては、出力ノードＫ１が“Ｌ”レベル
へと変化した後、再び“Ｈ”レベルに復帰した後は、反
転回路４０２の遅延時間分遅れるだけで、ＰチャネルＭ
ＯＳトランジスタＰ７のゲート電位は“Ｈ”レベルに復
帰し初期状態に戻る。
【０１１０】したがって、実施の形態１における信号遅
延回路４０におけるような、初期状態への復帰に長い時
間を要するということがない。
延回路４０におけるような、初期状態への復帰に長い時
間を要するということがない。
【０１１１】つまり、同一アドレス線に急激な変化が起
きた場合でも、安定動作をすることができるという効果
がある。
きた場合でも、安定動作をすることができるという効果
がある。
【図１】 本発明の実施の形態１に係る半導体記憶装置
１の構成を示すブロック図である。
１の構成を示すブロック図である。
【図２】 本発明の実施の形態１に係る半導体記憶装置
１におけるアドレス変化検出回路１０００の構成を示す
概略ブロック図である。
１におけるアドレス変化検出回路１０００の構成を示す
概略ブロック図である。
【図３】 実施の形態１における信号変化検出回路１０
０の構成を示す回路図である。
０の構成を示す回路図である。
【図４】 信号変化検出回路１００の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図５】 実施の形態１における波形整形ワンショット
パルス発生回路１１０〜１１４および波形合成回路１２
０の構成を示す概略ブロック図である。
パルス発生回路１１０〜１１４および波形合成回路１２
０の構成を示す概略ブロック図である。
【図６】 実施の形態１のアドレス変化検出回路１００
０の動作を説明するタイミングチャートである。
０の動作を説明するタイミングチャートである。
【図７】 本発明の実施の形態２に係るアドレス変化検
出回路における信号遅延回路４２の構成を示す回路図で
ある。
出回路における信号遅延回路４２の構成を示す回路図で
ある。
【図８】 信号遅延回路４２の動作を説明するタイミン
グチャートである。
グチャートである。
【図９】 従来のアドレス変化検出回路２０００の構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図１０】 従来のアドレス変化検出回路２０００にお
けるワンショットパルス発生回路２１０〜２１４および
波形合成整形回路２２０の構成を示す概略ブロック図で
ある。
けるワンショットパルス発生回路２１０〜２１４および
波形合成整形回路２２０の構成を示す概略ブロック図で
ある。
【図１１】 従来のアドレス変化検出回路２０００の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
４０、４２ 信号遅延回路、５０ ラッチ回路、１０
０、１０２、１０４ 信号変化検出回路、１１０、１１
２、１１４ 波形整形ワンショットパルス発生回路、１
２０ 波形合成回路、２００、２０２、２０４ 信号変
化検出回路、２１０、２１２、２１４ ワンショットパ
ルス発生回路、２２０ 波形合成整形回路、１０００
アドレス変化検出回路、２０００ 従来のアドレス変化
検出回路。
０、１０２、１０４ 信号変化検出回路、１１０、１１
２、１１４ 波形整形ワンショットパルス発生回路、１
２０ 波形合成回路、２００、２０２、２０４ 信号変
化検出回路、２１０、２１２、２１４ ワンショットパ
ルス発生回路、２２０ 波形合成整形回路、１０００
アドレス変化検出回路、２０００ 従来のアドレス変化
検出回路。
Claims (4)
- 【請求項１】 行列状に配置された複数のメモリセルを
含むメモリセルアレイと、 外部からのアドレス信号に応じて、対応する前記メモリ
セルを選択し、所定のパルス長を有するアドレス遷移検
出信号に応じて、読出動作を開始する記憶情報読出手段
と、 前記アドレス信号を受けて、前記記憶情報読出手段に伝
達する複数のアドレス信号線と、 前記アドレス信号線のうち、所定のアドレス信号線の電
位変化を検知して、前記アドレス遷移検出信号を出力す
るアドレス遷移検出手段とを備え、 前記アドレス遷移検出手段は、 前記所定のアドレス信号線のうちの対応する信号線の電
位変化に応じて反転される互いに相補な第１および第２
の検知信号を、各々が出力する複数のアドレス変化検知
手段と、 対応する前記第１および第２の信号の反転に応じて、前
記所定のパルス長を有するパルス信号を各々出力する複
数のパルス発生手段と、 前記複数のパルス発生手段からのパルス信号のうちのい
ずれかの活性化に応じて、活性化したパルス信号に対応
し、前記所定のパルス長を有する前記アドレス遷移検出
信号を出力する信号合成手段とを含む、半導体記憶装
置。 - 【請求項２】 前記パルス発生手段の各々は、 前記パルス信号を出力する出力ノードと、 前記出力ノードと第１の電源電位との間に接続される第
１および第２のＮチャネルＭＯＳＦＥＴと、 前記出力ノードにドレインが接続される第１のＰチャネ
ルＭＯＳＦＥＴと、 前記第１のＰチャネルＭＯＳＦＥＴのソースと、第２の
電源電位との間に並列に接続される第２および第３のＰ
チャネルＭＯＳＦＥＴと、 前記出力ノードの電位を受けて、所定時間経過後、対応
する電位を前記第１のＰチャネルＭＯＳＦＥＴのゲート
に出力する信号遅延手段と、 前記出力ノードの電位を受けて、当該電位に前記出力ノ
ードの電位を保持するラッチ手段とを含み、 前記第２のＮチャネルＭＯＳＦＥＴおよび前記第２のＭ
ＯＳＦＥＴは、ゲートに前記第１の検知信号を受け、 前記第１のＮチャネルＭＯＳＦＥＴおよび前記第３のＰ
チャネルＭＯＳＦＥＴは、ゲートに前記第２の検知信号
を受ける、請求項１記載の半導体記憶装置。 - 【請求項３】 前記信号遅延手段は、 前記出力ノードの電位を受ける、第１の奇数段の第１の
カスケード接続された反転回路と、 前記出力ノードの電位を受ける、第２の奇数段の第２の
カスケード接続された反転回路と、 前記第１および前記第２のカスケード接続された反転回
路の出力を受けて、出力が前記第１のＰチャネルＭＯＳ
ＦＥＴのゲートと接続する否定論理積演算回路とを含
む、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記アドレス変化検知手段の各々は、 前記第１および前記第２の検知信号をそれぞれ出力する
第１および第２の内部出力ノードと、 前記第１の内部出力ノードと、前記第１の電源電位との
間に直列に接続される第３および第４のＮチャネルＭＯ
ＳＦＥＴと、 前記第１の内部出力ノードと、前記第２の電源電位との
間に並列に接続される第４および第５のＰチャネルＭＯ
ＳＦＥＴと、 前記第２の内部出力ノードと、前記第１の電源電位との
間に直列に接続される第５および第６のＮチャネルＭＯ
ＳＦＥＴと、 前記第２の内部出力ノードと、前記第２の電源電位との
間に並列に接続される第６および第７のＰチャネルＭＯ
ＳＦＥＴと、 前記アドレス信号線の電位を受けて、反転した電位を出
力する反転回路とを含み、 前記第３のＮチャネルＭＯＳＦＥＴおよび前記第４のＰ
チャネルＭＯＳＦＥＴは、ゲートに前記アドレス信号線
の電位を、前記第５のＮチャネルＭＯＳＦＥＴおよび前
記第６のＰチャネルＭＯＳＦＥＴは、ゲートに前記反転
回路の出力をそれぞれ受け、 前記第４のＮチャネルＭＯＳＦＥＴおよび前記第５のＰ
チャネルＭＯＳＦＥＴのゲートは、前記第２の内部出力
ノードと接続し、 前記第６のＮチャネルＭＯＳＦＥＴおよび前記第７のＰ
チャネルＭＯＳＦＥＴのゲートは、前記第１の内部出力
ノードと接続する、請求項２または３に記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312561A JPH09153288A (ja) | 1995-11-30 | 1995-11-30 | 半導体記憶装置 |
| US08/652,038 US5715212A (en) | 1995-11-30 | 1996-05-23 | Semiconductor memory device comprising address transition detecting circuit having stable response characteristic for address signal conversion |
| CN96111202A CN1101587C (zh) | 1995-11-30 | 1996-07-25 | 包含地址转移检测电路的半导体存储器件 |
| KR1019960031762A KR100203720B1 (ko) | 1995-11-30 | 1996-07-31 | 어드레스 신호 변화에 대한 안정한 응답특성을 갖는 어드레스 천이 검출회로를 구비한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312561A JPH09153288A (ja) | 1995-11-30 | 1995-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153288A true JPH09153288A (ja) | 1997-06-10 |
Family
ID=18030700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312561A Pending JPH09153288A (ja) | 1995-11-30 | 1995-11-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5715212A (ja) |
| JP (1) | JPH09153288A (ja) |
| KR (1) | KR100203720B1 (ja) |
| CN (1) | CN1101587C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100206927B1 (ko) * | 1996-07-26 | 1999-07-01 | 구본준 | 반도체 메모리의 데이타 출력 제어회로 |
| US6160733A (en) * | 1997-08-29 | 2000-12-12 | Enable Semiconductor, Inc. | Low voltage and low power static random access memory (SRAM) |
| WO2001026115A1 (fr) * | 1999-10-04 | 2001-04-12 | Seiko Epson Corporation | Circuit integre a semi-conducteur, cartouche d'encre comprenant ce circuit integre a semi-conducteur, et dispositif d'enregistrement a jet d'encre monte avec cette cartouche d'encre |
| US7075284B2 (en) * | 2002-07-08 | 2006-07-11 | Kabushiki Kaisha Toshiba | Time limit function utilization |
| KR100546333B1 (ko) * | 2003-06-25 | 2006-01-26 | 삼성전자주식회사 | 감지 증폭기 드라이버 및 이를 구비하는 반도체 장치 |
| KR100800472B1 (ko) * | 2006-06-23 | 2008-02-04 | 삼성전자주식회사 | 스택 패키지(ｓｔａｃｋ ｐａｃｋａｇｅ)용 반도체메모리장치 및 이의 독출 데이터 스큐 조절방법 |
| WO2008102171A2 (en) * | 2007-02-22 | 2008-08-28 | Andrew John Hayes | An educational device |
| CN103440879B (zh) * | 2013-08-23 | 2016-04-20 | 中国科学院微电子研究所 | 地址变化监测电路、装置及其生成方法 |
| WO2015024242A1 (zh) * | 2013-08-23 | 2015-02-26 | 中国科学院微电子研究所 | 地址变化监测电路、装置及其生成方法 |
| CN103514934B (zh) * | 2013-10-15 | 2017-01-04 | 中国科学院微电子研究所 | 地址转变信号探测电路 |
| CN107831351B (zh) * | 2017-11-30 | 2024-08-30 | 中国工程物理研究院激光聚变研究中心 | 一种条纹相机扫描脉冲监测装置 |
| CN113409843B (zh) * | 2021-05-14 | 2023-05-16 | 成都华微电子科技股份有限公司 | Sram动态阵列电源控制电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132292A (ja) * | 1985-12-02 | 1987-06-15 | Seiko Epson Corp | アドレス遷移検出回路 |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2991479B2 (ja) * | 1990-11-16 | 1999-12-20 | 富士通株式会社 | 半導体集積回路及び半導体記憶装置 |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
| JP2734315B2 (ja) * | 1992-09-24 | 1998-03-30 | 日本電気株式会社 | 半導体メモリ装置 |
-
1995
- 1995-11-30 JP JP7312561A patent/JPH09153288A/ja active Pending
-
1996
- 1996-05-23 US US08/652,038 patent/US5715212A/en not_active Expired - Fee Related
- 1996-07-25 CN CN96111202A patent/CN1101587C/zh not_active Expired - Fee Related
- 1996-07-31 KR KR1019960031762A patent/KR100203720B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384057B1 (ko) * | 2000-06-29 | 2003-05-16 | 삼성전자주식회사 | 어드레스 스큐 프리회로를 가지는 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5715212A (en) | 1998-02-03 |
| CN1151592A (zh) | 1997-06-11 |
| KR100203720B1 (ko) | 1999-06-15 |
| KR970029834A (ko) | 1997-06-26 |
| CN1101587C (zh) | 2003-02-12 |
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