JPH09153288A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH09153288A
JPH09153288A JP7312561A JP31256195A JPH09153288A JP H09153288 A JPH09153288 A JP H09153288A JP 7312561 A JP7312561 A JP 7312561A JP 31256195 A JP31256195 A JP 31256195A JP H09153288 A JPH09153288 A JP H09153288A
Authority
JP
Japan
Prior art keywords
signal
potential
address
level
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7312561A
Other languages
English (en)
Inventor
Susumu Tanida
進 谷田
Yasuhiko Tsukikawa
靖彦 月川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7312561A priority Critical patent/JPH09153288A/ja
Priority to US08/652,038 priority patent/US5715212A/en
Priority to CN96111202A priority patent/CN1101587C/zh
Priority to KR1019960031762A priority patent/KR100203720B1/ko
Publication of JPH09153288A publication Critical patent/JPH09153288A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/18Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 アドレス信号が急速に変化するスキュー等が
存在する場合においても、ATD信号を発生可能なアド
レス変化検出回路を提供する。 【解決手段】 アドレス変化検出回路1000におい
て、信号変化検出回路100〜104は、それぞれ対応
するアドレス線の電位レベル変化に対応して反転される
相補時差信号BnおよびCnを出力する。波形整形ワン
ショットパルス発生手段110〜114は、対応する相
補時差信号BnおよびCnを受けて、所定の時間幅のワ
ンショットパルス信号を出力する。波形合成手段30
は、いずれかのワンショットパルス信号の活性化に応じ
て、所定のパルス長のATD信号を出力する。したがっ
て、いずれかの信号線の電位レベルが急激に変化して
も、波形整形ワンショットパルス発生回路から出力され
るワンショットパルス長は変化せず、常に一定パルス長
のATD信号が出力される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、高速でかつ安定なアクセス動作が可能な半
導体記憶装置に関する。
【0002】
【従来の技術】ダイナミック型半導体記憶装置(以下、
DRAMと呼ぶ。)やスタティック型半導体記憶装置
(以下、SRAMと呼ぶ。)等の半導体記憶装置におい
ては、メモリセルアレイ中の、どのメモリセルに対して
アクセスするのかを指示するために、通常、複数本で構
成されるアドレス線を介して、外部からアドレス信号が
与えられる。半導体記憶装置の内部では、このアドレス
線に印加されたアドレス信号をデコードして、半導体記
憶装置内部の対応するメモリセルに対するアクセス動作
が行なわれる。このとき、アドレス線にアドレス信号が
印加されたタイミングを検出する方法として、アドレス
信号線のうちいずれか1本に対して与えられるアドレス
信号が変化したことを検出すると、新しいアドレス信号
が印加されたとみなす方法が用いられる場合がある。
【0003】上記のようなタイミング検出のために使用
されるのが、アドレス変化検出回路(以下、ATD回路
と呼ぶ。)である。
【0004】半導体記憶装置における高速な列アクセス
動作を実現するために、たとえば、DRAMの動作モー
ドとして、列アドレスを切換えるごとにそれに対応した
データ線のメモリセル信号をデータ出力するモードがあ
る。このモードでは、アドレス信号を同期させる外部ク
ロックはないので、それに代わる手段が必要で、この場
合に上記ATD回路が用いられる。このモードの高速化
には、データを外部に読出す信号線であるI/O線の信
号伝達の高速化が重要である。一般に、I/O線の寄生
容量は大きく、データ読出速度を律速する1つの要因と
なっているからである。
【0005】上記高速化のためには、I/O線に素早く
メモリセル信号を読出すこと、すなわち、I/O線上の
信号電圧を低振幅化し、それを高速に増幅できるメイン
アンプを用いることが必要である。これには、外部入力
アドレスが切換わり、その切換わったアドレスに対応す
るデータ線が選択される前に、アドレスが切換わったこ
とを素早く検出できればよい。この場合、この検出信号
を内部クロックとみなして、予めI/O対線をプリチャ
ージしておき、データ線が選択されるのを待つという動
作が可能となる。ここで、プリチャージされる電圧は、
たとえば、I/O対線上の2進情報に対応した電圧の中
間値に選んでおく。すると、次に選択されるデータ線
は、I/O線に残っている以前に選択され出力された情
報電圧をわざわざ反転させる必要はなく、中間値から充
放電すればよいので、高速動作が可能となる。
【0006】また、低振幅用の高速メインアンプとして
は、カレントミラーアンプが多用されるが、このアンプ
は、常時電流が流れるのが問題である。ここで、ATD
回路を用いれば、その検出信号を用いて、増幅に必要な
短い時間帯のみ上記メインアンプをオン状態とし、その
他の時間においてはオフ状態とすることが可能である。
つまり、高速かつ低消費電力なメインアンプが実現でき
る。
【0007】以上のように、ATD回路は、半導体記憶
装置における列系の動作の高性能化に重要である。
【0008】図9は、従来のATD回路2000の一例
である。この例では、説明の簡単のために、アドレス信
号は3ビットからなるものとし、対応するアドレス線は
3本であるものとする。
【0009】図9を参照して、従来のATD回路200
0は、アドレス線A1、A2およびA3の電位をそれぞ
れ受ける信号変化検出回路200、202および204
と、信号変化検出回路からの対応する相補信号出力Bn
およびCn(n=1、2、3)をそれぞれ受けるワンシ
ョットパルス発生回路210、212および214と、
ワンショットパルス発生回路210〜214からの出力
を受けて、いずれかの出力パルス信号の活性化に応じ
て、アドレス変化検知信号(ATD信号)を出力する波
形合成整形回路220とを含む。
【0010】信号変化検出回路200〜204は、入力
されたアドレス信号An(n=1、2、3)が、“H”
レベルから“L”レベルに、あるいは“L”レベルから
“H”レベルに変化すると、その変化を検知して、互い
に相補な出力信号BnおよびCnの信号レベルを互いに
反転させる。このとき、信号Bnおよび信号Cnは、ア
ドレス信号Anが変化した後、信号Bnの反転するタイ
ミングと、信号Cnの反転するタイミングの間に、一定
の時間差Tを持つように変化するものとする。
【0011】ワンショットパルス発生手段210〜21
4は、入力された上記相補時差信号BnおよびCnを受
けて、ワンショットパルス信号Dn(n=1、2、3)
を発生する。波形合成整形手段220は、ワンショット
パルス信号Dnを受けて、これらを合成し、かつ、その
パルス幅を一定の値に整形した後出力する。
【0012】ATD信号は、上記波形合成整形回路22
0の出力であり、アドレス信号A1、A2、A3のレベ
ルの少なくとも1つが変化すれば、それに対応してワン
ショットパルスが発生する。
【0013】図10は、従来のATD回路2000にお
けるワンショットパルス発生回路210〜214および
波形合成整形回路220の構成の一例を示す回路図であ
る。
【0014】図10を参照して、ワンショットパルス発
生回路210〜214のうち、たとえば、ワンショット
パルス発生回路210は、対応する相補時差信号B1お
よびC1を受けるAND回路240と、AND回路24
0の出力を受けて、反転した信号を出力する反転回路2
42とを含む。ワンショットパルス発生回路212およ
び214についても、それぞれ対応する相補時差信号B
2および信号C2ならびに信号B3および信号C3を受
ける構成となっている以外は、ワンショットパルス発生
回路210と同様の構成である。
【0015】波形合成整形回路220は、ノードEと接
地電位との間にそれぞれ接続され、ワンショットパルス
発生回路210〜214の出力であるワンショットパル
ス信号Dnをそれぞれゲートに受けるNチャネルMOS
トランジスタN200、201、N202と、ノードE
とを電源電位Vccとにドレインおよびソースをそれぞ
れ接続するPチャネルMOSトランジスタP200と、
ノードEの電位を受けて、一定時間遅延した後、対応す
る電位をPチャネルMOSトランジスタP200のゲー
トに出力する信号遅延回路40と、ノードEの電位を受
けて、ノードEの電位をその入力時の電位に保持するラ
ッチ回路50と、ノードEの電位を受けて、その反転信
号であるATD信号を出力する反転回路56とを含む。
【0016】上記波形合成整形回路220の構成におい
て、NチャネルMOSトランジスタN200、N20
1、N202は、ノードEを共有し、ワイヤードOR回
路を構成している。信号遅延回路40は、本実施例にお
いては、4段のカスケード接続された反転回路42〜4
8を含む。ラッチ回路50は、互いの入力および出力を
相互に接続した反転回路52および54を含み、反転回
路52の出力および反転回路504の入力がノードEと
接続している。
【0017】反転回路56は、バッファ回路として動作
する。次に、この波形合成整形回路220の動作を、図
11に示したタイミングチャートを用いて説明する。こ
こで、図11は、図9の波形合成整形回路220におけ
る主要な信号の時間変化を示したものである。
【0018】図11において、時刻u1でアドレス信号
A1が、“L”レベルから“H”レベルに変化すると、
信号変化検出回路200の出力信号B1およびC1は、
上述したように、それぞれ時刻u2および時刻u3にお
いて、それぞれ“L”レベルから“H”レベルへ、およ
び“H”レベルから“L”レベルに変化する。このと
き、信号B1と信号C1は、時間Tの間、ともに“H”
レベルである期間がある。この信号B1および信号C1
が、ワンショットパルス発生回路210に入力し、時刻
u2から時刻u3までの期間、“H”レベルとなるパル
ス信号D1がワンショットパルス発生回路210から出
力される。
【0019】この場合、アドレス線A2およびA3の電
位は変化しないので、ワンショットパルス信号D2およ
びD3は出力されず、ワンショットパルス発生回路21
2および214の出力レベルは、“L”レベルのままで
ある。
【0020】したがって、NチャネルMOSトランジス
タN201およびN202は、ともにオフ状態のままで
ある。一方、時刻u2と時刻u3の間の時刻u4におい
て、ワンショットパルス信号D1が“H”レベルになる
と、時刻u5において、NチャネルMOSトランジスタ
N200がオン状態となり、ノードEの電位は、接地レ
ベルまで低下する。
【0021】ノードEの電位が“L”レベルになると、
その電位レベルは、ラッチ回路50によって保持され
る。すなわち、時刻u6において、ワンショットパルス
信号D1のレベルが“L”レベルに復帰し、Nチャネル
MOSトランジスタN200がオフ状態となっても、ノ
ードEの電位は、“L”レベルに保持される。
【0022】また、時刻u5において、ノードEが
“L”レベルとなることにより、ノードEの電位を入力
として受ける信号遅延回路40が、一定時刻遅延した時
刻u7において、ノードFの電位を“L”レベルとす
る。したがって、PチャネルMOSトランジスタP20
0がオン状態となり、時刻u8において、ノードEは、
“H”レベルに引き上げられる。
【0023】このとき、ラッチ回路50の出力状態も反
転し、“H”レベルを保持する。したがって、ノードE
が“H”レベルとなった後、信号遅延回路40における
遅延により、時刻u9において、ノードFの電位が
“H”レベルとなって、PチャネルMOSトランジスタ
P200がオフ状態となっても、ノードEの電位は、
“H”レベルに保持される。
【0024】結果的に、時刻u1におけるアドレス線A
1の電位変化により、ATD信号としてワンショットパ
ルスが時刻u10〜時刻u11の間現れる。このATD
信号は、ワンショットパルス発生回路210から出力さ
れたワンショットパルス信号のパルス幅が、信号遅延回
路40により所定のパルス幅に整形されたものとなって
いる。
【0025】この場合、ラッチ回路50が存在するため
に、たとえば、上記ワンショットパルス信号D1にノイ
ズが重畳されているような場合でも、そのノイズの大き
さがラッチ回路50の動作しきい値を超えない限り、A
TD信号にこのノイズの影響が現れない。
【0026】したがって、図10に示したようなワンシ
ョットパルス発生回路210〜214および波形合成整
形回路220の構成とすることで、ノイズに対する耐性
が向上したATD回路が実現されることになる。
【0027】
【発明が解決しようとする課題】次に、時刻u12にお
いて、アドレス線A1が、“H”レベルから“L”レベ
ルに変化し、それから少し遅れて、時刻u13におい
て、アドレス線A2の電位レベルが“L”レベルから
“H”レベルに変化した場合の、ワンショットパルス発
生回路210〜214および波形合成整形回路220の
動作について説明する。
【0028】時刻u12において、アドレス線A1の電
位が、時刻u13においてアドレス線A2の電位がそれ
ぞれ変化すると、それに応じて、信号変化検知回路20
0および202ならびにワンショットパルス発生回路2
10および212が動作することにより、時刻u14お
よび時刻u15でそれぞれワンショットパルス信号D1
およびD2が活性状態、すなわち、これらの信号として
“H”レベルのワンショットパルスが発生される。
【0029】時刻u14における信号D1のワンショッ
トパルスで、ノードEの電位変化がトリガされ、時刻u
16においてノードEの電位は“L”レベルになる。時
刻u15における信号D2のパルスは、ノードEの電位
が“L”レベルのときに発生するので、このとき、既
に、NチャネルMOSトランジスタN200がオン状態
となっているため、NチャネルMOSトランジスタN2
01がさらにオン状態となってもノードEの電位には何
の影響もない。したがって、信号遅延回路40で設定さ
れた所定の時間経過後、すなわち時刻u17において、
ノードEの電位は“H”レベルに復帰する。ATD信号
としては、ノードEの反転信号が出力されるので、時刻
u18〜時刻u19の期間“H”レベルのパルスが出力
されることになる。
【0030】つまり、この場合においては、3本のアド
レス線のうち1本のアドレス線のみの電位が変化した場
合と同様なATD信号が出力されることになる。
【0031】従来のATD回路2000は、上記のよう
に、1つのアドレス線に対応するワンショットパルス信
号にノイズが重畳されている場合でも、また、アドレス
信号のスキュー等のために2以上のアドレス線の電位が
短い時間間隔をおいて変化した場合でも、一定の長さの
パルス信号をATD信号として出力することが可能であ
る。
【0032】しかしながら、従来のATD回路2000
には、以下に述べるような問題点があった。
【0033】つまり、時刻u20において、アドレス線
A1の電位が変化し、アドレス線A2の電位変化が、時
刻u21、すなわち、ATD信号の出力が“H”から
“L”に変化し始めようとする時刻で起こった場合を考
える。この場合、時刻u22における信号D1のワンシ
ョットパルスにより、ノードEの電位変化がトリガさ
れ、時刻u23でノードEの電位は“L”レベルとなっ
ており、時刻u24において、“H”レベルに変化し始
める。
【0034】ここで、時刻u21におけるアドレス線A
2の変化で生成された時刻u25における信号D2のワ
ンショットパルスにより、NチャネルMOSトランジス
タN201がオン状態となり、ノードEの電位は、再び
“L”レベルに変化し始める。このとき、ノードFは、
“L”レベルであるため、PチャネルMOSトランジス
タP200は、オン状態となっている。
【0035】通常はPチャネルMOSトランジスタP2
00の電流駆動能力より、NチャネルMOSトランジス
タN200、N201、N202の電流駆動能力の方が
大きく設定されている。したがって、ワンショットパル
ス信号D2が“H”レベルである期間は、ノードEの電
位は“L”レベルとなる。しかし、信号D2が“H”レ
ベルである期間は短いため、NチャネルMOSトランジ
スタN201はすぐにオフ状態となり、PチャネルMO
SトランジスタP200により、時刻u26において、
ノードEの電位は“H”レベルに復帰する。したがっ
て、ノードEの電位の反転信号であるATD信号は、時
刻u27〜u28の期間の整形されたパルス信号と、時
刻u29〜u30の整形されていない不安定なパルス信
号が連続したものとなってしまう。
【0036】すなわち、上記従来のATD回路2000
においては、アドレス信号のスキュー(skew)等により
上記のようなアドレス信号の電位レベル変化が起こった
とき、ATD信号は不安定なパルス波形となってしま
う。このため、ATD信号を受けて、動作する読出系回
路等が誤動作するおそれがあるという問題点があった。
【0037】この発明は上記のような問題点を解決する
ためになされたもので、その目的は、アドレス信号のス
キュー等が発生した場合においても、所定の長さの安定
なATD信号を出力することが可能なATD回路を備え
る半導体記憶装置を提供することである。
【0038】
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、行列状に配置された複数のメモリセルを含む
メモリセルアレイと、外部からのアドレス信号に応じ
て、対応するメモリセルを選択し、所定のパルス長を有
するアドレス遷移検出信号に応じて、読出動作を開始す
る記憶情報読出手段と、アドレス信号を受けて、記憶情
報読出手段に伝達する複数のアドレス信号線と、アドレ
ス信号線のうち、所定のアドレス信号線の電位変化を検
知して、アドレス遷移検出信号を出力するアドレス遷移
検出手段とを備え、アドレス遷移検出手段は、所定のア
ドレス信号線のうちの対応する信号線の電位変化に応じ
て反転される、互いに相補な第1および第2の検知信号
を各々が出力する、複数のアドレス変化検知手段と、対
応する第1および第2の信号の反転に応じて、所定のパ
ルス長を有するパルス信号を各々出力する複数のパルス
発生手段と、複数のパルス発生手段からのパルス信号の
うちのいずれかの活性化に応じて、活性化したパルス信
号に対応し、所定のパルス長を有するアドレス遷移検出
信号を出力する信号合成手段とを含む。
【0039】請求項2記載の半導体記憶装置は、請求項
1記載の半導体記憶装置の構成において、パルス発生手
段の各々は、パルス信号を出力する出力ノードと、出力
ノードと第1の電源電位との間に接続される第1および
第2のNチャネルMOSFETと、出力ノードにドレイ
ンが接続される第1のPチャネルMOSFETと、第1
のPチャネルMOSFETのソースと、第2の電源電位
との間に並列に接続される第2および第3のPチャネル
MOSFETと、出力ノードの電位を受けて、所定時間
経過後、対応する電位を第1のPチャネルMOSFET
のゲートに出力する信号遅延手段と、出力ノードの電位
を受けて、当該電位に出力ノードの電位を保持するラッ
チ手段とを含み、第2のNチャネルMOSFETおよび
第2のMOSFETは、ゲートに第1の検知信号を受
け、第1のNチャネルMOSFETおよび第3のPチャ
ネルMOSFETは、ゲートに第2の検知信号を受け
る。
【0040】請求項3記載の半導体記憶装置は、請求項
2記載の半導体記憶装置の構成において、信号遅延手段
は、出力ノードの電位を受ける、第1の奇数段の第1の
カスケード接続された反転回路と、出力ノードの電位を
受ける、第2の奇数段の第2のカスケード接続された反
転回路と、第1および第2のカスケード接続された反転
回路の出力を受けて、出力が第1のPチャネルMOSF
ETのゲートと接続する否定論理積演算回路とを含む。
【0041】請求項4記載の半導体記憶装置は、請求項
2または3記載の半導体記憶装置の構成において、アド
レス変化検知手段の各々は、第1および第2の検知信号
をそれぞれ出力する第1および第2の内部出力ノード
と、第1の内部出力ノードと、第1の電源電位との間に
直列に接続される第3および第4のNチャネルMOSF
ETと、第1の内部出力ノードと、第2の電源電位との
間に並列に接続される第4および第5のPチャネルMO
SFETと、第2の内部出力ノードと、第1の電源電位
との間に直列に接続される第5および第6のNチャネル
MOSFETと、第2の内部出力ノードと、第2の電源
電位との間に並列に接続される第6および第7のPチャ
ネルMOSFETと、アドレス信号線の電位を受けて、
反転した電位を出力する反転回路とを含み、第3のNチ
ャネルMOSFETおよび第4のPチャネルMOSFE
Tは、ゲートにアドレス信号線の電位を、第5のNチャ
ネルMOSFETおよび第6のPチャネルMOSFET
は、ゲートに反転回路の出力をそれぞれ受け、第4のN
チャネルMOSFETおよび第5のPチャネルMOSF
ETのゲートは、第2の内部出力ノードと接続し、第6
のNチャネルMOSFETおよび第7のPチャネルMO
SFETのゲートは、第1の内部出力ノードと接続す
る。
【0042】
【発明の実施の形態】
[実施の形態1]図1は、本発明の実施の形態1のダイ
ナミック型半導体記憶装置1の全体の構成を概略的に示
す図である。
【0043】図1において、ダイナミック型半導体記憶
装置1は、外部制御信号入力端子(ノード)2、4、5
を介して与えられる外部制御信号/WE、/RASおよ
び/CASを受けて、内部クロック信号CLKを発生す
るクロック発生回路19と、記憶情報を保持するメモリ
セルが行列状に配列されるメモリセルアレイ7と、アド
レス信号入力端子(ノード)8を介して与えられる外部
アドレス信号A0〜Anを受け、クロック発生回路19
の制御の下に、内部行アドレス信号および内部列アドレ
ス信号を発生するアドレスバッファ16aおよび16b
と、クロック発生回路19の制御の下に活性化され、与
えられる内部行アドレス信号をデコードし、メモリセル
アレイ7の行(ワード線)を選択するロウアドレスデコ
ーダ12を含む。
【0044】外部制御信号入力端子(ノード)へ与えら
れる信号/WEは、データ書込を指定するライトイネー
ブル信号である。外部制御信号入力端子(ノード)3へ
与えられる信号/OEは、データ出力を指定する出力イ
ネーブル信号である。外部制御信号入力端子(ノード)
4へ与えられる信号/RASは、半導体記憶装置の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号/RASの
活性化時、行デコーダ12等のメモリセルアレイ7の行
を選択する動作に関連する回路は活性状態とされる。外
部制御信号入力端子(ノード)5へ与えられる信号/C
ASは、コラムアドレスストローブ信号であり、メモリ
セルアレイ7における列を選択する回路を活性状態とす
る。
【0045】半導体記憶装置1は、さらに、クロック発
生回路19の制御の下に活性化され、アドレスバッファ
16bからの内部列アドレス信号をデコードし、メモリ
セルアレイ7の列を選択する列選択信号を発生する列デ
コーダ13と、メモリセルアレイ7の選択された行に接
続するメモリセルのデータを検知し増幅するセンスアン
プ列14と、列デコーダ13からの列選択信号に応答し
てメモリセルアレイ7の選択された列を内部データバス
に接続する入出力回路15と、クロック発生回路19の
制御の下に、データ書込時データ入出力端子20へ与え
られた外部書込データDQ0〜DQjから内部書込デー
タを生成して内部データバスa1へ伝達する入力バッフ
ァ17と、クロック発生回路19の制御の下にデータ読
出時この内部データバスa1に読出された内部読出デー
タから外部読出データDQ0〜DQjを生成してデータ
入出力端子20へ出力する出力バッファ18を含む。
【0046】半導体記憶装置1は、さらに、アドレス信
号入力端子8に与えられた外部アドレス信号A0〜Ai
のうち、列アドレスに相当する信号を受けたアドレスバ
ッファ16bが列デコーダ13に対して出力する内部列
アドレス信号を受けて、その列アドレス信号に変化が生
じたことを検知し、アドレス変化検出信号ATDを出力
するアドレス変化検出回路1000を含む。入出力回路
15は、このATD信号を受けて、読出動作に対する準
備動作、すなわち、I/O対線のプリチャージ動作等を
開始する。
【0047】入力バッファ17は、信号/WEおよび/
CASがともに活性状態の“L”レベルとなったときに
活性化されて内部書込データを生成する。出力バッファ
18は、出力イネーブル信号/OEの活性化に従って活
性状態とされる。
【0048】図2は、本発明の第1の実施の形態のAT
D回路1000の構成を示す概略ブロック図である。本
実施の形態においても、説明の簡単のために、アドレス
信号が3ビット、すなわちアドレス線が3本の場合につ
いて示している。
【0049】図2を参照して、実施の形態1のATD回
路1000は、入力がそれぞれ独立のアドレス線A1、
A2、A3と接続し、対応するアドレス線の電位変化に
対応して、出力する相補信号BnおよびCn(n=1、
2、3)の信号レベルを反転させる信号変化検出回路1
00、102、104と、各々が対応する信号変化検出
手段からの相補信号BnおよびCnを受けて、所定の時
間間隔のワンショットパルスを発生する波形整形ワンシ
ョットパルス発生回路110、112、114と、波形
整形ワンショットパルス発生回路110〜114のそれ
ぞれの出力であるワンショットパルス信号K1、K2、
K3を受けて、1つのATD信号を合成して出力する波
形合成手段120とを含む。
【0050】信号変化検出回路100〜104は、それ
ぞれ、対応するアドレス信号An(n=1、2、3)が
“L”レベルから“H”レベルへ、あるいは“L”レベ
ルから“H”レベルに変化すると、その変化を検知し
て、出力する相補信号BnおよびCnの出力レベルを反
転させる。ここで、信号変化検出回路100〜104
は、対応するアドレス信号Anが変化すると、出力する
相補信号BnとCnの間に所定の時間差をおいて、信号
Bnおよび信号Cnのレベルを反転させる。したがっ
て、信号BnとAnには、一定の時間Tの期間、ともに
“H”レベルである状態が存在する。
【0051】波形整形ワンショットパルス発生回路11
0〜114は、各々上記相補時差信号BnおよびCnを
受けて、その変化に応じて所定の時間幅Taのワンショ
ットパルス信号Kn(n=1、2、3)を発生する。波
形合成回路30は、ワンショットパルス信号Knを受け
て、それらのうちのいずれか1つの活性化に応じて、所
定の時間幅TaのワンショットパルスであるATD信号
を出力する。
【0052】すなわち、ATD回路1000は、アドレ
ス線A1、A2、A3の少なくとも1つのアドレス線の
電位レベルが変化すると、ワンショットパルス信号であ
るATD信号を発生する。
【0053】従来のATD回路2000との相違は、各
アドレス線の電位変化に応じて動作する波形整形ワンシ
ョットパルス発生回路110〜114の各々が、波形を
整形する機能を有し、アドレス信号にスキュー等が存在
する場合でも安定したATD信号を出力する構成として
いる点である。
【0054】以下、上記ATD回路1000の回路構成
についてさらに詳しく説明する。図3は、信号変化検出
回路100の回路構成の一例を示す回路図である。
【0055】図3を参照して、信号変化検出回路100
は、NAND回路130と、NAND回路132と、反
転回路134とを含む。
【0056】NAND回路130は、一方の入力が対応
するアドレス線A1とを接続し、他方の入力はNAND
回路132の出力と接続し、その出力ノードOUT1か
らは相補時差信号のうちC1が出力される。
【0057】反転回路134は、入力が対応するアドレ
ス線A1と接続し、出力がNAND回路132の一方の
入力と接続する。
【0058】NAND回路132は、他方の入力が、N
AND回路130の出力ノードOUT1とを接続し、そ
の出力ノードOUT2からは相補時差信号のうちの他方
の信号であるB1が出力される。
【0059】NAND回路130は、電源電位Vccと
出力ノードOUT1との間に並列に接続されるPチャネ
ルMOSトランジスタP1およびP2と、出力ノードO
UT1と接地電位Vssとの間に直列に接続されるNチ
ャネルMOSトランジスタN1およびN2とを含む。P
チャネルMOSトランジスタP1およびNチャネルMO
SトランジスタN1のゲートは、対応するアドレス線A
1と接続し、PチャネルMOSトランジスタP2および
NチャネルMOSトランジスタN2のゲートは、NAN
D回路132の出力ノードOUT2と接続する。
【0060】NAND回路132は、電源電位Vccと
出力ノードOUT2との間に並列に接続されるPチャネ
ルMOSトランジスタP3およびP4と、出力ノードO
UT2と接地電位Vssとの間に直列に接続されるNチ
ャネルMOSトランジスタN3およびN4とを含む。P
チャネルMOSトランジスタP3およびNチャネルMO
SトランジスタN3のゲートは、反転回路134の出力
と接続し、PチャネルMOSトランジスタP4およびN
チャネルMOSトランジスタN4のゲートは、NAND
回路130の出力ノードOUT1と接続する。
【0061】信号変化検出回路102および104につ
いても、それぞれ対応するアドレス線A2およびA3と
入力が接続する点を除いては、信号変化検出回路100
とその構成は同様であるので説明は省略する。
【0062】図4は、図3に示した信号変化検出回路1
00の動作を説明するタイミングチャートである。
【0063】図4を参照して、時刻t1でアドレス信号
A1が、“L”レベルから“H”レベルに変化したとす
ると、インバータ134の出力Sは、インバータのゲー
ト遅延分遅れて時刻t2で“H”レベルから“L”レベ
ルに変化する。このとき、インバータ134のゲート遅
延は、素子特性上最小になるように設定してあるものと
する。
【0064】さらに、初期状態においては、信号Cnの
レベルが“H”レベルであって、PチャネルMOSトラ
ンジスタP3はオフ状態であり、nチャネルMOSトラ
ンジスタN4はオン状態であるものとする。一方、信号
B1のレベルは、初期状態において“L”レベルであっ
て、PチャネルMOSトランジスタP3はオフ状態であ
り、NチャネルMOSトランジスタN3はオン状態であ
るものとする。すなわち、初期状態においてアドレス線
A1の電位レベルが“L”レベルであることに対応し
て、反転回路134の出力信号であって、PチャネルM
OSトランジスタP3およびNチャネルMOSトランジ
スタN3のゲートに入力する信号Sのレベルは、“H”
レベルとなっているものとする。
【0065】次に、アドレス線A1の信号レベルが時刻
t1において、“L”レベルから“H”レベルに変化す
ることに対応して、信号Sも“H”レベルから“L”レ
ベルへと変化する。これに対応して、PチャネルMOS
トランジスタP3がオン状態となり、NチャネルMOS
トランジスタN3がオフ状態となって、信号B1が時刻
t3において、“L”レベルから“H”レベルに変化す
る。このときも、通常は、ゲート遅延が最小になるよう
に、PチャネルMOSトランジスタP3のサイズ(ゲー
ト幅)を大きくするなどの設定を予めしておくものとす
る。
【0066】次に、信号B1の“L”レベルから“H”
レベルへの変化を受けて、PチャネルMOSトランジス
タP2がオフ状態となり、NチャネルMOSトランジス
タN1がオン状態となる。このとき、アドレス線A1の
電位レベルは“H”レベルであるから、PチャネルMO
SトランジスタP1は既にオフ状態となっており、Nチ
ャネルMOSトランジスタN2はオン状態となっている
ので、時刻t4において、信号Cnが“H”レベルから
“L”レベルに変化する。この場合、通常はゲート遅延
が大きくなるように、NチャネルMOSトランジスタN
1のサイズ(ゲート幅)を小さくするなどの設定を予め
しておくものとする。
【0067】したがって、時刻t3から時刻t4までの
間には、一定の時間差が、トランジスタの設計値等によ
り設定されることとなり、結果的に、信号B1と信号C
1の変化の間に一定の時間差が生じ、信号B1と信号C
1とがともに“H”レベルである時間T1 の期間が生じ
る。
【0068】同様に、時刻t5において、アドレス線A
1が“H”レベルから“L”レベルに変化した場合、反
転回路134の遅延時間は最小となるように設定されて
いるので、信号Sは時刻t5から大きな時間差を生じず
に時刻t6において“H”レベルになる。このとき、信
号B1は、“H”レベルであって、PチャネルMOSト
ランジスタP2はオフ状態であり、NチャネルMOSト
ランジスタN2はオン状態である。したがって、アドレ
ス線A1が“L”レベルになることで、PチャネルMO
SトランジスタP1がオン状態となり、NチャネルMO
SトランジスタN1がオフ状態となることで、信号C1
は時刻t5から大きな時間差を生じずに時刻t7におい
て“H”レベルになる。
【0069】一方、信号B1は、時刻t7における信号
C1の変化を受けて、ゆっくりと変化し、時刻t8にお
いて、“H”レベルとなる。このときにも、信号B1と
信号C1の変化には、一定の時間差が生じ、信号B1お
よび信号C1がともに“H”レベルである時間T2 の期
間が生じる。
【0070】通常は、T1 =T2 =Tとなるようにトラ
ンジスタサイズ等の設定を行なう。信号変化検出回路1
00を以上のような構成とすることで、一種の信号増幅
回路と同様の構成となり、入力であるアドレス線A1の
電位変化に対する感度が向上する。また、信号変化検出
回路100を構成するトランジスタサイズ等の設計パラ
メータを適当に設定することにより、対応するアドレス
信号が“L”レベルから“H”レベルに変化する場合に
おいても、“H”レベルから“L”レベルに変化する場
合においても、相補時差信号BnおよびCnの間に生じ
る時間差を一定とすることが可能で、いずれのアドレス
信号の変化に対しても、同様な応答速度でATD信号を
発生させることが可能である。
【0071】次に、本発明の実施の形態1における波形
整形ワンショットパルス発生回路110および波形構成
回路120の回路構成の一例を図5に示す。図5におい
ては、波形整形ワンショットパルス発生回路112およ
び114の構成が、波形整形ワンショットパルス発生回
路110の構成と本質的に同様であることに対応して、
それらの回路構成については図示省略している。
【0072】図5を参照して、波形整形ワンショットパ
ルス発生回路110は、出力ノードK1と、出力ノード
K1と接地電位との間に直列に接続されるNチャネルM
OSトランジスタN5およびN6と、出力ノードK1に
ドレインが接続されるPチャネルMOSトランジスタP
7と、PチャネルMOSトランジスタP7のソースと、
電源電位Vccとの間に並列に接続されるPチャネルM
OSトランジスタP5およびP6と、出力ノードK1の
電位を受けて、所定時間経過後、対応する電位をPチャ
ネルMOSトランジスタP7のゲートに出力する信号遅
延回路40と、出力ノードK1の電位を受けて、その電
位に出力ノードK1の電位を保持するラッチ回路50と
を含む。
【0073】NチャネルMOSトランジスタN5および
PチャネルMOSトランジスタP5のゲートには、相補
時差信号のうちの一方の信号B1が入力する。Nチャネ
ルMOSトランジスタN6およびPチャネルMOSトラ
ンジスタP6のゲートには、相補時差信号の他方の信号
C1が入力する。
【0074】信号遅延回路40は、偶数段(図5におい
ては4段)の直列接続された反転回路42〜48を含
む。
【0075】ラッチ回路50は、入力および出力を互い
にクロスカップルした反転回路52および54を含む。
【0076】波形合成回路120は、波形整形ワンショ
ットパルス発生回路110〜114の出力をそれぞれ受
ける3入力NAND回路122を含む。
【0077】図6は、図5に示した波形整形ワンショッ
トパルス発生回路110〜114および波形合成回路1
20の動作を示すタイミングチャートである。
【0078】以下、図5および図6を参照して、その動
作について説明する。時刻t9において、アドレス線A
1が“L”レベルから“H”レベルに変化したとする
と、信号変化検出回路100の出力B1およびC1は、
従来例において説明したのと同様にそれぞれ時刻t10
および時刻t11で、それぞれ“L”レベルから“H”
レベルへ、“H”レベルから“L”レベルへ変化する。
このとき、信号B1と信号C1には、時間Tだけ、とも
に“H”レベルである期間がある。
【0079】時刻t10位前は、信号B1が“L”レベ
ルであり信号C1が“H”レベルであって、Pチャネル
MOSトランジスタP5はオフ状態、NチャネルMOS
トランジスタN5はオン状態PチャネルMOSトランジ
スタP6はオン状態、NチャネルMOSトランジスタN
6はオフ状態であったものとする。一方、時刻t10位
前において、出力ノードK1の電位レベルが“H”レベ
ルであるとすると、信号遅延回路40の出力ノードJ1
の電位レベルは“H”レベルであって、PチャネルMO
SトランジスタP7はオフ状態であることになる。この
とき、ラッチ回路50により、出力ノードK1の電位レ
ベルは、“H”レベルに保持されていることになる。時
刻t10において、信号B1が“L”レベルから“H”
レベルに変わると、PチャネルMOSトランジスタP5
がオフ状態となり、NチャネルMOSトランジスタN5
がオン状態となる。時刻t10から時間Tの期間、すな
わち時刻t11までは、信号C1は“L”レベルである
から、NチャネルMOSトランジスタN6もオン状態を
維持する。したがって、NチャネルMOSトランジスタ
N6およびN5が同時にオン状態となり、かつ、このと
きPチャネルMOSトランジスタP7はオフ状態を維持
しているから、ノードK1は放電されて“L”レベルと
なる。
【0080】これにより、ラッチ回路50の電位保持状
態も反転されて、“L”レベルとなる。
【0081】時刻t11になると、信号C1が“H”レ
ベルから“L”レベルとなり、PチャネルMOSトラン
ジスタP6はオン状態となり、NチャネルMOSトラン
ジスタN6はオフ状態となる。このとき、出力ノードK
1の電位レベルは、ラッチ回路5により“L”レベルに
保持されている。
【0082】出力ノードK1が“L”レベルとなると、
信号遅延回路40でこのノードK1の電位レベル変化か
ら一定時間遅延した時刻t12においてノードJ1の電
位レベルが“L”レベルになる。したがって、Pチャネ
ルMOSトランジスタP7がオン状態となり、このとき
NチャネルMOSトランジスタN6はオフ状態であり、
PチャネルMOSトランジスタP6はオン状態であるか
ら、トランジスタP6およびP7が同時にオン状態とな
り、時刻t13において、出力ノードK1が“H”レベ
ルに充電される。これにより、ラッチ回路50の保持電
位も反転し“H”レベルとなる。
【0083】出力ノードK1の電位が“L”レベルから
“H”レベルになることで、遅延回路40により、ノー
ドK1の電位変化から一定時間遅延した時刻t14にお
いて、ノードJ1の電位レベルは“H”レベルとなる。
このとき、PチャネルMOSトランジスタP7はオフ状
態となり、出力ノードK1の電位はラッチ回路50によ
って“H”レベルに保持される。
【0084】つまり、結果的にアドレス線A1の電位レ
ベルが変化すると、出力ノードK1には、そのパルス幅
が信号遅延回路40によって整形されたワンショットパ
ルス(負の状態が活性)が発生する。
【0085】また、波形合成回路120の出力であるA
TD信号は、その入力信号であるノードK1の電位が
“L”レベルの期間、すなわち、時刻t15〜t16の
時間幅を有するワンショットパルス信号となる。
【0086】次に、時刻t17においてアドレス線A1
の電位が変化し、それから少し遅れて時刻t18におい
て、アドレス線A2の電位が変化した場合の動作につい
て説明する。
【0087】時刻t17におけるアドレス線A1の変化
によって、時刻t19からt20の期間、波形整形ワン
ショットパルス発生回路110の出力ノードK1に負の
パルスが発生し、時刻t18におけるアドレス線A2の
電位変化によって、時刻t21から時刻t22の期間、
波形整形ワンショットパルス発生回路112の出力ノー
ドK2に負のパルスが発生する。
【0088】ATD信号としては、出力ノードK1が負
または出力ノードK2が負である期間、すなわち時刻t
23から時刻t24の期間、波形合成回路120からパ
ルス信号が出力される。
【0089】すなわち、この場合は、従来例と同様に、
アドレス線A1の電位のみが変化した場合と同様に所定
の値以上の時間幅を有する、連続なATD信号が出力さ
れることになる。
【0090】次に、時刻t25において、アドレス線A
1の電位が変化し、それに応じてATD信号が発生し、
このATD信号が“H”レベルから“L”レベルとなり
始めた時点である時刻t26において、アドレス線A2
の電位レベルが変化した場合について考える。
【0091】この場合においても、出力ノードK1およ
びK2から出力されるパルス幅は、それぞれ十分な時間
幅を有しているので、波形合成回路120において合成
されたATD信号も、時刻t26においてアドレス線A
2の電位が変化したことを示す信号として十分な時間幅
を有する信号となる。
【0092】すなわち、従来例の場合と異なり、ATD
信号は、時刻t27から時刻t28の期間、すなわち、
アドレス線1本のみの電位が変化した場合のATD信号
と同一の時間幅を有する信号となる。
【0093】従来のATD回路2000においては、ア
ドレス信号のスキュー等によりこのようなアドレス信号
の変化が起こった場合、時刻t26においてアドレス線
A2の電位レベルが変化したことを示す十分なパルス幅
を有するATD信号が出力されないので、このATD信
号を受けて動作する回路が誤動作する危険性があった。
【0094】すなわち、読出系回路は、このATD信号
のワンショットパルスを受けて、I/O線のプリチャー
ジ等の動作を開始し、本来、アドレスが最終的に確定し
た状態に対応するメモリセルからの読出動作を行なう。
【0095】ところが、上記の場合において、アドレス
線A2の電位レベルが変化したことを示すATD信号が
十分なパルス幅を有しない場合、アドレスが変化したこ
とをATD信号を受ける内部読出回路が検知することが
できずに、外部から指定されたアドレスとは異なったア
ドレスに対応したメモリセルにアクセスしてしまうとい
ったような可能性があった。しかしながら、本発明の実
施の形態1に係る半導体記憶装置におけるATD回路1
000においては、アドレス信号にスキュー等が存在す
る場合でも常に十分なパルス幅を有するATD信号が出
力されるので、上記のような誤動作が発生するおそれが
ない。
【0096】しかも、ATD信号を発生するにあたり、
そのアドレス信号の変化を検知する信号変化検出回路1
00〜104は、増幅機能を有するため検出感度が向上
している。さらに、波形整形ワンショットパルス発生回
路110〜114を駆動する信号は、設計パラメータに
よって、その相互の遅延時間を任意の値に設定すること
が可能な相補時差信号により行なわれるので、 アドレ
ス信号の“H”レベルから“L”レベルへの変化に対し
ても、“L”レベルから“H”レベルへの変化に対して
も同様な応答速度でATD信号を発生させることが可能
である。
【0097】[実施の形態2]実施の形態1において
は、各アドレス線の電位変化を検出すると、波形整形ワ
ンショットパルス発生回路110〜114が各々所定の
長さのワンショットパルス信号を出力し、それに応じて
波形合成手段により所定のパルス長のATD信号が発生
される構成となっていた。
【0098】したがって、アドレス信号線間において、
それらに印加されるアドレス信号のレベル変化にスキュ
ー等が存在する場合でも、出力されるATD信号のパル
ス長が極端に短くなるという誤動作の原因は抑制され
る。
【0099】しかし、同一のアドレス線に印加されるア
ドレス信号が短い時間間隔で変化する場合、第1の実施
の形態の構成では、十分でない場合が存在する。すなわ
ち、実施の形態1における信号遅延回路40は、出力ノ
ードK1の電位が“H”レベルから“L”レベルに変化
した場合、一定時間間隔をおいてPチャネルMOSトラ
ンジスタP7のゲート電位を“H”レベルから“L”レ
ベルとし、このトランジスタP7をオン状態とするとい
う機能を有することで、上記一定の時間経過後に出力ノ
ードK1の電位レベルを“L”レベルから“H”レベル
に引き上げる。
【0100】この出力ノードK1の電位変化に応じて、
ATD信号の出力が行なわれるため、基本的には、この
出力ノードK1が“H”レベルに復帰した時点で、必要
な回路動作は終了している。
【0101】ところが、出力ノードK1が“H”レベル
に復帰した後、さらに一定の時間経過後に信号遅延回路
40により、PチャネルMOSトランジスタP7のゲー
ト電位が“H”レベルに復帰されることで、回路全体と
しての状態が初期状態に復帰する。
【0102】したがって、同一のアドレス線の電位レベ
ルが高速で変化する場合、上記波形整形ワンショットパ
ルス発生回路が初期状態に復帰するために余分に必要と
なる所定の時間(時間T)の期間の存在は、回路動作の
遅延や、出力される信号レベルの誤動作の原因となるお
それがある。
【0103】実施の形態2においては、上記のような不
都合を解決するために、実施の形態1における信号遅延
回路40の構成を以下に説明するような構成に変更して
いる。
【0104】図7は、第2の実施の形態の半導体記憶装
置における波形整形ワンショットパルス発生回路中の信
号遅延回路42の構成を示す概略ブロック図である。
【0105】信号遅延回路42は、出力ノードK1に入
力が接続し、3段にカスケード接続された反転回路40
4〜408と、出力ノードK1に入力が接続する反転回
路402と、3段にカスケード接続された最終段の反転
回路408の出力と反転回路402の出力とを受け出力
がPチャネルMOSトランジスタP7のゲートに接続す
るノードJ1に接続するNAND回路410とを含む。
【0106】次に、信号遅延回路42の動作について説
明する。図8は、信号遅延回路42の動作を説明するタ
イミングチャートである。
【0107】時刻t1において、出力ノードK1の電位
レベルが“H”レベルから“L”レベルに変化すると、
時刻t2において、反転回路402の1段分の遅延時間
をおいて、NAND回路410の一方の入力ノードBの
電位が“L”レベルから“H”レベルへ変化する。一
方、カスケード接続された反転回路404〜408の出
力(NAND回路410の他方の入力ノードAの電位)
は、時刻t2よりも遅れた時刻t3において“L”レベ
ルから“H”レベルに変化する。
【0108】それに応じて、NAND回路410の出力
ノード、すなわち、ノードJ1の電位レベルは、時刻t
3において、“H”レベルから“L”レベルへ変化す
る。これにより、PチャネルMOSトランジスタP7が
オン状態となり、出力ノードK1の電位レベルは、再び
“H”レベルへ復帰する。この出力ノードK1の電位レ
ベルの変化に応じて、反転回路402の出力レベルが、
時刻t5において“L”レベルに変化すると、NAND
回路410の出力、すなわち、ノードJ1のレベルは
“H”レベルに復帰する。
【0109】したがって、実施の形態2における信号遅
延回路42においては、出力ノードK1が“L”レベル
へと変化した後、再び“H”レベルに復帰した後は、反
転回路402の遅延時間分遅れるだけで、PチャネルM
OSトランジスタP7のゲート電位は“H”レベルに復
帰し初期状態に戻る。
【0110】したがって、実施の形態1における信号遅
延回路40におけるような、初期状態への復帰に長い時
間を要するということがない。
【0111】つまり、同一アドレス線に急激な変化が起
きた場合でも、安定動作をすることができるという効果
がある。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る半導体記憶装置
1の構成を示すブロック図である。
【図2】 本発明の実施の形態1に係る半導体記憶装置
1におけるアドレス変化検出回路1000の構成を示す
概略ブロック図である。
【図3】 実施の形態1における信号変化検出回路10
0の構成を示す回路図である。
【図4】 信号変化検出回路100の動作を説明するタ
イミングチャートである。
【図5】 実施の形態1における波形整形ワンショット
パルス発生回路110〜114および波形合成回路12
0の構成を示す概略ブロック図である。
【図6】 実施の形態1のアドレス変化検出回路100
0の動作を説明するタイミングチャートである。
【図7】 本発明の実施の形態2に係るアドレス変化検
出回路における信号遅延回路42の構成を示す回路図で
ある。
【図8】 信号遅延回路42の動作を説明するタイミン
グチャートである。
【図9】 従来のアドレス変化検出回路2000の構成
を示す概略ブロック図である。
【図10】 従来のアドレス変化検出回路2000にお
けるワンショットパルス発生回路210〜214および
波形合成整形回路220の構成を示す概略ブロック図で
ある。
【図11】 従来のアドレス変化検出回路2000の動
作を説明するタイミングチャートである。
【符号の説明】
40、42 信号遅延回路、50 ラッチ回路、10
0、102、104 信号変化検出回路、110、11
2、114 波形整形ワンショットパルス発生回路、1
20 波形合成回路、200、202、204 信号変
化検出回路、210、212、214 ワンショットパ
ルス発生回路、220 波形合成整形回路、1000
アドレス変化検出回路、2000 従来のアドレス変化
検出回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 行列状に配置された複数のメモリセルを
    含むメモリセルアレイと、 外部からのアドレス信号に応じて、対応する前記メモリ
    セルを選択し、所定のパルス長を有するアドレス遷移検
    出信号に応じて、読出動作を開始する記憶情報読出手段
    と、 前記アドレス信号を受けて、前記記憶情報読出手段に伝
    達する複数のアドレス信号線と、 前記アドレス信号線のうち、所定のアドレス信号線の電
    位変化を検知して、前記アドレス遷移検出信号を出力す
    るアドレス遷移検出手段とを備え、 前記アドレス遷移検出手段は、 前記所定のアドレス信号線のうちの対応する信号線の電
    位変化に応じて反転される互いに相補な第1および第2
    の検知信号を、各々が出力する複数のアドレス変化検知
    手段と、 対応する前記第1および第2の信号の反転に応じて、前
    記所定のパルス長を有するパルス信号を各々出力する複
    数のパルス発生手段と、 前記複数のパルス発生手段からのパルス信号のうちのい
    ずれかの活性化に応じて、活性化したパルス信号に対応
    し、前記所定のパルス長を有する前記アドレス遷移検出
    信号を出力する信号合成手段とを含む、半導体記憶装
    置。
  2. 【請求項2】 前記パルス発生手段の各々は、 前記パルス信号を出力する出力ノードと、 前記出力ノードと第1の電源電位との間に接続される第
    1および第2のNチャネルMOSFETと、 前記出力ノードにドレインが接続される第1のPチャネ
    ルMOSFETと、 前記第1のPチャネルMOSFETのソースと、第2の
    電源電位との間に並列に接続される第2および第3のP
    チャネルMOSFETと、 前記出力ノードの電位を受けて、所定時間経過後、対応
    する電位を前記第1のPチャネルMOSFETのゲート
    に出力する信号遅延手段と、 前記出力ノードの電位を受けて、当該電位に前記出力ノ
    ードの電位を保持するラッチ手段とを含み、 前記第2のNチャネルMOSFETおよび前記第2のM
    OSFETは、ゲートに前記第1の検知信号を受け、 前記第1のNチャネルMOSFETおよび前記第3のP
    チャネルMOSFETは、ゲートに前記第2の検知信号
    を受ける、請求項1記載の半導体記憶装置。
  3. 【請求項3】 前記信号遅延手段は、 前記出力ノードの電位を受ける、第1の奇数段の第1の
    カスケード接続された反転回路と、 前記出力ノードの電位を受ける、第2の奇数段の第2の
    カスケード接続された反転回路と、 前記第1および前記第2のカスケード接続された反転回
    路の出力を受けて、出力が前記第1のPチャネルMOS
    FETのゲートと接続する否定論理積演算回路とを含
    む、請求項2に記載の半導体記憶装置。
  4. 【請求項4】 前記アドレス変化検知手段の各々は、 前記第1および前記第2の検知信号をそれぞれ出力する
    第1および第2の内部出力ノードと、 前記第1の内部出力ノードと、前記第1の電源電位との
    間に直列に接続される第3および第4のNチャネルMO
    SFETと、 前記第1の内部出力ノードと、前記第2の電源電位との
    間に並列に接続される第4および第5のPチャネルMO
    SFETと、 前記第2の内部出力ノードと、前記第1の電源電位との
    間に直列に接続される第5および第6のNチャネルMO
    SFETと、 前記第2の内部出力ノードと、前記第2の電源電位との
    間に並列に接続される第6および第7のPチャネルMO
    SFETと、 前記アドレス信号線の電位を受けて、反転した電位を出
    力する反転回路とを含み、 前記第3のNチャネルMOSFETおよび前記第4のP
    チャネルMOSFETは、ゲートに前記アドレス信号線
    の電位を、前記第5のNチャネルMOSFETおよび前
    記第6のPチャネルMOSFETは、ゲートに前記反転
    回路の出力をそれぞれ受け、 前記第4のNチャネルMOSFETおよび前記第5のP
    チャネルMOSFETのゲートは、前記第2の内部出力
    ノードと接続し、 前記第6のNチャネルMOSFETおよび前記第7のP
    チャネルMOSFETのゲートは、前記第1の内部出力
    ノードと接続する、請求項2または3に記載の半導体記
    憶装置。
JP7312561A 1995-11-30 1995-11-30 半導体記憶装置 Pending JPH09153288A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7312561A JPH09153288A (ja) 1995-11-30 1995-11-30 半導体記憶装置
US08/652,038 US5715212A (en) 1995-11-30 1996-05-23 Semiconductor memory device comprising address transition detecting circuit having stable response characteristic for address signal conversion
CN96111202A CN1101587C (zh) 1995-11-30 1996-07-25 包含地址转移检测电路的半导体存储器件
KR1019960031762A KR100203720B1 (ko) 1995-11-30 1996-07-31 어드레스 신호 변화에 대한 안정한 응답특성을 갖는 어드레스 천이 검출회로를 구비한 반도체 기억장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7312561A JPH09153288A (ja) 1995-11-30 1995-11-30 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH09153288A true JPH09153288A (ja) 1997-06-10

Family

ID=18030700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7312561A Pending JPH09153288A (ja) 1995-11-30 1995-11-30 半導体記憶装置

Country Status (4)

Country Link
US (1) US5715212A (ja)
JP (1) JPH09153288A (ja)
KR (1) KR100203720B1 (ja)
CN (1) CN1101587C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384057B1 (ko) * 2000-06-29 2003-05-16 삼성전자주식회사 어드레스 스큐 프리회로를 가지는 반도체 메모리 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206927B1 (ko) * 1996-07-26 1999-07-01 구본준 반도체 메모리의 데이타 출력 제어회로
US6160733A (en) * 1997-08-29 2000-12-12 Enable Semiconductor, Inc. Low voltage and low power static random access memory (SRAM)
WO2001026115A1 (fr) * 1999-10-04 2001-04-12 Seiko Epson Corporation Circuit integre a semi-conducteur, cartouche d'encre comprenant ce circuit integre a semi-conducteur, et dispositif d'enregistrement a jet d'encre monte avec cette cartouche d'encre
US7075284B2 (en) * 2002-07-08 2006-07-11 Kabushiki Kaisha Toshiba Time limit function utilization
KR100546333B1 (ko) * 2003-06-25 2006-01-26 삼성전자주식회사 감지 증폭기 드라이버 및 이를 구비하는 반도체 장치
KR100800472B1 (ko) * 2006-06-23 2008-02-04 삼성전자주식회사 스택 패키지(stack package)용 반도체메모리장치 및 이의 독출 데이터 스큐 조절방법
WO2008102171A2 (en) * 2007-02-22 2008-08-28 Andrew John Hayes An educational device
CN103440879B (zh) * 2013-08-23 2016-04-20 中国科学院微电子研究所 地址变化监测电路、装置及其生成方法
WO2015024242A1 (zh) * 2013-08-23 2015-02-26 中国科学院微电子研究所 地址变化监测电路、装置及其生成方法
CN103514934B (zh) * 2013-10-15 2017-01-04 中国科学院微电子研究所 地址转变信号探测电路
CN107831351B (zh) * 2017-11-30 2024-08-30 中国工程物理研究院激光聚变研究中心 一种条纹相机扫描脉冲监测装置
CN113409843B (zh) * 2021-05-14 2023-05-16 成都华微电子科技股份有限公司 Sram动态阵列电源控制电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62132292A (ja) * 1985-12-02 1987-06-15 Seiko Epson Corp アドレス遷移検出回路
US4959816A (en) * 1987-12-28 1990-09-25 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JP2991479B2 (ja) * 1990-11-16 1999-12-20 富士通株式会社 半導体集積回路及び半導体記憶装置
JP2696026B2 (ja) * 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
JP2734315B2 (ja) * 1992-09-24 1998-03-30 日本電気株式会社 半導体メモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384057B1 (ko) * 2000-06-29 2003-05-16 삼성전자주식회사 어드레스 스큐 프리회로를 가지는 반도체 메모리 장치

Also Published As

Publication number Publication date
US5715212A (en) 1998-02-03
CN1151592A (zh) 1997-06-11
KR100203720B1 (ko) 1999-06-15
KR970029834A (ko) 1997-06-26
CN1101587C (zh) 2003-02-12

Similar Documents

Publication Publication Date Title
KR100381968B1 (ko) 고속동작용디램
JP4003841B2 (ja) マルチバンク構造の半導体メモリ装置
JPH08273365A (ja) 半導体記憶装置
JPH04298892A (ja) 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ
KR100203720B1 (ko) 어드레스 신호 변화에 대한 안정한 응답특성을 갖는 어드레스 천이 검출회로를 구비한 반도체 기억장치
JP3778381B2 (ja) 半導体メモリ装置
US6556482B2 (en) Semiconductor memory device
US7054223B2 (en) Semiconductor memory device
JPH10208484A (ja) 半導体記憶装置のデータ読出回路及び半導体記憶装置
JPH08195085A (ja) データメモリ内のセンス増幅
JP3259764B2 (ja) 半導体記憶装置
US6356473B1 (en) Static random access memory (SRAM)
KR970022774A (ko) 출력 제어 회로를 포함하는 디램
JPH11328974A (ja) 半導体メモリ装置及びその装置のデータ処理方法
KR930001652B1 (ko) 반도체 기억장치
JPH09180435A (ja) 半導体記憶装置
JP2004079063A (ja) 半導体記憶装置及びその制御方法
KR100422289B1 (ko) 반도체 기억 장치
JPH0745067A (ja) 半導体記憶装置
JPH0955087A (ja) 半導体メモリ装置
US11875843B2 (en) Systems and methods for improved data access speed
JP2001160297A (ja) 半導体記憶装置
KR20240038619A (ko) 메모리 장치 및 그 프리차지 방법
CN114664338A (zh) 双端口存储器及其读取数据输出控制方法、装置和介质
KR0149587B1 (ko) 노이즈에 안정한 반도체 메모리 장치의 라이트 드라이브 회로

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060307