KR100206927B1 - 반도체 메모리의 데이타 출력 제어회로 - Google Patents

반도체 메모리의 데이타 출력 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리에 저장된 데이타를 읽어낼때 트루데이타와 폴스데이타의 출력을 제한하는 기술에 관한 것으로, 종래의 반도체 메모리의 데이타 출력회로에 있어서는 본의 아니게 폴스데이타가 출력되어 처리속도가 지연되고 전력을 낭비하게 되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 반도체 메모리로부터 입력되는 데이타(DATA), (

Description

반도체 메모리의 데이타 출력 제어회로
제1도는 일반적인 반도체 메모리의 데이타 출력 제어회로도.
제2도는 제1도에서 데이타 출력버퍼의 상세 회로도.
제3a도 내지 제3f도는 제1도 각부의 파형도.
제4도는 본 발명의 반도체 메모리의 데이타 출력 제어회로에 대한 일실시 예시 블록도.
제5도는 제4도에서 데이타 출력버퍼의 일실시 예시 상세 회로도.
제6a도 내지 제6h도는 제4도 각부의 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메인 증폭부 12 : 멀티플렉서 및 래치부
13 : 데이타 출력버퍼 13A : 출력구동부
14 : 지연기
본 발명은 반도체 메모리에 저장된 데이타를 읽어낼때 트루데이타(True Data)와 폴스데이타(False Data)의 출력을 제한하는 기술에 관한 것으로, 특히 어드레스전이검출신호를 근거로 폴스데이타의 출력을 차단함에 있어서 처리속도를 향상시키고 전력소모를 저감하는데 적당하도록한 반도체 메모리의 데이타 출력 제어회로에 관한 것이다.
제1도는 일반적인 반도체 메모리의 데이타 출력 제어회로도로서 이에 도시한 바와 같이, 어드레스전이검출신호(ATD)의 제어를 받아 반도체 메모리로부터 입력되는 데이타(DATA), ()를 적정 레벨로 증폭하는 메인 증폭부(1)와; 상기 메인 증폭부(1)의 출력데이타를 소정 형식으로 멀티플렉싱하여 래치하는 멀티플렉서 및 래치부(2)와; 선택신호(SEL)의 제어를 받아 상기 멀티플렉서 및 래치부(2)에 래치된 데이타를 외부로 출력하는 데이타 출력버퍼(3) 및 이의 출력을 공급받아 외부와 인터페이스하는데 적당한 레벨로 증폭하는 출력구동부(3A)와; 상기 어드레스전이검출신호(ATD)를 소정 시간 지연시켜 상기 선택신호(SEL)로 출력하는 지연기(4)로 구성된 것으로, 이의 작용을 제2도 및 제3도를 참조하여 설명하면 다음과 같다.
어드레스전이검출신호(ATD)가 하이로 공급되면 이에 의해 메인 증폭부(1)가 구동되어 반도체 메모리로 부터 입력되는 데이타(DATA), ()가 그 메인 증폭부(1)에서 일정 레벨로 증폭된 후 다시 멀티플렉서 및 래치부(2)에서 소정 형식으로 멀티플렉싱되어 래치된다. 이때, 상기 어드레스전이검출신호(ATD)가 지연기(4)를 통해 선택신호(SEL)로 출력되고, 이 선택신호(SEL)가 제2도와 같이 구성된 데이타 출력버퍼(3)에 공급되어 상기 멀티플렉서 및 래치부(2)에 래치된 데이타(D), ()의 출력을 제어하게 된다.
한편, 어드레스가 전이되면 이에 따라 어드레스전이검출신호(ATD)가 제3도의 (a)와 같이 로우로 인에이블되고, 이에 의해 상기 메인 증폭부(1)의 구동이 중지되어 제3도의 (b)와 같은 데이타(DATA), ()의 입력 및 데이타(OUT), ()의 출력이 차단된다.
이후, 상기 지연기(4)를 통해 상기 데이타 출력버퍼(3)에 제3도의 (e)와 같이 선택신호(SEL)가 공급되면 상기 멀티플렉서 및 래치부(2)에 래치되어 있던 이전 사이클의 데이타 또는, 랜덤한 데이타가 그 데이타 출력버퍼(3) 및 출력 구동부(3A)를 통해 제3도의 (f)와 같이 출력되는데, 이렇게 출력되는 데이타가 바로 폴스데이타(False Data)이다.
이와 같이 종래의 반도체 메모리의 데이타 출력회로에 있어서는 본의 아니게 폴스데이타가 출력되어 처리속도가 지연되고 전력을 낭비하게 되는 결함이 있다. 이를 방지하기 위해 어드레스전이검출신호를 근거로 출력버퍼에 공급되는 선택신호의 출력 타이밍을 조절하여 폴스데이타가 출력되는 것을 억제하고 있으나, 그 출력 타이밍을 일치시키는데 어려움이 있어 특정 타이밍에서 폴스데이타가 그대로 출력되었다.
따라서, 본 발명의 목적은 어드레스전이 검출시 선택신호를 이용하여 데이타 출력버퍼의 구동을 제어하지 않고 그 어드레스전이 검출신호로 직접 데이타 출력버퍼의 구동을 제어하는 반도체 메모리의 데이타 출력 제어회로를 제공함에 있다.
제4도는 상기의 목적을 달성하기 위한 본 발명 반도체 메모리의 데이타 출력 제어회로에 대한 일실시 예시 블록도로서 이에 도시한 바와 같이, 어드레스전이검출신호(ATD)의 제어를 받아 반도체 메모리로부터 입력되는 데이타(DATA), ()를 적정 레벨로 증폭하는 메인 증폭부(11)와; 상기 메인 증폭부(11)의 출력데이타를 소정 형식으로 멀티플렉싱하여 래치하는 멀티플렉서 및 래치부(12)와; 선택신호(SEL)의 제어를 받아 상기 멀티플렉서 및 래치부에 래치된 데이타를 외부로 출력하는 데이타 출력버퍼(13) 및 이의 출력을 공급받아 외부와 인터페이스하는데 적당한 레벨로 증폭하는 출력구동부(13A)와; 상기 어드레스전이검출신호(ATD)를 소정 시간 지연시켜 상기 선택신호(SEL)로 출력하는 지연기(14)와; 상기 어드레스전이검출신호(ATD)를 상기 데이타 출력버퍼의 킬신호(Kill)로 제공하여 상기 출력구동부(13A)로 하여금 그 어드레스전이검출신호(ATD)의 인에이블 구간동안 제로 레벨의 신호(Hi-Z)를 출력하도록 하는 출력제어수단을 포함하여 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 및 제6도를 참조하여 상세히 설명하면 다음과 같다.
반도체 메모리로부터 입력되는 데이타(DATA), ()의 정상적인 출력과정은 종래의 기술에서와 동일하다.
즉, 어드레스전이검출신호(ATD)가 하이로 공급되면 이에 의해 메인 증폭부(11)가 구동되어 반도체 메모리로부터 입력되는 데이타(DATA), ()가 그 메인 증폭부(11)에서 일정 레벨로 증폭된 후 다시 멀티플렉서 및 래치부(12)에서 소정 형식으로 멀티플렉싱되어 래치된다. 이때, 상기 어드레스전이검출신호(ATD)가 지연기(14)를 통해 선택신호(SEL)로 출력되고, 이 선택신호(SEL)가 제5도와 같이 구성된 데이타 출력버퍼(13)에 공급되어 상기 멀티플렉서 및 래치부(12)에 래치된 데이타(D), ()의 출력을 제어하게 된다.
한편, 어드레스신호(Add)가 제6도의 (a)와 같이 전이되면 이에 따라 어드레스전이검출신호(ATD)가 제6도의 (b)도와 같이 로우로 인에이블되고, 이에 의해 상기 메인 증폭부(11)의 구동이 중지되어 제6도의 (c)도와 같은 데이타(DATA), ()의 입력 및 데이타(OUT), ()의 출력이 차단된다.
이후, 종래와 달리 본 발명의 킬신호(Kill)에 의해 상기 데이타 출력버퍼(13)로부터 폴리데이타가 출력되는 것이 방지되는데, 이의 처리과정을 설명하면 하기와 같다.
상기 어드레스전이검출신호(ATD)가 제6도의 (b)와 같이 로우로 인에이블된 후 상기 지연기(14)를 통해 상기 데이타 출력버터(13)에 제6도의 (f)의와 같이 선택신호(SEL)가 공급되면 상기 멀티플렉서 및 래치부(12)에 래치되어 있던 이전 사이클의 데이타 또는, 랜덤한 데이타가 그 데이타 출력버퍼(13) 측으로 전달된다.
하지만, 상기 제6도의 (b), (g)에서와 같이 상기 어드레스전이검출신호(ATD)가 그대로 데이타 출력버퍼(13)의 킬신호(Kill)로 공급되어 이 킬신호(Kill)의 로우 구간동안 데이타 출력버퍼(13)의 구동이 중지되므로 제6도의 (h)에서와 같이 해당 기간동안 출력구동부(13A)에서 제로 레벨의 신호(Hi-Z)가 출력되어 폴스데이타의 출력을 방지할 수 있게 된다.
이후, 상기 어드레스전이검출신호(ATD)가 다시 하이로 전이되면 이와 동시에 상기 킬신호(Kill)가 하이로 디스에이블되어 상기 데이타 출력버퍼(13)가 정상적으로 구동되고, 이로 인하여 상기와 같이 멀티플렉서 및 래치부(12)로부터 공급되는 데이타(D), ()를 정상적으로 처리하여 출력하게 된다.
한편, 제5도를 참조하여 상기 데이타 출력버퍼(13) 및 출력구동부(13A)의 작용을 좀 더 상세히 설명하면 하기와 같다.
상기 킬신호(Kill) 및 선택신호(SEL)가 모두 하이로 공급되고 있는 상태에서, 데이타 출력버퍼(13)의 입력데이타(D), ()가 각각 로우, 하이로 공급되면, 그 입력데이타(D)에 의해 낸드게이트(ND11)에서 하이가 출력되고, 이에 의해 엔모스(NM11)가 온되므로 전원단자(VPP)에 직렬접속된 피모스(PM12)의 게이트에 로우 신호가 공급되어 그가 온된다. 또한, 상기 로우의 입력데이타(D)에 의해 엔모스(NM12)가 오프되므로 상기 피모스(PM12) 및 엔모스(NM12)의 드레인 공통접속점(QN)으로부터 출력구동부(13A)의 제1입력단자에 하이가 공급된다.
이때, 낸드게이트(ND12)의 3입력이 모두 하이로 공급되므로 이로부터 상기 출력구동부(13A)의 제2입력단자에 로우 신호가 출력된다.
이와 같이 상기 출력구동부(13A)의 제1, 2입력단자에 각각 하이, 로우가 공급될 때 그 출력구동부(13A)는 출력데이타(DQ)를 소정 레벨의 로우로 출력한다.
그러나, 상기와 반대로 데이타 출력버퍼(13)의 입력데이타(D), ()가 각각 하이, 로우로 공급되면, 상기 낸드게이트(ND11)의 3입력단자에 모두 하이가 공급되어 이로부터 로우가 출력되고, 이에 의해 상기 엔모스(NM11) 및 피모스(PM12)가 오프된다. 이때, 하이로 공급되는 상기 입력데이타(D), 선택신호(SEL), 킬신호(Kill)에 의해 상기 피모스(PM12)에 직렬접속된 각각의 엔모스(NM12-NM14)가 모두 온되어 상기 드레인 공통접속점(QN)으로부터 출력구동부(13A)의 제1입력단자에 로우가 공급된다.
이때, 로우로 공급되는 입력데이타()에 의해 상기 낸드게이트(DN12)에서 하이가 출력되어 상기 출력구동부(13A)의 제2입력단자에 그 하이신호가 출력된다.
이와 같이 상기 출력구동부(13A)의 제1, 2입력단자에 각각 로우, 하이가 공급될 때 그 출력구동부(13A)는 출력데이타(DQ)를 소정 레벨의 하이로 출력한다.
그런데, 어드레스가 변경되어 상기 어드레스전이검출신호(ATD)가 로우로 공급되면 동일 구간동안 상기 킬신호(KILL)가 로우로 공급되면 이에 의해 상기 낸드게이트(ND11), (ND12)에서 모두 하이가 출력되어 상기 출력버퍼(13A)의 두 입력단자에 모두 하이가 공급되므로 이때에는 그 출력구동부(13A)가 출력(DQ)를 제6도의 (h)에서와 같이 제로 레벨의 신호(Hi-Z)를 출력하게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명의 어드레스전이 검출시 선택신호를 데이타 출력버퍼의 킬신호로 사용하여 어드레스전이 검출신호 구간동안 출력구동부로부터 제로 레벨의 신호가 출력되게 함으로써 출력구동부에서 출력되는 데이타의 반전(풀 스윙)되는 구간이 존재하지 않게 되어 처리속도를 향상시키고 전력소모를 저감할 수 있는 효과가 있다.

Claims (2)

  1. 반도체 메모리로부터 입력되는 데이타(DATA), ()가 어드레스전이검출신호(ATD)의 제어를 받는 메인 증폭부(11), 멀티플렉서 및 래치부(12), 데이타 출력버퍼(13) 및 출력구동부(13A)를 순차적으로 통해 외부로 출력되는 메모리 데이타 출력회로에 있어서, 상기 어드레스전이검출신호(ATD)를 상기 데이타 출력버퍼의 킬신호(Kill)에 제공하여 상기 출력구동부로 하여금 그 어드레스전이검출신호(ATD)의 인에이블 구간동안 제로 레벨의 신호(Hi-Z)를 출력하도록 하는 출력제어수단을 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타 출력 제어회로.
  2. 제1항에 있어서, 데이타 출력버퍼는 데이타입력단자(D), 킬신호단자(Kill), 선택신호단자(SEL)를 낸드게이트(ND11)의 입력단자에 각기 접속하고, 데이타입력단자(), 킬신호단자(Kill), 선택신호단자(SEL)를 낸드게이트(ND12)의 입력단자에 접속하며, 소오스가 전원단자(VPP)에 각기 접속된 피모스(PM11), (PM12)의 게이트를 크로스시켜 상대측 드레인에 각기 접속하고, 상기 피모스(PM11)의 드레인에 엔모스(NM11)의 드레인을 공통접속하여 이의 소오스를 접지단자(VSS)에 접속함과 아울러 상기 낸드게이트(ND11)의 출력단자를 그 엔모스(NM11)의 게이트에 접속하며, 상기 피모스(PM12)의 드레인과 접지단자(VSS) 사이에 엔모스(NM12-NM14)를 직렬접속한 후 상기 데이타입력단자(D), 선택신호단자(SEL), 킬신호단자(Kill)를 그 엔모스(NM12-NM14)의 게이트에 각기 접속하고, 상기 피모스(PM12) 및 엔모스(NM12)의 드레인 공통접속점(QN)과 상기 낸드게이트(ND12)의 출력단자를 출력구동부(13A)의 입력단자에 접속하여 구성한 것을 특징으로 하는 반도체 메모리의 데이타 출력 제어회로.
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