JPH1069779A - 半導体メモリのデータ出力制御回路 - Google Patents
半導体メモリのデータ出力制御回路Info
- Publication number
- JPH1069779A JPH1069779A JP9200476A JP20047697A JPH1069779A JP H1069779 A JPH1069779 A JP H1069779A JP 9200476 A JP9200476 A JP 9200476A JP 20047697 A JP20047697 A JP 20047697A JP H1069779 A JPH1069779 A JP H1069779A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- signal
- data output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】アドレス遷移検出信号を用いて誤りのデータの
出力を遮断することにより、その処理速度の向上及び電
力低減を図り得る半導体メモリのデータ出力制御回路を
提供しようとするものである。 【解決手段】アドレス遷移検出信号ＡＴＤを直接データ
出力バッファー１３にキル信号ＫＩＬＬとして供給し
て、アドレス遷移検出信号ＡＴＤの発生区間（イネーブ
ル区間）の間、出力駆動部１３Ａがゼロレベルの信号Ｈ
ｉｚを出力するようデータ出力バッファー１３の出力を
制御する。
出力を遮断することにより、その処理速度の向上及び電
力低減を図り得る半導体メモリのデータ出力制御回路を
提供しようとするものである。 【解決手段】アドレス遷移検出信号ＡＴＤを直接データ
出力バッファー１３にキル信号ＫＩＬＬとして供給し
て、アドレス遷移検出信号ＡＴＤの発生区間（イネーブ
ル区間）の間、出力駆動部１３Ａがゼロレベルの信号Ｈ
ｉｚを出力するようデータ出力バッファー１３の出力を
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに貯
蔵されたデータを読み取る時のデータ出力を制御する技
術に係るもので、詳しくは、アドレス遷移検出信号に基
づき誤りのデータ出力を遮断することにより、処理速度
を向上させ電力消耗を低減し得る半導体メモリのデータ
出力制御回路に関するものである。
蔵されたデータを読み取る時のデータ出力を制御する技
術に係るもので、詳しくは、アドレス遷移検出信号に基
づき誤りのデータ出力を遮断することにより、処理速度
を向上させ電力消耗を低減し得る半導体メモリのデータ
出力制御回路に関するものである。
【０００２】
【従来の技術】従来、半導体メモリのデータ出力制御回
路においては、図５に示すように、半導体メモリ（図示
せず）から入力したデータＤＡＴＡ， /ＤＡＴＡを、ア
ドレス遷移検出信号ＡＴＤが’ハイ’レベルになった時
に適正レベルに増幅するメイン増幅部１と、該メイン増
幅部１の出力データＯＵＴ， /ＯＵＴを所定形式にマル
チプレックシングしてラッチするマルチプレクサ−ラッ
チ部２と、該マルチプレクサ−ラッチ部２にラッチされ
たデータＤ， /Ｄを、選択信号ＳＥＬの入力により外部
に出力するデータ出力バッファー３と、該データ出力バ
ッファー３からの出力ＰＵ，ＰＤを受けて外部とインタ
ーフェースするのに適当なレベルに増幅する出力駆動部
３Ａと、前記アドレス遷移検出信号ＡＴＤの’ハイ’レ
ベル出力を所定時間遅延させて前記選択信号ＳＥＬとし
て出力する遅延器４と、から構成されていた。
路においては、図５に示すように、半導体メモリ（図示
せず）から入力したデータＤＡＴＡ， /ＤＡＴＡを、ア
ドレス遷移検出信号ＡＴＤが’ハイ’レベルになった時
に適正レベルに増幅するメイン増幅部１と、該メイン増
幅部１の出力データＯＵＴ， /ＯＵＴを所定形式にマル
チプレックシングしてラッチするマルチプレクサ−ラッ
チ部２と、該マルチプレクサ−ラッチ部２にラッチされ
たデータＤ， /Ｄを、選択信号ＳＥＬの入力により外部
に出力するデータ出力バッファー３と、該データ出力バ
ッファー３からの出力ＰＵ，ＰＤを受けて外部とインタ
ーフェースするのに適当なレベルに増幅する出力駆動部
３Ａと、前記アドレス遷移検出信号ＡＴＤの’ハイ’レ
ベル出力を所定時間遅延させて前記選択信号ＳＥＬとし
て出力する遅延器４と、から構成されていた。
【０００３】前記データ出力バッファー３は、図６に示
すように、一方の入力端子にデータＤ， /Ｄがそれぞれ
入力し他方の入力端子に選択信号ＳＥＬが入力するＮＡ
ＮＤゲートＮＤ１，ＮＤ２と、ソース端子が電源端子Ｖ
ｐｐにそれぞれ接続しゲート端子がクロスされて互いの
ドレイン端子に接続するＰＭＯＳトランジスタＰＭ１，
ＰＭ２と、ＰＭＯＳトランジスタＰＭ１のドレイン端子
と接地端子Ｖｓｓ間に接続しゲート端子に前記ＮＡＮＤ
ゲートＮＤ１の出力が入力するＮＭＯＳトランジスタＮ
Ｍ１と、前記ＰＭＯＳトランジスタＰＭ２のドレイン端
子と接地端子Ｖｓｓ間に直列連結され各ゲート端子にデ
ータＤ及び選択信号ＳＥＬが入力するＮＭＯＳトランジ
スタＮＭ２，ＮＭ３と、を備えて構成される。そして、
前記ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタＮ
Ｍ２の互いに接続するドレイン接続点からの出力ＰＵ及
び前記ＮＡＮＤゲートＮＤ２の出力ＰＤを前記出力駆動
部１３Ａに入力する。
すように、一方の入力端子にデータＤ， /Ｄがそれぞれ
入力し他方の入力端子に選択信号ＳＥＬが入力するＮＡ
ＮＤゲートＮＤ１，ＮＤ２と、ソース端子が電源端子Ｖ
ｐｐにそれぞれ接続しゲート端子がクロスされて互いの
ドレイン端子に接続するＰＭＯＳトランジスタＰＭ１，
ＰＭ２と、ＰＭＯＳトランジスタＰＭ１のドレイン端子
と接地端子Ｖｓｓ間に接続しゲート端子に前記ＮＡＮＤ
ゲートＮＤ１の出力が入力するＮＭＯＳトランジスタＮ
Ｍ１と、前記ＰＭＯＳトランジスタＰＭ２のドレイン端
子と接地端子Ｖｓｓ間に直列連結され各ゲート端子にデ
ータＤ及び選択信号ＳＥＬが入力するＮＭＯＳトランジ
スタＮＭ２，ＮＭ３と、を備えて構成される。そして、
前記ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタＮ
Ｍ２の互いに接続するドレイン接続点からの出力ＰＵ及
び前記ＮＡＮＤゲートＮＤ２の出力ＰＤを前記出力駆動
部１３Ａに入力する。
【０００４】このように構成された従来の半導体メモリ
のデータ出力制御回路の動作について図５〜図７を参照
しながら説明する。尚、図７の各信号のタイミングチャ
ートは、ＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕ
ｔ）モードの場合を示す。ＥＤＯモードでは、ＲＡＳ信
号及びローアドレスは一定に維持され、単に、ＣＡＳ信
号及びコラムアドレスだけを変化させてデータを出力す
る。そして、ＣＡＳ信号により選択信号ＳＥＬがイネー
ブルされる。
のデータ出力制御回路の動作について図５〜図７を参照
しながら説明する。尚、図７の各信号のタイミングチャ
ートは、ＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕ
ｔ）モードの場合を示す。ＥＤＯモードでは、ＲＡＳ信
号及びローアドレスは一定に維持され、単に、ＣＡＳ信
号及びコラムアドレスだけを変化させてデータを出力す
る。そして、ＣＡＳ信号により選択信号ＳＥＬがイネー
ブルされる。
【０００５】アドレス遷移検出信号ＡＴＤが’ハイ’レ
ベルの時、メイン増幅部１が駆動し半導体メモリから入
力したデータＤＡＴＡ， /ＤＡＴＡを所定レベルに増幅
した後、マルチプレクサ−ラッチ部２に出力し、該マル
チプレクサ−ラッチ部２は、入力したデータを所定形式
にマルチプレックシングしてラッチする。この時、前記
アドレス遷移検出信号ＡＴＤの’ハイ’レベル出力が遅
延器４を通って選択信号ＳＥＬとして出力され、この選
択信号ＳＥＬがデータ出力バッファー３に供給されて、
前記マルチプレクサ−ラッチ部２のラッチされたデータ
Ｄ， /Ｄの出力を制御する。
ベルの時、メイン増幅部１が駆動し半導体メモリから入
力したデータＤＡＴＡ， /ＤＡＴＡを所定レベルに増幅
した後、マルチプレクサ−ラッチ部２に出力し、該マル
チプレクサ−ラッチ部２は、入力したデータを所定形式
にマルチプレックシングしてラッチする。この時、前記
アドレス遷移検出信号ＡＴＤの’ハイ’レベル出力が遅
延器４を通って選択信号ＳＥＬとして出力され、この選
択信号ＳＥＬがデータ出力バッファー３に供給されて、
前記マルチプレクサ−ラッチ部２のラッチされたデータ
Ｄ， /Ｄの出力を制御する。
【０００６】そして、アドレスが遷移されると、アドレ
ス遷移検出信号ＡＴＤは、図７（Ａ）に示したように、
所定時間の間’ロー’レベルにイネーブルされ、このア
ドレス遷移検出信号ＡＴＤのイネーブル区間では、前記
メイン増幅部１の駆動が停止して、図７（Ｂ）、（Ｃ）
に示すように、データＤＡＴＡ， /ＤＡＴＡの入力及び
データＯＵＴ， /ＯＵＴの出力が遮断される。
ス遷移検出信号ＡＴＤは、図７（Ａ）に示したように、
所定時間の間’ロー’レベルにイネーブルされ、このア
ドレス遷移検出信号ＡＴＤのイネーブル区間では、前記
メイン増幅部１の駆動が停止して、図７（Ｂ）、（Ｃ）
に示すように、データＤＡＴＡ， /ＤＡＴＡの入力及び
データＯＵＴ， /ＯＵＴの出力が遮断される。
【０００７】ところが、アドレス遷移検出信号ＡＴＤ
が’ロー’レベルにイネーブルされた時、図示しないＣ
ＡＳ信号によって遅延器４を介して選択信号ＳＥＬが先
にイネーブルされて図７（Ｅ）に示したように一旦ハイ
状態に遷移する。データ出力バッファー３にこのハイレ
ベルの選択信号ＳＥＬが供給されると、前記マルチプレ
クサ−ラッチ部２にラッチされた遷移以前のサイクルの
データ又はランダムのデータが、前記データ出力バッフ
ァー３及び出力駆動部３Ａを通って出力され、図７
（Ｆ）に示したように誤ったデータが出力される。
が’ロー’レベルにイネーブルされた時、図示しないＣ
ＡＳ信号によって遅延器４を介して選択信号ＳＥＬが先
にイネーブルされて図７（Ｅ）に示したように一旦ハイ
状態に遷移する。データ出力バッファー３にこのハイレ
ベルの選択信号ＳＥＬが供給されると、前記マルチプレ
クサ−ラッチ部２にラッチされた遷移以前のサイクルの
データ又はランダムのデータが、前記データ出力バッフ
ァー３及び出力駆動部３Ａを通って出力され、図７
（Ｆ）に示したように誤ったデータが出力される。
【０００８】その後に、’ロー’レベルのアドレス遷移
検出信号ＡＴＤが発生すると遅延されて選択信号ＳＥＬ
が’ロー’レベルになり、所定時間後にアドレス遷移検
出信号ＡＴＤが’ハイ’レベルになり、選択信号ＳＥＬ
が遅延されて’ハイ’レベルになると、アドレス遷移後
のデータ出力が実行される。
検出信号ＡＴＤが発生すると遅延されて選択信号ＳＥＬ
が’ロー’レベルになり、所定時間後にアドレス遷移検
出信号ＡＴＤが’ハイ’レベルになり、選択信号ＳＥＬ
が遅延されて’ハイ’レベルになると、アドレス遷移後
のデータ出力が実行される。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリのデータ出力制御回路においては、前
述のようにアドレス遷移検出信号ＡＴＤの’ロー’レベ
ル期間に誤りのデータが出力されて処理速度が遅くな
り、電力の消耗が増大するという不都合な点があった。
このため、アドレス遷移検出信号に基づき出力バッファ
ーに供給される選択信号の出力タイミングを調節して、
誤りのデータが出力することを制御しているが、前記出
力タイミングを調節することが難しくて、誤りのデータ
がそのまま出力されていた。
来の半導体メモリのデータ出力制御回路においては、前
述のようにアドレス遷移検出信号ＡＴＤの’ロー’レベ
ル期間に誤りのデータが出力されて処理速度が遅くな
り、電力の消耗が増大するという不都合な点があった。
このため、アドレス遷移検出信号に基づき出力バッファ
ーに供給される選択信号の出力タイミングを調節して、
誤りのデータが出力することを制御しているが、前記出
力タイミングを調節することが難しくて、誤りのデータ
がそのまま出力されていた。
【００１０】本発明の目的は、アドレス遷移検出時、ア
ドレス遷移検出信号を用いて直接データ出力バッファー
の出力を制御して出力駆動部からゼロレベルの出力が発
生するようにした半導体メモリのデータ出力制御回路を
提供しようとするものである。
ドレス遷移検出信号を用いて直接データ出力バッファー
の出力を制御して出力駆動部からゼロレベルの出力が発
生するようにした半導体メモリのデータ出力制御回路を
提供しようとするものである。
【００１１】
【課題を解決するための手段】このため、請求項１に係
わる発明では、半導体メモリから入力した互いに相補の
関係を有する一対のデータを増幅し、アドレス遷移検出
信号の入力期間で駆動が停止するメイン増幅部と、該メ
イン増幅部からの一対のデータを所定形式にマルチプレ
クシングしてラッチするマルチプレクサ−ラッチ部と、
該マルチプレクサ−ラッチ部でラッチされた前記一対の
データを選択信号に基づいて選択して出力するデータ出
力バッファーと、該データ出力バッファーの出力状態に
基づいて所定レベルの出力信号を発生する出力駆動部
と、前記アドレス遷移検出信号の遅延信号を前記選択信
号として前記データ出力バッファーに出力する遅延器と
を備える構成の半導体メモリのデータ出力回路におい
て、前記データ出力バッファーに、前記アドレス遷移検
出信号をキル信号として直接入力し、前記データ出力バ
ッファーが、前記キル信号の入力区間で前記出力駆動部
からゼロレベルの信号が発生するよう出力信号を制御す
る構成とした。
わる発明では、半導体メモリから入力した互いに相補の
関係を有する一対のデータを増幅し、アドレス遷移検出
信号の入力期間で駆動が停止するメイン増幅部と、該メ
イン増幅部からの一対のデータを所定形式にマルチプレ
クシングしてラッチするマルチプレクサ−ラッチ部と、
該マルチプレクサ−ラッチ部でラッチされた前記一対の
データを選択信号に基づいて選択して出力するデータ出
力バッファーと、該データ出力バッファーの出力状態に
基づいて所定レベルの出力信号を発生する出力駆動部
と、前記アドレス遷移検出信号の遅延信号を前記選択信
号として前記データ出力バッファーに出力する遅延器と
を備える構成の半導体メモリのデータ出力回路におい
て、前記データ出力バッファーに、前記アドレス遷移検
出信号をキル信号として直接入力し、前記データ出力バ
ッファーが、前記キル信号の入力区間で前記出力駆動部
からゼロレベルの信号が発生するよう出力信号を制御す
る構成とした。
【００１２】かかる構成では、アドレスが遷移してアド
レス遷移検出信号が発生すると、メイン増幅部の駆動が
停止する。そして、この発生区間ではアドレス遷移検出
信号がデータ出力バッファーにキル信号として供給さ
れ、データ出力バッファーからの出力によって出力駆動
部の出力信号がゼロレベルとなる。その後、アドレス遷
移検出信号が消滅するとメイン増幅部が駆動し、半導体
メモリから入力する遷移したデータは、メイン増幅部で
増幅され、マルチプレクサ−ラッチ部でラッチされる。
更に、キル信号の消滅によりデータ出力バッファーは遅
延器からの選択信号によりマルチプレクサ−ラッチ部で
ラッチされたデータを選択して出力し、この出力状態に
基づいて出力駆動部から外部に所定のレベルでデータが
出力される。
レス遷移検出信号が発生すると、メイン増幅部の駆動が
停止する。そして、この発生区間ではアドレス遷移検出
信号がデータ出力バッファーにキル信号として供給さ
れ、データ出力バッファーからの出力によって出力駆動
部の出力信号がゼロレベルとなる。その後、アドレス遷
移検出信号が消滅するとメイン増幅部が駆動し、半導体
メモリから入力する遷移したデータは、メイン増幅部で
増幅され、マルチプレクサ−ラッチ部でラッチされる。
更に、キル信号の消滅によりデータ出力バッファーは遅
延器からの選択信号によりマルチプレクサ−ラッチ部で
ラッチされたデータを選択して出力し、この出力状態に
基づいて出力駆動部から外部に所定のレベルでデータが
出力される。
【００１３】また、データ出力バッファーは、具体的に
は、請求項２に記載のように、前記データ出力バッファ
ーは、前記マルチプレクサ−ラッチ部から出力される一
方のデータ、前記キル信号、及び前記選択信号を入力し
て否定論理積演算する第１ＮＡＮＤゲートと、前記マル
チプレクサ−ラッチ部から出力され前記一方のデータと
相補の関係の他方のデータ、前記キル信号、及び前記選
択信号を入力して否定論理積演算する第２ＮＡＮＤゲー
トと、ソース端子が電源端子にそれぞれ接続しゲート端
子がクロスされて互いのドレイン端子に接続した一対の
第１及び第２ＰＭＯＳトランジスタと、前記第１ＰＭＯ
Ｓトランジスタのドレイン端子と接地端子間に位置しゲ
ート端子に前記第１ＮＡＮＤゲートの出力が入力する第
１ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジ
スタのドレイン端子と接地端子間に直列接続され各ゲー
ト端子に前記一方のデータ、前記選択信号、及び前記キ
ル信号がそれぞれ入力する第２〜第４ＮＭＯＳトランジ
スタとを備え、前記第２ＰＭＯＳトランジスタのドレイ
ン端子と前記第２ＮＭＯＳトランジスタのドレイン端子
との接続点からの出力及び前記第２ＮＡＮＤゲートの出
力を、前記出力駆動部に入力する構成とした。
は、請求項２に記載のように、前記データ出力バッファ
ーは、前記マルチプレクサ−ラッチ部から出力される一
方のデータ、前記キル信号、及び前記選択信号を入力し
て否定論理積演算する第１ＮＡＮＤゲートと、前記マル
チプレクサ−ラッチ部から出力され前記一方のデータと
相補の関係の他方のデータ、前記キル信号、及び前記選
択信号を入力して否定論理積演算する第２ＮＡＮＤゲー
トと、ソース端子が電源端子にそれぞれ接続しゲート端
子がクロスされて互いのドレイン端子に接続した一対の
第１及び第２ＰＭＯＳトランジスタと、前記第１ＰＭＯ
Ｓトランジスタのドレイン端子と接地端子間に位置しゲ
ート端子に前記第１ＮＡＮＤゲートの出力が入力する第
１ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジ
スタのドレイン端子と接地端子間に直列接続され各ゲー
ト端子に前記一方のデータ、前記選択信号、及び前記キ
ル信号がそれぞれ入力する第２〜第４ＮＭＯＳトランジ
スタとを備え、前記第２ＰＭＯＳトランジスタのドレイ
ン端子と前記第２ＮＭＯＳトランジスタのドレイン端子
との接続点からの出力及び前記第２ＮＡＮＤゲートの出
力を、前記出力駆動部に入力する構成とした。
【００１４】かかる構成では、キル信号及び選択信号
が’ハイ’レベルの時は、マルチプレクサ−ラッチ部か
ら出力される互いに相補の関係の一対のデータ出力レベ
ルに応じて、第１ＮＡＮＤゲートの出力が、’ハイ’又
は’ロー’、第２ＮＡＮＤゲートの出力が’ロー’又
は’ハイ’となり、第１及び第２ＮＡＮＤゲートの出力
レベルに基づいて出力駆動部から所定のレベルのデータ
出力が発生する。アドレス遷移を検出してアドレス遷移
検出信号が’ロー’レベルに変化すると、’ロー’のキ
ル信号がデータ出力バッファーに入力し、第１及び第２
ＮＡＮＤゲートの出力が共に’ハイ’となり、この時に
は出力駆動部からゼロレベルの信号が出力されるように
なる。
が’ハイ’レベルの時は、マルチプレクサ−ラッチ部か
ら出力される互いに相補の関係の一対のデータ出力レベ
ルに応じて、第１ＮＡＮＤゲートの出力が、’ハイ’又
は’ロー’、第２ＮＡＮＤゲートの出力が’ロー’又
は’ハイ’となり、第１及び第２ＮＡＮＤゲートの出力
レベルに基づいて出力駆動部から所定のレベルのデータ
出力が発生する。アドレス遷移を検出してアドレス遷移
検出信号が’ロー’レベルに変化すると、’ロー’のキ
ル信号がデータ出力バッファーに入力し、第１及び第２
ＮＡＮＤゲートの出力が共に’ハイ’となり、この時に
は出力駆動部からゼロレベルの信号が出力されるように
なる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本発明に係る半導体メモリのデー
タ出力制御回路の一実施形態の回路図である。図１にお
いて、半導体メモリ（図示せず）から入力した互いに相
補の関係のデータＤＡＴＡ， /ＤＡＴＡを、アドレス遷
移検出信号ＡＴＤの制御により適正レベルに増幅するメ
イン増幅部１１と、該メイン増幅部１１の出力データＯ
ＵＴ，/ＯＵＴを所定形状にマルチプレックシングして
ラッチするマルチプレクサ−ラッチ部１２と、該マルチ
プレクサ−ラッチ部１２にラッチされたデータを、’ハ
イ’レベルの選択信号ＳＥＬの入力により外部に出力す
るデータ出力バッファー１３と、該データ出力バッファ
ー１３からの出力ＰＵ，ＰＤを受けて外部とインターフ
ェースするのに適当なレベルに増幅する出力駆動部３Ａ
と、前記アドレス遷移検出信号ＡＴＤを所定時間遅延さ
せて前記選択信号ＳＥＬとして出力する遅延器１４と、
から構成されている。そして、前記アドレス遷移検出信
号ＡＴＤを前記データ出力バッファー１３にキル信号Ｋ
ＩＬＬとして供給し、これにより、前記データ出力バッ
ファー部１３は、前記アドレス遷検出信号ＡＴＤの発生
区間（イネーブル区間）の間、前記出力駆動部１３Ａが
ゼロレベルの信号Ｈｉｚを出力するように制御する。
て説明する。図１は、本発明に係る半導体メモリのデー
タ出力制御回路の一実施形態の回路図である。図１にお
いて、半導体メモリ（図示せず）から入力した互いに相
補の関係のデータＤＡＴＡ， /ＤＡＴＡを、アドレス遷
移検出信号ＡＴＤの制御により適正レベルに増幅するメ
イン増幅部１１と、該メイン増幅部１１の出力データＯ
ＵＴ，/ＯＵＴを所定形状にマルチプレックシングして
ラッチするマルチプレクサ−ラッチ部１２と、該マルチ
プレクサ−ラッチ部１２にラッチされたデータを、’ハ
イ’レベルの選択信号ＳＥＬの入力により外部に出力す
るデータ出力バッファー１３と、該データ出力バッファ
ー１３からの出力ＰＵ，ＰＤを受けて外部とインターフ
ェースするのに適当なレベルに増幅する出力駆動部３Ａ
と、前記アドレス遷移検出信号ＡＴＤを所定時間遅延さ
せて前記選択信号ＳＥＬとして出力する遅延器１４と、
から構成されている。そして、前記アドレス遷移検出信
号ＡＴＤを前記データ出力バッファー１３にキル信号Ｋ
ＩＬＬとして供給し、これにより、前記データ出力バッ
ファー部１３は、前記アドレス遷検出信号ＡＴＤの発生
区間（イネーブル区間）の間、前記出力駆動部１３Ａが
ゼロレベルの信号Ｈｉｚを出力するように制御する。
【００１６】前記データ出力バッファー１３は、図２に
示すように、一方のデータＤ、キル信号ＫＩＬＬ、及び
選択信号ＳＥＬを入力して否定論理積演算する第１ＮＡ
ＮＤゲートＮＤ１１と、他方のデータ /Ｄ、キル信号Ｋ
ＩＬＬ、及び選択信号ＳＥＬを入力して否定論理積演算
する第２ＮＡＮＤゲートＮＤ１２と、ソース端子が電源
端子Ｖｐｐにそれぞれ接続しゲート端子がクロスされて
互いのドレイン端子に接続する一対の第１及び第２ＰＭ
ＯＳトランジスタＰＭ１１，ＰＭ１２と、第１ＰＭＯＳ
トランジスタＰＭ１１のドレイン端子と接地端子Ｖｓｓ
間に接続しゲート端子に前記第１ＮＡＮＤゲートＮＤ１
１の出力が入力する第１ＮＭＯＳトランジスタＮＭ１１
と、前記第１ＰＭＯＳトランジスタＰＭ１２のドレイン
端子と接地端子Ｖｓｓ間に直列接続され各ゲート端子に
一方のデータＤ、選択信号ＳＥＬ、及びキル信号ＫＩＬ
Ｌがそれぞれ入力する第２〜第４ＮＭＯＳトランジスタ
ＮＭ１２，ＮＭ１３，ＮＭ１４と、を備えている。そし
て、前記第２ＰＭＯＳトランジスタＰＭ１２と第２ＮＭ
ＯＳトランジスタＮＭ１２の互いに接続するドレイン接
続点ＱＮからの出力ＰＵ及び前記第２ＮＡＮＤゲートＮ
Ｄ１２の出力ＰＤを出力駆動部１３Ａに入力するように
している。
示すように、一方のデータＤ、キル信号ＫＩＬＬ、及び
選択信号ＳＥＬを入力して否定論理積演算する第１ＮＡ
ＮＤゲートＮＤ１１と、他方のデータ /Ｄ、キル信号Ｋ
ＩＬＬ、及び選択信号ＳＥＬを入力して否定論理積演算
する第２ＮＡＮＤゲートＮＤ１２と、ソース端子が電源
端子Ｖｐｐにそれぞれ接続しゲート端子がクロスされて
互いのドレイン端子に接続する一対の第１及び第２ＰＭ
ＯＳトランジスタＰＭ１１，ＰＭ１２と、第１ＰＭＯＳ
トランジスタＰＭ１１のドレイン端子と接地端子Ｖｓｓ
間に接続しゲート端子に前記第１ＮＡＮＤゲートＮＤ１
１の出力が入力する第１ＮＭＯＳトランジスタＮＭ１１
と、前記第１ＰＭＯＳトランジスタＰＭ１２のドレイン
端子と接地端子Ｖｓｓ間に直列接続され各ゲート端子に
一方のデータＤ、選択信号ＳＥＬ、及びキル信号ＫＩＬ
Ｌがそれぞれ入力する第２〜第４ＮＭＯＳトランジスタ
ＮＭ１２，ＮＭ１３，ＮＭ１４と、を備えている。そし
て、前記第２ＰＭＯＳトランジスタＰＭ１２と第２ＮＭ
ＯＳトランジスタＮＭ１２の互いに接続するドレイン接
続点ＱＮからの出力ＰＵ及び前記第２ＮＡＮＤゲートＮ
Ｄ１２の出力ＰＤを出力駆動部１３Ａに入力するように
している。
【００１７】前記出力駆動部１３Ａは、例えば、図３に
示すように、定電圧端子Ｖｃｃと接地端子Ｖｓｓとの間
に直列接続した２つのＰＭＯＳトランジスタＰＭ２１，
ＰＭ２２と、ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２
の各ゲート端子に直列接続する抵抗Ｒ１，Ｒ２とで構成
され、データ出力バッファー１３からの出力ＰＵ，ＰＤ
が抵抗Ｒ１，Ｒ２を介して各ＰＭＯＳトランジスタＰＭ
２１，ＰＭ２２の各ゲート端子に印加される。尚、出力
駆動部１３Ａは、図３の構成に限らず、インバータ型
（ＣＭＯＳ）、ＮＭＯＳ型等もある。
示すように、定電圧端子Ｖｃｃと接地端子Ｖｓｓとの間
に直列接続した２つのＰＭＯＳトランジスタＰＭ２１，
ＰＭ２２と、ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２
の各ゲート端子に直列接続する抵抗Ｒ１，Ｒ２とで構成
され、データ出力バッファー１３からの出力ＰＵ，ＰＤ
が抵抗Ｒ１，Ｒ２を介して各ＰＭＯＳトランジスタＰＭ
２１，ＰＭ２２の各ゲート端子に印加される。尚、出力
駆動部１３Ａは、図３の構成に限らず、インバータ型
（ＣＭＯＳ）、ＮＭＯＳ型等もある。
【００１８】このように構成された本実施形態回路の動
作について図１〜図４を参照しながら説明する。尚、図
４の各信号のタイミングチャートは、前述のＥＤＯモー
ドの場合を示す。半導体メモリから入力したデータＤＡ
ＴＡ， /ＤＡＴＡの正常的な出力過程は従来と同様であ
る。即ち、アドレス遷移検出信号ＡＴＤが’ハイ’レベ
ルになると、メイン増幅部１１が駆動し半導体メモリか
ら入力したデータＤＡＴＡ， /ＤＡＴＡを所定レベルに
増幅してマルチプレクサ−ラッチ部１２に出力し、該マ
ルチプレクサ−ラッチ部１２は、所定形式にマルチプレ
ックシングしてラッチする。この時、前記アドレス遷移
検出信号ＡＴＤが遅延器１４を通って選択信号ＳＥＬ
が’ハイ’レベルで出力され、この選択信号ＳＥＬがデ
ータ出力バッファー１３に供給されて、前記マルチプレ
クサ−ラッチ部１２にラッチされたデータＤ，/Ｄの出
力を制御する。
作について図１〜図４を参照しながら説明する。尚、図
４の各信号のタイミングチャートは、前述のＥＤＯモー
ドの場合を示す。半導体メモリから入力したデータＤＡ
ＴＡ， /ＤＡＴＡの正常的な出力過程は従来と同様であ
る。即ち、アドレス遷移検出信号ＡＴＤが’ハイ’レベ
ルになると、メイン増幅部１１が駆動し半導体メモリか
ら入力したデータＤＡＴＡ， /ＤＡＴＡを所定レベルに
増幅してマルチプレクサ−ラッチ部１２に出力し、該マ
ルチプレクサ−ラッチ部１２は、所定形式にマルチプレ
ックシングしてラッチする。この時、前記アドレス遷移
検出信号ＡＴＤが遅延器１４を通って選択信号ＳＥＬ
が’ハイ’レベルで出力され、この選択信号ＳＥＬがデ
ータ出力バッファー１３に供給されて、前記マルチプレ
クサ−ラッチ部１２にラッチされたデータＤ，/Ｄの出
力を制御する。
【００１９】そして、アドレス信号ＡＤＤが図４（Ｂ）
に示したように遷移されると、前記アドレス遷移検出信
号ＡＴＤは、図４（Ｃ）に示すように、所定時間の間’
ロー’レベルにイネーブルされ、前記メイン増幅部１１
の駆動が停止して、図４（Ｄ（Ｅ）に示したように、デ
ータＤＡＴＡ， /ＤＡＴＡの入力及びデータＯＵＴ，/
ＯＵＴの出力が遮断される。そして、アドレス遷移検出
信号ＡＴＤの前記イネーブル期間において、従来とは異
なり、本発明の特徴であるキル信号ＫＩＬＬにより、前
記データ出力バッファー１３から誤りデータが出力する
ことが防止される。
に示したように遷移されると、前記アドレス遷移検出信
号ＡＴＤは、図４（Ｃ）に示すように、所定時間の間’
ロー’レベルにイネーブルされ、前記メイン増幅部１１
の駆動が停止して、図４（Ｄ（Ｅ）に示したように、デ
ータＤＡＴＡ， /ＤＡＴＡの入力及びデータＯＵＴ，/
ＯＵＴの出力が遮断される。そして、アドレス遷移検出
信号ＡＴＤの前記イネーブル期間において、従来とは異
なり、本発明の特徴であるキル信号ＫＩＬＬにより、前
記データ出力バッファー１３から誤りデータが出力する
ことが防止される。
【００２０】その過程を説明すると、前記アドレス遷移
検出信号ＡＴＤが、図４（Ｃ）に示したように’ロー’
レベルにイネーブルされる時、前述したように、図４
（Ａ）に示すようなＣＡＳ信号により、遅延器１４を介
して一旦選択信号ＳＥＬが図４（Ｇ）の破線で囲んだ
（ａ）のように’ハイ’レベルとなり、前記データ出力
バッファー１３に’ハイ’レベルの選択信号ＳＥＬが供
給される。しかし、図４（Ｃ）、（Ｈ）に示すよう
に、’ロー’レベルにイネーブルされた前記アドレス遷
移検出信号ＡＴＤが直接データ出力バッファー１３にキ
ル信号ＫＩＬＬとして供給される。このため、ＣＡＳ信
号に基づいて遅延器１４を介して遅延発生する図４
（Ｇ）の破線で囲んだ（ａ）のような’ハイ’レベルの
選択信号ＳＥＬが発生する時には、’ロー’レベルの前
記キル信号ＫＩＬＬがデータ出力バッファー１３に入力
しており、’ハイ’レベルの選択信号ＳＥＬを無効とし
て前記キル信号ＫＩＬＬの’ロー’レベル区間（アドレ
ス遷移検出信号ＡＴＤのイネーブル区間）の間は、デー
タ出力バッファー１３の駆動が停止される。このため、
図４（Ｉ）に示すように、当該期間の間、出力駆動部１
３Ａからゼロレベルの信号Ｈｉｚが出力して誤りのデー
タの出力が防止される。
検出信号ＡＴＤが、図４（Ｃ）に示したように’ロー’
レベルにイネーブルされる時、前述したように、図４
（Ａ）に示すようなＣＡＳ信号により、遅延器１４を介
して一旦選択信号ＳＥＬが図４（Ｇ）の破線で囲んだ
（ａ）のように’ハイ’レベルとなり、前記データ出力
バッファー１３に’ハイ’レベルの選択信号ＳＥＬが供
給される。しかし、図４（Ｃ）、（Ｈ）に示すよう
に、’ロー’レベルにイネーブルされた前記アドレス遷
移検出信号ＡＴＤが直接データ出力バッファー１３にキ
ル信号ＫＩＬＬとして供給される。このため、ＣＡＳ信
号に基づいて遅延器１４を介して遅延発生する図４
（Ｇ）の破線で囲んだ（ａ）のような’ハイ’レベルの
選択信号ＳＥＬが発生する時には、’ロー’レベルの前
記キル信号ＫＩＬＬがデータ出力バッファー１３に入力
しており、’ハイ’レベルの選択信号ＳＥＬを無効とし
て前記キル信号ＫＩＬＬの’ロー’レベル区間（アドレ
ス遷移検出信号ＡＴＤのイネーブル区間）の間は、デー
タ出力バッファー１３の駆動が停止される。このため、
図４（Ｉ）に示すように、当該期間の間、出力駆動部１
３Ａからゼロレベルの信号Ｈｉｚが出力して誤りのデー
タの出力が防止される。
【００２１】その後、前記アドレス遷移検出信号ＡＴＤ
が再び’ハイ’レベルに遷移されると、同時に前記キル
信号ＫＩＬＬが’ハイ’レベルにディスエーブルされ、
遅延器１４の遅延時間後に、アドレス遷移検出信号ＡＴ
Ｄの’ハイ’レベル出力に基づく’ハイ’レベルの選択
信号ＳＥＬの入力で前記データ出力バッファー１３が正
常的に駆動し、よって、マルチプレクサ−ラッチ部１２
から供給されたデータＤ、／Ｄを正常的に処理して出力
する。
が再び’ハイ’レベルに遷移されると、同時に前記キル
信号ＫＩＬＬが’ハイ’レベルにディスエーブルされ、
遅延器１４の遅延時間後に、アドレス遷移検出信号ＡＴ
Ｄの’ハイ’レベル出力に基づく’ハイ’レベルの選択
信号ＳＥＬの入力で前記データ出力バッファー１３が正
常的に駆動し、よって、マルチプレクサ−ラッチ部１２
から供給されたデータＤ、／Ｄを正常的に処理して出力
する。
【００２２】更に、前記データ出力バッファー１３及び
出力駆動部１３Ａの動作について詳しく説明する。図２
において、前記キル信号ＫＩＬＬ及び選択信号ＳＥＬの
全てが’ハイ’レベルの状態で、前記データ出力バッフ
ァー１３の入力データＤ， /Ｄがそれぞれ’ロー’及
び’ハイ’レベルの場合、入力データＤによりＮＡＮＤ
ゲートＮＤ１１の出力は’ハイ’レベルとなりＮＭＯＳ
トランジスタＮＭ１１がオンされ、電源端子Ｖｐｐに直
列接続したＰＭＯＳトランジスタＰＭ１２のゲートに’
ロー’レベルの信号が供給されて、ＰＭＯＳトランジス
タＰＭ１２がオンされる。且つ、前記’ロー’レベルの
入力データＤによりＮＭＯＳトランジスタＮＭ１２がオ
フされるため、前記ＰＭＯＳトランジスタＰＭ１２及び
ＮＭＯＳトランジスタＮＭ１２のドレイン共通接続点Ｑ
Ｎが電源端子Ｖｐｐ側に接続されて出力駆動部１３Ａの
第１入力端子に’ハイ’レベルの信号が供給される。一
方、ＮＡＮＤゲートＮＤ１２側は、三つの入力の全て
が’ハイ’レベルであるため、前記出力駆動部１３Ａの
第２入力端子には’ロー’レベルの信号が入力する。こ
れにより、前記出力駆動部１３Ａは、第１及び第２入力
端子にそれぞれ入力した’ハイ’レベル及び’ロー’レ
ベルの信号により、出力データＤＱを所定レベルの’ロ
ー’レベル状態で出力する。
出力駆動部１３Ａの動作について詳しく説明する。図２
において、前記キル信号ＫＩＬＬ及び選択信号ＳＥＬの
全てが’ハイ’レベルの状態で、前記データ出力バッフ
ァー１３の入力データＤ， /Ｄがそれぞれ’ロー’及
び’ハイ’レベルの場合、入力データＤによりＮＡＮＤ
ゲートＮＤ１１の出力は’ハイ’レベルとなりＮＭＯＳ
トランジスタＮＭ１１がオンされ、電源端子Ｖｐｐに直
列接続したＰＭＯＳトランジスタＰＭ１２のゲートに’
ロー’レベルの信号が供給されて、ＰＭＯＳトランジス
タＰＭ１２がオンされる。且つ、前記’ロー’レベルの
入力データＤによりＮＭＯＳトランジスタＮＭ１２がオ
フされるため、前記ＰＭＯＳトランジスタＰＭ１２及び
ＮＭＯＳトランジスタＮＭ１２のドレイン共通接続点Ｑ
Ｎが電源端子Ｖｐｐ側に接続されて出力駆動部１３Ａの
第１入力端子に’ハイ’レベルの信号が供給される。一
方、ＮＡＮＤゲートＮＤ１２側は、三つの入力の全て
が’ハイ’レベルであるため、前記出力駆動部１３Ａの
第２入力端子には’ロー’レベルの信号が入力する。こ
れにより、前記出力駆動部１３Ａは、第１及び第２入力
端子にそれぞれ入力した’ハイ’レベル及び’ロー’レ
ベルの信号により、出力データＤＱを所定レベルの’ロ
ー’レベル状態で出力する。
【００２３】前述と反対に、データ出力バッファー１３
の入力データＤ， /Ｄがそれぞれ’ハイ’レベルと’ロ
ー’レベルの場合、前記ＮＡＮＤゲートＮＤ１１の三つ
の入力端子の全てが’ハイ’レベルとなり、その出力
が’ロー’レベルとなる。よって、前記ＮＭＯＳトラン
ジスタＮＭ１１がオフされる。また、前記’ハイ’レベ
ルの入力データＤ、選択信号ＳＥＬ、及びキル信号ＫＩ
ＬＬによりそれぞれのＮＭＯＳトランジスタＮＭ１２，
ＮＭ１３，ＮＭ１４の全てがオンされて、前記ドレイン
共通接続点ＱＮが接地端子に接続して’ロー’レベルと
なり、ＰＭＯＳトランジスタＰＭ１１のゲート端子が’
ロー’レベルとなってＰＭＯＳトランジスタＰＭ１１が
オンし、ＰＭＯＳトランジスタＰＭ１２がオフされる。
そして、ドレイン共通接続点ＱＮの’ロー’レベルの信
号が出力駆動部１３Ａの第１入力端子に供給される。且
つ、’ロー’レベルの入力データ /Ｄにより前記ＮＡＮ
ＤゲートＮＤ１２からは’ハイ’レベルの信号が出力
し、前記出力駆動部１３Ａの第２入力端子にこの’ハ
イ’レベルの信号が入力される。そして、前記出力駆動
部１３Ａの第１及び第２入力端子にそれぞれ入力した’
ロー’レベル及び’ハイ’レベルの信号により、出力駆
動部１３Ａは出力データＤＱを所定レベルの’ハイ’レ
ベル状態で出力する。
の入力データＤ， /Ｄがそれぞれ’ハイ’レベルと’ロ
ー’レベルの場合、前記ＮＡＮＤゲートＮＤ１１の三つ
の入力端子の全てが’ハイ’レベルとなり、その出力
が’ロー’レベルとなる。よって、前記ＮＭＯＳトラン
ジスタＮＭ１１がオフされる。また、前記’ハイ’レベ
ルの入力データＤ、選択信号ＳＥＬ、及びキル信号ＫＩ
ＬＬによりそれぞれのＮＭＯＳトランジスタＮＭ１２，
ＮＭ１３，ＮＭ１４の全てがオンされて、前記ドレイン
共通接続点ＱＮが接地端子に接続して’ロー’レベルと
なり、ＰＭＯＳトランジスタＰＭ１１のゲート端子が’
ロー’レベルとなってＰＭＯＳトランジスタＰＭ１１が
オンし、ＰＭＯＳトランジスタＰＭ１２がオフされる。
そして、ドレイン共通接続点ＱＮの’ロー’レベルの信
号が出力駆動部１３Ａの第１入力端子に供給される。且
つ、’ロー’レベルの入力データ /Ｄにより前記ＮＡＮ
ＤゲートＮＤ１２からは’ハイ’レベルの信号が出力
し、前記出力駆動部１３Ａの第２入力端子にこの’ハ
イ’レベルの信号が入力される。そして、前記出力駆動
部１３Ａの第１及び第２入力端子にそれぞれ入力した’
ロー’レベル及び’ハイ’レベルの信号により、出力駆
動部１３Ａは出力データＤＱを所定レベルの’ハイ’レ
ベル状態で出力する。
【００２４】そして、アドレスが遷移されてアドレス遷
移検出信号ＡＴＤが’ロー’レベルになった時は、こ
の’ロー’レベル区間の間はキル信号ＫＩＬＬも’ロ
ー’レベルとなり、ＮＡＮＤゲートＮＤ１１、ＮＤ１２
の両方から’ハイ’レベルの信号が出力し、出力駆動部
１３Ａの二つの入力端子の両方に’ハイ’レベルの信号
が入力されるため、出力駆動部１３Ａは出力データＤＱ
を、図４（Ｈ）に示したように、ゼロレベルの信号Ｈｉ
ｚにして出力する。これにより、出力駆動部１３Ａから
誤りのデータが出力されるのを防止でき、従来回路のよ
うな誤りデータの出力に伴う出力データの反転現象を無
くすことができ、処理速度及び電力消耗を低減できるよ
うになる。
移検出信号ＡＴＤが’ロー’レベルになった時は、こ
の’ロー’レベル区間の間はキル信号ＫＩＬＬも’ロ
ー’レベルとなり、ＮＡＮＤゲートＮＤ１１、ＮＤ１２
の両方から’ハイ’レベルの信号が出力し、出力駆動部
１３Ａの二つの入力端子の両方に’ハイ’レベルの信号
が入力されるため、出力駆動部１３Ａは出力データＤＱ
を、図４（Ｈ）に示したように、ゼロレベルの信号Ｈｉ
ｚにして出力する。これにより、出力駆動部１３Ａから
誤りのデータが出力されるのを防止でき、従来回路のよ
うな誤りデータの出力に伴う出力データの反転現象を無
くすことができ、処理速度及び電力消耗を低減できるよ
うになる。
【００２５】
【発明の効果】以上説明したように請求項１、２に記載
した本発明の半導体メモリのデータ出力制御回路によれ
ば、アドレス遷移の検出時、アドレス遷移検出信号をデ
ータ出力バッファーのキル信号として用いて、アドレス
遷移検出信号のイネーブル区間の間は出力駆動部からゼ
ロレベルの信号が出力するようにしたので、前記出力駆
動部から誤りのデータ出力を防止でき、出力データの反
転（プールスイング）区間がなくなることで処理速度の
向上及び電力消耗の低減を図り得るという効果がある。
した本発明の半導体メモリのデータ出力制御回路によれ
ば、アドレス遷移の検出時、アドレス遷移検出信号をデ
ータ出力バッファーのキル信号として用いて、アドレス
遷移検出信号のイネーブル区間の間は出力駆動部からゼ
ロレベルの信号が出力するようにしたので、前記出力駆
動部から誤りのデータ出力を防止でき、出力データの反
転（プールスイング）区間がなくなることで処理速度の
向上及び電力消耗の低減を図り得るという効果がある。
【図１】本発明に係る半導体メモリのデータ出力制御回
路の一実施形態の回路図
路の一実施形態の回路図
【図２】図１のデータ出力バッファーの回路図
【図３】出力駆動部の回路例
【図４】図１の各信号のタイミングチャート
【図５】従来の半導体メモリのデータ出力制御回路図
【図６】図４のデータ出力バッファーの回路図
【図７】図５の各信号のタイミングチャート
【符号の説明】 １１ メイン増幅部 １２ マルチプレクサ−ラッチ部 １３ データ出力バッファー １３Ａ 出力駆動部 １４ 遅延器 ＮＤ１１，ＮＤ１２ 第１及び第２ＮＡＮＤゲート ＰＭ１１，ＰＭ１２ 第１及び第２ＰＭＯＳトランジ
スタ ＮＭ１１〜ＮＭ１４ 第１〜第４ＮＭＯＳトランジス
タ
スタ ＮＭ１１〜ＮＭ１４ 第１〜第４ＮＭＯＳトランジス
タ
フロントページの続き (72)発明者 ヒュン スー シン 大韓民国、チューンチェオンナム−ド、ダ エジェオン、セオ−ク、ドゥンサン−ド ン、28
Claims (2)
- 【請求項１】半導体メモリから入力した互いに相補の関
係を有する一対のデータを増幅し、アドレス遷移検出信
号の入力期間で駆動が停止するメイン増幅部と、該メイ
ン増幅部からの一対のデータを所定形式にマルチプレク
シングしてラッチするマルチプレクサ−ラッチ部と、該
マルチプレクサ−ラッチ部でラッチされた前記一対のデ
ータを選択信号に基づいて選択して出力するデータ出力
バッファーと、該データ出力バッファーの出力状態に基
づいて所定レベルの出力信号を発生する出力駆動部と、
前記アドレス遷移検出信号の遅延信号を前記選択信号と
して前記データ出力バッファーに出力する遅延器と、を
備える構成の半導体メモリのデータ出力制御回路におい
て、 前記データ出力バッファーに、前記アドレス遷移検出信
号をキル信号として直接入力し、前記データ出力バッフ
ァーは、前記キル信号の入力区間で前記出力駆動部から
ゼロレベルの信号が発生するよう出力信号を制御する構
成であることを特徴とする半導体メモリのデータ出力制
御回路。 - 【請求項２】前記データ出力バッファーは、前記マルチ
プレクサ−ラッチ部から出力される一方のデータ、前記
キル信号、及び前記選択信号を入力して否定論理積演算
する第１ＮＡＮＤゲートと、前記マルチプレクサ−ラッ
チ部から出力され前記一方のデータと相補の関係の他方
のデータ、前記キル信号、及び前記選択信号を入力して
否定論理積演算する第２ＮＡＮＤゲートと、ソース端子
が電源端子にそれぞれ接続しゲート端子がクロスされて
互いのドレイン端子に接続した一対の第１及び第２ＰＭ
ＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの
ドレイン端子と接地端子間に位置しゲート端子に前記第
１ＮＡＮＤゲートの出力が入力する第１ＮＭＯＳトラン
ジスタと、前記第２ＰＭＯＳトランジスタのドレイン端
子と接地端子間に直列接続され各ゲート端子に前記一方
のデータ、前記選択信号、及び前記キル信号がそれぞれ
入力する第２〜第４ＮＭＯＳトランジスタとを備え、前
記第２ＰＭＯＳトランジスタのドレイン端子と前記第２
ＮＭＯＳトランジスタのドレイン端子との接続点からの
出力及び前記第２ＮＡＮＤゲートの出力を、前記出力駆
動部に入力する構成である請求項１記載の半導体メモリ
のデータ出力制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR30586/1996 | 1996-07-26 | ||
| KR1019960030586A KR100206927B1 (ko) | 1996-07-26 | 1996-07-26 | 반도체 메모리의 데이타 출력 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069779A true JPH1069779A (ja) | 1998-03-10 |
| JP3030621B2 JP3030621B2 (ja) | 2000-04-10 |
Family
ID=19467637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200476A Expired - Fee Related JP3030621B2 (ja) | 1996-07-26 | 1997-07-25 | 半導体メモリのデータ出力制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5896323A (ja) |
| JP (1) | JP3030621B2 (ja) |
| KR (1) | KR100206927B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7853385B2 (en) * | 2007-08-10 | 2010-12-14 | Toyota Motor Engineering & Manufacturing North America, Inc. | Systems and methods for controlling transmission shifting during vehicle braking along a decline |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4057125B2 (ja) * | 1998-01-23 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4144436B2 (ja) | 2003-06-02 | 2008-09-03 | セイコーエプソン株式会社 | 電気光学モジュール及び電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694361A (en) * | 1992-03-18 | 1997-12-02 | Uchida; Toshiya | Output circuit |
| KR0179859B1 (ko) * | 1995-11-24 | 1999-04-15 | 문정환 | 반도체 메모리의 출력 제어 회로 |
| JPH09153288A (ja) * | 1995-11-30 | 1997-06-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1996
- 1996-07-26 KR KR1019960030586A patent/KR100206927B1/ko not_active IP Right Cessation
-
1997
- 1997-07-25 US US08/900,340 patent/US5896323A/en not_active Expired - Lifetime
- 1997-07-25 JP JP9200476A patent/JP3030621B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7853385B2 (en) * | 2007-08-10 | 2010-12-14 | Toyota Motor Engineering & Manufacturing North America, Inc. | Systems and methods for controlling transmission shifting during vehicle braking along a decline |
Also Published As
| Publication number | Publication date |
|---|---|
| US5896323A (en) | 1999-04-20 |
| KR100206927B1 (ko) | 1999-07-01 |
| JP3030621B2 (ja) | 2000-04-10 |
| KR980011463A (ko) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7116596B2 (en) | Method of apparatus for enhanced sensing of low voltage memory | |
| JPH11260057A (ja) | 半導体記憶装置 | |
| JPH05210989A (ja) | データ出力バッファ | |
| US6445226B2 (en) | Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus | |
| US5694370A (en) | High speed data access apparatus for paged memory device | |
| JP3032962B2 (ja) | 出力バッファ回路 | |
| KR100311038B1 (ko) | 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법 | |
| US9041436B2 (en) | Semiconductor device having pull-up circuit and pull-down circuit | |
| KR100319597B1 (ko) | 반도체메모리의독출회로 | |
| US7443752B2 (en) | Semiconductor memory device amplifying data | |
| JPH035989A (ja) | 半導体メモリ装置のデータ出力端電圧レベル調節回路 | |
| JP3030621B2 (ja) | 半導体メモリのデータ出力制御回路 | |
| US7764557B2 (en) | Sense amplifier driving circuit and semiconductor device having the same | |
| US7525857B2 (en) | Input/output line precharge circuit and semiconductor memory device including input/output line precharge circuit | |
| KR100313603B1 (ko) | 반도체 메모리의 센스앰프 제어회로 | |
| JP3032966B2 (ja) | 基準クロック発生回路 | |
| US7834675B2 (en) | Clock control circuit and semiconductor memory device using the same | |
| JP2008103054A (ja) | 半導体素子のカラム経路制御信号生成回路及びカラム経路制御信号生成方法 | |
| KR100650370B1 (ko) | 반도체 메모리 장치 | |
| US6335902B1 (en) | Semiconductor memory device provided with generating means for internal clock signal for special mode | |
| JPH0955087A (ja) | 半導体メモリ装置 | |
| KR940005692B1 (ko) | 반도체 메모리장치의 데이타 출력 드라이버 | |
| KR970008834A (ko) | 오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 | |
| JP3639050B2 (ja) | 入力回路及び半導体装置 | |
| JP2983750B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |