JPH05210989A - データ出力バッファ - Google Patents
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- JPH05210989A JPH05210989A JP4286223A JP28622392A JPH05210989A JP H05210989 A JPH05210989 A JP H05210989A JP 4286223 A JP4286223 A JP 4286223A JP 28622392 A JP28622392 A JP 28622392A JP H05210989 A JPH05210989 A JP H05210989A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
Abstract
(57)【要約】
【目的】出力データがミドルレベルに維持される間に直
流電流が流れないようにすることでノイズ特性が改善さ
れたデータ出力バッファーを提供する。 【構成】第１入力回路１１の出力信号と反転出力エネー
ブル信号φＯＥバーとを入力として第１制御信号を発生
する第１制御回路（２１、２２）と、出力データＤout
を入力として第２制御信号を発生する第２制御回路（２
３）と、第１制御信号及び第２制御信号に応じてＤout
をミドルレベルにプルアップするプルアップステージ
（２７、２８）と、Ｄout を入力として第３制御信号を
発生する第３制御回路（２４、２５）と、第２入力回路
１２の出力信号とφＯＥバーとを入力として第４制御信
号を発生する第４制御回路（２６）と、第３制御信号及
び第４制御信号に応じてＤout をミドルレベルにプルダ
ウンするプルダウンステージ（２９、３０）とからなる
プリセット回路１００により、出力エネーブル信号が活
性している間にＤout をミドルレベルに維持するように
してなる。
流電流が流れないようにすることでノイズ特性が改善さ
れたデータ出力バッファーを提供する。 【構成】第１入力回路１１の出力信号と反転出力エネー
ブル信号φＯＥバーとを入力として第１制御信号を発生
する第１制御回路（２１、２２）と、出力データＤout
を入力として第２制御信号を発生する第２制御回路（２
３）と、第１制御信号及び第２制御信号に応じてＤout
をミドルレベルにプルアップするプルアップステージ
（２７、２８）と、Ｄout を入力として第３制御信号を
発生する第３制御回路（２４、２５）と、第２入力回路
１２の出力信号とφＯＥバーとを入力として第４制御信
号を発生する第４制御回路（２６）と、第３制御信号及
び第４制御信号に応じてＤout をミドルレベルにプルダ
ウンするプルダウンステージ（２９、３０）とからなる
プリセット回路１００により、出力エネーブル信号が活
性している間にＤout をミドルレベルに維持するように
してなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特にピーク電流や直流電流を抑制してノイズ
特性を改善したデータ出力バッファに関するものであ
る。
るもので、特にピーク電流や直流電流を抑制してノイズ
特性を改善したデータ出力バッファに関するものであ
る。
【０００２】
【従来の技術】データ出力バッファとは、メモリセルか
ら読出されたデータを入力とし、その電位を増幅して集
積回路の外部に出力するための装置を示す。このような
データ出力バッファの出力端は、通常、大きなチャネル
を有するトランジスタで構成されている。
ら読出されたデータを入力とし、その電位を増幅して集
積回路の外部に出力するための装置を示す。このような
データ出力バッファの出力端は、通常、大きなチャネル
を有するトランジスタで構成されている。
【０００３】半導体メモリ装置の高集積化、高速化はノ
イズの増加を伴うが、その主な理由は、大きなチャネル
を有するデータ出力バッファの出力端が遷移動作すると
きに大きなピーク電流を発生し、これによって集積回路
内の各電源線が影響を受けるためである。その結果、誤
動作が誘発される等、半導体メモリ装置の性能が低下し
てしまう。このようにデータ出力バッファの出力端から
インパルス性のピーク電流が発生するのは、出力端を構
成するトランジスタのチャネルサイズが大きいというこ
とばかりでなく、出力端が、電源電圧レベルである論理
“ハイ”と接地電圧レベルである論理“ロウ”との間を
フルスイングするためでもある。そこで、最近ではデー
タ出力バッファの出力端が論理“ハイ”と論理“ロウ”
との間をフルスイングしなくてもすむように、論理“ハ
イ”と論理“ロウ”との間に設定された所定の中間レベ
ル（ミドルレベル）にデータレベルを一旦維持し、この
ミドルレベルからスイングするような方法が提案されて
いる。
イズの増加を伴うが、その主な理由は、大きなチャネル
を有するデータ出力バッファの出力端が遷移動作すると
きに大きなピーク電流を発生し、これによって集積回路
内の各電源線が影響を受けるためである。その結果、誤
動作が誘発される等、半導体メモリ装置の性能が低下し
てしまう。このようにデータ出力バッファの出力端から
インパルス性のピーク電流が発生するのは、出力端を構
成するトランジスタのチャネルサイズが大きいというこ
とばかりでなく、出力端が、電源電圧レベルである論理
“ハイ”と接地電圧レベルである論理“ロウ”との間を
フルスイングするためでもある。そこで、最近ではデー
タ出力バッファの出力端が論理“ハイ”と論理“ロウ”
との間をフルスイングしなくてもすむように、論理“ハ
イ”と論理“ロウ”との間に設定された所定の中間レベ
ル（ミドルレベル）にデータレベルを一旦維持し、この
ミドルレベルからスイングするような方法が提案されて
いる。
【０００４】このようなミドルレベルを有する従来のデ
ータ出力バッファの回路図と、この回路のタイミング図
を図３及び図４に示す。図３は、特開平１−１４９２９
０号に開示の発明の名称「スタティックＲＡＭの出力回
路」の回路図である。同図の回路におけるトランジスタ
Ｍ１及びトランジスタＭ２は出力用ドライバ端を構成す
るトランジスタであり、このトランジスタＭ１、Ｍ２
が、データ出力動作の前に出力ライン７の電位を予めミ
ドルレベルにするためのトランジスタである。
ータ出力バッファの回路図と、この回路のタイミング図
を図３及び図４に示す。図３は、特開平１−１４９２９
０号に開示の発明の名称「スタティックＲＡＭの出力回
路」の回路図である。同図の回路におけるトランジスタ
Ｍ１及びトランジスタＭ２は出力用ドライバ端を構成す
るトランジスタであり、このトランジスタＭ１、Ｍ２
が、データ出力動作の前に出力ライン７の電位を予めミ
ドルレベルにするためのトランジスタである。
【０００５】また、入力信号Ｓ、Ｓ′は、図示せぬアド
レス遷移検出回路（ＡＴＤ；address transition detec
tion）から出力されるパルス信号の制御を受けるデータ
信号であって、これは通常、所定のメモリセルから読出
されるデータである。ＡＴＤ回路はアドレス信号の遷移
を検出する回路であって、スタティックＲＡＭやＲＯＭ
のような迅速なアクセス時間と低消費電力が要求される
半導体メモリ装置に具備されている。
レス遷移検出回路（ＡＴＤ；address transition detec
tion）から出力されるパルス信号の制御を受けるデータ
信号であって、これは通常、所定のメモリセルから読出
されるデータである。ＡＴＤ回路はアドレス信号の遷移
を検出する回路であって、スタティックＲＡＭやＲＯＭ
のような迅速なアクセス時間と低消費電力が要求される
半導体メモリ装置に具備されている。
【０００６】図３の回路の動作特性を図４のタイミング
図を参照して説明する。所定のアドレス信号がＡＴＤ回
路に印加されることによって入力信号Ｓ、Ｓ′がすべて
論理“ロウ”となる場合、トランジスタＭ１、Ｍ２は両
者ともオフとなる。また、入力信号Ｓはインバータ３を
介してＮＡＮＤゲート４の一入力端子に印加され、入力
信号Ｓ′はＮＯＲゲート２の一入力端子に印加される。
図を参照して説明する。所定のアドレス信号がＡＴＤ回
路に印加されることによって入力信号Ｓ、Ｓ′がすべて
論理“ロウ”となる場合、トランジスタＭ１、Ｍ２は両
者ともオフとなる。また、入力信号Ｓはインバータ３を
介してＮＡＮＤゲート４の一入力端子に印加され、入力
信号Ｓ′はＮＯＲゲート２の一入力端子に印加される。
【０００７】このとき、出力データＤout のそれまでの
論理状態が“ハイ”である場合を考察して見る。この場
合、ＮＡＮＤゲート４の出力が論理“ロウ”になってト
ランジスタｍ２はオンとなり、これによってトランジス
タＭ２のゲート電圧が上昇してトランジスタＭ２は少し
オンとなる。したがって、このときの出力データＤout
は図４Ｃに示すようにミドルレベルに維持される。
論理状態が“ハイ”である場合を考察して見る。この場
合、ＮＡＮＤゲート４の出力が論理“ロウ”になってト
ランジスタｍ２はオンとなり、これによってトランジス
タＭ２のゲート電圧が上昇してトランジスタＭ２は少し
オンとなる。したがって、このときの出力データＤout
は図４Ｃに示すようにミドルレベルに維持される。
【０００８】ここで、トランジスタｍ１、ｍ２が完全に
オンとなったときにトランジスタＭ１、Ｍ２が少しオン
となって出力データＤout がミドルレベルに維持される
ように設計する必要がある。これにより出力データＤou
t は所定時間ミドルレベルに維持される。
オンとなったときにトランジスタＭ１、Ｍ２が少しオン
となって出力データＤout がミドルレベルに維持される
ように設計する必要がある。これにより出力データＤou
t は所定時間ミドルレベルに維持される。
【０００９】その間に、入力信号Ｓ及び入力信号Ｓ′が
各々論理“ロウ”及び論理“ハイ”になると、トランジ
スタＭ１のゲート電圧を制御するインバータ１の出力が
論理“ハイ”になってトランジスタＭ１はオフとなり、
トランジスタＭ２のゲート電圧を制御するインバータ６
の出力が論理“ハイ”になってトランジスタＭ２は完全
にオンとなる。その結果、出力データＤout は論理“ロ
ウ”へ変化する。
各々論理“ロウ”及び論理“ハイ”になると、トランジ
スタＭ１のゲート電圧を制御するインバータ１の出力が
論理“ハイ”になってトランジスタＭ１はオフとなり、
トランジスタＭ２のゲート電圧を制御するインバータ６
の出力が論理“ハイ”になってトランジスタＭ２は完全
にオンとなる。その結果、出力データＤout は論理“ロ
ウ”へ変化する。
【００１０】次に、出力データＤout のそれまでの論理
状態が“ロウ”であり、入力信号Ｓ及び入力信号Ｓ′が
すべて論理“ロウ”に維持されている場合を見る。
状態が“ロウ”であり、入力信号Ｓ及び入力信号Ｓ′が
すべて論理“ロウ”に維持されている場合を見る。
【００１１】このときにはＮＯＲゲート２の出力が論理
“ハイ”になるので、トランジスタｍ１がオンとなる。
したがってトランジスタｍ１はトランジスタＭ１のゲー
ト電圧を降下させ、トランジスタＭ１が少しオンとなる
ようにする。これによって、出力データＤout は所定時
間ミドルレベルに維持される。
“ハイ”になるので、トランジスタｍ１がオンとなる。
したがってトランジスタｍ１はトランジスタＭ１のゲー
ト電圧を降下させ、トランジスタＭ１が少しオンとなる
ようにする。これによって、出力データＤout は所定時
間ミドルレベルに維持される。
【００１２】この間に、入力信号Ｓ及び入力信号Ｓ′が
各々論理“ハイ”及び論理“ロウ”になると、トランジ
スタＭ２は完全にオフとなり、一方、トランジスタＭ１
は完全にオンとなる。したがって、出力データＤout は
論理“ハイ”へ変化する。
各々論理“ハイ”及び論理“ロウ”になると、トランジ
スタＭ２は完全にオフとなり、一方、トランジスタＭ１
は完全にオンとなる。したがって、出力データＤout は
論理“ハイ”へ変化する。
【００１３】以上の説明から分かるように、図３の回路
のような従来技術のデータ出力バッファによれば、出力
データＤout の論理状態がミドルレベルを経て論理“ハ
イ”と論理“ロウ”との間を遷移するので、回路のノイ
ズ特性が改善されることは勿論のこと、動作速度も改善
される。しかし、このデータ出力バッファには以下のよ
うな問題点がある。
のような従来技術のデータ出力バッファによれば、出力
データＤout の論理状態がミドルレベルを経て論理“ハ
イ”と論理“ロウ”との間を遷移するので、回路のノイ
ズ特性が改善されることは勿論のこと、動作速度も改善
される。しかし、このデータ出力バッファには以下のよ
うな問題点がある。
【００１４】出力データＤout がミドルレベルに維持さ
れるようにトランジスタＭ１又はトランジスタＭ２を少
しオンとするためには、関連するトランジスタｍ１又は
トランジスタｍ２を完全にオンとする必要がある。この
瞬間、トランジスタｍ１又はトランジスタｍ２のソース
−ドレインチャネルを通じて直流電流が流れる。すなわ
ち、入力信号Ｓ及び入力信号Ｓ′が論理“ロウ”であ
り、出力データＤout のそれまでの論理状態が論理“ハ
イ”に維持されているとき、ＮＡＮＤゲート４の出力は
論理“ロウ”になるので、トランジスタｍ２がオンとな
る。このとき、トランジスタＭ２のゲート電圧を制御す
るインバータ６は一般にＮＭＯＳトランジスタｍｎ２及
びＰＭＯＳトランジスタｍｐ２を電源電圧Ｖｃｃ端と接
地電圧Ｖｓｓ端との間に直列に接続したＣＭＯＳ構成で
あるので、トランジスタｍ２がオンになると、トランジ
スタｍ２のソースードレインチャネルとＮＭＯＳトラン
ジスタｍｎ２のソースードレインチャネルとを通じて電
源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間を直流電流が
流れる。同様に、入力信号Ｓ及び入力信号Ｓ′が論理
“ロウ”であり、出力データＤout のそれまでの論理状
態が“ロウ”に維持されているとき、ＮＯＲゲート２の
出力は論理“ハイ”になるので、トランジスタｍ１がオ
ンとなる。このとき、インバータ１内のＰＭＯＳトラン
ジスタとトランジスタｍ１とのチャネルを通じて電源電
圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間を直流電流が流れ
る。
れるようにトランジスタＭ１又はトランジスタＭ２を少
しオンとするためには、関連するトランジスタｍ１又は
トランジスタｍ２を完全にオンとする必要がある。この
瞬間、トランジスタｍ１又はトランジスタｍ２のソース
−ドレインチャネルを通じて直流電流が流れる。すなわ
ち、入力信号Ｓ及び入力信号Ｓ′が論理“ロウ”であ
り、出力データＤout のそれまでの論理状態が論理“ハ
イ”に維持されているとき、ＮＡＮＤゲート４の出力は
論理“ロウ”になるので、トランジスタｍ２がオンとな
る。このとき、トランジスタＭ２のゲート電圧を制御す
るインバータ６は一般にＮＭＯＳトランジスタｍｎ２及
びＰＭＯＳトランジスタｍｐ２を電源電圧Ｖｃｃ端と接
地電圧Ｖｓｓ端との間に直列に接続したＣＭＯＳ構成で
あるので、トランジスタｍ２がオンになると、トランジ
スタｍ２のソースードレインチャネルとＮＭＯＳトラン
ジスタｍｎ２のソースードレインチャネルとを通じて電
源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間を直流電流が
流れる。同様に、入力信号Ｓ及び入力信号Ｓ′が論理
“ロウ”であり、出力データＤout のそれまでの論理状
態が“ロウ”に維持されているとき、ＮＯＲゲート２の
出力は論理“ハイ”になるので、トランジスタｍ１がオ
ンとなる。このとき、インバータ１内のＰＭＯＳトラン
ジスタとトランジスタｍ１とのチャネルを通じて電源電
圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間を直流電流が流れ
る。
【００１５】このように図３の回路は、データ出力バッ
ファの出力端から発生するピーク電流を防止するのには
効果的であるが、そのほかの直流電流を発生させてしま
うため、データ出力バッファのノイズ特性に関する問題
は根本的に解決しないままである。
ファの出力端から発生するピーク電流を防止するのには
効果的であるが、そのほかの直流電流を発生させてしま
うため、データ出力バッファのノイズ特性に関する問題
は根本的に解決しないままである。
【００１６】
【発明が解決しようとする課題】したがって本発明の目
的は、出力データがミドルレベルに維持される間に流れ
る直流電流を防止し、ノイズ特性の改善された高速デー
タ出力バッファを提供することにある。
的は、出力データがミドルレベルに維持される間に流れ
る直流電流を防止し、ノイズ特性の改善された高速デー
タ出力バッファを提供することにある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために本発明によるデータ出力バッファは、所定の入
力信号と出力エネーブル信号とを入力とする第１入力回
路と、反転入力信号と出力エネーブル信号とを入力とす
る第２入力回路と、第１入力回路の出力信号に応じて出
力データを電源電圧にプルアップするためのプルアップ
回路と、第２入力回路の出力信号に応じて出力データを
接地電圧にプルダウンするためのプルダウン回路とを有
するデータ出力バッファにおいて、第１入力回路の出力
信号と反転出力エネーブル信号とを入力として第１制御
信号を発生するための第１制御回路と、出力データを入
力として第２制御信号を発生するための第２制御回路
と、第１制御信号及び第２制御信号に応じて出力データ
をミドルレベルにプルアップするためのプルアップステ
ージと、出力データを入力として第３制御信号を発生す
るための第３制御回路と、第２入力回路の出力信号と反
転出力エネーブル信号とを入力として第４制御信号を発
生するための第４制御回路と、第３制御信号及び第４制
御信号に応じて出力データをミドルレベルにプルダウン
するためのプルダウンステージと、を備えており、出力
エネーブル信号及び反転出力エネーブル信号が活性して
いる間に出力データをミドルレベルに維持するようにな
っていることを特徴とする。
るために本発明によるデータ出力バッファは、所定の入
力信号と出力エネーブル信号とを入力とする第１入力回
路と、反転入力信号と出力エネーブル信号とを入力とす
る第２入力回路と、第１入力回路の出力信号に応じて出
力データを電源電圧にプルアップするためのプルアップ
回路と、第２入力回路の出力信号に応じて出力データを
接地電圧にプルダウンするためのプルダウン回路とを有
するデータ出力バッファにおいて、第１入力回路の出力
信号と反転出力エネーブル信号とを入力として第１制御
信号を発生するための第１制御回路と、出力データを入
力として第２制御信号を発生するための第２制御回路
と、第１制御信号及び第２制御信号に応じて出力データ
をミドルレベルにプルアップするためのプルアップステ
ージと、出力データを入力として第３制御信号を発生す
るための第３制御回路と、第２入力回路の出力信号と反
転出力エネーブル信号とを入力として第４制御信号を発
生するための第４制御回路と、第３制御信号及び第４制
御信号に応じて出力データをミドルレベルにプルダウン
するためのプルダウンステージと、を備えており、出力
エネーブル信号及び反転出力エネーブル信号が活性して
いる間に出力データをミドルレベルに維持するようにな
っていることを特徴とする。
【００１８】
【作用】このような構成とすることで、従来の回路で出
力データがミドルレベルに維持される際に形成されてい
た直流電流の経路をなくすことができ、回路のノイズ特
性を改善できるようになる。
力データがミドルレベルに維持される際に形成されてい
た直流電流の経路をなくすことができ、回路のノイズ特
性を改善できるようになる。
【００１９】
【実施例】本発明によるデータ出力バッファの実施例を
図１を参照して詳細に説明する。点線により示したブロ
ックは本発明の特徴部分であるプリセット回路１００で
ある。ＮＯＲゲート２１とインバータ２２とから構成さ
れる第１制御回路は第１入力回路１１の出力信号と反転
出力エネーブル信号φＯＥバーとを入力とし、インバー
タ２３で構成される第２制御回路は出力データＤout を
入力とする。トランジスタ２７とトランジスタ２８とか
ら構成されるプルアップステージは、第１制御回路（２
１、２２）の出力信号及び第２制御回路（２３）の出力
信号に従って出力データＤout をミドルレベルにプルア
ップする。インバータ２４とインバータ２５とから構成
される第３制御回路は出力データＤout を入力とし、Ｎ
ＯＲゲート２６で構成される第４制御回路は第２入力回
路１２の出力信号と反転出力エネーブル信号φＯＥバー
とを入力とする。トランジスタ２９とトランジスタ３０
とから構成されたプルダウンステージは第３制御回路
（２４、２５）の出力信号及び第４制御回路（２６）の
出力信号に従って出力データＤout をミドルレベルにプ
ルダウンする。また、トランジスタ１４、トランジスタ
１５、及びインバータ１３から構成されるプルアップ回
路は、第１入力回路１１の出力に応じて出力データＤou
t を電源電圧Ｖｃｃにプルアップする。そして、トラン
ジスタ１６で構成されたプルダウン回路は第２出力回路
１２の出力に応じて出力データＤout を接地電圧Ｖｓｓ
にプルダウンする。
図１を参照して詳細に説明する。点線により示したブロ
ックは本発明の特徴部分であるプリセット回路１００で
ある。ＮＯＲゲート２１とインバータ２２とから構成さ
れる第１制御回路は第１入力回路１１の出力信号と反転
出力エネーブル信号φＯＥバーとを入力とし、インバー
タ２３で構成される第２制御回路は出力データＤout を
入力とする。トランジスタ２７とトランジスタ２８とか
ら構成されるプルアップステージは、第１制御回路（２
１、２２）の出力信号及び第２制御回路（２３）の出力
信号に従って出力データＤout をミドルレベルにプルア
ップする。インバータ２４とインバータ２５とから構成
される第３制御回路は出力データＤout を入力とし、Ｎ
ＯＲゲート２６で構成される第４制御回路は第２入力回
路１２の出力信号と反転出力エネーブル信号φＯＥバー
とを入力とする。トランジスタ２９とトランジスタ３０
とから構成されたプルダウンステージは第３制御回路
（２４、２５）の出力信号及び第４制御回路（２６）の
出力信号に従って出力データＤout をミドルレベルにプ
ルダウンする。また、トランジスタ１４、トランジスタ
１５、及びインバータ１３から構成されるプルアップ回
路は、第１入力回路１１の出力に応じて出力データＤou
t を電源電圧Ｖｃｃにプルアップする。そして、トラン
ジスタ１６で構成されたプルダウン回路は第２出力回路
１２の出力に応じて出力データＤout を接地電圧Ｖｓｓ
にプルダウンする。
【００２０】以上の回路構成に基づいたデータ出力バッ
ファの動作を図２Ａ〜Ｊを参照して詳細に説明する。
ファの動作を図２Ａ〜Ｊを参照して詳細に説明する。
【００２１】所定のアドレス信号が半導体集積回路に印
加されると、図示せぬＡＴＤ回路がアドレス信号の遷移
を検出して出力エネーブル信号φＯＥ及び反転出力エネ
ーブル信号φＯＥバーを発生する。出力エネーブル信号
φＯＥが論理“ハイ”であるとき、第１入力回路１１の
出力信号Ｎ１と第２入力回路１２の出力信号Ｎ２とは論
理“ロウ”となる。そのため、プルアップ回路（１３、
１４、１５）及びプルダウン回路（１６）は非活性とな
る。一方、信号Ｎ１及び信号Ｎ２が論理“ロウ”である
とき、論理“ロウ”の反転出力エネーブル信号φＯＥバ
ーが第１制御回路（２１、２２）及び第４制御回路（２
６）にそれぞれ入力される。したがって、第１制御回路
（２１、２２）の出力信号Ｎ３は論理“ロウ”になって
プルアップステージ（２７、２８）のトランジスタ２７
をオンとし、第４制御回路（２６）の出力信号Ｎ６は論
理“ハイ”になってプルダウンステージ（２９、３０）
のトランジスタ３０をオンとする。
加されると、図示せぬＡＴＤ回路がアドレス信号の遷移
を検出して出力エネーブル信号φＯＥ及び反転出力エネ
ーブル信号φＯＥバーを発生する。出力エネーブル信号
φＯＥが論理“ハイ”であるとき、第１入力回路１１の
出力信号Ｎ１と第２入力回路１２の出力信号Ｎ２とは論
理“ロウ”となる。そのため、プルアップ回路（１３、
１４、１５）及びプルダウン回路（１６）は非活性とな
る。一方、信号Ｎ１及び信号Ｎ２が論理“ロウ”である
とき、論理“ロウ”の反転出力エネーブル信号φＯＥバ
ーが第１制御回路（２１、２２）及び第４制御回路（２
６）にそれぞれ入力される。したがって、第１制御回路
（２１、２２）の出力信号Ｎ３は論理“ロウ”になって
プルアップステージ（２７、２８）のトランジスタ２７
をオンとし、第４制御回路（２６）の出力信号Ｎ６は論
理“ハイ”になってプルダウンステージ（２９、３０）
のトランジスタ３０をオンとする。
【００２２】このとき、出力エネーブル信号φＯＥ及び
反転出力エネーブル信号φＯＥバーが入力される前に出
力データＤout が論理“ハイ”であった場合、第３制御
回路（２４、２５）の出力信号Ｎ５は論理“ハイ”にな
り、プルダウンステージ（２９、３０）のトランジスタ
２９がオンとなるので、出力データＤout はミドルレベ
ルに変化する。この出力データＤout のミドルレベル
は、出力エネーブル信号φＯＥ及び反転出力エネーブル
信号φＯＥバーが活性している間のみ維持される。その
後、反転出力エネーブル信号φＯＥバーが論理“ハイ”
になると、信号Ｎ３及び信号Ｎ６がそれぞれ論理“ハ
イ”及び論理“ロウ”となり、トランジスタ２７及びト
ランジスタ３０はオフとなる。
反転出力エネーブル信号φＯＥバーが入力される前に出
力データＤout が論理“ハイ”であった場合、第３制御
回路（２４、２５）の出力信号Ｎ５は論理“ハイ”にな
り、プルダウンステージ（２９、３０）のトランジスタ
２９がオンとなるので、出力データＤout はミドルレベ
ルに変化する。この出力データＤout のミドルレベル
は、出力エネーブル信号φＯＥ及び反転出力エネーブル
信号φＯＥバーが活性している間のみ維持される。その
後、反転出力エネーブル信号φＯＥバーが論理“ハイ”
になると、信号Ｎ３及び信号Ｎ６がそれぞれ論理“ハ
イ”及び論理“ロウ”となり、トランジスタ２７及びト
ランジスタ３０はオフとなる。
【００２３】一方、出力エネーブル信号φＯＥ及び反転
出力エネーブル信号φＯＥバーが入力される前に出力デ
ータＤout が論理“ロウ”であった場合、信号Ｎ４が論
理“ハイ”となってトランジスタ２８をオンとし、信号
Ｎ５が論理“ロウ”となってトランジスタ２９をオフと
する。そして、反転出力エネーブル信号φＯＥバーが活
性（すなわち論理“ロウ”）している間に信号Ｎ３が論
理“ロウ”となってトランジスタ２７をオンとし、出力
データＤout は論理“ロウ”からミドルレベルに上昇す
る。
出力エネーブル信号φＯＥバーが入力される前に出力デ
ータＤout が論理“ロウ”であった場合、信号Ｎ４が論
理“ハイ”となってトランジスタ２８をオンとし、信号
Ｎ５が論理“ロウ”となってトランジスタ２９をオフと
する。そして、反転出力エネーブル信号φＯＥバーが活
性（すなわち論理“ロウ”）している間に信号Ｎ３が論
理“ロウ”となってトランジスタ２７をオンとし、出力
データＤout は論理“ロウ”からミドルレベルに上昇す
る。
【００２４】以後、出力エネーブル信号φＯＥが論理
“ロウ”に、反転出力エネーブル信号φＯＥバーが論理
“ハイ”になると（すなわち非活性）、トランジスタ２
７及びトランジスタ３０はオフとなる。
“ロウ”に、反転出力エネーブル信号φＯＥバーが論理
“ハイ”になると（すなわち非活性）、トランジスタ２
７及びトランジスタ３０はオフとなる。
【００２５】図２Ａ〜Ｊより理解できるように、出力エ
ネーブル信号φＯＥ及び反転出力エネーブル信号φＯＥ
バーが非活性となった後、所出力データＤout の論理状
態はメモリセルから発生される入力信号Ｄ、Ｄバーに従
って決定される。例えば、入力信号Ｄ及びＤバーがそれ
ぞれ論理“ハイ”及び論理“ロウ”で、出力エネーブル
信号φＯＥが論理“ロウ”になると、プルアップ回路
（１３、１４、１５）のトランジスタ１４、１５がオン
となり、そしてプルダウン回路（１６）のトランジスタ
１６がオフとなるので、トランジスタ１４、１５とトラ
ンジスタ１６との間に接続された出力データＤout は論
理“ハイ”になる。その逆に、入力信号Ｄ及びＤバーが
それぞれ論理“ロウ”及び論理“ハイ”の場合は、トラ
ンジスタ１４、１５がオフで、トランジスタ１６がオン
となるので、出力データＤout は論理“ロウ”になる。
ネーブル信号φＯＥ及び反転出力エネーブル信号φＯＥ
バーが非活性となった後、所出力データＤout の論理状
態はメモリセルから発生される入力信号Ｄ、Ｄバーに従
って決定される。例えば、入力信号Ｄ及びＤバーがそれ
ぞれ論理“ハイ”及び論理“ロウ”で、出力エネーブル
信号φＯＥが論理“ロウ”になると、プルアップ回路
（１３、１４、１５）のトランジスタ１４、１５がオン
となり、そしてプルダウン回路（１６）のトランジスタ
１６がオフとなるので、トランジスタ１４、１５とトラ
ンジスタ１６との間に接続された出力データＤout は論
理“ハイ”になる。その逆に、入力信号Ｄ及びＤバーが
それぞれ論理“ロウ”及び論理“ハイ”の場合は、トラ
ンジスタ１４、１５がオフで、トランジスタ１６がオン
となるので、出力データＤout は論理“ロウ”になる。
【００２６】図２Ａ〜Ｊより明らかなように、出力デー
タＤout は、出力エネーブル信号φＯＥ及び反転出力エ
ネーブル信号φＯＥバーが活性している間のみミドルレ
ベルに維持されることが分かる。
タＤout は、出力エネーブル信号φＯＥ及び反転出力エ
ネーブル信号φＯＥバーが活性している間のみミドルレ
ベルに維持されることが分かる。
【００２７】以上、本発明を好適な実施例をあげて詳細
に説明したが、当該技術分野で通常の知識をもつもので
あれば、本発明の思想範囲を逸脱することなく多様な変
形を通じて本発明を実施することができるであろう。
に説明したが、当該技術分野で通常の知識をもつもので
あれば、本発明の思想範囲を逸脱することなく多様な変
形を通じて本発明を実施することができるであろう。
【００２８】
【発明の効果】以上述べてきたように本発明によるデー
タ出力バッファは、データの出力時に出力データがミド
ルレベルを経て遷移するようになっているうえ、出力デ
ータがミドルレベルに維持される間に流れる直流電流が
存在しないので、回路のノイズ特性や動作速度を向上さ
せる効果がある。
タ出力バッファは、データの出力時に出力データがミド
ルレベルを経て遷移するようになっているうえ、出力デ
ータがミドルレベルに維持される間に流れる直流電流が
存在しないので、回路のノイズ特性や動作速度を向上さ
せる効果がある。
【図１】本発明によるデータ出力バッファの実施例を示
す回路図。
す回路図。
【図２】図１の回路の動作タイミング図。
【図３】従来の技術によるデータ出力バッファの回路
図。
図。
【図４】図３の回路の動作タイミング図。
１１ 第１入力回路 １２ 第２入力回路 １３ インバータ（プルアップ回路） １４、１５ トランジスタ（プルアップ回路） １６ トランジスタ（プルダウン回路） ２１ ＮＯＲゲート（第１制御回路） ２２ インバータ（第１制御回路） ２３ インバータ（第２制御回路） ２４、２５ インバータ（第３制御回路） ２６ ＮＯＲゲート（第４制御回路） ２７、２８ トランジスタ（プルアップステージ） ２９、３０ トランジスタ（プルダウンステージ） １００ プリセット回路 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 Ｄout 出力データ Ｄ、Ｄバー 入力信号 φＯＥ 出力エネーブル信号 φＯＥバー 反転出力エネーブル信号
Claims (6)
- 【請求項１】 所定の入力信号と出力エネーブル信号と
を入力とする第１入力回路と、反転入力信号と出力エネ
ーブル信号とを入力とする第２入力回路と、第１入力回
路の出力信号に応じて出力データを電源電圧にプルアッ
プするためのプルアップ回路と、第２入力回路の出力信
号に応じて出力データを接地電圧にプルダウンするため
のプルダウン回路とを有するデータ出力バッファにおい
て、 第１入力回路の出力信号と反転出力エネーブル信号とを
入力として第１制御信号を発生するための第１制御回路
と、 出力データを入力として第２制御信号を発生するための
第２制御回路と、 第１制御信号及び第２制御信号に応じて出力データをミ
ドルレベルにプルアップするためのプルアップステージ
と、 出力データを入力として第３制御信号を発生するための
第３制御回路と、 第２入力回路の出力信号と反転出力エネーブル信号とを
入力として第４制御信号を発生するための第４制御回路
と、 第３制御信号及び第４制御信号に応じて出力データをミ
ドルレベルにプルダウンするためのプルダウンステージ
と、を備えており、 出力エネーブル信号及び反転出力エネーブル信号が活性
している間に出力データをミドルレベルに維持するよう
になっていることを特徴とするデータ出力バッファ。 - 【請求項２】 出力エネーブル信号及び反転出力エネー
ブル信号は、アドレス遷移検出回路から出力される信号
である請求項１記載のデータ出力バッファ。 - 【請求項３】 ミドルレベルは、電源電圧の略半分であ
る請求項１記載のデータ出力バッファ。 - 【請求項４】 プルアップステージ及びプルダウンステ
ージは、出力エネーブル信号及び反転出力エネーブル信
号に応じるようにされている請求項１記載のデータ出力
バッファ。 - 【請求項５】 プルアップステージは、第１制御信号、
第２制御信号をそれぞれゲートに受け、ソース−ドレイ
ンチャネルが互いに直列に接続された２個のＭＯＳトラ
ンジスタから構成されている請求項１記載のデータ出力
バッファ。 - 【請求項６】 プルダウンステージは、第３制御信号、
第４制御信号をそれぞれゲートに受け、ソース−ドレイ
ンチャネルが互いに直列に連結された２個のＭＯＳトラ
ンジスタから構成されている請求項１記載のデータ出力
バッファ。
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|---|---|---|---|
| KR1991P18835 | 1991-10-25 | ||
| KR1019910018835A KR940008718B1 (ko) | 1991-10-25 | 1991-10-25 | 직류 전류를 제거한 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210989A true JPH05210989A (ja) | 1993-08-20 |
| JPH0752589B2 JPH0752589B2 (ja) | 1995-06-05 |
Family
ID=19321779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4286223A Expired - Fee Related JPH0752589B2 (ja) | 1991-10-25 | 1992-10-23 | データ出力バッファ |
Country Status (8)
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|---|---|
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| JP (1) | JPH0752589B2 (ja) |
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| DE (1) | DE4234505C2 (ja) |
| FR (1) | FR2683076B1 (ja) |
| GB (1) | GB2260838B (ja) |
| IT (1) | IT1255902B (ja) |
| TW (1) | TW212863B (ja) |
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| US5500817A (en) * | 1993-01-21 | 1996-03-19 | Micron Technology, Inc. | True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions |
| US5331593A (en) * | 1993-03-03 | 1994-07-19 | Micron Semiconductor, Inc. | Read circuit for accessing dynamic random access memories (DRAMS) |
| US5469385A (en) * | 1993-05-11 | 1995-11-21 | Texas Instruments Incorporated | Output buffer with boost from voltage supplies |
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- 1991-10-25 KR KR1019910018835A patent/KR940008718B1/ko not_active IP Right Cessation
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- 1992-10-23 JP JP4286223A patent/JPH0752589B2/ja not_active Expired - Fee Related
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