JPH0213120A - 半導体装置におけるデータ出力バッファー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半４体素子におけるデータ出カバソファ−に係
るもので、特にＡＴＤ（八ｄｄｒｅｓｓ　Ｔｒａｎｓｉ
ｔｉｏｎ　Ｄｅｔｅｃｔｉｏｎ）回路を使用する半導体
回路から実際のデータが出る前にデータバスをフリーチ
ャージするデータ出力バッファー回路に係るものである
。

一般に、スタティックＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄ
ｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＳＲＡＭ）のデー
タ出カバソファ−は、センスアンプの差動増幅端の出力
端（ＳＡＳ、５ＡＳ）が初期に論理ロウと論理ハイとの
中間レベル（フリーチャージ）にあった後メモリセルか
らデータが出ると、その出力が“ハイ”又は“ロウ”と
決定されるが、この時リード／ライトの制御信号により
出カバソファ−でデータをバッファーリングして出力す
る。

第１図は従来におけるデータフリーチャージング回路の
ない出力バッファー回路図で、差動増幅端（ＳＡＱ）の
出力をナンドゲ−１−（ＮＡ１））とノアゲート（ＮＯ
ＩＩ）との入力端に入力して出力エネイブル信号（ＯＥ
）の印加信号により上記の差動増幅端（ＳＡＱ）出力信
号をナントゲート　（ＮＡＩＩ）とノアゲー１−　（Ｎ
ＯＩＩ）を経てインバーター（ＩＮＶ１２〜ＩＮＶ１５
）を通じてＰＭＯ３トランジスター（’ｒ＋＋）とＮＭ
ＯＳトランジスタ（Ｔ１□）との駆動によって入出力端
（１）０ＰＡＤ）にバッファーリングされたデータが出
力される。

上記したように第１図はデータフリーチャージング回路
のない構成で二回以上連続的に反対状態のデータを読む
時、埋入出力端子（Ｉｌｏ　　ＰＡＤ）の電圧が“ハイ
”−“ロウ”又は“ロウ”→“ハイ”として遷移（Ｔｒ
ａｎｓ　ｉ　Ｌｉｏｎ）する時、入出力端子（１）０Ｐ
ＡＤ）の電圧が大幅的にスイング（Ｓｗｉｎｇ）されて
スイング時に所要される時間が長時間所要される。この
時、アクセスタイムが長時間所要されると共にスイング
幅に比例する瞬間ピーク電流によって発生されるＶｃｃ
及びＶｓｓのノイズによってチップ動作に悪影響を招来
して来た。このような点を解決するため第２図に示した
ようにデータバスをフリーチャージングさせる回路を内
蔵する方法がＴｏｍｏｈｔｓａ　Ｗａｄａ等、”Ａ３４
ｎｓ　　ＩＭｂ　ＣＭＯＳ　ＳＲＡＭ　Ｕｓｉｎｇ　Ｔ
ｒｉｐｌｅｐｏｌｙ　　、ｌ５ＳＣＣＰ２６２〜２６３
に１９８７年２月に公開発表された。

第３図は第２図によるタイミング図であって、→　　　
→“ハイ”として遷移する時、インバーターＩＮＶ２１
）と（ＩＮＶ２２）との入力ドリップのレベル差によっ
てノード２１と２２が“ハイ”−“ロウ”ロウ“−ハイ
”として遷移して２５のノードにバイパルスが生じ７人
出力ハスをプリーチャリングする。しかし、短時間の間
にデータを十分にプリーチャージソゲするためＮＭＯＳ
トランジスター（Ｔ　ｚ　＋　）とＰＭＯＳトランジス
ター（Ｔ２□）のサイズが大きくならなければならない
が、この時ナントゲート（ＮＡ２１）のＰチャンネルト
ランジスター、ＮＭＯ３＋−ランシスター（Ｔ２□）、
ＰＭＯＳトランジスター（Ｔ２□）とノアゲー）　（Ｎ
Ｏ２□）のＮチャンネルトランジスターを通してＤＣ電
流通路が形成されるのでフリーチャージングドライバー
の自体の電流消耗が大きくなる問題点があったし、又一
方ノード２６がＶｃＣ以下に落ち、ノード２８がＶｓｓ
以上に上昇してデータ出力ドライバーであるＴＺｆｆ、
　Ｔ０ｎがターンオンされてもう一つのＤＣ電流の通路
が生ずる問題点があった。そして入力を公有するインバ
ーター（ＩＮＶ２１、ＩＮＶ２２）の入力ドリップのレ
ベル差によってその出力が各々“ハイ”及び“ロウ”と
なってデータバスをプリーチャージするのでプロセス変
化に敏感に作用する。上記のインバーターの人力ドリッ
プのレベルが変る場合にはフリーチャージングの時間が
変化され、甚だしい場合は誤動作の原因になって来た。

したがって、本発明の目的は電流消耗の増加のない、製
造プロセッサーの変化に敏感しないにデータバスをプリ
ーチャージさせて半導体素子のリードアクセスタイムを
減ることができ、又Ｖｃｃ及びＶｓｓ電源のノイズを最
少化させることができる回路を提供することにある。

上記のような目的を遂行するための本発明は入出力端子
の電位をデータバスフリーチャージングドライバーの入
力にフィードバックさせてフリーチャージドライバーの
ＤＣ電流の消耗を最少化する手段と、上記のプリーチャ
ージドライバーをアドレスの遷移感知（以下“ＡＴＤ”
と称する）パルスによって制御して実際のデータが出力
される前に一定の動作時間を持つ手段とから構成される
ことを特徴とする。

以下、本発明を添付図面を参照して詳細に説明する。

第４図は本発明による回路図であって、ＩＮＶ４１〜Ｉ
ＮＶ４４はインバーター、ＮＡ４１〜ＮＡ４２はナント
ゲート、Ｔ４１、Ｔ４５はＰＭＯＳトランジスター、Ｔ
４２〜Ｔ４４、Ｔ２Ｃはトランジスターであり、センス
アンプの出力端（ＳＡＳ）を上記のインバーター（ＩＮ
Ｖ４１）の入力端に連結し、上記のセンスアンプの出力
端（ＳＡＳ）を反転したセンスアンプの出力（ＳＡＳ）
をインバーター（ＩＮＶ４３）の入力端に連結する。上
記のインバーター（ＩＮＶ４１、ＩＮＶ４３）の出力端
をナントゲート（ＮＡ４１、ＮＡ４２）の入力端に連結
し、バッファー出力エネイブル端（ＯＥ）をインバータ
ー（ＩＮＶ４２）の入力端に連結し、上記のインバータ
ー（ＩＮＶ４２）の出力端４２をナントゲート（ＮＡ４
１、ＮＡ４２）の入力端に連結し、上記のナントゲート
（ＮＡ４１）の出力端を２ＭＯ３）ランシスター（Ｔ４
５）のゲート端に連結し、上記のナントゲート（ＮＡ４
２）の出力端４５をインバーター（ＩＮＶ４４）の入力
端に連結し、上記のインバーター（ＩＮＶ４４）の出力
端をＮＭＯＳトランジスター（Ｔ２Ｃ）のゲートに連結
し、ＡＴＤ端が連結されたノード（φＨＩ　Ｚ）をＮＭ
ＯＳトランジスター（Ｔ４２、Ｔ２Ｃ）のゲートに連結
し、上記のＮＭＯＳトランジスター（Ｔ４２）のドレイ
ン端に上記のＰＭＯ３Ｉ−ランシスター（Ｔ４１）のド
レイン端を接続し、上記のＮＭＯ３）ランジスクー（Ｔ
２Ｃ）のソース端にＮＭｏ５トランジスター（Ｔ４４）
のドレイン端を連結し、上記のＮＭＯ５Ｉ−ランシスタ
ー（Ｔ４２、Ｔ２Ｃ）のソースとドレイン端を結合した
ノード５０と上記の２ＭＯ３）ランシスター（Ｔ４１）
とＮＭＯＳトランジスター（Ｔ４４）のゲートを結合し
たノード４７が上記のノード５０と結合されると共に上
記の入出力端（１）０ＰＡＤ）と結合されるように構成
され、上記のＮＭＯ３Ｉ−ランシスター（Ｔ２Ｃ）のソ
ース端は接地される。

第５図は本発明による第４図の動作波形図であって・ 第５図（５ａ）はアドレス信号の例であり、第５図（５
ｂ）はアドレスの遷移感知端（ＡＴＤ）の検出信号であ
り、 第５図（５ｃ）は出力エネイブル（ＯＥ）信号であり、 第５図（５ｄ）は第５図（５ｂ）の信号によって発生さ
れたフリーチャージドライバー制御信号であり、第５図
（５ｅ）はセンスアンプの出力端（ＳＡＳ）の出力゛信
号であり、 第５図（５ｆ）はノード４４の出力信号であり、第５図
（５ｇ）はノード４６の出力信号であり、第５図（５ｈ
）は入出力端（１）０ＰＡＤ）の出力信号である。

以下、本発明の具体的な１実施例を第４．５図を参照し
て詳細に説明すると、 本発明はデータバスドライバーを内蔵しているデータ出
力バッファー回路であって、 イアバーター　（ＩＮＶ４１、ＩＮＶ４３、ＩＮＶ４４
）、ナントゲート（ＮＡ４１、ＮＡ４２）及び出力ドラ
イバーであるＰ、ＮＭＯ３トランジスター（Ｔ４５、Ｔ
４６）は従来のデータ出力バッファーと同一な構成であ
る。

データバスプリーチャージドライバーはＰＭＯＳトラン
ジスター（Ｔ４１）とＮＭＯ３Ｉ−ランシスター（Ｔ４
２、Ｔ４３、Ｔ４４）で構成され、Ｐ、ＮＭＯ３Ｉ−ラ
ンシスター（Ｔ４１、Ｔ４４）のゲートはデータバスで
ある入出力端（ＩｌｏＰＡＤ）に連結されてデータバス
の電位がドライバーの入力としてフィードバックされて
おり、ＮＭＯ５）ランシスター（Ｔ４２、Ｔ４３）のゲ
ートは第５図（５ｄ）に表示されているアドレス遷移感
知（ＡＴＤ）信号によって制御される。

実際はリードアクセスからアドレス信号（５ａ）が変る
ことになると、ＡＴＤの検出信号（５ｂ）によって第５
図に示したように出力エネイブル信号（５ｃ）とプリー
チャージドライバー制御信号（５ｄ）は“ハイ”に行く
。

したがって、ノード４４と４６は各々“ハイ”及び“ロ
ウ”で、５ｆと５ｇのようになって出力ドライバーであ
るＰＭＯ３Ｉ−ランシスター（Ｔ４５）とＮＭＯ３Ｉ−
ランシスター（Ｔ４６）をターンオフさせて５ａ信号に
よってデータバスプリーチャージドライバーであるＴ４
２、Ｔ４３が作動する。この時データバスであるノード
４７の電位が“ハイ”の状態であればＮＭＯ３Ｉ−ラン
シスター（Ｔ４３、Ｔ４４）を通じて放電によってデー
ノード４７の電位が“ロウ”の状態であれば、ＰＭＯ３
Ｉ−ランシスター（Ｔ４１）　、ＮＭＯ３Ｉ−ランシス
ター（Ｔ４２）を通じて充電することによ　ｃｃ って　　　　として上昇する。そして、５ａ信号が“ロ
ウ”に行くことになると、プリーチャージドライバーで
あるＮＭＯ３Ｉ−ランシスター（Ｔ４２、Ｔ４３）はオ
フされて作動が中断され、以後のセンス増幅端（ＳＡＳ
）から出るデータがデータ出力バッファーに伝達される
ことは従来の場合と同じである。

上述したようにデータバスの電位をデータバスフリーチ
ャージドライバーにフィードバンクさせてデータバスを
フリーチャージングすることによりＤＣ電流の通路を取
り除いて電力の消耗を取り除き、これをＡＴＤパルスの
幅で動作させるので製造処理（Ｐｒｏｃｅｓｓ）に敏感
しないにデータバスをプリーチャージさせることができ
るし、上記のデータバスフリーチャージング機能によっ
てＶｃｃ及びＶｓｓのピーク電流を３０％程度減すこと
ができ、上昇及び下降時間を３〜１０ｎｓ程度減すこと
ができる利点がある。

【図面の簡単な説明】

第１図は従来のデータバスフリーチャージング回路のな
いデータ出力バッファー回路、第２図は従来のデータバ
スフリーチャージング回路のあるデータ出力バッファー
回路、第３図は第２図のデータ出力バッファー回路の動
作タイミング図、 第４図は本発明による半導体装置におけるデータ出力バ
ッファー回路の回路図、そして第５図（５ａ）〜（５ｈ
）は各々本発明に係る第４図に示された半導体装置にお
けるデータ出力バッファー回路の動作タイミング図であ
る。 ＩＮＶ４１〜ＩＮＶ４４；インバーターＮＡ４１〜ＮＡ
４２ｉナントゲート Ｔ４１、Ｔ４５　；　ＰＭＯ３Ｉ−ランシスター Ｔ４２〜Ｔ４４、Ｔ４６；ＮＭＯ３）ランジスター 第ｑ図

Claims (5)

【特許請求の範囲】
1. （１）半導体装置のセンス増幅出力端（ＳＡＳ、■■■
   ）を通じて出力されたデータの出力バッファー回路にお
   いて、 上記のセンス増幅出力端（ＳＡＳ、■■■）のデータを
   反転する反転手段と、上記の反転手段の出力と出力エネ
   イブルの反転信号を受けて論理化して出力ドライビング
   制御信号を発生する論理手段と、上記の論理手段のドラ
   イビング制御信号によって出力をドライビングする出力
   ドライバー手段と、上記のデータアドレスの遷移感知信
   号によって制御され、上記の出力ドライバー手段で出力
   データバスを高速フリーチャージングされるようにドラ
   イビングするフリーチャージングドライバー手段から構
   成されることを特徴とする半導体装置におけるデータ出
   力バッファー回路。
2. （２）上記のフリーチャージングドライバー手段が、上
   記のアドレス遷移感知（ＡＴＤ）信号を各々のゲートに
   入力し、一側のソース端子と他側のドレイン端子が出力
   ノードに接続されることに構成した第１及び第２トラン
   ジスター（Ｔ＿４＿２、Ｔ＿４＿３）と、上記の第１ト
   ランジスターのドレイン端子と第１供給電源端子との間
   にドレインとソース端子が各々連結されると同時に、ゲ
   ート端子は上記出力ノードに接続された第３トランジス
   ター（Ｔ＿４＿１）と、上記の第２トランジスターのソ
   ース端子と第２供給電源端子との間にドレインとソース
   端子が各々連結されると同時に、ゲート端子は上記出力
   ノードに接続された第４トランジスター（Ｔ＿４＿４）
   を具備し、上記の出力ドライバー手段からの出力信号が
   上記の出力ノードを通じて上記第３及び第４トランジス
   ターのゲーティング信号として印加されるように構成し
   たことを特徴とする請求項（１）記載の半導体装置にお
   けるデータ出力バッファー回路。
3. （３）上記の第１、第２及び第４トランジスターはＮＭ
   ＯＳトランジスターであり、上記の第３トランジスター
   はＰＭＯＳトランジスターとすることを特徴とする請求
   項（２）記載の半導体装置におけるデータ出力バッファ
   ー回路。
4. （４）上記のフリーチャージング手段が、上記のアドレ
   ス遷移感知（ＡＴＤ）信号をゲートに入力し、ドレイン
   は出力ノードに接続された第１トランジスターと、上記
   の第１トランジスターのソースと第２供給電源端子との
   間にドレインとソースが各々接続されるし、ゲートは上
   記出力ノードに接続される第２トランジスターを具備す
   ることを特徴とする請求項（１）記載の半導体装置にお
   けるデータ出力バッファー回路。
5. （５）上記の第１電源供給端子は通常のＶｃｃレベルの
   電源電圧を供給し、上記の第２供給電源端子は通常のＶ
   ｓｓレベルの電源電圧を供給するようにすることを特徴
   とする請求項（２）または請求項（４）記載の半導体装
   置におけるデータ出力バッファー回路。